CN102160183B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN102160183B
CN102160183B CN200980136174.8A CN200980136174A CN102160183B CN 102160183 B CN102160183 B CN 102160183B CN 200980136174 A CN200980136174 A CN 200980136174A CN 102160183 B CN102160183 B CN 102160183B
Authority
CN
China
Prior art keywords
mentioned
region
diode
electrode
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980136174.8A
Other languages
English (en)
Other versions
CN102160183A (zh
Inventor
齐藤裕一
守口正生
吉田德生
岩濑泰章
神崎庸辅
坂本真由子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN102160183A publication Critical patent/CN102160183A/zh
Application granted granted Critical
Publication of CN102160183B publication Critical patent/CN102160183B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)

Abstract

二极管(201)具备：栅极电极(2)；在栅极电极(2)上形成的栅极绝缘层(5)；在栅极绝缘层(5)上形成的具有第1区域(6a)、第2区域(7b)的至少1个半导体层(6、7)；在第1区域(6a)上设置的与第1区域(6a)和栅极电极(2)电连接的第1电极(10)；以及在第2区域(7b)上设置的与第2区域(7b)电连接的第2电极(12)，至少1个半导体层(6、7)具有隔着栅极绝缘层(5)与栅极电极(2)重叠的沟道区域(6c)和与栅极电极(2)不重叠的电阻区域(7d)，在二极管(201)的导通状态下，在第1电极(10)和第2电极(12)之间形成包含沟道区域(6c)和电阻区域(7d)的电流路径。

Description

半导体装置
技术领域
本发明涉及在同一基板上具备薄膜晶体管和二极管的半导体装置。
背景技术
液晶显示装置等用的有源矩阵基板在每个像素中具备薄膜晶体管(Thin Film Transistor；以下称为“TFT”)等开关单元。作为这样的开关单元，以前广泛使用把非晶硅膜作为活性层的TFT(以下称为“非晶硅TFT”)和把多晶硅膜作为活性层的TFT(以下称为“多晶硅TFT”)。
因为多晶硅膜中的电子和空穴的迁移率比非晶硅膜的迁移率高，所以多晶硅TFT具有比非晶硅TFT高的导通电流，可以进行高速动作。因此，用多晶硅TFT形成有源矩阵基板的话，不仅能使用多晶硅TFT作为开关单元，而且在驱动器等周边电路中也能使用多晶硅TFT。因此，具有能在同一基板上一体形成驱动器等周边电路的一部分或全部和显示部这样的优点。并且，还具有能以更短的开关时间对液晶显示装置等的像素电容进行充电这样的优点。
但是，要制造多晶硅TFT的话，除了用于使非晶硅膜结晶化的激光结晶化工序以外，还需要进行热退火工序、离子掺杂工序等复杂的工序，存在基板单位面积的制造成本变高这样的问题。因而，多晶硅TFT主要用于中型和小型的液晶显示装置。
另一方面，因为非晶硅膜比多晶硅膜容易形成，所以易于大面积化。因此，非晶硅TFT适合用于需要大面积的装置的有源矩阵基板。尽管具有比多晶硅TFT低的导通电流，非晶硅TFT仍然用于很多液晶电视的有源矩阵基板。
然而，使用非晶硅TFT的话，由于非晶硅膜的迁移率低，因而其高性能化有限。特别是近几年，对液晶电视等液晶显示装置，除了要求大型化之外，还强烈要求高画质化和低功耗化，非晶硅TFT 难以充分地对应这样的要求。
因此，为了一边控制制造工序数和制造成本一边实现性能更好的TFT，作为TFT的活性层的材料，正在尝试使用非晶硅和多晶硅以外的材料。专利文献1、专利文献2和非专利文献1提议用微晶硅(μc-Si)膜形成TFT的活性层。把这样的TFT称为“微晶硅TFT”。
微晶硅膜是在内部有微结晶粒的硅膜，微结晶粒的晶界主要是非结晶相。即，具有由微结晶粒组成的结晶相和非结晶相的混合状态。各微结晶粒的尺寸比多晶硅膜包含的结晶粒的尺寸小。还有，如以后详述的，在微晶硅膜中各微结晶粒具有例如从基板面按柱状生长成的柱状形状。
微晶硅膜只能利用使用等离子体CVD法等的成膜工序形成。作为原料气体，能使用以氢气稀释的甲烷气体。形成多晶硅膜时，利用CVD装置等形成非晶硅膜之后，需要利用激光和热使非晶硅膜结晶化的工序(退火工序)。与此相对，形成微晶硅膜时，能利用CVD装置等形成包含基本结晶相的微晶硅膜，所以能省略利用激光和热的退火工序。这样，微晶硅膜能以比多晶硅膜的形成所需要的工序数少的工序数形成，所以微晶硅TFT能以与非晶硅TFT同程度的生产率，即同程度的工序数和成本来制作。还有，也可以使用用于制作非晶硅TFT的装置制作微晶硅TFT。
微晶硅膜具有比非晶硅膜高的迁移率，所以用微晶硅膜就能得到比非晶硅TFT高的导通电流。还有，微晶硅膜不用像多晶硅膜那样进行复杂的工序就能形成，所以大面积化也容易。
专利文献1记载了用微晶硅膜作为TFT的活性层来得到非晶硅TFT的1.5倍的导通电流的情况。还有，非专利文献1记载了用包含微晶硅和非晶硅的半导体膜来得到导通/截止电流比为106、迁移率为约1cm2/Vs、阈值为约5V的TFT。该迁移率比非晶硅TFT的迁移率高。另外，在非专利文献1记载的TFT中，为了降低截止电流，在微晶硅层上形成了非晶硅层。再有，专利文献2披露了使用微晶硅的栅极电极下置型(底栅构造)的TFT。
还有，作为代替硅的新材料，提出了使用Zn-O系半导体(ZnO) 膜、In-Ga-Zn-O系半导体(IGZO)膜等金属氧化物半导体的TFT。专利文献3记载了用包含ZnO的半导体层来得到导通/截止电流比为4.5×105，迁移率为约150cm2/Vs，阈值为约1.3V的TFT。该迁移率是远比非晶硅TFT的迁移率高的值。还有，非专利文献2记载了用包含IGZO的半导体层来得到迁移率为约5.6～8.0cm2/Vs、阈值为约-6.6～-9.9V的TFT。同样，该迁移率是远比非晶硅TFT的迁移率高的值。
另一方面，在有源矩阵基板上，通常为了防止静电对元件、配线等的损伤，在源极和栅极总线等配线间设置短路环。以前是在栅极总线和源极总线周围形成把这些配线全部电连接的导电线作为短路环，不过，需要在基板上安装驱动用的驱动器等之前除去这样的短路环，不能针对安装工序中的静电充分地保护元件。
因此，提出了用与TFT的半导体层同样的半导体膜形成短路环的方案。例如专利文献4～6披露了在源极总线间和/或栅极总线间，形成用半导体膜形成的2端子元件(以下也称为“短路环用二极管”。)，从而形成短路环的情况。其中，在专利文献4中用非晶硅膜作为半导体膜，在专利文献5和6中用多硅膜(多晶硅膜)作为半导体膜。
图25(a)是专利文献4披露的有源矩阵基板的平面图。有源矩阵基板1000具有互相平行地排列的多个栅极总线1014、与栅极总线1014正交的多个源极总线1010、在栅极总线1014和源极总线1010所围着的矩形的区域分别设置的像素电极(未图示)以及在栅极总线1014和源极总线1010的交叉部附近配置的薄膜晶体管1018。薄膜晶体管1018作为各像素的开关元件起作用。各栅极总线1014与栅极端子1016连接，各源极总线1010与源极端子1012连接。在相邻的栅极总线1014间和相邻的源极总线1010间，形成了用与薄膜晶体管1018的半导体层同样的半导体膜形成的短路环用的二极管1020。二极管1020具有使TFT的源极和栅极短路的构造，也称为“TFT型二极管”。
在有源矩阵基板1000中，静电从外部进入任意个端子1012、 1016的话，与该端子1012、1016连接的二极管1020的栅极开启，电荷向相邻的配线1010、1014按顺序扩散。结果，所有源极总线1010和栅极总线1014成为等电位，所以能抑制薄膜晶体管1018由于静电而受到损坏。
图25(b)是专利文献4披露的TFT型二极管1020的示意性截面图。二极管1020具有栅极电极1111、在栅极电极1111上隔着栅极绝缘膜1005形成的半导体层1006、与半导体层1006的两端分别电连接的第1电极(源极电极)1131和第2电极(漏极电极)1132。在半导体层1006与第1和第2电极1131、1132之间分别形成了接触层1007。第1电极1131与栅极电极1111在接触孔1133内连接。半导体层1006中的2个电极1131、1132所夹着的部分1006c与栅极电极1111重叠。
在这样的二极管1020中，把第2电极1132的电位作为基准(0V)，对第1电极1131给予正的电位的话，栅极电极1111也成为正的电位。由此，半导体层1006中的与栅极电极1111重叠的部分1006c的电阻下降，形成沟道。结果，电流向第1电极1131和第2电极1132之间流动。
现有技术文献
专利文献
专利文献1：日本特开平6-196701号公报
专利文献2：日本特开平5-304171号公报
专利文献3：日本特开2002-76356号公报
专利文献4：日本特开平10-20336号公报
专利文献5：日本特开2007-212711号公报
专利文献6：日本特开平11-231345号公报
非专利文献
非专利文献1：Zhongyang Xu等“A Novel Thin-film Transistors With μc-Si/a-Si Dual Active Layer Structure For AM-LCD”IDW’96 Proceedings of The Third International Diplay Workshops VOLUME 1，1996，p.117～120
非专利文献2：Je-hun Lee等“World’s Largest(15-inch)XGA AMLCD Panel Using IGZO Oxide TFT”，SID 08DIGEST，(美国)，Society for Information Display，2008年，第39卷，第1版，p.625～628
发明内容
发明要解决的问题
用微晶硅膜等迁移率高的半导体膜来制作具有图25(a)和(b)所示的短路环状结构的有源矩阵基板的话，有如下问题。
在用迁移率高的半导体膜来形成作为开关元件起作用的薄膜晶体管1018的半导体层和短路环用的二极管1020的半导体层的情况下，如果与用非晶硅膜的情况同样地设计二极管1020的话，因为二极管1020的半导体层的迁移率比现有的高，所以电流容易在二极管1020中流动(即短路环电阻变低)。电流在二极管1020中流动过多的话，在源极总线1010或者栅极总线1014间，正常动作时也会产生漏电，有可能不能传送正常的信号。
为了在使用迁移率高的半导体层的情况下加大短路环电阻，可以考虑例如提高二极管1020的导通电阻。二极管1020的导通电阻与二极管1020的沟道区域1006c的长度(以下称为“沟道长度”L。)成正比，与沟道区域1006c的宽度(以下称为“沟道的宽度”)W成反比，所以加大沟道长度L或减小沟道宽度W即可。然而，存在工艺上的制约(现行设备的最小图案尺寸的限制)，有不能充分地减小沟道宽度W的可能性。另一方面，加大沟道长度L的话，二极管1020的尺寸会变大，所以会比使用非晶硅的有源矩阵基板的设计尺寸还大，出现边框区域(有源矩阵基板中的位于显示区域的外侧的区域)的尺寸扩大这样的缺点。
举一个例子，在使用现在的非晶硅的短路环用的二极管中，沟道长度L是20～30μm，沟道宽度W是10～20μm的程度。按照现行设备的规格，在使用通常用的g、h线的分步曝光机中，沟道宽度W的下限是3～3.5μm的程度，低于此的话，精度会下降。在这里，使用具有非晶硅的迁移率的3倍以上的迁移率的半导体膜的话，只是减小沟道宽度W不能确保充分的短路环电阻，必须加大沟道长度L。 因此，如上所述，二极管的尺寸会增大，结果，显示装置的边框区域会扩大。
特别是在使用金属氧化物半导体的薄膜晶体管中迁移率非常高。在使用Zn-O系半导体(ZnO)膜的专利文献3的例子中，薄膜晶体管的迁移率也有约150cm2/Vs，所以在制作现有的二极管的情况下，显示装置的边框区域显著地扩大。同样，在使用In-Ga-Zn-O系半导体(IGZO)膜的非专利文献2的例子中，薄膜晶体管的迁移率也有5.6～8.0cm2/Vs，所以在制作现有的二极管的情况下，显示装置的边框区域同样会扩大。还有，在使用作为能得到高迁移率的金属氧化物半导体的In-Zn-O系半导体(IZO)膜、Zn-Ti-O系半导体(ZTO)膜的情况下也同样。
在这里，举例说明了短路环用的二极管，对于其他用途，例如驱动电路等电路中使用的TFT型二极管，也有与上述共同的问题。
本发明是鉴于上述问题点而完成的，其目的在于对于在同一基板上具备薄膜晶体管和二极管的基板，不增大二极管的尺寸地控制二极管的电流的大小。
用于解决问题的方案
本发明的半导体装置包含基板和在上述基板上形成的薄膜晶体管和二极管，上述二极管具备：栅极电极，其形成于基板上；栅极绝缘层，其形成于上述栅极电极上；至少1个半导体层，其形成于上述栅极绝缘层上，具有第1区域、第2区域以及位于上述第1区域和上述第2区域之间的中间区域；第1电极，其设置在上述第1区域上，与上述第1区域和上述栅极电极电连接；第2电极，其设置在上述第2区域上，与上述第2区域电连接；以及中间电极，其与上述中间区域电连接，上述至少1个半导体层具有隔着上述栅极绝缘层与上述栅极电极重叠的沟道区域和隔着上述栅极绝缘层与上述栅极电极不重叠的电阻区域，上述沟道区域配置在上述第1区域和上述中间区域之间，上述电阻区域配置在上述中间区域和上述第2区域之间，与上述第1电极、上述中间电极以及上述第2电极均不重叠，上述电阻区域隔着上述栅极绝缘层与漂浮的导电层重叠，或者，不形成隔着上述栅极绝缘层与上述电阻区域重叠的导电层，在上述二极管的导通状态下，从上述第1电极经由上述中间电极到上述第2电极形成包含上述沟道区域和上述电阻区域的电流路径，上述至少1个半导体层包含金属氧化物半导体，上述至少1个半导体层包含具有上述第1区域和第2区域、上述沟道区域以及上述电阻区域的1个半导体层。
在有的优选实施方式中，上述二极管还具备形成于上述基板和上述栅极绝缘层之间的与上述栅极电极分离的导电层，上述电阻区域以隔着上述栅极绝缘层与上述导电层重叠的方式配置。
在有的优选实施方式中，上述至少1个半导体层是包含具有上述第1区域的第1半导体层和具有上述第2区域的第2半导体层的多个半导体层，上述二极管还具备串联连接上述多个半导体层的至少1个中间电极，上述多个半导体层包含与上述栅极电极不重叠的半导体层。
在有的优选实施方式中，上述至少1个半导体层包含具有上述第1区域和第2区域、上述沟道区域以及上述电阻区域的1个半导体层。
在有的优选实施方式中，上述二极管还具备配置在与上述栅极电极相比更靠上述第2电极侧的其他栅极电极，上述1个半导体层还包含配置在与上述沟道区域相比更靠上述第2电极侧的其他沟道区域，上述其他沟道区域隔着上述栅极绝缘层与上述其他栅极电极重叠，上述电阻区域位于上述沟道区域和上述其他沟道区域之间。
在有的优选实施方式中，上述1个半导体层在上述沟道区域和上述电阻区域之间还包含中间区域，上述二极管还具备设置在上述中间区域上的与上述中间区域电连接的中间电极。
上述至少1个半导体层和上述薄膜晶体管的半导体层可以由同一半导体膜形成。
另外，本发明的半导体装置包含基板和在上述基板上形成的薄膜晶体管和二极管，上述二极管具备：栅极电极，其形成于基板上；栅极绝缘层，其形成于上述栅极电极上；至少1个半导体层，其形成于上述栅极绝缘层上，具有第1区域、第2区域以及位于上述第1区域和上述第2区域之间的中间区域；第1电极，其设置在上述第1区域上，与上述第1区域和上述栅极电极电连接；第2电极，其设置在上述第2区域上，与上述第2区域电连接；以及中间电极，其与上述中间区域电连接，上述至少1个半导体层具有隔着上述栅极绝缘层与上述栅极电极重叠的沟道区域和隔着上述栅极绝缘层与上述栅极电极不重叠的电阻区域，上述沟道区域配置在上述第1区域和上述中间区域之间，上述电阻区域配置在上述中间区域和上述第2区域之间，与上述第1电极、上述中间电极以及上述第2电极均不重叠，上述电阻区域隔着上述栅极绝缘层与漂浮的导电层重叠，或者，不形成隔着上述栅极绝缘层与上述电阻区域重叠的导电层，在上述二极管的导通状态下，从上述第1电极经由上述中间电极到上述第2电极形成包含上述沟道区域和上述电阻区域的电流路径，上述至少1个半导体层和上述薄膜晶体管的半导体层由同一半导体膜形成，上述至少1个半导体层和上述薄膜晶体管的半导体层可以由具有结晶相和非结晶相的微晶硅膜形成，上述至少1个半导体层包含具有上述第1区域和第2区域、上述沟道区域以及上述电阻区域的1个半导体层。
上述非结晶相在上述微晶硅膜中占的体积率可以为5％以上95％以下。
上述非结晶相在上述微晶硅膜中占的体积率可以为5％以上40％以下。
上述至少1个半导体层可以包含金属氧化物半导体。
在有的优选实施方式中，还具备包含在上述基板上按格子状排列的栅极总线和源极总线的多个总线，上述二极管的上述第1电极与上述多个总线中的任意1条电连接，上述第2电极与上述多个总线中的其他的1条电连接。
在有的优选实施方式中，具备在上述基板上设置的具有多个像素的显示区域和在上述基板中的上述显示区域以外的区域设置的驱动电路，上述驱动电路包含上述薄膜晶体管和上述二极管。
根据本发明，对于在同一基板上具备薄膜晶体管和二极管的半导体装置，不用增大二极管的尺寸就能提高二极管的电阻，能抑制在二极管的端子间流动的电流。
本发明的二极管特别适合用于短路环。使用本发明的二极管形成短路环的话，能针对静电保护薄膜晶体管，并且抑制电流在二极管的端子间漏泄。
把本发明用于使用微晶硅和氧化锌等迁移率高的半导体膜的有源矩阵基板的话特别有效。
附图说明
图1(a)和(b)是示意地表示本发明的实施方式1的半导体装置的图，(a)是半导体装置的平面图，(b)是沿着(a)的A-A’线和B-B’线的截面图。
图2是表示本发明的实施方式1的半导体装置的制造方法的一个例子的图。
图3(a)和(b)是用于说明本发明的实施方式1的半导体装置的制造工序的图，(a)是平面图，(b)是沿着(a)的A-A’线和B-B’线的截面图。
图4(a)和(b)是用于说明本发明的实施方式1的半导体装置的制造工序的图，(a)是平面图，(b)是沿着(a)的A-A’线和B-B’线的截面图。
图5(a)和(b)是用于说明本发明的实施方式1的半导体装置的制造工序的图，(a)是平面图，(b)是沿着(a)的A-A’线和B-B’线的截面图。
图6(a)和(b)是用于说明本发明的实施方式1的半导体装置的制造工序的图，(a)是平面图，(b)是沿着(a)的A-A’线和B-B’线的截面图。
图7(a)是本发明的实施方式1的其他半导体装置的平面图，(b) 是沿着(a)的A-A’线和B-B’线的截面图。
图8(a)是表示实施方式1的二极管的其他例子的平面图，(b)是沿着(a)的A-A’线的截面图。
图9(a)和(b)是比较例的样品元件C1～C6的示意性平面图和截面图。
图10(a)是用于说明实施例的样品元件E1～E3的沟道长度L、电阻区域长度LR、沟道宽度W的平面图，(b)是用于说明比较例的样品元件C1～C6的沟道宽度W和沟道长度L的平面图。
图11(a)是表示实施例和比较例的样品元件的二极管特性的坐标图，(b)和(c)分别是表示比较例和实施例的样品元件的结构的图。
图12(a)是示意地表示本发明的实施方式2的二极管的平面图，(b)是沿着(a)的E-E’线的截面图。
图13(a)是示意地表示本发明的实施方式3的二极管的平面图，(b)是沿着(a)的F-F’线的截面图。
图14是本发明的实施方式4半导体装置的的示意性截面图。
图15是本发明的实施方式4的其他半导体装置的示意性截面图。
图16(a)是示意地表示使用本发明的实施方式5的有源矩阵基板的液晶显示装置的截面图，(b)是示意地表示(a)的有源矩阵基板的俯视图。
图17是示意地表示本发明的实施方式5的其他有源矩阵基板的俯视图。
图18(a)是示意地表示本发明的实施方式5的又一有源矩阵基板的平面图，(b)是(a)所示的一体化栅极驱动器中的移位寄存器的电路图。
图19是用于说明本发明的实施方式6的栅极驱动器电路的结构的图。
图20是用于说明本发明的实施方式6的其他栅极驱动器电路的结构的图。
图21是用于说明本发明的实施方式6的又一栅极驱动器电路的 结构的图。
图22是用于说明本发明的实施方式6的又一栅极驱动器电路的结构的图。
图23是用于说明本发明的实施方式6的源极分割驱动电路的结构的图。
图24(a)～(c)是表示本发明的薄膜晶体管的其他结构的图。
图25(a)是现有的有源矩阵基板的平面图，(b)是(a)所示的二极管的截面图。
图26(a)和(b)是用于对a-Si二极管的特性和使用与a-Si相比迁移率高的高迁移率半导体膜的二极管的特性进行比较的坐标图的一个例子。
图27(a)～(c)分别是例示非晶硅膜、多晶硅膜和微晶硅膜的示意性放大截面图。
具体实施方式
本发明是一种TFT型二极管，其特征在于，至少在1个半导体层的电流路径内，具有与栅极电极重叠的沟道区域和与栅极电极不重叠的部分。
根据本发明，半导体层的电流路径内的与栅极电极不重叠的部分作为电阻体工作，所以电流难以在二极管的端子间流动。因此，通过调整这样的电阻体(以下称为“电阻区域”)的尺寸，不用增大二极管的尺寸，就可以把在二极管的端子间流动的电流的大小控制成希望的值。
另外，在本说明书中，二极管的“电流路径”是指二极管为导通状态时导通电流流动的区域，包含半导体层中的与第1电极(源极电极)电连接的第1区域、沟道区域和与第2电极(漏极电极)电连接的第2区域，不过，不包含半导体层中的与中间电极等电极电连接的区域。
本发明优选应用于例如有源矩阵基板。在应用于有源矩阵基板的情况下，也可以用上述二极管构成短路环。由此，当静电进入有 源矩阵基板上的配线时，能在二极管的端子间流过适当大小的电流而保护基板上的元件。
还有，也可以用上述二极管形成驱动电路，在该情况下也是，不用显著地加大二极管的尺寸，就能优化二极管的电阻。
在本发明的某优选实施方式中，使用与非晶硅相比迁移率高的半导体膜来形成TFT和二极管的半导体层。作为这样的半导体膜，可以列举例如微晶硅膜、金属氧化物半导体膜等。
如上所述，以前，使用迁移率高的半导体膜的话，能改善TFT的导通特性，另一方面，二极管的电阻下降，电流容易在二极管中流动。
图26(a)是用于对使用非晶硅膜的二极管(a-Si二极管)和使用与非晶硅相比迁移率高的高迁移率半导体膜的二极管(高迁移率二极管)的特性进行比较的坐标图的一个例子，横轴表示二极管的端子间承受的电压，纵轴表示在端子间流动的电流，两轴都使用线形比例尺。在这里，表示把高迁移率二极管的饱和区域迁移率和线形区域迁移率均设为非晶硅的4倍，迁移率以外的特性(构成二极管的TFT的阈值等)与非晶硅同等的例子。
从图26(a)可知，在端子间承受的电压相同的情况下，在高迁移率二极管中，与a-Si二极管相比，流过极大的电流。因此，根据二极管的用途，为了减小二极管的电流能力，需要加大沟道长度L。
相比之下，根据本实施方式，半导体层的成为电流路径的部分的一部分与栅极电极不重叠。因此，即使把正的电位给予第1电极的情况下，也不会把正的电位通过栅极电极给予半导体层中的与栅极电极不重叠的部分，所以不进行作为可动电荷的电子的积蓄，该部分的电阻不下降。因此，与栅极电极不重叠的部分成为与沟道区域串联连接的电阻。
从而，通过调整半导体层中的与栅极电极不重叠的部分的尺寸(面积)，能把适当大小的串联电阻给予二极管。因而，在使用结晶硅膜那样的高迁移率半导体膜的情况下，如图26(b)所示，也可以实现与使用非晶硅的现有的短路环用二极管同等的特性。
二极管的半导体层中的与栅极电极不重叠的部分也可以配置在与二极管的第1电极不连接的导电层上。在这里说的“导电层”也可以是例如由与栅极电极共同的导电膜形成的处于开放状态(漂浮状态)的层。特别是把本发明应用于显示装置的情况下，导电层设置在半导体层中的与栅极电极不重叠的部分的下方的话，就能由导电层抑制来自背光源的光所造成的半导体层的特性变化(光劣化)，所以是优选的。
优选本发明的半导体装置的薄膜晶体管和二极管的半导体层由微晶硅膜形成。在使用多晶硅膜的情况下，如果调整在二极管的半导体层的一部分中掺杂的杂质浓度，就容易进行加大二极管的电阻等调节。相比之下，对于微晶硅膜，进行需要高温热处理的掺杂，会大幅度减少能以与非晶硅TFT同程度的生产率，即同程度的工序数和成本制作的好处，因而难以采用这样的手段。还有，在使用非晶硅膜的情况下，二极管的电阻充分高，多数情况不需要大幅度降低二极管的电流。
微晶硅膜具有由微结晶粒组成的结晶相和非结晶相的混合状态。
非结晶相在微晶硅膜中占的体积率能控制在例如在5％以上95％以下的范围。另外，非结晶相的体积率优选的是5％以上40％以下，在该范围，能得到膜中缺陷少的良好的微晶硅膜，因此能更有效地改善TFT的导通截止比。还有，对微晶硅膜进行使用可见光的拉曼散射光谱分析的话，其光谱在作为结晶硅的峰的520cm-1的波长处具有最高的峰，并且在作为非晶硅的峰的480cm-1的波长处具有宽阔的峰。480cm-1附近的非晶硅的峰高度为在520cm-1附近看到的结晶硅的峰高度的例如1/30以上1以下。
为了比较，对多晶硅膜进行拉曼散射光谱分析，几乎未确认到非结晶成分，非晶硅的峰的高度大体上为零。
另外，形成多晶硅膜时，根据结晶化条件，有时会局部地残留非结晶相，不过，即使在这样的情况下，非结晶相在微晶硅膜中占的体积率也不到约5％，拉曼散射光谱分析所给出的非晶硅的峰高 度为多晶硅的峰高度的不到约1/30。
这样的微晶硅膜能利用CCP(电容耦合等离子体)方式、例如ICP(感应耦合等离子体)方式那样的高密度等离子体CVD形成。可以根据等离子体CVD的装置方式、成膜条件来调整上述峰强度比。
以下参照附图，与多晶硅膜和非晶硅膜的构造进行比较地说明本发明的实施方式优选使用的微晶硅膜的构造。
图27(a)～(c)分别是例示非晶硅膜、多晶硅膜和微晶硅膜的示意性放大截面图。
非晶硅膜，如图27(a)所示，由非结晶相构成。这样的非晶硅膜通常是利用等离子体CVD法等在基板1091上形成。
多晶硅膜，如图27(b)所示，由以结晶晶界1092分离的多个结晶粒1093组成。还有，多晶硅膜大体上由结晶硅构成，结晶晶界1092在多晶硅膜中占的体积率极小。多晶硅膜例如能通过对在基板1091上形成的非晶硅膜进行利用激光和热的结晶化工序来得到。
微晶硅膜，如图27(c)所示，包含微结晶粒1094和由非结晶相组成的结晶晶界1095。还有，在微晶硅膜的基板侧，形成了薄的非结晶层(以下称为“潜伏层”)1096。在该例子中，结晶晶界1095和潜伏层1096成为微晶硅膜的“非结晶相”1097，多个微结晶粒1094成为“结晶相”。
还有，在图27(c)所示的例子中，各微结晶粒1094沿着微晶硅膜的厚度方向，从潜伏层1096上到微晶硅膜的上表面按柱状延伸。这样的微晶硅膜例如能以用氢气稀释了的甲烷气体作为原料气体，使用与非晶硅膜的制作方法同样的等离子体CVD法来形成。
微结晶粒1094比多晶硅膜的结晶粒1093(图27(b))小。用透射式电子显微镜(TEM)观察微晶硅膜截面时，微结晶粒1094的平均粒径是2nm以上300nm以下。因此，微结晶粒1094的结晶截面充分小于半导体元件的大小，所以能使半导体元件的特性均匀化。
潜伏层1096在微晶硅膜的成膜初期容易生长。潜伏层1096的厚度，也取决于微晶硅膜的成膜条件，例如为数nm。其中，特别是使用高密度等离子体CVD等的情况下，根据微晶硅膜的成膜条件、 成膜方法的不同，也有几乎不能看到潜伏层1096的情况。
在图27(c)所示的微晶硅膜中，各微结晶粒1094是在基板1091的大致法线方向延伸的柱状，不过，微晶硅膜的构造随微晶硅膜的形成方法、条件而不同，不受图示的构造限定。其中，无论微晶硅膜的构造如何，优选微晶硅膜中的非结晶相的体积率和峰强度比(非晶硅的峰高度与结晶硅的峰高度的比)处于上述范围内，由此，能实现具有高导通特性的TFT。
优选本实施方式的半导体装置具备具有底栅构造的微晶硅TFT。由此，能利用TFT构造容易地形成上述那样的短路环用的二极管。还有，现有的非晶硅TFT多数是底栅构造，所以能利用现有的非晶硅TFT的制作所使用的制造设备，能实现量产性高的工艺。
(实施方式1)
以下参照附图来说明本发明的半导体装置的实施方式1。
图1是示意地表示本实施方式的半导体装置的图，图1(a)是半导体装置的平面图，图1(b)是沿着图1(a)的A-A’线和B-B’线的截面图。
本实施方式的半导体装置具备基板1和在基板1上形成的二极管201和薄膜晶体管301。二极管201和薄膜晶体管301用同一半导体膜形成。在这里，用微晶硅膜作为半导体膜来形成。薄膜晶体管301是具有底栅构造的栅极电极下置沟道蚀刻(逆スタガ一チヤネルエツチング)型TFT，二极管201具有以具有底栅构造的栅极电极下置沟道蚀刻型TFT为基础，将其栅极电极和源极电极连接起来的构造。
薄膜晶体管301具备：在基板1上形成的栅极电极103；以覆盖栅极电极103方式形成的栅极绝缘层5；在栅极绝缘层5上形成的微晶硅层107；在微晶硅层107上隔着接触层109a形成的源极电极110；以及在微晶硅层107上隔着接触层109b形成的漏极电极112。
微晶硅层107具有：沟道区域107c；以及分别位于沟道区域107c两侧的第1区域107a和第2区域107b。第1区域107a通过接触层109a与源极电极110电连接。还有，第2区域107b通过接触层109b与漏极 电极112电连接。在沟道区域107c上形成了间隙部116。
二极管201具备：在基板1上形成的栅极电极2、导电层3和连接配线4；以覆盖栅极电极2、导电层3和连接配线4的方式形成的栅极绝缘层5；在栅极绝缘层5上以与栅极电极2重叠的方式配置的微晶硅层6；在栅极绝缘层5上以与导电层3重叠的方式配置的微晶硅层7；在微晶硅层6上隔着接触层8a形成的第1电极(源极电极)10；在微晶硅层6、7上隔着接触层8b、9a形成的中间电极11；以及在微晶硅层7上隔着接触层9b形成的第2电极(漏极电极)12。
微晶硅层6具有：沟道区域6c；以及分别位于沟道区域6c两侧的第1区域6a和中间区域6b。第1区域6a通过接触层8a与源极电极10电连接。还有，中间区域6b通过接触层8b与中间电极11电连接。同样，微晶硅层7具有：作为电阻体起作用的区域(以下称为“电阻区域”。)7d；以及分别位于电阻区域7d两侧的中间区域7a和第2区域7b。中间区域7a隔着接触层9a与中间电极11电连接。还有，第2区域7b隔着接触层9b与漏极电极12电连接。在沟道区域6c、电阻区域7d上形成了间隙部15、16。
在本实施方式中，栅极电极2、导电层3和连接配线4由同一导电膜形成。栅极电极2以与微晶硅层6的沟道区域6c重叠的方式配置，控制沟道区域6c的导电性。栅极电极2与连接配线4连接，连接配线4在作为栅极绝缘层5中设置的开口部的接触孔14内与源极电极10电连接。
另一方面，导电层3以与微晶硅层7重叠的方式配置，即配置在可控制电阻区域7d的导电性的位置。其中，导电层3不与源极电极10等其他电极、配线连接，是漂浮的。
薄膜晶体管301和二极管201中的微晶硅层107、6、7，如参照图27(c)说明了的，具有多个柱状的微结晶粒和由非结晶相组成的结晶晶界。非结晶相在微晶硅层107、6、7中占的体积率是例如5～40％。还有，拉曼散射光谱分析所给出的非结晶相的峰高度是微结晶部分的峰高度的1/3～1/10倍。另外，也可以用非晶硅层、多晶硅层代替微晶硅层107、6、7作为活性层。还有，也可以用Zn-O系半导 体(ZnO)膜、In-Ga-Zn-O系半导体(IGZO)膜、In-Zn-O系半导体(IZO)膜、Zn-Ti-O系半导体(ZTO)膜等由金属氧化物半导体组成的膜作为活性层。
薄膜晶体管301和二极管201中的接触层109a、109b、8a、8b、9a、9b是为了使微晶硅层107、6、7与对应的电极112、110、10、11、12之间的电导通变得良好而设置的。在本实施方式中，这些接触层由同一n+型硅膜形成。另外，这些接触层可以是多晶硅层、微晶硅层或非晶硅层等的单一层，也可以是具有包含这些层中的至少1个的层叠构造。另外，在用由金属氧化物半导体组成的膜代替微晶硅层作为活性层的情况下，也可以不使用接触层。
还有，在薄膜晶体管301、二极管201中的各电极110、112、10、11、12的上部，设有间隙部116、15、16并且以覆盖其周边的方式设有钝化剂13。钝化剂13是可以由氮化硅等无机材料形成的膜或丙烯酸树脂等有机膜，也可以是它们的层叠物。
虽然未图示，不过，在钝化剂13中利用光刻等手法适当地设有用于向源极电极110、10和漏极电极112、12输入规定的电压等电信号的开口部。源极电极110、10及漏极电极112、12也可以具有通过开口部、连接配线适当地连接而能从外部输入电信号的结构。
在这里，说明薄膜晶体管301和二极管201的动作。
在薄膜晶体管301中，根据对栅极电极103施加的电压，沟道区域107c的电阻变得充分小的话，电流主要在源极电极110和漏极电极112之间流动。此时，电流从源极电极110经由接触层109a流向微晶硅层107的第1区域107a、沟道区域107c和第2区域107b。之后，经由接触层109b到达漏极电极112。
在二极管201中，根据对栅极电极2施加的电压，沟道区域6c的电阻变得充分小的话，电流主要在源极电极10和漏极电极12之间流动。此时，电流从源极电极10经由接触层8a流向微晶硅层6的第1区域6a、沟道区域6c、中间区域6b。之后，经由接触层8b到达中间电极11。从中间电极11，也同样，经由接触层9a，按顺序流向微晶硅层7的中间区域7a、电阻区域7d和第2区域7b，此后，经由接触层 9b到达漏极电极12。
如上所述，微晶硅层7之下的导电层3与其他电极、配线连接，不对导电层3直接施加电压。因此，微晶硅层7的第1区域7a、电阻区域7d、第2区域7b总是具有高的阻抗，不是作为开关元件而是作为电阻体起作用。在二极管201中，这样的电阻体位于源极电极10和漏极电极12之间，所以能加大它们之间的电阻(导通电阻)。因此，在用具有高迁移率的微晶硅形成二极管201的情况下也能防止电流在二极管201中流动过多。因此，能把二极管201合适地用于例如短路环用二极管等用途。
另外，在图1中，漏极电极12侧的微晶硅层7与栅极电极2不重叠，不过，即使该微晶硅层7与栅极电极2重叠，改为源极电极10侧的微晶硅层6与栅极电极2不重叠，也能获得与上述同样的效果。即，更换栅极电极2和导电层3的配置后的结构也能得到与上述同样的效果。
在本实施方式和以下叙述的实施方式中，薄膜晶体管和二极管的半导体层(活性层)是微晶硅层等的单层，不过，也可以具有例如微晶硅层和非晶硅层的层叠构造。同样，栅极电极、导电层、源极电极、中间电极和漏极电极也不是必须由单一金属层等导电物层构成，也可以具有由同一或多个导电物层组成的层叠构造。
还有，作为支撑薄膜晶体管和二极管的基板，除了可以使用玻璃基板以外，也可以使用塑料基板等绝缘基板。或者也可以使用表面具有绝缘膜的不锈钢基板。还有，上述基板也可以不是透明基板。
再有，本实施方式和以下叙述的实施方式的薄膜晶体管和二极管也可以不具有钝化剂膜。
<半导体装置的制造方法>
其次，参照附图来说明本实施方式的半导体装置的制造方法的一个例子。
图2是用于说明本实施方式的制造方法的概要的图。如图2所示，半导体装置的制造方法包含形成栅极电极的栅极电极形成工序71、形成栅极绝缘层和成为活性层的岛状的半导体层的栅极绝缘层 /半导体层形成工序72、形成源极和漏极电极的源极/漏极电极形成工序73、把源极和漏极电极电分离的源极/漏极分离工序74和钝化剂形成工序75。
以下参照图3～图6按每个工序详细地进行说明。图3～图6是用于说明半导体装置的制造方法的各工序的示意图。图3(a)是平面图，图3(b)是沿着图3(a)所示的A-A’线和B-B’线的截面图。图4～图6也同样，各图的(a)是平面图，各图的(b)是沿着对应的平面图的A-A’线和B-B’线的截面图。
(1)栅极电极形成工序71
如图3(a)和(b)所示，在基板1上形成栅极金属膜，将其图案化，形成薄膜晶体管301的栅极电极103、二极管201的栅极电极2、导电层3和连接配线4。连接配线4和栅极电极2按处于1个图案内的方式相邻而形成。还有，导电层3在与栅极电极2和连接配线4分离的图案内形成。
具体而言，首先，利用使用氩(Ar)气体的溅射法，在玻璃基板等基板1上以0.2μm的厚度沉积钼(Mo)而形成栅极金属膜(未图示)。形成栅极金属膜时的基板1的温度为200～300℃。
接着，在栅极金属膜上形成利用光致抗蚀剂材料的抗蚀剂图案膜(未图示)，把该抗蚀剂图案膜作为掩模进行栅极金属膜的图案化(光刻工序)。由此，得到薄膜晶体管301的栅极电极103、二极管201的栅极电极2、导电层3和连接配线4。栅极金属膜的蚀刻采用例如湿蚀刻法。作为蚀刻剂，可以使用由10～80重量％的磷酸、1～10重量％的硝酸、1～10重量％的醋酸和剩余部分的水组成的溶液。蚀刻结束后，用含有有机碱的剥离液除去抗蚀剂图案膜。
栅极金属膜的材料，除了可以是钼(Mo)以外，也可以是铟锡氧化物(ITO)、钨(W)、铜(Cu)、铬(Cr)、钽(Ta)、铝(Al)、钛(Ti)等单体金属或者在它们中含有氮、氧或其他金属的材料。栅极金属膜可以是使用上述材料的单一层，也可以具有层叠构造。例如，栅极电极2可以是利用钛和铝的Ti/Al/Ti层叠膜，也可以是利用钛和铜的Ti/Cu/Ti层叠膜或者利用铜和钼的Mo/Cu/Mo层叠膜。
作为栅极金属膜的形成方法，除了可以使用溅射法以外，也可以使用蒸镀法等。栅极金属膜的厚度也没有特别限定。还有，栅极金属膜的蚀刻方法也不受上述湿蚀刻法限定，也可以使用把氯(Cl2)气体和三氯化硼(BCl3)气体、CF4(四氟化碳)气体、O2(氧)等组合起来的干蚀刻法等。
(2)栅极绝缘层/半导体层形成工序72
接着，在栅极电极2、导电层3和连接配线4上按顺序形成栅极绝缘层5、微晶硅膜和n+型硅膜，把微晶硅膜和n+型硅膜图案化。由此，如图4(a)和(b)所示，得到岛状的微晶硅加工膜118、17、18、n+型硅加工膜120、19、20。之后，在栅极绝缘层5中设置露出连接配线4的一部分的接触孔14。
具体而言，首先，在形成了栅极电极2等的基板1上，利用等离子体化学气相生长(PECVD)法，形成由氮化硅(SiNx)组成的栅极绝缘层(厚度：例如0.4μm)5。在本实施方式中，使用具有平行平板型(电容耦合型)电极构造的成膜工作室，在基板温度：250～300℃，压力：50～300Pa，电力密度：10～20mA/cm2的条件下进行栅极绝缘层5的形成。还有，作为成膜用的气体，采用甲烷(SiH4)、氨(NH3)和氮(N2)的混合气体。
接着，使用与栅极绝缘层5的形成时使用的成膜工作室相同的工作室，形成微晶硅膜(厚度：例如0.12μm)。在本实施方式中，微晶硅膜的形成是在基板温度：250～300℃，压力：50～300Pa，电力密度：1～30mA/cm2的条件下进行，作为成膜用的气体，使用以氢气稀释的甲烷气体。甲烷(SiH4)和氢(H2)的流量比为1∶200～1∶1000。
接着，使用与上述相同的成膜工作室，形成n+型硅膜(厚度：例如0.05μm)。在本实施方式中，n+型硅膜的形成与微晶硅膜的形成的情况大体上同样，不过，作为成膜用的气体，使用甲烷(SiH4)、氢(H2)和磷化氢(PH3)的混合气体。
之后，在栅极绝缘层5上形成利用光致抗蚀剂材料的抗蚀剂图案膜(未图示)，把该抗蚀剂图案膜作为掩模，进行微晶硅膜和n+型 硅膜的图案化(光刻工序)。由此，得到岛状的微晶硅加工膜118、17、18、n+型硅加工膜120、19、20。微晶硅膜和n+型硅膜的蚀刻采用主要使用例如氯(Cl2)气体的干蚀刻法。蚀刻结束后，用含有有机碱的剥离液除去抗蚀剂图案膜。
接着，形成利用光致抗蚀剂材料的抗蚀剂图案膜(未图示)，把该抗蚀剂图案膜作为掩模，在栅极绝缘层5中形成接触孔14(光刻工序)。接触孔14的形成能使用例如组合CF4(四氟化碳)气体、O2(氧气)等的干蚀刻法等。蚀刻结束后，用含有有机碱的剥离液除去抗蚀剂图案膜。
(3)源极/漏极电极形成工序73
在n+型硅加工膜120、19、20和栅极绝缘层5上形成源极/漏极电极形成用的导电膜。在本实施方式中，利用使用氩(Ar)气体的溅射法，在基板1的表面以0.2μm的厚度沉积钼，从而形成导电膜(厚度：例如0.2μm)。形成导电膜时的基板温度为200～300℃。
之后，如图5(a)和(b)所示，在导电膜上形成抗蚀剂图案膜21，将其作为掩模进行导电膜的图案化，从而得到薄膜晶体管301的源极电极110、漏极电极112和二极管201的源极电极10、中间电极11、漏极电极12。
导电膜的图案化可以利用例如湿蚀刻法进行。在本实施方式中，作为蚀刻剂，使用由10～80重量％的磷酸、1～10重量％的硝酸、1～10重量％的醋酸和剩余部分的水组成的溶液。源极电极10、中间电极11和漏极电极12上的抗蚀剂图案膜21在蚀刻结束后也不除去而是留到下工序。
另外，导电膜的材料除了可以是钼(Mo)以外，也可以是铟锡氧化物(ITO)、钨(W)、铜(Cu)、铬(Cr)、钽(Ta)、铝(Al)、钛(Ti)等单体金属或者在它们中含有氮、氧或其他金属的材料。源极电极10等可以是使用上述材料的单一层，也可以具有层叠构造。例如，导电膜可以是利用钛和铝的Ti/Al/Ti层叠膜，也可以是利用钛和铜的Ti/Cu/Ti层叠膜或者利用铜和钼的Mo/Cu/Mo层叠膜。
作为导电膜的形成方法，除了可以使用溅射法以外，也可以使 用蒸镀法等。还有，导电膜的形成方法也不受上述使用蚀刻剂的湿蚀刻法限定。再有，导电膜的厚度也不受上述厚度限定。
(4)源极/漏极分离工序74
接着，如图6(a)和(b)所示，除去n+型硅加工膜120中的不被源极电极110和漏极电极112任意一个覆盖的部分，形成间隙部116。同样，除去n+型硅加工膜19、20中的不被源极电极10、中间电极11和漏极电极12任意一个覆盖的部分，分别形成间隙部15、16。此时，微晶硅加工膜118、17、18中的位于间隙部116、15、16的部分由于过蚀刻而比其他部分薄。由此，从微晶硅加工膜118和n+型硅加工膜120得到微晶硅层107和接触层109a、109b。同样，从微晶硅加工膜17、18和n+型硅加工膜19、20分别得到微晶硅层6、7和接触层8a、8b、9a、9b。蚀刻后，除去抗蚀剂图案膜21(图5(a)、(b))。
在本实施方式中，n+型硅加工膜120、19、20的蚀刻采用使用氯(Cl2)气体的干蚀刻法。抗蚀剂图案膜21在蚀刻结束后使用含有有机碱的剥离液来除去。另外，蚀刻方法不受上述方法限定。
(5)钝化剂形成工序75
接着，以覆盖薄膜晶体管301的源极电极110、漏极电极112、间隙部116及其周围和二极管201的源极电极10、中间电极11、漏极电极12、间隙部15、16及其周围的方式形成由氮化硅(SiNx)组成的钝化剂13。这样就能得到图1(a)和(b)所示的半导体装置。
具体而言，利用等离子体化学气相生长(PECVD)法，形成由氮化硅(SiNx)组成的钝化剂13(厚度：例如0.3μm)。在本实施方式中，钝化剂13的形成是使用具有平行平板型(电容耦合型)电极构造的成膜工作室，在基板温度：200℃，压力：50～300Pa，电力密度：10～20mA/cm2的条件下进行。还有，作为成膜用的气体，使用甲烷(SiH4)、氨(NH3)和氮(N2)的混合气体。
在钝化剂13中，虽然未图示，不过，可适当设置用于对源极电极110、10和漏极电极112、12等输入规定的电压等电信号的开口部。
另外，在图1所示的例子中，半导体层(微晶硅层6、7)和接触层8a、8b、9a、9b为岛状，不过，不是必须为岛状。图7(a)和(b)分 别是例示本实施方式的其他半导体装置的平面图和截面图。为简单起见，对与图1同样的结构要素标注相同的附图标记而省略说明。
在二极管202中，除了间隙部15、16以外，源极电极10、中间电极11、漏极电极12和源极总线(未图示)和接触层25a、25b、25d、25e的图案与微晶硅层24a～24f的图案大体上相同。还有，在与二极管202共同的基板1上，与二极管202同样，形成了除间隙部116以外，源极/漏极电极110、112、接触层109a、109b和微晶硅层107具有大体上同一平面形状的薄膜晶体管302。
二极管202和薄膜晶体管302能以与上述二极管201和薄膜晶体管301的制造方法同样的方法制作。其中，使用中间色调曝光的话，能减少抗蚀剂图案膜的形成次数，能削减用于光致抗蚀剂材料等的抗蚀剂图案膜形成的生产材料，所以是有利的。
使用中间色调曝光的工艺例如记载于C.W.Kim等的SID 2000 DIGEST，pp 1006-1009。具体而言，在形成了栅极电极2、导电层3、连接配线4、栅极电极103和栅极绝缘层5的基板1上，按顺序形成用于形成微晶硅层的微晶硅膜、用于形成接触层的n+硅膜、用于形成源极/漏极电极的导电膜。之后，使用中间色调曝光，形成在导电膜中的成为源极/漏极电极的部分厚，在成为间隙部的部分薄的抗蚀剂图案。接着，把抗蚀剂图案作为掩模，进行导电膜、n+硅膜和微晶硅膜的图案化(第1次加工)。接着，利用干蚀刻等使抗蚀剂图案整体变薄，从而除去抗蚀剂图案薄的部分而形成开口部。此后，把形成了开口部的抗蚀剂图案作为掩模，进行导电膜、n+硅膜的图案化(第2次加工)。这样，能利用同一抗蚀剂图案，进行导电膜、n+硅膜和微晶硅膜的图案化，由这些膜分别形成二极管202的源极电极10、中间电极11、漏极电极12、接触层25a、25b、25d、25e和微晶硅层24a～24f，并且形成薄膜晶体管302的源极电极110、漏极电极112、接触层109a、109b和微晶硅层107。
在二极管202中，钝化剂13的开口和栅极绝缘层5的开口同时在工序中进行。因此，连接配线4和源极电极10通过上部电极23电连接。另外，上部电极23能使用ITO(铟锡氧化物)等形成，不过，也 可以使用IZO膜形成。在把本实施方式应用于有源矩阵基板的情况下，可以与像素电极(未图示)同时形成上部电极23。
另外，关于二极管201，也可以同时在工序中进行钝化剂13的开口和栅极绝缘层5的开口，按连接配线4和源极电极10通过上部电极23电连接的方式设置接触孔22。
本实施方式的二极管201、202也可以不具有导电层3。图8(a)和(b)分别是表示本实施方式的二极管的其他结构的平面图和截面图。二极管204除了在微晶硅层7下不具有导电层3这一点以外，具有与图1所示的二极管201同样的结构。二极管204也是，由于微晶硅层7的成为电流路径的部分作为电阻体起作用，因而能得到与二极管201同样的效果。
在本实施方式的二极管中，只要形成在导通状态下包含半导体层的沟道区域和电阻区域的电流路径即可，其结构不受图1、图7和图8所示的结构限定。例如二极管也可以具有3个以上的岛状的微晶硅层。在该情况下也是，如果具有至少1个微晶硅层与栅极电极不重叠而其他微晶硅层与栅极电极重叠的沟道区域，就能得到与上述同样的效果。
还有，薄膜晶体管的结构也不受图1和图7所示的结构限定。图1和图7所示的薄膜晶体管301、302都具有1个栅极电极103，不过也可以具有多个栅极电极。在该情况下，可以在各栅极电极上分别配置岛状的微晶硅层，也可以按与多个栅极电极重叠的方式配置1个微晶硅层。或者，也可以如后面详细说明的，在配置于1个栅极电极上的微晶硅层中形成多个沟道区域。
(实施例和比较例)
制作样品元件E1～E3作为本实施方式的二极管的实施例，制作样品元件C1～C6作为比较例，评价这些样品元件的二极管特性，说明其方法和结果。
(i)实施例和比较例的样品元件的结构
实施例的样品元件E1～E3具有与图1所示的二极管201同样的结 构。比较例的样品元件C1～C6在源极/漏极电极10、12间不存在作为电阻体起作用的半导体层，这一点与图1所示的二极管201的结构不同。
图9(a)和(b)分别表示比较例的样品元件C1～C6的示意性平面图和截面图。为简单起见，对与图1所示的二极管201同样的结构要素标注相同的附图标记。在比较例的样品元件C1～C6中，没有导电层3、微晶硅层7和中间电极11。还有，微晶硅层6具有以与栅极电极2重叠的方式配置的沟道区域6c和位于其两侧的第1和第2区域6a、6b。第1区域6a与源极电极10连接，第2区域6b与漏极电极12连接。微晶硅层6中的成为电流路径的部分整体与栅极电极2重叠。
(ii)实施例和比较例的样品元件的制作方法
实施例的样品元件E1～E3以与参照图2～图6所叙述的方法同样的方法制作。其中，按以下方式调整栅极电极2、导电层3、微晶硅层6、7和各电极10、11、12的图案的尺寸。
图10(a)表示样品元件E1～E3的结构。在该结构中，与基板1的表面平行的面内(基板面内)的源极电极10和中间电极11之间的距离L为沟道区域的长度(“沟道长度”)。还有，中间电极11和漏极电极12之间的距离LR为微晶硅层7中的成为电阻体的部分(也称为“电阻区域”。)的长度，为了与上述沟道长度L区别，称为“电阻区域长度”。还有，把沿着与沟道长度L和电阻区域长度LR正交的方向的微晶硅层6、7的宽度W设为沟道宽度。各电极10、11、12的宽度全部相同，比沟道宽度W小。
在样品元件E1中，把沟道长度L设为3μm，把电阻区域长度LR设为3μm，把沟道宽度W设为10μm。还有，在与沟道长度L平行的方向，把各电极10、11、12与栅极电极2或导电层3的重叠部分的长度L’均设为2μm，把各电极10、11、12和微晶硅层6、7的重叠部分的长度均设为2×L’。再有，在与沟道长度L正交的方向，在微晶硅层6、7的中央配置各电极10、11、12，把从微晶硅层6、7的端部到各电极10、11、12的端部的长度W’设为2μm。因此，各电极10、11、12的宽度为W-2×W’。
在样品元件E2中，把沟道长度L设为10μm，把电阻区域长度LR设为10μm。沟道宽度W、长度L’、长度W’与样品元件E1相同。
在样品元件E3中，把沟道长度L设为20μm，把电阻区域长度LR设为20μm。沟道宽度W、长度L’、长度W’与样品元件E1相同。
比较例的样品元件C1～C5也是以参照图2～图6说明的方法制作。其中，不形成导电层3、微晶硅层7和中间电极11。
图10(b)表示样品元件C1～C5的结构。在样品元件C1中，按沟道长度L成为3μm的方式，调整栅极电极2、微晶硅层6、源极电极10和漏极电极12的图案的尺寸。同样，把样品元件C2的沟道长度L设为10μm，把沟道元件C3的沟道长度L设为20μm，把样品元件C4的沟道长度L设为50μm，把沟道元件C5的沟道长度L设为100μm。另外，这些样品元件C1～C5的沟道宽度W、长度L’和长度W’设为与实施例的样品元件E1～E3相同。
比较例的样品元件C6具有与其他样品元件C1～C5同样的结构，以同样的方法形成。其中，样品元件C6的成为活性层的半导体层使用非晶硅膜代替微晶硅膜来形成。还有，在样品元件C6中，按沟道长度L成为3μm的方式，调整栅极电极、非晶硅层、源极电极和漏极电极的图案的尺寸。
另外，在用样品元件E1～E3、C1～C5所使用的微晶硅膜制作图9所示的TFT的情况下，其迁移率为约0.6～0.8cm2/Vs，在样品元件C6所使用的非晶硅膜中，在同样的情况下，迁移率为约0.3～0.4cm2/Vs。
(iii)实施例和比较例的样品元件的二极管特性
测量了以上述方法制作的样品元件E1～E3和C1～C6的二极管特性。在这里，改变在源极电极10和漏极电极12间施加的电压(端子间电压)Vgd而测量了在源极电极10和漏极电极12之间流动的电流(漏极电流)Isd。
图11(a)表示测量结果。图11(a)所示的坐标图的横轴是端子间电压Vgd(V)，当电流从源极电极10向漏极电极12方向流动时漏极电流Isd为正。纵轴是漏极电流Isd(A)。还有，图11(b)是表示比较例的 样品元件C1～C6的结构的图，图11(c)是表示实施例的样品元件E1～E3的结构的图。
在用作有源矩阵基板的短路环用二极管的情况下，优选各二极管具有与使用非晶硅的样品元件C6(沟道长度L：20μm)的二极管特性同等的特性。
根据现有的结构，在维持与样品元件C6相同的沟道长度L(20μm)的情况下，把非晶硅改为微晶硅的话(样品元件C3)，如图11(a)所示，漏极电流会流过得过多。为了用微晶硅得到与样品元件C6同等的特性，需要把沟道长度L加大到50μm(样品元件C4)。然而，增加沟道长度L会使二极管的尺寸变大，使显示面板的边框区域扩大。另外，使用迁移率更高的微晶硅膜的话，就需要进一步加大沟道长度L，所以该问题进一步显现。
相比之下，根据本实施方式的结构，可以看出，例如把沟道长度L调整为3μm，把电阻区域长度LR调整为3μm(样品元件E1)，就能实现与样品元件C6同等的二极管特性。因此，使用微晶硅能在维持与样品元件C6的尺寸同等尺寸的情况下实现适合短路环用二极管的特性。还有，可以看出，通过适当地调整沟道长度L和电阻区域长度LR，能在把二极管的尺寸抑制得小的情况下，实现希望的特性。
从上述测量结果可知，根据本实施方式，使用与非晶硅相比迁移率高的微晶硅等半导体膜，在形成TFT和二极管时能得到特别高的效果。这是因为能在提高TFT的特性的同时，不使二极管的尺寸增大，使其特性最佳化。在这里举例说明了TFT的迁移率为0.6～0.8cm2/Vs的情况，而TFT的迁移率比1cm2/Vs高时特别有效。
另外，本实施方式的薄膜晶体管301、302、二极管201、202、204也可以使用非晶硅层和多晶硅层代替微晶硅层作为活性层。还有，也可以使用Zn-O系半导体(ZnO)膜、In-Ga-Zn-O系半导体(IGZO)膜、In-Zn-O系半导体(IZO)膜、Zn-Ti-O系半导体(ZTO)膜等由金属氧化物半导体组成的膜作为活性层。在该情况下，不需要接触层25a、25b、25d、25e、109a、109b，活性层和源极/漏极电极能直接获得电连接。特别是在使用IGZO那样的金属氧化物半导体的情况 下，迁移率超过4cm2/Vs，所以应用本发明能得到更高的效果。
还有，本实施方式的薄膜晶体管301、302、二极管201、202、204是具有底栅构造的栅极电极下置沟道蚀刻型TFT，或者是以其为基础的二极管，不过也可以是栅极电极下置蚀刻阻止型TFT和以其为基础的二极管。即，如图15所示，可以在半导体层上具有蚀刻阻止层，不过，优选在半导体层和源极/漏极电极之间具有由n+型硅等组成的接触层。
(实施方式2)
以下参照附图来说明本发明的半导体装置的实施方式2。本实施方式的半导体装置是用1个岛状半导体层形成二极管，这一点与图1所示的实施方式1不同。
图12是示意地表示本实施方式的二极管的图，图12(a)是本实施方式的二极管的平面图，图12(b)是沿着图12(a)的E-E’线的截面图。为简单起见，对与图1所示的二极管201同样的结构要素标注同一附图标记而省略说明。
二极管205具有以具有底栅构造的栅极电极下置沟道蚀刻型TFT为基础而将其栅极电极和源极电极连接起来的构造。虽然未图示，不过，本实施方式的半导体装置还具备二极管TFT。该TFT具有使用与二极管205的微晶硅层27相同的微晶硅膜形成的活性层即可，例如，也可以具有与图1(a)和(b)所示的薄膜晶体管301同样的结构。
二极管205具备：玻璃基板等基板1；在基板1上形成的栅极电极26；在基板1上以覆盖栅极电极26的方式形成的栅极绝缘层5；在栅极绝缘层5上形成的微晶硅层27；在微晶硅层27上隔着接触层8a形成的源极电极10；以及在微晶硅层27上隔着接触层8b形成的漏极电极12。
微晶硅层27具有沟道区域27c和分别位于沟道区域27c两侧的第1和第2区域27a、27b。第1区域27a通过接触层8a与源极电极10电连接。还有，第2区域27b通过接触层8b与漏极电极12电连接。
沟道区域27c以与栅极电极26重叠的方式配置，可由对栅极电 极26施加的电压来控制沟道区域27c的导电性。还有，微晶硅层27还具有位于第1和第2区域27a、27b之间，与栅极电极26不重叠的部分(电阻区域)27d。即使栅极电极26上施加电压，电阻区域27d也不会降低电阻，所以作为电阻体起作用。沟道区域27c和电阻区域27d的沟道方向的长度L、LR可适当地调整，例如沟道宽度W为10μm时，沟道区域27c的长度(沟道长度)L为3μm，电阻区域27d的长度LR为3μm。另外，在本实施方式中，第2区域27b也与栅极电极26不重叠，所以第2区域27b也作为电阻体起作用。
还有，在本实施方式中，接触层8a、8b、源极电极10和漏极电极12以不位于沟道区域27c和电阻区域27d上的方式来图案化，由此，在沟道区域27c和电阻区域27d上形成了间隙部15。
在本实施方式中，栅极电极26、连接配线4和TFT的栅极电极(未图示)由同一导电膜形成。栅极电极26与连接配线4连接，连接配线4是在作为栅极绝缘层5中设置的开口部的接触孔14内与源极电极10电连接。
另外，二极管205中的微晶硅层27、接触层8a、8b、钝化剂13的材料也可以与图1所示的二极管201中的对应的结构要素的材料同样。
在二极管205中，电流主要在源极电极10和漏极电极12之间流动。在与二极管205共同的基板上，具有以具有底栅构造的栅极电极下置沟道蚀刻型TFT为基础而将其栅极电极和源极电极连接起来的构造。此时，电流从源极电极10经由接触层8a，流到微晶硅层27的第1区域27a、沟道区域27c和电阻区域27d、第2区域27b。之后，经由接触层8b到达漏极电极12。
在本实施方式中也是，与上述实施方式同样，在微晶硅层27中的电阻区域27d和第2区域27b的下方未配置栅极电极26，即使对栅极电极26施加电压的情况下也不积蓄作为可动电荷的电子。因此，电阻区域27d和第2区域27b几乎不受栅极电极26的电位的影响，总是高电阻。在微晶硅层15中设置这样的电阻高的区域27d，使电流难以在源极电极10和漏极电极12之间流动，从而能实现与二极管 205的用途对应的特性。
另外，本实施方式的二极管只要具备至少1个具有沟道区域27c和电阻区域27d两者的半导体层即可，也可以具备包含这样的半导体层的2个以上的半导体层。在该情况下，2个以上的半导体层可以由在半导体层上设置的中间电极互相连接。
本实施方式的半导体装置能以与参照图2～图6所叙述的方法同样的方法制作。
还有，本实施方式的二极管205是以具有底栅构造的栅极电极下置沟道蚀刻型TFT为基础的二极管，不过也可以是以栅极电极下置蚀刻阻止型TFT为基础的二极管。即，如图15所示，可以在半导体层上具有蚀刻阻止层，不过，优选在半导体层和源极/漏极电极之间具有由n+型硅等组成的接触层。
(实施方式3)
以下参照附图来说明本发明的半导体装置的实施方式3。本实施方式的半导体装置是在二极管的半导体层的下方设有2个栅极电极，而且在二极管的源极/漏极电极间未设置中间电极，这一点与图1所示的实施方式1不同。
图13是示意地表示本实施方式的二极管的图，图13(a)是本实施方式的二极管的平面图，图13(b)是沿着图13(a)的F-F’线的截面图。为简单起见，对与图1所示的二极管201同样的结构要素标注同一附图标记而省略说明。
二极管206具有以具有底栅构造的栅极电极下置沟道蚀刻型TFT为基础而将其栅极电极和源极电极连接起来的构造。虽然未图示，不过，本实施方式的半导体装置在与二极管206共同的基板上还具备具有底栅构造的栅极电极下置沟道蚀刻型TFT。该TFT具有使用与二极管206的微晶硅层相同的微晶硅膜形成的活性层即可，例如，也可以具有与图1(a)和(b)所示的薄膜晶体管301同样的结构。
二极管206具备：玻璃基板等基板1；在基板1上空开间隔配置的栅极电极2、29；在基板1上以覆盖栅极电极2、29的方式形成的栅极绝缘层5；在栅极绝缘层5上形成的微晶硅层30；在微晶硅层30 上隔着接触层8a形成的源极电极10；以及在微晶硅层30上隔着接触层9b形成的漏极电极12。栅极电极2和栅极电极29通过连接电极4和接触孔14内而与源极电极10电连接。
微晶硅层30具有：沟道区域30c、30e；位于沟道区域30c、30e之间的电阻区域30d；以及分别位于沟道区域30c、30e两侧的第1和第2区域30a、30b。第1区域30a通过接触层8a与源极电极10电连接。还有，第2区域30b通过接触层9b与漏极电极12电连接。
沟道区域30c以与栅极电极2重叠的方式配置，可由对栅极电极2施加的电压来控制沟道区域30c的导电性。同样，沟道区域30e以与栅极电极29重叠的方式配置，可由对栅极电极29施加的电压来控制沟道区域30e的导电性。另一方面，电阻区域30d与栅极电极2、29不重叠，即使这些栅极电极2、29上施加电压也不会降低电阻，所以作为电阻体起作用。
沟道区域30c、30e和电阻区域30d的沟道方向的长度L1、L2、LR可适当地调整，例如沟道宽度W为10μm时，沟道区域30c、30e的合计长度(沟道长度L：L＝L1+L2)为6μm，电阻区域30d的长度(电阻区域长度)LR为3μm。
另外，二极管206中的微晶硅层30、接触层8a、9b、钝化剂13的材料也可以与图1所示的二极管201中的对应的结构要素的材料同样。
在二极管206中，电流主要在源极电极10和漏极电极12之间流动。此时，电流从源极电极10经由接触层8a，按顺序流到微晶硅层30的第1区域30a、沟道区域30c、电阻区域30d、沟道区域30e和第2区域30b。之后，经由接触层9b到达漏极电极12。
在本实施方式中也是，与上述实施方式同样，栅极电极2、29未配置在微晶硅层30中的电阻区域30d的下方，所以几乎不受栅极电极2、29的电位的影响，总是高电阻。在微晶硅层30中设置这样的电阻高的区域30d，使电流难以在源极电极10和漏极电极12之间流动，从而能实现与二极管205的用途对应的特性。
本实施方式的半导体装置也能以与参照图2～图6所叙述的方 法同样的方法制作。
还有，本实施方式的二极管206是以具有底栅构造的栅极电极下置沟道蚀刻型TFT为基础的二极管，不过也可以是以栅极电极下置蚀刻阻止型TFT为基础的二极管。即，如图15所示，可以在半导体层上具有蚀刻阻止层，不过，优选在半导体层和源极/漏极电极之间具有由n+型硅等组成的接触层。
(实施方式4)
以下参照附图来说明本发明的半导体装置的实施方式4。本实施方式的半导体装置在使用In-Ga-Zn-O系半导体(IGZO)膜形成二极管和薄膜晶体管的活性层这一点以及不具有接触层这一点上与上述实施方式不同。
图14是本实施方式的半导体装置的示意性截面图。半导体装置具备基板31和在基板31上形成的二极管207和薄膜晶体管307。二极管207和薄膜晶体管307用同一IGZO膜形成。薄膜晶体管207是具有底栅构造的栅极电极下置沟道蚀刻型TFT，二极管307具有以具有底栅构造的栅极电极下置沟道蚀刻型TFT为基础而将其栅极电极和源极电极连接起来的构造。
薄膜晶体管207具备：在基板31上形成的栅极电极32；以覆盖栅极电极32的方式形成的栅极绝缘层35；在栅极绝缘层35上形成的IGZO层50；以及在IGZO层50上形成的源极电极54和漏极电极52。
IGZO层50具有沟道区域50c和分别位于沟道区域50c两侧的源极区域50a和漏极区域50b。源极区域50a与源极电极54相接。还有，漏极区域50b与漏极电极52相接。
二极管207具备：在基板31上形成的栅极电极33和连接配线34；以覆盖栅极电极33和连接配线34的方式形成的栅极绝缘层35；在栅极绝缘层35上以与栅极电极33重叠的方式配置的IGZO层40；在IGZO层40上形成的第1电极(源极电极)44；以及在IGZO层40上形成的第2电极(漏极电极)42。
IGZO层40具有沟道区域40c和分别位于沟道区域40c两侧的第1和第2区域40a、40b。沟道区域40c以与栅极电极33重叠的方式配 置，能由对栅极电极33施加的电压来控制沟道区域40c的导电性。第1区域40a与源极电极44电连接。第2区域40b与漏极电极42相接。
还有，IGZO层40还具有位于第1和第2区域40a、40b之间而与栅极电极33不重叠的部分(电阻区域)40d。电阻区域40d，无论栅极电极33上施加的电压如何，都具有高的电阻，所以作为电阻体起作用。另外，在本实施方式中，第1区域40a也与栅极电极33不重叠，所以第1区域40a也作为电阻体起作用。
在本实施方式中，栅极电极32、33和连接配线34由同一导电膜形成。栅极电极33与连接配线34连接，连接配线34在作为栅极绝缘层35中设置的开口部的接触孔内与源极电极44电连接。
薄膜晶体管307和二极管207中的IGZO层50、40由同一IGZO膜形成。IGZO膜是例如以2∶2∶1的比率含有In∶Ga∶Zn的膜。另外，也可以使用其他金属氧化物半导体膜代替IGZO膜。
还有，在本实施方式中，在薄膜晶体管307、二极管207中的各电极52、54、42、44的上部设有钝化剂46。在钝化剂46上设有像素电极58。像素电极58在钝化剂46中形成的接触孔内与漏极电极52电连接。
本实施方式的半导体装置例如按以下方式制作。
首先，在基板31上利用溅射法形成钼(Mo)膜等导电膜。对该导电膜以湿蚀刻或干蚀刻进行图案化，形成栅极电极32、33和连接配线34。
接着，以PECVD法形成氮化硅(SiNx)膜，作为栅极绝缘层35。栅极绝缘层35的厚度例如为450nm。在栅极绝缘层35中，形成露出连接配线34的表面的一部分的开口部。另外，作为栅极绝缘层35，可以使用氧化硅(SiOx)膜代替SiNx膜，也可以使用由SiOx膜和SiNx膜组成的层叠膜。
在栅极绝缘层35上和栅极绝缘层35的开口部内，用溅射法形成IGZO膜(厚度：例如70nm)，将其图案化，从而形成IGZO层40、50。
接着，以覆盖IGZO层40、50的方式，用溅射法形成Mo膜等导电膜，进行图案化。由此，得到漏极电极42、52和源极电极44、54。 本工序的图案化可以采用湿蚀刻，也可以采用干蚀刻。在采用湿蚀刻的情况下，还蚀刻IGZO层40、50中的沟道区域40c、50c的表面部分。因此，沟道区域40c、50c的厚度为约55nm。
接着，用PECVD法形成氧化硅(SiOx)膜作为钝化剂46。钝化剂46的厚度为例如200nm。在钝化剂46中分别形成露出源极电极52的表面的一部分的开口部。
之后，在钝化剂46上和钝化剂46的开口部内形成IZO膜，将其图案化，从而形成像素电极58。这样就得到二极管207和薄膜晶体管307。
把薄膜晶体管307的沟道宽度设为30μm，把沟道长度L设为4μm的话，薄膜晶体管307的迁移率为例如4.2cm2/Vs，阈值为约-1.3V，S值为约0.9(V/dec)。还有，把二极管207的沟道宽度设为30μm，把沟道长度L设为3μm，把电阻区域长度LR设为3μm。另外，二极管207的长度L、LR可按照二极管207的用途适当地调整。
本实施方式的半导体装置的结构不受图14所示的结构限定。例如，也可以在薄膜晶体管和二极管的IGZO层上设置蚀刻阻止层。
图15是例示在半导体层上设有蚀刻阻止层的情况下的半导体装置的结构的示意性截面图。为简单起见，对与图14同样的结构要素标注相同的附图标记而省略说明。
图15所示的半导体装置是形成IGZO层(厚度：50nm)40、50之后，以覆盖IGZO层40、50的方式形成蚀刻阻止膜。接着，将其图案化，得到与IGZO层40的成为沟道区域和电阻区域的区域相接的蚀刻阻止层63和与IGZO层50的成为沟道区域的区域相接的蚀刻阻止层65。之后，形成源极和漏极电极44、42、54、52。
根据该结构，在形成源极和漏极电极44、42、54、52时的蚀刻工序中，能防止蚀刻IGZO层40、50的沟道区域的表面部分。因此，能确保IGZO层40、50的沟道区域的厚度，而且能防止沟道区域的表面由于蚀刻而受到损坏。
作为蚀刻阻止层63、65的材料，例如可以使用SiOx、感光性丙烯酸树脂等。另外，虽然未图示，不过，也可以按覆盖源极/漏极 电极44、42、54、52和蚀刻阻止层63、65的方式设置钝化剂。还有，也可以在玻璃基板等基板31的表面形成绝缘层(例如SiOx层)，在其上形成栅极电极32、33等。还有，也可以在IGZO层40、50的基板侧及其相反侧(上面侧)两者设置栅极电极。
把薄膜晶体管308的沟道宽度设为25μm，把沟道长度L设为10μm的话，薄膜晶体管308的迁移率为例如约8cm2/Vs，阈值为约1V，导通截止电流比为2.0×107以上。还有，二极管208的沟道长度L和电阻区域的长度LR可按照二极管208的用途适当地调整，不过，把二极管208的沟道宽度设为25μm的话，沟道长度L和电阻区域长度LR也可以均为3μm。
另外，图14和图15所示的二极管207、208具备具有沟道区域和电阻区域的1个半导体层(IGZO层)，不过，也可以如图1所示的二极管201那样，具有多个IGZO层，其中至少1个IGZO层以与栅极电极不重叠的方式配置。
(实施方式5)
以下参照附图来说明本发明的半导体装置的实施方式5。本实施方式是具备作为开关元件起作用的多个薄膜晶体管和构成短路环的多个二极管的有源矩阵基板。本实施方式的有源矩阵基板适用于液晶显示装置和有机电致发光(EL)显示装置等显示装置。
图16(a)是示意地表示使用本实施方式的有源矩阵基板的液晶显示装置的截面图，图16(b)是示意地表示图16(a)的有源矩阵基板的俯视图。
如图16(a)所示，液晶显示装置具备：有源矩阵基板82；与有源矩阵基板82相对配置的相对基板83；以及在这些基板82、83间配置的液晶层84。液晶层84由在有源矩阵基板82和相对基板83之间存在的密封部件89密封。虽然未图示，不过，在相对基板83的液晶层侧的表面，形成了滤色器和相对电极。
在有源矩阵基板82和相对基板83的液晶层侧的表面，分别形成了取向膜87a、87b。还有，在有源矩阵基板82的背面侧和相对基板83的观察者侧，分别设有偏振板88a、88b。
如图16(b)所示，有源矩阵基板82具备：互相分开配置，规定成为图像显示的一个单位的像素的多个像素电极85；按每个像素配置，作为开关元件起作用的薄膜晶体管86；通过薄膜晶体管86与像素电极85连接的源极总线86s；以及用于选择性地驱动薄膜晶体管86的栅极总线86g。虽然未图示，不过，各源极总线86s和各栅极总线86g分别与用于从外部输入规定的信号的源极端子和栅极端子连接。
作为薄膜晶体管86，能使用上述实施方式1～4的薄膜晶体管301、302、307、308。像素电极85使用让光透过的导电性材料，例如ITO(铟锡氧化物)、IZO，或让光反射的导电性材料，例如铝、银合金等来形成。
还有，在有源矩阵基板82中的排列着像素电极85的区域(显示区域)的外侧的区域(边框区域)，配置了多个二极管90A、90B。各二极管90A、90B使用与薄膜晶体管86共同的半导体膜形成，具有半导体层(未图示)、位于半导体层下方的栅极电极92、在半导体层上形成的源极电极94和漏极电极96。栅极电极92和源极电极94通过接触孔98电连接。作为二极管90A、90B，能使用上述实施方式1～4的二极管201、202、204～208。
二极管90A、90B的源极电极94与源极总线86s中的任意1条电连接，漏极电极96与其他源极总线86s电连接。还有，二极管90A、90B以在彼此相反方向容易流过电流的方式配置。由此，源极总线86s上携带的电荷能在两方向释放，所以能更有效地防止静电所造成的损坏。另外，也可以只配置二极管90A、90B中的任意一方。
在图示的例子中，二极管90A、90B配置在相邻的源极总线86s之间，不过也可以配置在相邻的栅极总线86g之间。
图17是本发明的有源矩阵基板的其他例的示意性俯视图。
在图17所示的例子中，不仅在相邻的源极总线86s间，而且在相邻的栅极总线86g间也配置了二极管90C、90D，这一点与图16(b)所示的有源矩阵基板82的结构不同。为简单起见，对与有源矩阵基板82同样的结构要素标注同一附图标记而省略说明。
有源矩阵基板82’具备：用于从外部输入规定的电信号的栅极端子GT和源极端子ST；以及由与栅极端子GT上连接的多个栅极总线86g、源极端子ST上连接的源极总线86s、栅极总线86g相同的材质形成的辅助电容线81。二极管90A、90B配置在相邻的源极总线86s之间。还有，二极管90C、90D配置在相邻的栅极总线86g之间。二极管90A、90B以在彼此相反方向容易流过电流的方式配置。还有，二极管90C、90D以在彼此相反方向容易流过电流的方式配置。各二极管90A～90D的构造与参照图16(b)所叙述的二极管90A、90B的构造同样。
这样，在源极总线86s之间和栅极总线86g之间两者配置二极管90A～90D的话，能进行更有效的静电对策。
另外，在有源矩阵基板82’中，全部总线86s、86g与二极管90A～90D中的任意个连接，不过，在本实施方式中，在包含源极总线86s和栅极总线86g的多个总线中的任意1个总线和另1个总线之间至少配置1个二极管即可。例如也可以在源极总线86s和栅极总线86g之间配置二极管。这样，如果至少在2个总线间设置二极管，就能把输入到2个总线中的任意一方中的电荷释放到另一方，所以能降低静电所造成的损坏。
本实施方式的有源矩阵基板82、82’以与参照图2～图6所叙述的方法同样的方法制作。另外，像素电极85的形成是在沉积ITO(铟锡氧化物)、IZO(铟锌氧化物)、ZnO(氧化锌)等金属氧化物的透明导电膜之后，可以通过光刻进行图案化来形成。
另外，虽然未图示，不过，有源矩阵基板82、82’上也可以安装用于对各薄膜晶体管86进行驱动控制的驱动电路，在该情况下，也可以使用与薄膜晶体管86和二极管90A～90D共同的半导体膜来形成驱动电路中使用的薄膜晶体管和二极管。
还有，本实施方式也能应用于在与显示区域共同的基板上形成了驱动电路的驱动器一体型有源矩阵基板。
图18(a)是示意地表示本实施方式的栅极驱动器一体型有源矩阵基板的平面图，图18(b)是图18(a)所示的栅极驱动器(一体化栅极 驱动器)中的移位寄存器的电路图。
如图所示，有源矩阵基板具备排列着多个像素电极(未图示)的显示区域92、一体化栅极驱动器和源极驱动器。在这里，源极驱动器不是一体化驱动器，而是由硅晶片在外部制成之后再安装。显示区域92的结构与参照图16和图17所叙述的结构同样。源极驱动器与显示区域92的源极总线(未图示)连接。
一体化栅极驱动器包含依次输出栅极信号Gout的多个移位寄存器。各移位寄存器91具有向对应的栅极总线(未图示)输出栅极信号Gout的栅极信号输出线93。还有，虽然未图示，不过，第n级移位寄存器的栅极信号输出线93与用于向第n+1级移位寄存器输入置位信号S的连接线连接。
在本实施方式中，在相邻2级的栅极信号输出线93之间配置了二极管90E。作为二极管90E，能使用实施方式1～4的二极管201～208。由此，能防止静电所造成的元件损坏。
另外，移位寄存器91所使用的薄膜晶体管、在显示区域92中作为开关元件使用的薄膜晶体管、二极管90E可以使用同一半导体膜来形成。还有，也可以把移位寄存器91所使用的薄膜晶体管的一部分置换为二极管。置换的二极管可以具有与实施方式1～4的二极管201～208同样的结构。
(实施方式6)
以下参照附图来说明本发明的半导体装置的实施方式6。本实施方式是包含薄膜晶体管和二极管的栅极驱动器电路。本实施方式的栅极驱动器电路是与有源矩阵基板一体化了的栅极驱动器一体化电路。
本实施方式的栅极驱动器电路具有依次输出栅极信号的多个移位寄存器。图19～图21是例示本实施方式的1个移位寄存器的结构的图。
本实施方式的移位寄存器的栅极信号Gout由栅极信号输出线93向对应的栅极总线输出。还有，虽然未图示，不过，第n级栅极信号输出线93与用于输入第n+1级移位寄存器的置位信号S的连接 线连接。VDD、VSS与外部连接，被控制成大致在时间上没有变动的一定的电位。VDD是比VSS高的电位。从外部向CK、CKB输入矩形波等在时间上有变动的时钟信号。例如把VSS作为基准电位(0V)时，VDD为31V，CK和CKB在0～31V的范围以10kHz～200kHz的频率变动。另外，CK和CKB彼此为反相位。
各移位寄存器，如图所示，包含多个薄膜晶体管MA、MB、MC、MD、ME、MF和二极管90F。这些薄膜晶体管的至少1个和二极管90F由同一半导体膜形成。二极管90F具有与上述实施方式1～4的二极管201～208同样的结构。二极管90F配置成在VDD或S和配线netA之间源极电极与VDD侧或S侧连接，漏极电极与配线netA侧连接。即，二极管90F的漏极电极与作为移位寄存器的输出晶体管的薄膜晶体管MA的栅极电极直接或通过薄膜晶体管ME连接。在这里，薄膜晶体管MA的漏极电极连接于与有源矩阵基板的栅极总线直接连接的Gout连接。这样，本实施方式的二极管90F配置在特定的方向，不像实施方式5那样在相反方向配置2个二极管。
本实施方式的移位寄存器为了加大输出而在动作中使用自举机构。即，进行以下动作：从前级输出的信号进入S，从而提升配线netA(即薄膜晶体管MA的栅极电极侧的配线)的电位，在其电位提升后的定时，再提升时钟CK的电位，从而通过电容(薄膜晶体管MA的源极电极和栅极电极间的电容)耦合来提升配线netA的电位，加大作为与Gout直接相连的输出晶体管的MA的输出。
在这里，存在配线netA借助于自举机构VDD而成为比S高的电位的定时。即，时钟CK的电位被提升了时，并且是移位寄存器向Gout输出电流时。
在现有的具有自举机构的移位寄存器中，有时在上述定时电流会从配线netA向所连接的VDD侧或S的方向倒流(漏电)。电流从配线netA倒流的话，晶体管MA的栅极电极电位会下降，所以向Gout的输出会下降，像素电极不能正常充电，有可能达不到希望的像素电位。结果，不能得到正常的显示，移位寄存器从某级起不再动作(失败)，这是存在的问题。
相比之下，根据本实施方式，二极管90F能抑制电流从netA向VDD侧或S侧倒流，所以能防止电流从netA倒流所造成的上述问题。
移位寄存器的电路结构和二极管90F的位置不受图示的例子限定。本实施方式的二极管90F形成于在电路内的一方向流过电流的配线即可，由此，能防止电流的倒流。
图22是表示本实施方式的移位寄存器的其他结构的图。图22所示的移位寄存器包含多个薄膜晶体管MA、MB、MC、MD、ME、MF和多个二极管90G、90H、90I、90J、90k。这些薄膜晶体管中的至少1个和二极管90G～90k由同一半导体膜形成。作为二极管90G～90k，能使用上述实施方式1～4的二极管201～208。
二极管90G配置在CKB和VSS的端子间。也可以配置在CK和VSS的端子间。另外，CKB、CK由栅极驱动器的所有级的移位寄存器共同使用，一部分移位寄存器包含二极管90G即可。
二极管90H配置在S和VSS的端子间。二极管90I配置在Gout和VSS之间。还有，二极管90J、90k分别配置在配线netA或netB和VSS端子之间。优选这些二极管90H～90k对所有级的移位寄存器分别配置。
图示的二极管90G～90k以电流在特定的一方向流动的方式配置，不过，这些二极管也可以与反方向配置的其他二极管一起构成二极管环。
这样，由二极管90G～90k连接驱动电路的一部分配线和其他配线(不同级的移位寄存器的具有相同功能的配线、电源配线等)，就能防止静电所造成的移位寄存器、时钟(CK)配线、Gout配线的损伤。特别是二极管90J、90k、90H在只通过薄膜晶体管相连的netA、netB等处连接着其第1电极，不过，该部位在动作时(未加电时)特别容易积蓄静电，所以对防止移位寄存器的损伤有效。
另外，以上说明了把本发明应用于栅极驱动器电路的例子，不过，本发明能广泛地应用于具有薄膜晶体管和二极管的电路。例如也可以应用于例如特开2005-115342号公报所披露的源极分割驱动电路。
图23是表示本实施方式的源极分割驱动电路的一个例子的图。在图示的例子中，二极管90L分别配置在相邻的2个数据信号线SR、SG、SB之间。还有，在配线SEL1、2和地之间还配置了二极管90M。二极管90L、90M能防止静电所造成的源极分割驱动电路的损伤。
本发明的半导体装置不受上述实施方式限定。例如本发明的二极管和薄膜晶体管使用同一半导体膜来形成即可，它们的结构不受上述实施方式1～4所例示的结构限定。本发明的薄膜晶体管也可以是具有多个栅极电极的多栅极构造TFT。或者如图24(a)～(c)所示，也可以具有在1个栅极电极上形成包含多个沟道区域的1个半导体层的构造。半导体膜也可以使用非晶硅膜和多晶硅膜代替微晶硅膜作为活性层。还有，也可以使用Zn-O系半导体(ZnO)膜、In-Ga-Zn-O系半导体(IGZO)膜、In-Zn-O系半导体(IZO)膜、Zn-Ti-O系半导体(ZTO)膜等由金属氧化物半导体组成的膜作为活性层。
图24(a)～(c)所示的薄膜晶体管303在源极电极110和漏极电极112之间具有中间电极111，这一点与图1所示的薄膜晶体管301不同。为简单起见，对与薄膜晶体管301同样的结构要素标注同一附图标记而省略说明。
在薄膜晶体管303中，半导体层107的一部分区域(中间区域)107f通过接触层109f与中间电极111电连接。因此，半导体层107中的位于中间区域107f和源极及漏极区域109a、109b之间的部分107c1、107c2分别成为沟道区域。根据这样的构造，与具有多个栅极电极的构造比较，因为中间电极111和栅极电极103重叠，所以具有能降低截止电流等的优点。
工业上的可利用性
本发明的半导体装置能广泛地应用于有源矩阵基板等电路基板、液晶显示装置、有机电致发光(EL)显示装置和无机电致发光显示装置等显示装置、平板型X射线图像传感装置等摄像装置、图像输入装置、指纹读出装置等电子装置等具备薄膜晶体管的装置。特别是应用于倍速驱动等显示质量优良的液晶显示装置、低功耗的液晶显示装置或者更大型的液晶显示装置等是有利的。
附图标记说明
1：基板；2、103：栅极电极；3：导电层；4：连接配线；5：栅极绝缘层；6、7、107：半导体层(微晶硅层)；6c、107c：沟道区域；7d：电阻区域；6a、6b、7a、7b：半导体层的区域；107a：源极区域；107b：漏极区域；8a、8b、9a、9b、109a、109b：接触层；10、110：源极电极；12、112：漏极电极；13：钝化剂；14：接触孔；15、16、116：间隙部；201、202、204、205、206、207、208：二极管；301、302：薄膜晶体管

Claims (9)

1.一种半导体装置，包含基板和在上述基板上形成的薄膜晶体管和二极管，
上述二极管具备：
栅极电极，其形成于基板上；
栅极绝缘层，其形成于上述栅极电极上；
至少1个半导体层，其形成于上述栅极绝缘层上，具有第1区域、第2区域以及位于上述第1区域和上述第2区域之间的中间区域；
第1电极，其设置在上述第1区域上，与上述第1区域和上述栅极电极电连接；
第2电极，其设置在上述第2区域上，与上述第2区域电连接；以及
中间电极，其与上述中间区域电连接，
上述至少1个半导体层具有隔着上述栅极绝缘层与上述栅极电极重叠的沟道区域和隔着上述栅极绝缘层与上述栅极电极不重叠的电阻区域，
上述沟道区域配置在上述第1区域和上述中间区域之间，
上述电阻区域配置在上述中间区域和上述第2区域之间，与上述第1电极、上述中间电极以及上述第2电极均不重叠，
上述电阻区域隔着上述栅极绝缘层与漂浮的导电层重叠，或者，不形成隔着上述栅极绝缘层与上述电阻区域重叠的导电层，
在上述二极管的导通状态下，从上述第1电极经由上述中间电极到上述第2电极形成包含上述沟道区域和上述电阻区域的电流路径，
上述至少1个半导体层包含金属氧化物半导体，
上述至少1个半导体层包含具有上述第1区域和第2区域、上述沟道区域以及上述电阻区域的1个半导体层。
2.根据权利要求1所述的半导体装置，
上述二极管还具备配置在与上述栅极电极相比更靠上述第2电极侧的其他栅极电极，
上述1个半导体层还包含配置在与上述沟道区域相比更靠上述第2电极侧的其他沟道区域，
上述其他沟道区域隔着上述栅极绝缘层与上述其他栅极电极重叠，
上述电阻区域位于上述沟道区域和上述其他沟道区域之间。
3.根据权利要求1所述的半导体装置，
上述1个半导体层在上述沟道区域和上述电阻区域之间还包含中间区域，
上述二极管还具备设置在上述中间区域上的与上述中间区域电连接的中间电极。
4.根据权利要求1至3中的任一项所述的半导体装置，
上述至少1个半导体层和上述薄膜晶体管的半导体层由同一半导体膜形成。
5.根据权利要求1至3中的任一项所述的半导体装置，
还具备包含在上述基板上按格子状排列的栅极总线和源极总线的多个总线，
上述二极管的上述第1电极与上述多个总线中的任意1条电连接，上述第2电极与上述多个总线中的其他的1条电连接。
6.根据权利要求1至3中的任一项所述的半导体装置，
具备在上述基板上设置的具有多个像素的显示区域和在上述基板中的上述显示区域以外的区域设置的驱动电路，
上述驱动电路包含上述薄膜晶体管和上述二极管。
7.一种半导体装置，包含基板和在上述基板上形成的薄膜晶体管和二极管，
上述二极管具备：
栅极电极，其形成于基板上；
栅极绝缘层，其形成于上述栅极电极上；
至少1个半导体层，其形成于上述栅极绝缘层上，具有第1区域、第2区域以及位于上述第1区域和上述第2区域之间的中间区域；
第1电极，其设置在上述第1区域上，与上述第1区域和上述栅极电极电连接；
第2电极，其设置在上述第2区域上，与上述第2区域电连接；以及
中间电极，其与上述中间区域电连接，
上述至少1个半导体层具有隔着上述栅极绝缘层与上述栅极电极重叠的沟道区域和隔着上述栅极绝缘层与上述栅极电极不重叠的电阻区域，
上述沟道区域配置在上述第1区域和上述中间区域之间，
上述电阻区域配置在上述中间区域和上述第2区域之间，与上述第1电极、上述中间电极以及上述第2电极均不重叠，
上述电阻区域隔着上述栅极绝缘层与漂浮的导电层重叠，或者，不形成隔着上述栅极绝缘层与上述电阻区域重叠的导电层，
在上述二极管的导通状态下，从上述第1电极经由上述中间电极到上述第2电极形成包含上述沟道区域和上述电阻区域的电流路径，
上述至少1个半导体层和上述薄膜晶体管的半导体层由同一半导体膜形成，
上述至少1个半导体层和上述薄膜晶体管的半导体层由具有结晶相和非结晶相的微晶硅膜形成，
上述至少1个半导体层包含具有上述第1区域和第2区域、上述沟道区域以及上述电阻区域的1个半导体层。
8.根据权利要求7所述的半导体装置，
上述二极管还具备配置在与上述栅极电极相比更靠上述第2电极侧的其他栅极电极，
上述1个半导体层还包含配置在与上述沟道区域相比更靠上述第2电极侧的其他沟道区域，
上述其他沟道区域隔着上述栅极绝缘层与上述其他栅极电极重叠，
上述电阻区域位于上述沟道区域和上述其他沟道区域之间。
9.根据权利要求7所述的半导体装置，
上述1个半导体层在上述沟道区域和上述电阻区域之间还包含中间区域，
上述二极管还具备设置在上述中间区域上的与上述中间区域电连接的中间电极。
CN200980136174.8A 2008-09-17 2009-09-01 半导体装置 Active CN102160183B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008-238485 2008-09-17
JP2008238485 2008-09-17
PCT/JP2009/004288 WO2010032386A1 (ja) 2008-09-17 2009-09-01 半導体装置

Publications (2)

Publication Number Publication Date
CN102160183A CN102160183A (zh) 2011-08-17
CN102160183B true CN102160183B (zh) 2014-08-06

Family

ID=42039238

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980136174.8A Active CN102160183B (zh) 2008-09-17 2009-09-01 半导体装置

Country Status (3)

Country Link
US (1) US8575615B2 (zh)
CN (1) CN102160183B (zh)
WO (1) WO2010032386A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011052437A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
JP5479188B2 (ja) * 2010-03-31 2014-04-23 富士フイルム株式会社 電子装置
JP5489844B2 (ja) 2010-04-27 2014-05-14 富士フイルム株式会社 電子装置
WO2012011258A1 (ja) * 2010-07-21 2012-01-26 シャープ株式会社 基板及びその製造方法、表示装置
US8835917B2 (en) * 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
KR20140054465A (ko) * 2010-09-15 2014-05-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
JP5719610B2 (ja) * 2011-01-21 2015-05-20 三菱電機株式会社 薄膜トランジスタ、及びアクティブマトリクス基板
US8957442B2 (en) * 2011-02-11 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and display device
WO2013008403A1 (ja) * 2011-07-08 2013-01-17 シャープ株式会社 薄膜トランジスタ基板及びその製造方法
CN102983141B (zh) * 2011-09-02 2015-07-01 乐金显示有限公司 具有氧化物薄膜晶体管的平板显示装置及其制造方法
CN102760755B (zh) * 2012-07-27 2015-07-15 南京中电熊猫液晶显示科技有限公司 一种金属氧化物有机发光二极管显示装置及其制造方法
CN103094353B (zh) * 2013-01-23 2016-06-29 深圳市华星光电技术有限公司 一种薄膜晶体管结构、液晶显示装置及一种制造方法
CN103117285B (zh) * 2013-02-04 2015-12-02 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制造方法
JP6226683B2 (ja) * 2013-10-09 2017-11-08 キヤノン株式会社 撮像装置
CN104157697B (zh) * 2014-07-29 2017-12-05 京东方科技集团股份有限公司 氧化物薄膜晶体管、阵列基板及其制造方法和显示装置
TWI608599B (zh) 2016-03-02 2017-12-11 Innolux Corp 顯示面板
KR102073636B1 (ko) * 2016-09-13 2020-02-05 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시 장치
US10565917B2 (en) * 2016-12-23 2020-02-18 Intel Corporation Monolithic micro LED display
CN109037284B (zh) * 2018-07-26 2020-11-27 京东方科技集团股份有限公司 显示装置及其控制方法、制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1453882A (zh) * 2002-04-24 2003-11-05 夏普公司 半导体器件及其制造方法
CN1870278A (zh) * 2005-03-18 2006-11-29 三星电子株式会社 透射反射型液晶显示板及其制造方法
CN1897297A (zh) * 2005-06-30 2007-01-17 三星电子株式会社 减少布线数量的显示装置及其制造方法
JP2008177466A (ja) * 2007-01-22 2008-07-31 Epson Imaging Devices Corp 表示装置およびその表示装置を備えた電子機器
JP2008193101A (ja) * 1997-12-16 2008-08-21 Advanced Micro Devices Inc 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5916378A (ja) * 1982-07-19 1984-01-27 Matsushita Electric Ind Co Ltd 半導体装置
JPS59143358A (ja) * 1983-02-03 1984-08-16 Seiko Instr & Electronics Ltd 半導体薄膜抵抗素子
JPS6179258A (ja) * 1984-09-26 1986-04-22 Seiko Instr & Electronics Ltd 薄膜２端子素子
JPH05304171A (ja) 1992-04-27 1993-11-16 Toshiba Corp 薄膜トランジスタ
EP0592227A3 (en) 1992-10-07 1995-01-11 Sharp Kk Manufacture of a thin film transistor and production of a liquid crystal display device.
JP3429034B2 (ja) 1992-10-07 2003-07-22 シャープ株式会社 半導体膜の製造方法
JPH1020336A (ja) 1996-07-02 1998-01-23 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4057127B2 (ja) 1998-02-19 2008-03-05 セイコーエプソン株式会社 アクティブマトリックス基板及びアクティブマトリックス基板の製造方法並びに液晶装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4176688B2 (ja) 2003-09-17 2008-11-05 シャープ株式会社 表示装置およびその駆動方法
JP2006066871A (ja) * 2004-07-27 2006-03-09 Seiko Epson Corp 発光装置、画像形成装置および表示装置
JP2007212711A (ja) 2006-02-09 2007-08-23 Epson Imaging Devices Corp 保護回路、半導体回路基板、電気光学装置の駆動回路、電気光学装置及び電子機器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008193101A (ja) * 1997-12-16 2008-08-21 Advanced Micro Devices Inc 半導体装置
CN1453882A (zh) * 2002-04-24 2003-11-05 夏普公司 半导体器件及其制造方法
CN1870278A (zh) * 2005-03-18 2006-11-29 三星电子株式会社 透射反射型液晶显示板及其制造方法
CN1897297A (zh) * 2005-06-30 2007-01-17 三星电子株式会社 减少布线数量的显示装置及其制造方法
JP2008177466A (ja) * 2007-01-22 2008-07-31 Epson Imaging Devices Corp 表示装置およびその表示装置を備えた電子機器

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
JP平10-20336A 1998.01.23
JP昭59-143358A 1984.08.16
JP昭59-16378A 1984.01.27
JP昭61-79258A 1986.04.22

Also Published As

Publication number Publication date
US8575615B2 (en) 2013-11-05
WO2010032386A1 (ja) 2010-03-25
CN102160183A (zh) 2011-08-17
US20110169005A1 (en) 2011-07-14

Similar Documents

Publication Publication Date Title
CN102160183B (zh) 半导体装置
US8921857B2 (en) Semiconductor device
US8203662B2 (en) Vertical channel thin-film transistor and method of manufacturing the same
KR101414043B1 (ko) 박막 트랜지스터 기판
US10310340B2 (en) Liquid crystal display device and manufacturing method thereof
KR20110015373A (ko) 반도체 장치 및 반도체 장치의 제작 방법
US10825840B2 (en) Thin-film transistor panel
US8101445B2 (en) Thin film transistor array panel and method for manufacturing the same
US20150214374A1 (en) Circuit board and display device
US20160300852A1 (en) Manufacturing method of thin-film transistor array substrate and thin-film transistor array substrate thereof
EP3451323B1 (en) Electrostatic discharge circuit, array substrate, and display device
US20180113546A1 (en) Display device and manufacturing method thereof
US8748892B2 (en) Thin film transistor and method for fabricating the same
US20230307465A1 (en) Active matrix substrate and method for manufacturing same
US20210183902A1 (en) Thin film transistor array
WO2014080825A1 (ja) 半導体装置、及び表示装置
CN109690661A (zh) 有源矩阵基板和具备有源矩阵基板的显示装置
US20130100005A1 (en) LCD Panel and Method of Manufacturing the Same
US9831352B2 (en) Semiconductor device and method for manufacturing same
US20130106679A1 (en) Lcd panel and method of manufacturing the same
US20230082232A1 (en) Active matrix substrate and liquid crystal display device
JP4029984B2 (ja) Ｔｆｔアレイ基板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant