KR20160065395A - 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치 - Google Patents

박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치 Download PDF

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Abstract

본 발명의 일 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 형성되어 있는 제1 게이트 전극, 상기 기판 및 상기 제1 게이트 전극을 덮고 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 중첩하고 있는 반도체, 상기 제1 절연막 및 상기 반도체를 덮고 있는 제2 절연막, 상기 제2 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 평면상 교차하고 있는 제2 게이트 전극, 상기 제2 게이트 전극 및 상기 제2 절연막을 덮고 있는 제3 절연막, 상기 제3 절연막 위에 형성되어 있으며 상기 반도체와 연결되어 있는 제1 소스 전극 및 제1 드레인 전극, 그리고 상기 제1 소스 전극 및 제1 드레인 전극과 동일한 층에 형성되어 있으며 상기 반도체와 연결되어 있는 제2 소스 전극 및 제2 드레인 전극을 포함할 수 있다.

Description

박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치{THIN FILM TRANSISTOR AND ORGANIC LIGHT EMITTING DIODE DISPLAY INCLUDING THE SAME}
본 발명은 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극인 캐소드(cathode)로부터 주입된 전자(electron)와 다른 전극인 애노드(anode)로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
유기 발광 표시 장치는 캐소드, 애노드 및 유기 발광층으로 이루어진 유기 발광 다이오드를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수개의 박막 트랜지스터 및 커패시터(Capacitor)가 형성되어 있다. 복수개의 박막 트랜지스터는 기본적으로 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터를 포함한다.
이러한 박막 트랜지스터의 전하 이동도(Mobility)를 향상시키고 누설 전류를최소화하기 위해 더블 게이트형 박막 트랜지스터(Double Gate Type Thin Film Transistor)를 적용하고 있다. 일반적으로 더블 게이트형 박막 트랜지스터는 하부 게이트 전극, 하부 게이트 전극을 덮는 제1 게이트 절연막, 제1 게이트 절연막 위에 형성되며 폴리실리콘으로 이루어진 반도체, 반도체를 덮는 제2 게이트 절연막, 제2 게이트 절연막 위에 형성되며 반도체와 일부 중첩하고 있는 상부 게이트 전극, 상부 게이트 전극 및 제2 게이트 절연막을 덮는 층간 절연막, 층간 절연막 및 제2 게이트 절연막에 형성된 접촉 구멍를 통해 노출된 반도체와 연결되는 소스 전극 및 드레인 전극으로 이루어진다. 이러한 더블 게이트형 박막 트랜지스터는 전류 이동 경로(Current Path)를 증가시켜 전하 이동도(Mobility)를 향상시키고 누설 전류를 최소화할 수 있다. 그러나, 이러한 더블 게이트형 박막 트랜지스터를 서로 다른 게이트 신호가 인가되는 2개의 박막 트랜지스터로 이용할 수는 없다.
본 발명은 전술한 배경 기술의 문제점을 해결하기 위한 것으로서, 하나의 반도체 위에 2개의 박막 트랜지스터를 형성할 수 있는 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 형성되어 있는 제1 게이트 전극, 상기 기판 및 상기 제1 게이트 전극을 덮고 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 중첩하고 있는 반도체, 상기 제1 절연막 및 상기 반도체를 덮고 있는 제2 절연막, 상기 제2 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 평면상 교차하고 있는 제2 게이트 전극, 상기 제2 게이트 전극 및 상기 제2 절연막을 덮고 있는 제3 절연막, 상기 제3 절연막 위에 형성되어 있으며 상기 반도체와 연결되어 있는 제1 소스 전극 및 제1 드레인 전극, 그리고 상기 제1 소스 전극 및 제1 드레인 전극과 동일한 층에 형성되어 있으며 상기 반도체와 연결되어 있는 제2 소스 전극 및 제2 드레인 전극을 포함할 수 있다.
상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 게이트 전극의 길이 방향에 위치하고 있고, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 게이트 전극의 길이 방향에 위치하고 있을 수 있다.
상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제2 게이트 전극을 기준으로 서로 마주보고 있고, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제1 게이트 전극을 기준으로 서로 마주보고 있을 수 있다.
상기 반도체는 상기 제2 게이트 전극과 중첩하고 있는 제1 채널 영역, 상기 제1 채널 영역의 양 옆에 각각 위치하고 있는 제1 소스 영역 및 제1 드레인 영역, 상기 제1 게이트 전극과 중첩하고 있는 제2 채널 영역, 상기 제2 채널 영역의 양 옆에 각각 위치하고 있는 제2 소스 영역 및 제2 드레인 영역을 포함하고, 상기 제1 채널 영역과 상기 제2 채널 영역은 서로 동일할 수 있다.
상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제2 절연막 및 상기 제3 절연막에 형성되어 상기 제1 소스 영역 및 제1 드레인 영역을 각각 노출하는 한 쌍의 제1 접촉 구멍을 통해 상기 제1 소스 영역 및 상기 제1 드레인 영역과 각각 연결되어 있고, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 절연막 및 상기 제3 절연막에 형성되어 상기 제2 소스 영역 및 제2 드레인 영역을 각각 노출하는 한 쌍의 제2 접촉 구멍을 통해 상기 제2 소스 영역 및 상기 제2 드레인 영역과 각각 연결되어 있을 수 있다.
상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극 및 상기 제2 드레인 전극은 평면상 상기 제1 채널 영역을 둘러싸고 있을 수 있다.
상기 제1 게이트 전극에 제1 게이트 신호를 전달하는 제1 게이트선, 상기 제2 게이트 전극에 제2 게이트 신호를 전달하는 제2 게이트선을 더 포함하고, 상기 제1 게이트 전극은 상기 제1 게이트선의 일부이고, 상기 제2 게이트 전극은 상기 제2 게이트선의 일부이며, 상기 제1 게이트선과 상기 제2 게이트선은 전기적으로 서로 분리되어 있을 수 있다.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치는 기판, 상기 기판 위에 형성되어 있는 박막 트랜지스터, 상기 박막 트랜지스터에 연결되어 있는 유기 발광 다이오드를 포함하고, 상기 박막 트랜지스터는 상기 기판 위에 형성되어 있는 제1 게이트 전극, 상기 기판 및 상기 제1 게이트 전극을 덮고 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 중첩하고 있는 반도체, 상기 제1 절연막 및 상기 반도체를 덮고 있는 제2 절연막, 상기 제2 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 평면상 교차하고 있는 제2 게이트 전극, 상기 제2 게이트 전극 및 상기 제2 절연막을 덮고 있는 제3 절연막, 상기 제3 절연막 위에 형성되어 있으며 상기 반도체와 연결되어 있는 제1 소스 전극 및 제1 드레인 전극, 그리고 상기 제1 소스 전극 및 제1 드레인 전극과 동일한 층에 형성되어 있으며 상기 반도체와 연결되어 있는 제2 소스 전극 및 제2 드레인 전극을 포함할 수 있다.
상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 게이트 전극의 길이 방향에 위치하고 있고, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 게이트 전극의 길이 방향에 위치하고 있을 수 있다.
상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제2 게이트 전극을 기준으로 서로 마주보고 있고, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제1 게이트 전극을 기준으로 서로 마주보고 있을 수 있다.
상기 반도체는 상기 제2 게이트 전극과 중첩하고 있는 제1 채널 영역, 상기 제1 채널 영역의 양 옆에 각각 위치하고 있는 제1 소스 영역 및 제1 드레인 영역, 상기 제1 게이트 전극과 중첩하고 있는 제2 채널 영역, 상기 제2 채널 영역의 양 옆에 각각 위치하고 있는 제2 소스 영역 및 제2 드레인 영역을 포함하고, 상기 제1 채널 영역과 상기 제2 채널 영역은 서로 동일할 수 있다.
상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극 및 상기 제2 드레인 전극은 평면상 상기 제1 채널 영역을 둘러싸고 있을 수 있다.
본 발명의 일 실시예에 따르면, 반도체의 길이 방향을 따라 위치하는 제1 박막 트랜지스터와 반도체의 폭 방향을 따라 위치하는 제2 박막 트랜지스터를 모두 하나의 반도체에 형성할 수 있으므로 박막 트랜지스터가 차지하는 공간을 최소화할 수 있다.
따라서, 이러한 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 고해상도로 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 배치도이다.
도 2는 도 1의 II-II를 따라 잘라 도시한 단면도이다.
도 3은 도 1의 III-III을 따라 잘라 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터의 주요 부분의 사시도이다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
그러면 도 1 내지 도 4를 참고로 하여 본 발명의 일 실시예에 따른 박막 트랜지스터에 대하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 배치도이고, 도 2는 도 1의 II-II를 따라 잘라 도시한 단면도이며, 도 3은 도 1의 III-III을 따라 잘라 도시한 단면도이고, 도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터의 주요 부분의 사시도이다.
도 1 내지 도 4에 도시한 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터는 투명한 유리 또는 플라스틱 따위로 만들어진 기판(110) 위에 버퍼층(120)이 형성되어 있다. 버퍼층(120)은 다결정 규소를 형성하기 위한 결정화 공정 시 기판(110)으로부터 불순물을 차단하여 다결정 규소의 특성을 향상시키고, 기판(110)이 받는 스트레스를 줄이는 역할을 한다.
버퍼층(120) 위에는 제1 게이트 전극(125)이 형성되어 있다. 제1 게이트 전극(125)은 제1 게이트 신호(G1)를 전달하며 가로 방향으로 뻗어 있는 제1 게이트선(121)의 확장된 일부에 해당한다. 본 실시예에서는 제1 게이트선(121)이 가로 방향으로 뻗어 있으나, 반드시 이에 한정되지는 않으며 다양한 구조가 가능하다.
제1 게이트 전극(125) 및 버퍼층(120) 위에는 이를 덮는 제1 절연막(141)이 형성되어 있으며 제1 게이트 전극(125)을 덮어 절연시키고 있다. 제1 절연막(141)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진다.
제1 절연막(141) 위에는 반도체(130)가 형성되어 있다. 반도체(130)는 제1 게이트 전극(125)과 중첩하고 있으며 제1 게이트 전극(125)보다 넓은 면적을 차지하고 있다.
반도체(130)는 제2 게이트 전극(155)과 중첩하고 있는 제1 채널 영역(133), 제1 채널 영역(133)의 양 옆에 각각 위치하고 있는 제1 소스 영역(131) 및 제1 드레인 영역(132)을 포함한다. 그리고, 반도체(130)는 제1 게이트 전극(125)과 중첩하고 있는 제2 채널 영역(136), 제2 채널 영역(136)의 양 옆에 각각 위치하고 있는 제2 소스 영역(134) 및 제2 드레인 영역(135)을 포함한다. 이때, 제1 채널 영역(133)과 제2 채널 영역(136)은 서로 동일한 영역에 해당한다.
이러한 반도체(130)는 다결정 규소로 이루어질 수 있으며, 제1 채널 영역(133)(또는 제2 채널 영역(136))은 N형 불순물 또는 P형 불순물로 채널 도핑이 되어 있고, 제1 소스 영역(131), 제1 드레인 영역(132), 제2 소스 영역(134) 및 제2 드레인 영역(135)은 제1 채널 영역(133)보다 도핑 농도가 높은 소스 및 드레인 도핑이 되어 있다.
반도체(130) 및 제1 절연막(141) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 제2 절연막(142)이 형성되어 있다.
제2 절연막(142) 위에는 제2 게이트 전극(155)이 형성되어 있다. 제2 게이트 전극(155)은 제1 게이트 전극(125)과 평면상 교차하고 있다. 제2 게이트 전극(155)은 제2 게이트 신호(G2)를 전달하며 가로 방향으로 뻗어 있는 제2 게이트선(151)에서 세로 방향으로 연장된 단부이다. 여기서, 제1 게이트선(121)과 제2 게이트선(151)은 전기적으로 서로 분리되어 있으며 서로 다른 신호가 인가된다.
제2 게이트 전극(155) 및 제2 절연막(142) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 제3 절연막(160)이 형성되어 있으며, 제2 게이트 전극(155)을 덮어 절연시키고 있다.
제3 절연막(160) 위에는 제1 소스 전극(176) 및 제1 드레인 전극(177)이 형성되어 있으며, 제1 소스 전극(176) 및 제1 드레인 전극(177)은 제1 게이트 전극(125)의 길이 방향(x)에 위치하고 있다. 제1 소스 전극(176) 및 제1 드레인 전극(177)은 제2 게이트 전극(155)을 기준으로 서로 마주보고 있다. 이 때, 제1 소스 전극(176) 및 제1 드레인 전극(177)은 제1 게이트선(121)과 중첩하고 있을 수 있다.
또한, 제3 절연막(160) 위에는 제2 소스 전극(178) 및 제2 드레인 전극(179)이 형성되어 있으며, 제2 소스 전극(178) 및 제2 드레인 전극(179)은 제2 게이트 전극(155)의 길이 방향(y)에 위치하고 있다. 제2 소스 전극(178) 및 제2 드레인 전극(179)은 제1 게이트 전극(125)을 기준으로 서로 마주보고 있다. 이 때, 제2 소스 전극(178) 및 제2 드레인 전극(179)은 제2 게이트 전극(155)과 평면상 소정 간격(d1, d2) 이격되어 있다.
제1 소스 전극(176) 및 제1 드레인 전극(177)은 제2 절연막(142) 및 제3 절연막(160)에 형성되어 제1 소스 영역(131) 및 제1 드레인 영역(132)을 각각 노출하는 한 쌍의 제1 접촉 구멍(61, 62)을 통해 제1 소스 영역(131) 및 상기 제1 드레인 영역(132)과 각각 연결되어 있다. 그리고, 제2 소스 전극(178) 및 제2 드레인 전극(179)은 제2 절연막(142) 및 제3 절연막(143)에 형성되어 제2 소스 영역(134) 및 제2 드레인 영역(135)을 각각 노출하는 한 쌍의 제2 접촉 구멍(63, 64)을 통해 제2 소스 영역(134) 및 제2 드레인 영역(135)과 각각 연결되어 있다.
따라서, 반도체(130)의 길이 방향(x)을 따라 위치하는 제1 소스 전극(176), 제1 소스 영역(131), 제1 채널 영역(133), 제1 드레인 영역(132) 및 제1 드레인 전극(177)을 전류 이동 경로로 사용할 뿐만 아니라, 반도체(130)의 폭 방향(y)을 따라 위치하는 제2 소스 전극(178), 제2 소스 영역(134), 제2 채널 영역(136), 제1 드레인 영역(135) 및 제1 드레인 전극(177)을 전류 이동 경로로 사용할 수도 있다.
따라서, 제1 게이트 전극(125), 제1 채널 영역(133), 제1 소스 전극(176) 및 제1 드레인 전극(177)은 제1 박막 트랜지스터를 이루며, 제2 게이트 전극(155), 제2 채널 영역, 제2 소스 전극(178) 및 제2 드레인 전극(179)은 제2 박막 트랜지스터를 이룬다. 이 때, 제1 채널 영역(133)과 제2 채널 영역(136)은 동일한 영역에 해당하며, 제1 소스 전극(176), 제2 소스 전극(178), 제1 드레인 전극(177) 및 제2 드레인 전극(179)은 평면상 제1 채널 영역(133)(또는 제2 채널 영역(136))을 둘러싸고 있다. 따라서, 하나의 반도체(130) 위에 2개의 박막 트랜지스터 즉, 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 형성할 수 있으므로, 박막 트랜지스터가 차지하는 공간을 최소화할 수 있다.
한편, 상기 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치에 대해 도 1 내지 도 4, 그리고 도 5를 참고하여 이하에서 상세히 설명한다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 단면도이다.
도 1 내지 도 5에 도시한 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 기판(110) 위에는 버퍼층(120)이 형성되어 있고, 버퍼층(120) 위에는 제1 게이트 전극(125)이 형성되어 있으며, 제1 게이트 전극(125) 및 버퍼층(120) 위에는 제1 절연막(141)이 형성되어 있다. 제1 절연막(141) 위에는 제1 게이트 전극(125)과 중첩하고 있는 반도체(130)가 형성되어 있다. 반도체(130)는 제2 게이트 전극(155)과 중첩하고 있는 제1 채널 영역(133), 제1 채널 영역(133)의 양 옆에 각각 위치하고 있는 제1 소스 영역(131) 및 제1 드레인 영역(132)을 포함한다. 그리고, 반도체(130)는 제1 게이트 전극(125)과 중첩하고 있는 제2 채널 영역(136), 제2 채널 영역(136)의 양 옆에 각각 위치하고 있는 제2 소스 영역(134) 및 제2 드레인 영역(135)을 포함한다. 이때, 제1 채널 영역(133)과 제2 채널 영역(136)은 서로 동일한 영역에 해당한다.
반도체(130) 및 제1 절연막(141) 위에는 제2 절연막(142)이 형성되어 있고, 제2 절연막(142) 위에는 제1 게이트 전극(125)과 평면상 교차하고 있는 제2 게이트 전극(155)이 형성되어 있다.
제2 게이트 전극(155) 및 제2 절연막(142) 위에는 제3 절연막(160)이 형성되어 있고, 제3 절연막(160) 위에는 제1 소스 전극(176), 제1 드레인 전극(177), 제2 소스 전극(178) 및 제2 드레인 전극(179)이 형성되어 있다. 제1 소스 전극(176) 및 제1 드레인 전극(177)은 제2 게이트 전극(155)을 기준으로 서로 마주보고 있고, 제2 소스 전극(178) 및 제2 드레인 전극(179)은 제1 게이트 전극(125)을 기준으로 서로 마주보고 있다.
제1 소스 전극(176) 및 제1 드레인 전극(177)은 제2 절연막(142) 및 제3 절연막(160)에 형성된 한 쌍의 제1 접촉 구멍(61, 62)을 통해 제1 소스 영역(131) 및 상기 제1 드레인 영역(132)과 각각 연결되어 있고, 제2 소스 전극(178) 및 제2 드레인 전극(179)은 제2 절연막(142) 및 제3 절연막(143)에 형성된 한 쌍의 제2 접촉 구멍(63, 64)을 통해 제2 소스 영역(134) 및 제2 드레인 영역(135)과 각각 연결되어 있다.
따라서, 제1 게이트 전극(125), 제1 채널 영역(133), 제1 소스 전극(176) 및 제1 드레인 전극(177)으로 이루어진 제1 박막 트랜지스터와, 제2 게이트 전극(155), 제2 채널 영역, 제2 소스 전극(178) 및 제2 드레인 전극(179)으로 이루어진 제2 박막 트랜지스터가 하나의 반도체(130) 위에 형성될 수 있다.
따라서, 하나의 반도체(130) 위에 2개의 박막 트랜지스터 즉, 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 형성할 수 있으므로, 박막 트랜지스터가 차지하는 공간을 최소화할 수 있다. 또한, 이러한 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 고해상도로 제조할 수 있다.
제1 소스 전극(176), 제1 드레인 전극(177), 제2 소스 전극(178), 제2 드레인 전극(179) 및 제3 절연막(160) 위에는 보호막(180)이 형성되어 있으며, 보호막(180) 위에는 화소 전극(710)이 형성되어 있다. 화소 전극(710)은 보호막(180)에 형성된 접촉 구멍(81)를 통해 드레인 전극(177)과 전기적으로 연결되어 유기 발광 다이오드(70)의 애노드 전극이 된다. 보호막(180) 및 화소 전극(710)의 가장자리부 위에는 화소 정의막(350)이 형성되어 있다. 화소 정의막(350)은 화소 전극(710)을 노출하는 화소 개구부(351)를 가진다. 화소 정의막(350)은 폴리아크릴계(polyacrylates) 또는 폴리이미드계(polyimides) 등의 수지와 실리카 계열의 무기물 등을 포함하여 이루어질 수 있다. 화소 정의막(350)의 화소 개구부(351)에는 유기 발광층(720)이 형성되어 있다. 유기 발광층(720)은 발광층, 정공 수송층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transporting layer, ETL) 및 전자 주입층(electron-injection layer, EIL) 중 하나 이상을 포함하는 복수층으로 형성된다. 유기 발광층(720)이 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 화소 전극(710) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
화소 정의막(350) 및 유기 발광층(720) 위에는 공통 전극(730)이 형성된다. 공통 전극(730)은 반사 물질로 이루어지는 반사막 또는 반투과막으로 형성될 수 있다. 공통 전극(730)은 유기 발광 다이오드(70)의 캐소드 전극이 된다. 화소 전극(710), 유기 발광층(720) 및 공통 전극(730)은 유기 발광 다이오드(700)를 이룬다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
61, 62: 제1 접촉 구멍 63, 64: 제2 접촉 구멍
110: 기판 120: 버퍼층
125: 제1 게이트 전극 130: 반도체
131: 제1 소스 영역 132: 제1 드레인 영역
133: 제1 채널 영역 134: 제2 소스 영역
135: 제2 드레인 영역 136: 제2 채널 영역
141: 제1 절연막 142: 제2 절연막
155: 제2 게이트 전극 176: 제1 소스 전극
177: 제1 드레인 전극 178: 제2 소스 전극
179: 제2 드레인 전극

Claims (12)

  1. 기판,
    상기 기판 위에 형성되어 있는 제1 게이트 전극,
    상기 기판 및 상기 제1 게이트 전극을 덮고 있는 제1 절연막,
    상기 제1 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 중첩하고 있는 반도체,
    상기 제1 절연막 및 상기 반도체를 덮고 있는 제2 절연막,
    상기 제2 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 평면상 교차하고 있는 제2 게이트 전극,
    상기 제2 게이트 전극 및 상기 제2 절연막을 덮고 있는 제3 절연막,
    상기 제3 절연막 위에 형성되어 있으며 상기 반도체와 연결되어 있는 제1 소스 전극 및 제1 드레인 전극, 그리고
    상기 제1 소스 전극 및 제1 드레인 전극과 동일한 층에 형성되어 있으며 상기 반도체와 연결되어 있는 제2 소스 전극 및 제2 드레인 전극
    을 포함하는 박막 트랜지스터.
  2. 제1항에서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 게이트 전극의 길이 방향에 위치하고 있고,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 게이트 전극의 길이 방향에 위치하고 있는 박막 트랜지스터.
  3. 제2항에서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제2 게이트 전극을 기준으로 서로 마주보고 있고,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제1 게이트 전극을 기준으로 서로 마주보고 있는 박막 트랜지스터.
  4. 제3항에서,
    상기 반도체는
    상기 제2 게이트 전극과 중첩하고 있는 제1 채널 영역, 상기 제1 채널 영역의 양 옆에 각각 위치하고 있는 제1 소스 영역 및 제1 드레인 영역,
    상기 제1 게이트 전극과 중첩하고 있는 제2 채널 영역, 상기 제2 채널 영역의 양 옆에 각각 위치하고 있는 제2 소스 영역 및 제2 드레인 영역
    을 포함하고,
    상기 제1 채널 영역과 상기 제2 채널 영역은 서로 동일한 박막 트랜지스터.
  5. 제4항에서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제2 절연막 및 상기 제3 절연막에 형성되어 상기 제1 소스 영역 및 제1 드레인 영역을 각각 노출하는 한 쌍의 제1 접촉 구멍을 통해 상기 제1 소스 영역 및 상기 제1 드레인 영역과 각각 연결되어 있고,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 절연막 및 상기 제3 절연막에 형성되어 상기 제2 소스 영역 및 제2 드레인 영역을 각각 노출하는 한 쌍의 제2 접촉 구멍을 통해 상기 제2 소스 영역 및 상기 제2 드레인 영역과 각각 연결되어 있는 박막 트랜지스터.
  6. 제4항에서,
    상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극 및 상기 제2 드레인 전극은 평면상 상기 제1 채널 영역을 둘러싸고 있는 박막 트랜지스터.
  7. 제1항에서,
    상기 제1 게이트 전극에 제1 게이트 신호를 전달하는 제1 게이트선,
    상기 제2 게이트 전극에 제2 게이트 신호를 전달하는 제2 게이트선
    을 더 포함하고,
    상기 제1 게이트 전극은 상기 제1 게이트선의 일부이고, 상기 제2 게이트 전극은 상기 제2 게이트선의 일부이며,
    상기 제1 게이트선과 상기 제2 게이트선은 전기적으로 서로 분리되어 있는 박막 트랜지스터.
  8. 기판,
    상기 기판 위에 형성되어 있는 박막 트랜지스터,
    상기 박막 트랜지스터에 연결되어 있는 유기 발광 다이오드
    를 포함하고,
    상기 박막 트랜지스터는
    상기 기판 위에 형성되어 있는 제1 게이트 전극,
    상기 기판 및 상기 제1 게이트 전극을 덮고 있는 제1 절연막,
    상기 제1 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 중첩하고 있는 반도체,
    상기 제1 절연막 및 상기 반도체를 덮고 있는 제2 절연막,
    상기 제2 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 평면상 교차하고 있는 제2 게이트 전극,
    상기 제2 게이트 전극 및 상기 제2 절연막을 덮고 있는 제3 절연막,
    상기 제3 절연막 위에 형성되어 있으며 상기 반도체와 연결되어 있는 제1 소스 전극 및 제1 드레인 전극, 그리고
    상기 제1 소스 전극 및 제1 드레인 전극과 동일한 층에 형성되어 있으며 상기 반도체와 연결되어 있는 제2 소스 전극 및 제2 드레인 전극
    을 포함하는 유기 발광 표시 장치.
  9. 제8항에서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 게이트 전극의 길이 방향에 위치하고 있고,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 게이트 전극의 길이 방향에 위치하고 있는 유기 발광 표시 장치.
  10. 제9항에서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제2 게이트 전극을 기준으로 서로 마주보고 있고,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제1 게이트 전극을 기준으로 서로 마주보고 있는 유기 발광 표시 장치.
  11. 제10항에서,
    상기 반도체는
    상기 제2 게이트 전극과 중첩하고 있는 제1 채널 영역, 상기 제1 채널 영역의 양 옆에 각각 위치하고 있는 제1 소스 영역 및 제1 드레인 영역,
    상기 제1 게이트 전극과 중첩하고 있는 제2 채널 영역, 상기 제2 채널 영역의 양 옆에 각각 위치하고 있는 제2 소스 영역 및 제2 드레인 영역
    을 포함하고,
    상기 제1 채널 영역과 상기 제2 채널 영역은 서로 동일한 유기 발광 표시 장치.
  12. 제10항에서,
    상기 제1 소스 전극, 상기 제2 소스 전극, 상기 제1 드레인 전극 및 상기 제2 드레인 전극은 평면상 상기 제1 채널 영역을 둘러싸고 있는 유기 발광 표시 장치.
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