KR20130104770A - 박막트랜지스터, 상기 박막트랜지스터를 포함하는 표시 장치 및 상기 박막트랜지스터를 포함하는 유기 발광 표시 장치 - Google Patents
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Abstract
본 발명의 일 측면에 의하면, 본 발명의 일 측면에 의하면, 제1방향으로 제1길이를 갖고 제2방향으로 제1폭을 갖는 게이트 전극; 상기 제1방향으로 상기 게이트 전극의 제1길이 보다 긴 제2길이, 및 상기 제2방향으로 상기 게이트 전극의 제1폭보다 큰 제2폭을 갖는 활성층; 및 상기 활성층에 접속하는 소스 전극과 드레인 전극;을 포함하고, 상기 게이트 전극의 상기 제1방향으로의 양측 경계 중 적어도 하나는 상기 활성층의 상기 제1방향으로의 경계와 이격되어 배치된 박막트랜지스터를 제공한다.
Description
본 발명은 박막트랜지스터 및 상기 박막트랜지스터를 포함하는 표시 장치 및 유기 발광 표시 장치에 관한 것이다.
박막트랜지스터(thin film transistor)는 액정 표시 장치 또는 유기 발광 표시 장치의 스위칭 소자 또는 구동 소자로 사용된다. 박막 트랜지스터의 소자 특성은 채널층의 재질 및 상태에 영향을 받는다.
비정질 실리콘(amorphous silicon)은 이동도가 낮기 때문에, 이동도가 크고 저온에서 공정 진행이 가능한 산화물 반도체를 박막트랜지스터의 채널층으로 사용하는 경우가 증가하고 있다.
본 발명은 소자 특정이 우수한 박막트랜지스터 및 상기 박막트랜지스터를 포함하는 표시 장치 및 유기 발광 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 의하면, 제1방향으로 제1길이를 갖고 제2방향으로 제1폭을 갖는 게이트 전극; 상기 제1방향으로 상기 게이트 전극의 제1길이 보다 긴 제2길이, 및 상기 제2방향으로 상기 게이트 전극의 제1폭보다 큰 제2폭을 갖는 활성층; 및 상기 활성층에 접속하는 소스 전극과 드레인 전극;을 포함하고, 상기 게이트 전극의 상기 제1방향으로의 양측 경계 중 적어도 하나는 상기 활성층의 상기 제1방향으로의 경계와 이격되어 배치된 박막트랜지스터를 제공한다.
상기 게이트 전극의 상기 제1방향으로의 양측 경계는 상기 활성층의 상기 제1방향으로의 양측 경계와 이격되어 배치될 수 있다.
상기 게이트 전극의 상기 제1방향으로의 양측 경계는 상기 활성층의 상기 제1방향으로의 양측 경계와 동일한 간격으로 이격되어 배치될 수 있다.
상기 게이트 전극의 상기 제1방향으로의 양측 경계는 상기 활성층의 상기 제1방향으로의 양측 경계의 내부에 위치할 수 있다.
상기 게이트 전극의 상기 제1방향으로의 양측 경계 중 하나는, 상기 게이트 전극의 제1길이보다 작은 폭을 가진 배선에 상기 제2방향으로 연결되고, 상기 배선은 상기 활성층의 제1방향의 일측 경계에서 상기 활성층과 오버랩 될 수 있다.
상기 게이트 전극의 상기 제1길이는 상기 제1폭보다 길 수 있다.
상기 소스 전극과 드레인 전극은 상기 제1방향으로 마주보며 연장될 수 있다.
상기 활성층은 산화물 반도체를 포함할 수 있다.
상기 활성층은 갈륨(Ga), 인(In), 아연(Zn), 하프늄(Hf) 및 주석(Sn) 군에서 선택된 하나 이상의 원소와, 산소(O)를 포함할 수 있다.
상기 소스 전극과 드레인 전극은 각각 콘택홀을 통하여 상기 활성층에 접속할 수 있다.
상기 활성층은 이온 불순물이 도핑된 영역을 포함하고, 상기 소스 전극과 드레인 전극은 상기 콘택홀을 통하여 상기 도핑된 영역에 접속할 수 있다.
상기 소스 전극과 드레인 전극은 각각 오믹콘택층을 통하여 상기 활성층에 접속할 수 있다.
상기 게이트 전극은 상기 활성층 아래에 배치될 수 있다.
상기 게이트 전극은 상기 활성층 위에 배치될 수 있다.
본 발명의 다른 측면에 의하면, 제1방향으로 제1길이를 갖고 제2방향으로 제1폭을 갖는 게이트 전극과, 상기 제1방향으로 상기 게이트 전극의 제1길이 보다 긴 제2길이, 및 상기 제2방향으로 상기 게이트 전극의 제1폭보다 큰 제2폭을 갖는 활성층과, 상기 활성층에 접속하는 소스 전극과 드레인 전극을 포함하고, 상기 게이트 전극의 상기 제1방향으로의 양측 경계 중 적어도 하나는 상기 활성층의 상기 제1방향으로의 경계와 이격되어 배치된 박막트랜지스터; 및 상기 박막트랜지스터에 의해 구동되는 표시 소자를 구비한 표시 장치를 제공한다.
본 발명의 또 다른 측면에 의하면, 제1방향으로 제1길이를 갖고 제2방향으로 제1폭을 갖는 게이트 전극과, 상기 제1방향으로 상기 게이트 전극의 제1길이 보다 긴 제2길이, 및 상기 제2방향으로 상기 게이트 전극의 제1폭보다 큰 제2폭을 갖는 활성층과, 상기 활성층에 접속하는 소스 전극과 드레인 전극을 포함하고, 상기 게이트 전극의 상기 제1방향으로의 양측 경계 중 적어도 하나는 상기 활성층의 상기 제1방향으로의 경계와 이격되어 배치된 박막트랜지스터; 상기 박막트랜지스터의 상기 소스 전극과 드레인 전극 중 하나와 연결된 화소 전극; 상기 화소 전극에 대향 배치된 대향 전극; 및 상기 화소 전극과 대향 전극 사이에 배치된 유기 발광층;을 포함하는 유기 발광 표시 장치를 제공한다.
상기와 같은 본 발명에 따른 박막트랜지스터, 상기 박막트랜지스터를 포함하는 표시 장치 및 상기 박막트랜지스터를 포함하는 유기 발광 표시 장치는, 게이트 전극이 활성층의 경계에서 오버랩되는 부분이 줄어들어, 문턱전압의 변화가 거의 일어나지 않으므로, 안정적인 소자 특성을 구현할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 박막트랜지스터(1)를 개략적으로 도시한 도면이다.
도 2는 본 발명의 제1 실시예에 따른 박막트랜지스터(1)의 드레인 전압(Vd)에 대한 게이트 전압(Vg)-드레인 전류(Id)의 관계를 나타낸 그래프이다.
도 3은 본 발명의 비교예에 따른 박막트랜지스터(2)를 개략적으로 도시한 평면도이다.
도 4는 도 3의 비교예에 따른 박막트랜지스터(2)의 드레인 전압(Vd)에 대한 게이트 전압(Vg)-드레인 전류(Id)의 관계를 나타낸 그래프이다.
도 5는 본 발명의 제2 실시예에 따른 박막트랜지스터(3)를 개략적으로 도시한 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 박막트랜지스터(4)를 개략적으로 도시한 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 박막트랜지스터(3)를 개략적으로 도시한 단면도이다.
도 8은 본 발명의 제5 실시예에 따른 박막트랜지스터(6)를 개략적으로 도시한 단면도이다.
도 9는 도 1의 박막트랜지스터가 포함된 유기 발광 표시 장치(7)를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 박막트랜지스터(1)의 드레인 전압(Vd)에 대한 게이트 전압(Vg)-드레인 전류(Id)의 관계를 나타낸 그래프이다.
도 3은 본 발명의 비교예에 따른 박막트랜지스터(2)를 개략적으로 도시한 평면도이다.
도 4는 도 3의 비교예에 따른 박막트랜지스터(2)의 드레인 전압(Vd)에 대한 게이트 전압(Vg)-드레인 전류(Id)의 관계를 나타낸 그래프이다.
도 5는 본 발명의 제2 실시예에 따른 박막트랜지스터(3)를 개략적으로 도시한 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 박막트랜지스터(4)를 개략적으로 도시한 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 박막트랜지스터(3)를 개략적으로 도시한 단면도이다.
도 8은 본 발명의 제5 실시예에 따른 박막트랜지스터(6)를 개략적으로 도시한 단면도이다.
도 9는 도 1의 박막트랜지스터가 포함된 유기 발광 표시 장치(7)를 개략적으로 도시한 단면도이다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 박막트랜지스터(1)를 개략적으로 도시한 도면이다.
도 1의 (a)는 제1 실시예에 따른 박막트랜지스터(1)의 단면도이고, 도 1의 (b)는 제1 실시예에 따른 박막트랜지스터(1)의 평면도이다.
도 1을 참조하면, 제1 실시예에 따른 박막트랜지스터(1)는 기판(100) 상에 게이트 전극(110), 활성층(130) 및 소스 전극(150a)과 드레인 전극(150b)이 순차로 형성된 바텀(bottom) 게이트 구조이다.
기판(100)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있다. 물론 불투명 재질도 가능하며, 플라스틱재와 같은 다른 재질로 이루어질 수도 있다.
기판(100) 상에는 기판(100)의 평활성과 불순 원소의 침투를 차단하기 위하여 SiO2 및/또는 SiNx 등을 포함하는 버퍼층(미도시)이 더 구비될 수 있다.
게이트 전극(110)은 제1방향(X)으로 제1길이(Lg)를 가지고, 제2방향(Y)으로 제1폭(Wg)을 갖도록 형성된다. 즉, 게이트 전극(110)은 제1방향(X)으로 제1길이(Lg)를 갖는 양 측 경계와, 제2방향(Y)으로 제1폭(Wg)을 갖는 양 측 경계로 정의될 수 있다. 여기서, 게이트 전극(110)의 제1방향(X)으로의 제1길이(Lg)는 제2방향(Y)으로의 제1폭(Wg)보다 길게 형성된다.
게이트 전극(110)의 제1방향(X)으로의 양 측 경계 중 하나는, 상기 게이트 전극(110)에 주사 신호를 인가하기 위한 배선(111)에 연결된다.
본 실시예에서 상기 배선(111)은 상기 게이트 전극(110)의 제1길이(Lg)보다 작은 폭(W1)을 가지고, 상기 게이트 전극(110)에 제2방향(Y)으로 연장되어 배치된다. 상기 도면에는 게이트 전극(110)과 상기 배선(111)이 티(┬)자 형상으로 연결된 것으로 도시되어 있으나, 이는 일 예시이며 본 발명은 이에 한정되지 않는다.
게이트 전극(110) 및 상기 게이트 전극(110)에 연장된 배선(111)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, 및 Al/Cu 가운데 선택된 하나 이상의 도전성 물질이 사용될 수 있다.
게이트 전극(110) 상에 상기 게이트 전극(110)을 덮도록 제1절연층(120)이 구비된다. 제1절연층(120)은 게이트 절연막으로 기능한다. 제1절연층(120)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, 및 ZrO2 가운데 선택된 하나 이상의 무기 절연막이 사용될 수 있다.
제1절연층(120) 상에 산화물 반도체를 포함하는 활성층(130)이 구비된다. 산화물 반도체는 갈륨(Ga), 인(In), 아연(Zn), 하프늄(Hf) 및 주석(Sn) 군에서 선택된 하나 이상의 원소를 포함할 수 있다. 예를 들어, 활성층(130)은 InGaZnO, ZnSnO, InZnO, InGaO, ZnO, TiO, 및 HIZO(hafnium-indium-zinc oxide)에서 선택될 수 있다.
본 실시예에서 활성층(130)은 제1방향(X)으로 제2길이(La)를 가지고, 제2방향(Y)으로 제2폭(Wa)을 갖도록 형성된다. 여기서, 활성층(130)의 제1방향(X)으로 제2길이(La)는 제2방향(Y)으로 제2폭(Wa)보다 길게 형성될 수 있다.
활성층(130) 상에 층간 절연막인 제2절연층(140)이 구비된다. 제2절연층(140)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, 및 ZrO2 가운데 선택된 하나 이상의 무기 절연막이 사용될 수 있다.
제2절연층(140) 상에는 상기 제2절연층(140)에 형성된 콘택홀(C1, C2)을 통하여 상기 활성층(130)에 각각 접속하는 소스 전극(150a)과 드레인 전극(150b)이 구비된다.
소스 전극(150a)과 드레인 전극(150b)은 각각 제1방향(X)으로 연장되어 배치된다. 상기 도면에는 소스 전극(150a)과 드레인 전극(150b)의 제2방향(Y)으로의 폭이 게이트 전극(110)의 제2방향으로의 폭(Wg)보다 작게 도시되어 있으나, 이는 예시일 뿐 본 발명은 이에 한정되지 않는다.
한편, 도 1에는 상세히 도시되어 있지 않으나, 활성층(130)의 외곽에는 n+ 타입 또는 p+ 타입의 이온 불순물이 도핑 된 영역이 형성될 수 있다. 이 경우, 전술한 콘택홀(C1, C2)은 소스 전극(150a)과 드레인 전극(150b)을 이온 불순물이 도핑된 영역에 접속시킬 수 있다.
활성층(130)과, 게이트 전극(110)과 상기 게이트 전극(110)에 연결된 배선(111)과 오버랩 되는 영역에 채널(channel)이 형성된다. 일반적인 박막트랜지스터는 게이트 전극(110)의 제1방향(X)으로의 제1길이(Lg)가 활성층(130)의 제2길이(La)보다 작고, 게이트 전극(110)의 제2방향(Y)으로의 제1폭(Wg)이 활성층(130)의 제2폭(Wa)보다 크게 형성된다.
그러나, 본 실시예에 따른 박막트랜지스터(1)는 전술하였듯이, 게이트 전극(110)의 제1방향(X)으로의 제1길이(Lg)가 활성층(130)의 제2길이(La)보다 작게 형성되고, 동시에 게이트 전극(110)의 제2방향(Y)으로의 제1폭(Wg)도 활성층(130)의 제2폭(Wa)보다 작게 형성된다.
더욱 상세하게는, 게이트 전극(110)의 제1방향(X)으로의 양 측 경계는 활성층(130)의 제1방향(X)으로의 양측 경계로부터 이격되어 상기 활성층(130)의 제1방향(X)의 경계로부터 ΔY만큼 이격되어 제1방향(X)으로의 양측 경계의 내부에 위치하고, 게이트 전극(110)의 제2방향(Y)으로의 양측 경계는 활성층(130)의 제2방향(Y)으로의 양측 경계로부터 ΔX만큼 이격되어 상기 활성층(130)의 제2방향(Y)으로의 양측 경계의 내부에 위치한다.
또한, 게이트 전극(110)에 제2방향(Y)으로 연결된 배선(111)은, 활성층(130)의 제1방향(X)의 양측 경계 중 일측 경계에서 부분적으로 오버랩된다. 따라서, 상기 배선(111)과 활성층(130)은 채널의 제1방향(X)의 경계에서 상기 배선(111)의 폭(W1)만큼 오버랩된다.
여기서, 채널의 경계에서 게이트 전극(110)과 연결되는 부분의 배선 폭(W1)은 채널의 경계와 오버랩되는 영역을 줄이기 위한 것이므로, 채널의 경계로부터 떨어진 곳에 위치하는 배선(111)의 폭은 채널의 경계에서 오버랩되는 배선 폭(W1)보다 더 넓게 형성될 수 있다. 도 1에는 채널의 경계로부터 떨어진 곳에 위치하는 배선(111)의 폭이 게이트 전극(110)의 제1방향(X)의 길이(Lg)와 동일하게 도시되어 있으나 이는 일 예시이며 이와 다른 폭을 가져도 무방하다.
상술한 바와 같이, 본 실시예에 따른 박막트랜지스터(1)는 채널의 경계에서 게이트 전극(110) 및/또는 배선(11)과, 활성층(130)의 제1방향(X)의 경계에서 오버랩되는 부분이 작기 때문에, 드레인 전압에 따른 박막트랜지스터의 문턱전압(threshold voltage: Vth)의 변화가 거의 없어 안정적인 소자 특성을 구현할 수 있다.
도 2는 본 발명의 제1 실시예에 따른 박막트랜지스터(1)의 드레인 전압(Vd)에 대한 게이트 전압(Vg)-드레인 전류(Id)의 관계를 나타낸 그래프이다.
도 2의 그래프는 게이트 전극(110)의 제1방향(X)으로의 제1길이(Lg)가 40㎛, 제2방향(Y)으로의 제1폭(Wg)이 20㎛이고, 게이트 전극(110)의 제1방향(X)으로의 양 측 경계가 활성층(130)의 제1방향(X)의 경계로부터 2㎛(=ΔY) 이격되고, 채널의 제1방향(X)의 경계에 오버랩되는 배선(111)의 폭(W1)이 4㎛인 박막트랜지스터에 대한 것이다.
여기서, G0는 바이어스 전압(VD=0.1V)에 대한 게이트 전압(Vg)-드레인 전류(Id)의 관계를 나타낸 것이고, G1는 드레인 전압(VD)이 5.1V 일 때 게이트 전압(Vg)-드레인 전류(Id)의 관계를 나타낸 것이다.
G0와 G1을 참조하면, 본 실시예에 따른 박막트랜지스터(1)는 드레인 전압을 증가시키더라도 박막트랜지스터의 문턱전압(threshold voltage: Vth)에 대한 변화가 거의 없음을 알 수 있다.
드레인 전압을 증가시키면 채널의 경계에서 결함(defect)이 발생하여 박막트랜지스터의 문턱전압을 변화시킬 수 있는데, 본 실시예에 따른 박막트랜지스터는 게이트 전극(110)과 활성층(130)이 채널 경계에서 오버랩되는 부분을 줄임으로써 문턱전압의 변화가 거의 없는 안정적인 소자를 구현할 수 있다.
한편, 이러한 결함은 채널의 길이가 폭보다 크게 형성되는 소자에서 더욱 뚜렷하게 증가하는 경향이 있다. 게이트 전극(110)의 제1방향(X)으로의 제1길이(Lg)가 제2방향(Y)으로의 제2폭(Wg)보다 길게 형성되는 박막트랜지스터에, 상술한 본 실시예에 따른 채널 경계에서 게이트 전극(110)과 오버랩되는 부분을 최소화한 구조를 적용시킬 때, 박막트랜지스터의 문턱전압의 변화를 최소화 할 수 있다.
도 3은 본 발명의 비교예에 따른 박막트랜지스터(2)를 개략적으로 도시한 평면도이다.
도 3을 참조하면, 본 비교예에 따른 박막트랜지스터(2)는 게이트 전극(10), 활성층(30), 및 소스 전극(50a)과 드레인 전극(50b)을 구비한다.
본 비교예에서 활성층(30)은 전술한 실시예와 마찬가지로 제1방향(X)으로 제2길이(La)를 가지고, 제2방향(Y)으로 제2폭(Wa)을 갖도록 형성된다. 그러나, 본 비교예에 따른 게이트 전극(10)은 제1방향(X)으로는 활성층(30)의 제2길이(La)보다 작은 제1길이(Lg)를 가지지만, 제2방향(Y)으로는 활성층(30)의 제2폭(Wa)보다 큰 제1폭(Wg)을 갖는다.
즉, 게이트 전극(10)의 제1방향(X)으로의 양측 경계는 활성층(30)의 제1방향(X)으로의 양측 경계로부터 이격되어 활성층(30)의 제1방향(X)으로의 양측 경계 내부에 위치하지만, 게이트 전극(110)의 제2방향(Y)으로의 양 측 경계는 활성층(130)의 제2방향(Y)으로의 양측 경계와 오버랩되면서 활성층(30)의 제2방향(Y)으로의 양측 경계 외부에 위치한다. 즉, 상기 게이트 전극(10)과 활성층(30)은 채널의 제1방향(X)으로의 경계에서 상기 게이트 전극(10)의 제1방향(X)으로의 제1길이(Lg)만큼 오버랩된다.
따라서, 도 3의 비교예에 따른 박막트랜지스터(2)는 게이트 전극(10)과 활성층(30)은 도 1의 제1실시예에 따른 박막트랜지스터(1)에 비하여 채널의 경계에서 오버랩되는 부분이 증가하기 때문에, 드레인 전압에 따른 박막트랜지스터(2)의 문턱전압(Vth)의 변화로 안정적인 소자 특성을 구현할 수 없다.
도 4는 도 3의 비교예에 따른 박막트랜지스터(2)의 드레인 전압(Vd)에 대한 게이트 전압(Vg)-드레인 전류(Id)의 관계를 나타낸 그래프이다.
도 4의 그래프는 게이트 전극(10)의 제1방향(X)으로의 제1길이(Lg)가 50㎛, 제2방향(Y)으로의 제1폭(Wg)이 25㎛이고, 채널의 제1방향(X)의 경계에 오버랩되는 배선(11)의 폭이 게이트 전극(10)의 제1길이(Lg)(=50㎛)과 같은 박막트랜지스터에 대한 것이다.
여기서, G0는 바이어스 전압(VD=0.1V)에 대한 게이트 전압(Vg)-드레인 전류(Id)의 관계를 나타낸 것이고, G2는 드레인 전압(VD)이 5.1V 일 때 게이트 전압(Vg)-드레인 전류(Id)의 관계를 나타낸 것이다.
G0와 G2를 참조하면, 본 비교예에 따른 박막트랜지스터(2)는 드레인 전압이 증가함에 따라 G2가 오른쪽으로 ΔV 만큼 시프트(shift) 되었음을 알 수 있다. 따라서, 본 비교예에 따른 박막트랜지스터(2)눈 채널의 경계에서 오버랩되는 부분이 증가하기 때문에, 드레인 전압에 따른 박막트랜지스터(2)의 문턱전압(Vth)의 변화로 안정적인 소자 특성을 구현할 수 없는 문제가 있다.
도 5 내지 8은 본 발명의 다른 실시예에 따른 박막트랜지스터의 개략적인 구조를 도시한 단면도들이다.
도 5는 본 발명의 제2 실시예에 따른 박막트랜지스터(3)를 개략적으로 도시한 단면도이다.
도 5를 참조하면, 제2 실시예에 따른 박막트랜지스터(3)는 제1 실시예와 마찬가지로 기판(100) 상에 게이트 전극(110), 활성층(130) 및 소스 전극(150a)과 드레인 전극(150b)이 순차로 형성된 바텀(bottom) 게이트 구조이다. 다만, 제1 실시예와는 달리 소스 전극(150a)과 드레인 전극(150b)이 콘택홀(C1, C2, 도 1 참조)을 통하여 활성층(130)에 접속하는 것이 아니라, 활성층(130)과 소스/드레인 전극(150a, 150b) 사이에 오믹콘택층(160a, 160b)이 각각 구비된다.
도 6은 본 발명의 제3 실시예에 따른 박막트랜지스터(4)를 개략적으로 도시한 단면도이다.
도 6을 참조하면, 제3 실시예에 따른 박막트랜지스터(4)는 기판(100) 상에 활성층(130), 소스 전극(150a)과 드레인 전극(150b), 및 게이트 전극(110)이 순차로 형성된 탑(top) 게이트 구조이다. 소스 전극(150a)과 드레인 전극(150b)은 제1절연층(120)에 형성된 콘택홀(C1, C2)을 통하여 활성층(130)에 접속한다.
도 7은 본 발명의 제4 실시예에 따른 박막트랜지스터(3)를 개략적으로 도시한 단면도이다.
도 7을 참조하면, 제4 실시예에 따른 박막트랜지스터(5)는 전술한 제3실시예와 같이 기판(100) 상에 활성층(130), 소스 전극(150a)과 드레인 전극(150b), 및 게이트 전극(110)이 순차로 형성된 탑(top) 게이트 구조이다. 다만, 제3 실시예와는 달리 소스 전극(150a)과 드레인 전극(150b)이 콘택홀(C1, C2, 도 6 참조)을 통하여 활성층(130)에 접속하는 것이 아니라, 활성층(130)과 소스/드레인 전극(150a, 150b) 사이에 오믹콘택층(160a, 160b)이 각각 구비된다.
도 8은 본 발명의 제5 실시예에 따른 박막트랜지스터(6)를 개략적으로 도시한 단면도이다.
도 8을 참조하면, 제5 실시예에 따른 박막트랜지스터(3)는 기판(100) 상에 활성층(130), 게이트 전극(110), 및 소스 전극(150a)과 드레인 전극(150b)이 순차로 형성된 탑(top) 게이트 구조이다. 전술한 제1 실시예와 비교할 때, 게이트 전극(110)과 활성층(130)의 순서가 달라진 것이다.
상술한 도 5 내지 8의 실시예에 따른 박막트랜지스터들(3~6)은 게이트 전극(110)의 제1길이(Lg)가 활성층(130)의 제2길이(La)보다 짧은 것을 도시한 단면만 도시되어 있으나, 상기 실시예들은 전술한 제1 실시예와 마찬가지로 게이트 전극(110)의 제1폭(Wg)이 활성층(130)의 제2폭(Wa)보다 작게 형성된 것이다. 따라서, 채널의 경계에서 게이트 전극(110)과 오버랩되는 부분이 작아 드레인 전압에 따른 박막트랜지스터의 문턱전압(Vth)의 변화가 거의 없어 안정적인 소자 특성을 구현할 수 있다.
한편, 도 5 내지 8에 도시된 박막트랜지스터들은 본 발명의 일 예시이며, 본 발명은 상술한 상기 도면에 한정되지 않고 더 다양한 구조의 박막트랜지스터에 적용될 수 있음은 물론이다.
도 9는 도 1의 박막트랜지스터가 포함된 유기 발광 표시 장치(7)를 개략적으로 도시한 단면도이다.
도 9에 도시된 유기 발광 표시 장치(7)는 산화물 반도체를 포함하는 박막트랜지스터를 포함한다. 도 9에는 제1 실시예에 따른 박막트랜지스터(1)가 도시되어 있으나 본 발명은 이에 한정되지 않으며, 전술한 제2 내지 제5 실시예에 따른 박막트랜지스터(3~6)을 포함할 수 있음은 물론이다.
본 실시예에 따른 유기 발광 표시 장치(7)는 기판(100) 상에 게이트 전극(110), 제1절연층(120), 활성층(130), 제2절연층(140) 및 소스 전극(150a)과 드레인 전극(150b)이 차례로 구비되고, 소스 전극(150a)과 드레인 전극(150b) 상에 제3절연층(180)이 형성된다. 여기서, 박막트랜지스터의 각 구성요소는 전술한 제1 실시예와 동일하므로 자세한 설명은 생략한다.
제3절연층(180)에 형성된 콘택홀(C3)을 통하여 화소 전극(190)은 드레인 전극(150b)과 접속한다. 한편, 본 도 9는 소스 전극(150a)과 드레인 전극(150b) 중 하나가 화소 전극(190)에 직접 접속된 구동 박막트랜지스터)를 도시하고 있으나, 전술한 바와 같이 본 발명은 스위칭 박막트랜지스터에도 적용될 수 있음은 물론이다.
화소 전극(190) 상에는 유기 발광층(210)이 형성되고, 유기 발광층(210) 상에는 공통 전극으로 대향 전극(220)이 형성된다. 본 실시예에 따른 유기 발광 표시 장치(7)의 경우, 화소 전극(190)은 애노드로 사용되고, 대향 전극(220)은 캐소드로 사용된다. 물론 전극의 극성은 반대로 적용될 수 있음은 물론이다.
유기 발광층(210)은 저분자 유기물 또는 고분자 유기물일 수 있다. 유기 발광층(210)이 저분자 유기물일 경우, 유기 발광층(210)을 중심으로 홀 수송층(hole transport layer: HTL), 홀 주입층(hole injection layer: HIL), 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer: EIL) 등이 적층될 수 있다. 이외에도 필요에 따라 다양한 층들이 적층 될 수 있다. 이때, 사용 가능한 유기 재료로 구리 프탈로시아닌(CuPc: copper phthalocyanine), N'-디(나프탈렌-1-일)-N(N'-Di(naphthalene-1-yl)-N), N'-디페닐-벤지딘(N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯하여 다양하게 적용 가능하다. 한편, 유기 발광층(120)이 고분자 유기물일 경우, 유기 발광층(120) 외에 홀 수송층(HTL)이 포함될 수 있다. 홀 수송층은 폴리에틸렌 디히드록시티오펜 (PEDOT: poly-(3,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등을 사용할 수 있다. 이때, 사용 가능한 유기 재료로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등의 고분자 유기물을 사용할 수 있다.
화소 전극(190)이 투명 전극으로 사용될 경우, 대향 전극(220)은 반사 전극으로 사용될 수 있다. 또한, 반대로 화소 전극(190)이 반사 전극으로, 대향 전극(220)이 투명 전극으로 사용될 수도 있다. 이와 같이 유기 발광층(210)에서 방출된 광은 투명 전극을 통하여 외부로 방출되어 영상을 표시한다.
한편, 도 9에는 도시되어 있지 않으나 대향 전극 상에는 상기 유기 발광층(210)을 외부의 산소와 수분으로부터 보호하는 봉지 부재(미도시)가 더 구비될 수 있다.
산화물 반도체를 포함하는 박막트랜지스터는 소자 특성이 우수하고 저온공정이 가능하여 평판 표시용 백플레인(backplane)에 최적인 소자로 평가되고 있다. 뿐만 아니라 산화물 반도체를 포함하는 박막트랜지스터는 가사광선 영역에서 투명한 특성을 가질 뿐 아니라 유연하기 때문에 투명 표시 장치나 플렉서블 표시 장치에도 적용될 수 있다. 또한, 전술한 바와 같이, 본 발명에 따른 산화물 반도체를 포함하는 박막트랜지스터는 드레인 전압에 따른 박막트랜지스터의 문턱전압(Vth)의 변화가 거의 없어 안정적인 소자 특성을 구현할 수 있어서, 평판 표시용 백플레인에 스위칭 트랜지스터 및/또는 구동 트랜지스터로 사용될 수 있다.
한편, 유기 발광 표시 장치는 투명하고 유연하여 전술한 산화물 반도체를 포함하는 박막트랜지스터와 함께 투명 표시 장치나 플렉서블 표시 장치에 많이 활용되고 있다.
상술한 설명들은 유기 발광 표시 장치를 중심으로 기술되었으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 본 발명은 유기 발광층 대신에 액정이 구비된 액정 표시 장치에 적용될 수 있음은 물론이다. 이외 다른 표시 장치에도 적용될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 박막트랜지스터 100: 기판
110: 게이트 전극 120: 제1 절연층
111: 배선 130: 활성층
140: 제2 절연층 150a: 소스 전극
150b: 드레인 전극 Lg: 제1길이
Wg: 제1폭 La: 제2길이
Wa: 제2폭 C1~C3: 개구
110: 게이트 전극 120: 제1 절연층
111: 배선 130: 활성층
140: 제2 절연층 150a: 소스 전극
150b: 드레인 전극 Lg: 제1길이
Wg: 제1폭 La: 제2길이
Wa: 제2폭 C1~C3: 개구
Claims (16)
- 제1방향으로 제1길이를 갖고 제2방향으로 제1폭을 갖는 게이트 전극;
상기 제1방향으로 상기 게이트 전극의 제1길이 보다 긴 제2길이, 및 상기 제2방향으로 상기 게이트 전극의 제1폭보다 큰 제2폭을 갖는 활성층; 및
상기 활성층에 접속하는 소스 전극과 드레인 전극;을 포함하고,
상기 게이트 전극의 상기 제1방향으로의 양측 경계 중 적어도 하나는 상기 활성층의 상기 제1방향으로의 경계와 이격되어 배치된 박막트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극의 상기 제1방향으로의 양측 경계는 상기 활성층의 상기 제1방향으로의 양측 경계와 이격되어 배치된 박막트랜지스터. - 제 2 항에 있어서,
상기 게이트 전극의 상기 제1방향으로의 양측 경계는 상기 활성층의 상기 제1방향으로의 양측 경계와 동일한 간격으로 이격되어 배치된 박막트랜지스터. - 제 2 항에 있어서,
상기 게이트 전극의 상기 제1방향으로의 양측 경계는 상기 활성층의 상기 제1방향으로의 양측 경계의 내부에 위치하는 박막트랜지스터 - 제 1 항에 있어서,
상기 게이트 전극의 상기 제1방향으로의 양측 경계 중 하나는, 상기 게이트 전극의 제1길이보다 작은 폭을 가진 배선에 상기 제2방향으로 연결되고, 상기 배선은 상기 활성층의 제1방향의 일측 경계에서 상기 활성층과 오버랩된 박막트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극의 상기 제1길이는 상기 제1폭보다 긴 박막트랜지스터. - 제 1 항에 있어서,
상기 소스 전극과 드레인 전극은 상기 제1방향으로 마주보며 연장된 박막트랜지스터. - 제 1 항에 있어서,
상기 활성층은 산화물 반도체를 포함하는 박막트랜지스터. - 제 8 항에 있어서,
상기 활성층은 갈륨(Ga), 인(In), 아연(Zn), 하프늄(Hf) 및 주석(Sn) 군에서 선택된 하나 이상의 원소와, 산소(O)를 포함하는 박막트랜지스터. - 제 1 항에 있어서,
상기 소스 전극과 드레인 전극은 각각 콘택홀을 통하여 상기 활성층에 접속하는 박막트랜지스터. - 제 10 항에 있어서,
상기 활성층은 이온 불순물이 도핑된 영역을 포함하고, 상기 소스 전극과 드레인 전극은 상기 콘택홀을 통하여 상기 도핑된 영역에 접속하는 박막트랜지스터. - 제 1 항에 있어서,
상기 소스 전극과 드레인 전극은 각각 오믹콘택층을 통하여 상기 활성층에 접속하는 박막트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극은 상기 활성층 아래에 배치된 박막트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극은 상기 활성층 위에 배치된 박막트랜지스터. - 제1방향으로 제1길이를 갖고 제2방향으로 제1폭을 갖는 게이트 전극과, 상기 제1방향으로 상기 게이트 전극의 제1길이 보다 긴 제2길이, 및 상기 제2방향으로 상기 게이트 전극의 제1폭보다 큰 제2폭을 갖는 활성층과, 상기 활성층에 접속하는 소스 전극과 드레인 전극을 포함하고, 상기 게이트 전극의 상기 제1방향으로의 양측 경계 중 적어도 하나는 상기 활성층의 상기 제1방향으로의 경계와 이격되어 배치된 박막트랜지스터; 및
상기 박막트랜지스터에 의해 구동되는 표시 소자를 구비한 표시 장치. - 제1방향으로 제1길이를 갖고 제2방향으로 제1폭을 갖는 게이트 전극과, 상기 제1방향으로 상기 게이트 전극의 제1길이 보다 긴 제2길이, 및 상기 제2방향으로 상기 게이트 전극의 제1폭보다 큰 제2폭을 갖는 활성층과, 상기 활성층에 접속하는 소스 전극과 드레인 전극을 포함하고, 상기 게이트 전극의 상기 제1방향으로의 양측 경계 중 적어도 하나는 상기 활성층의 상기 제1방향으로의 경계와 이격되어 배치된 박막트랜지스터;
상기 박막트랜지스터의 상기 소스 전극과 드레인 전극 중 하나와 연결된 화소 전극;
상기 화소 전극에 대향 배치된 대향 전극; 및
상기 화소 전극과 대향 전극 사이에 배치된 유기 발광층;을 포함하는 유기 발광 표시 장치.
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