KR100973642B1 - 바텀 게이트형 산화아연 박막 트랜지스터의 형성방법 - Google Patents
바텀 게이트형 산화아연 박막 트랜지스터의 형성방법 Download PDFInfo
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Abstract
바텀 게이트형의 구조를 가지고, 산화아연 반도체를 채널로 이용하는 박막 트랜지스터의 형성방법이 개시된다. 채널로 이용되는 산화아연 반도체층에 수소를 공급하기 위해 산화아연 반도체층 하부에 게이트 유전막으로 실리콘 질화막을 형성한다. 실리콘 질화막은 소정 농도의 수소를 포함한다. 수소의 농도는 실리콘 질화막의 굴절률로 나타난다. 굴절률이 높은 경우, 실리콘 질화막 내의 수소의 농도는 증가한다. 열처리가 수행되는 경우, 실리콘 질화막 내의 수소는 산화아연 반도체층으로 이동하고, 계면 및 채널의 결함을 치유하도 도판트로 작용한다. 따라서, 정상적인 트랜지스터 특성을 얻을 수 있다.
산화아연, 바텀 게이트, 확산, 실리콘 질화막
Description
본 발명은 산화아연계 박막 트랜지스터의 제조방법에 관한 것으로, 더욱 상세하게는 높은 굴절률(refractive index)을 가지는 산화아연계 박막 트랜지스터의 제조방법에 관한 것이다.
산화아연(ZnO) 반도체는 넓은 밴드갭 에너지(3.3eV at 300K)를 가지며, 약 80%의 광투과율을 나타낸다. 또한, 박막 성장시에 다양한 방법을 통해 저온에서 성장되는 잇점을 가진다. 이러한 저온에서의 성장가능성과 특성들은 산화아연 박막이 투명하고 가요성있는 박막 트랜지스터의 채널로 사용될 수 있는 이론적 근거가 된다.
따라서, 산화아연 반도체를 이용한 박막 트랜지스터는 능동형 액정표시장치, 능동형 유기전계발광장치, 투명성 전자소자 또는 가요성 전자소자에 적용하고자하는 연구가 활발히 진행중에 있다. 최근에는 TO(Al2O3 및 TiO2), Bi1.5Zn1.0Nb1.5O7, 실리콘 질화막, SiO2, Zn0.7Mg0.3O, HfO2, Al2O3, poly-4-vinylphenol, CeO2-SiO2 혼합물, Al2O3과 HfO2 혼합물, 마그네슘이 도핑된 Ba0.6Sr0.4TiO3, SiO2와 실리콘 질화물의 결합, (Ba, Sr)TiO3 등을 게이트 유전막으로 채용한 산화아연 박막 트랜지스터의 제조에 관한 연구성과가 발표되고 있다. 특히, HfO2, Al2O3, Bi1.5Zn1.0Nb1.5O7 또는 (Ba, Sr)TiO3 등의 고유전율 물질을 게이트 유전막으로 사용하는 기술은 산화아연 박막 트랜지스터의 저전압 동작을 수행하기 위해 주로 사용된다.
또한, 박막트랜지스터에서 산화아연으로 구성된 채널층은 스퍼터링, 펄스 레이저 증착법, 화학적 증착법, MOCVD, 스핀 코팅, 수용액상에서의 성장법, 졸겔과 화학적 증착의 결합 등에 의해 형성될 수 있다.
통상적으로 산화아연 박막 트랜지스터의 특성은 게이트 유전막의 형태와 종류에 크게 의존한다. 이는 박막 트랜지스터의 전기적 특성이 산화아연 박막, 산화아연/유전막의 접합 및 게이트 유전막에 크게 의존하기 때문이다.
통상 박막 트랜지스터의 전기적 성능은 채널에서의 전하의 이동도(mobility), 온/오프 전류비로 평가할 수 있다. 예컨대, 능동형 액정표시장치에서는 산화아연 박막 트랜지스터는 1cm2/Vs의 이동도를 가질 것이 요구되며, 능동형 유기전계발광장치에 사용되는 경우, 0.02cm2/Vs 내지 26cm2/Vs의 범위를 가질 것이 요구된다. 온오프 전류비의 경우 능동형 액정표시장치에 적용되기 위해서는 106 이상의 값을 가질 것이 요청된다.
상술한 전기적인 특성을 만족하기 위해 산화아연 박막 트랜지스터에는 수소가 도입된다. 즉, 산화아연 박막 내에 수소를 도입하며, 수소를 이용한 결함의 치유를 유도한다. 이는 산화아연이 실제의 박막 형성 공정에서 화학양론적으로 증착 되지 못하여 생성되는 결함을 치유함을 의미한다. 언급된 바대로 산화아연 박막 트랜지스터에 수소를 도입하는 수소화 기술은 바텀 게이트형에서는 용이하게 적용되지 못한다. 바텀 게이트형의 경우, 하부에 게이트 전극이 형성되고, 게이트 전극의 상부에 게이트 유전막이 형성되며, 게이트 유전막의 상부에 산화아연 채널층이 형성되는 구조를 취한다. 산화아연 채널층에 수소를 도입하기 위해서는 증착시에 수소를 공급하는 방법을 사용한다. 또한, 산화아연 채널층에 수소를 도입하는 경우, 산화아연 채널 하부의 게이트 유전막과의 접촉되는 계면 주변에서는 수소의 농도가 낮으며, 산화아연 반도체 벌크 또는 상부 표면 부근에서 수소의 농도가 높은 현상이 발생한다.
바텀 게이트형 박막 트랜지스터에서 전기적 특성은 게이트 유전막과 이에 인접한 산화아연 반도체 계면의 특성에 의해 영향을 받는다. 즉, 벌크 내의 수소 농도의 유무보다는 게이트 유전막에 인접한 산화아연 반도체 계면에서의 수소 농도가 박막 트랜지스터의 성능에 큰 영향을 미친다. 이는 계면으로부터 채널이 형성되는 현상에 기인한다.
그러나, 종래와 같이 산화아연 반도체에 수소를 공급하는 경우, 표면부위에서는 높은 수소농도를 가지나, 게이트 유전막 계면 부위에서는 낮은 수소 농도를 가진다. 수소 농도가 낮은 경우, 채널 영역에서의 산화아연의 결정 결함은 치유되지 못하고, 전기적 특성의 저하를 유발한다. 따라서, 박막 트랜지스터의 성능은 요구하는 수준을 만족하지 못하게 된다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 열처리를 통해 게이트 유전막으로부터 산화아연 반도체층에 수소를 공급하는 산화아연 박막 트랜지스터의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은 게이트 전극이 형성된 기판 상에 게이트 유전막을 형성하는 단계; 상기 게이트 유전막 상에 산화아연 반도체층을 형성하는 단계; 및 상기 게이트 유전막 및 상기 산화아연 반도체층이 형성된 구조물을 열처리하여 상기 게이트 유전막으로부터 상기 산화아연 반도체층으로 수소를 공급하는 단계를 포함하는 바텀 게이트형 산화아연 박막 트랜지스터의 형성방법을 제공한다.
본 발명에 따르면, 열처리를 통해 수소는 게이트 유전막으로부터 산화아연 반도체층으로 이동한다. 따라서, 산화아연 반도체층의 계면 결함은 치유되고, 산화아연 반도체층의 채널 영역의 결정결함도 치유된다. 또한, 종래에 비해 채널층 상부로부터 수소가 공급되는 구조이므로 트랜지스터의 동작에 기여하는 채널 영역에서의 전기적 특성은 향상된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 바람직한 실시예에 따른 산화아연 박막 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 기판(100) 상에 게이트 전극(110)을 형성한다. 상기 게이트 전극(110)은 도전성을 가진 물질이면 어느 것이나 가능할 것이나, 투명성 박막 트랜지스터를 구현하고자 하는 경우 ITO로 구성함이 바람직하다.
이어서, 게이트 전극(110) 상부에 게이트 유전막(120)을 형성한다. 게이트 유전막(120)은 실리콘 질화물로 구성된다. 또한, 상기 게이트 유전막(120)에는 수소가 소정의 농도로 표현된다. 즉, 실리콘 질화물에 포함된 수소의 농도는 게이트 유전막(120)이 가지는 굴절률로 나타난다. 즉, 실리콘-수소의 결합 농도가 높을수록 게이트 유전막(120)의 굴절률은 증가한다.
상기 게이트 유전막(120)의 형성은 PECVD를 통해서 형성한다. 예컨대, SiH4/NH3/H2 가스를 공급하여 증착을 수행한다. 이때 공정온도는 250℃ 내지 350℃이다. 특히, 챔버 내의 SiH4의 유속에 따라서 게이트 유전막(120)에 포함되는 수소의 농도는 증가한다. 즉, SiH4의 유속이 높은 경우, 게이트 유전막(120)의 수소의 농도는 증가하고, 게이트 유전막(120)의 굴절률은 증가하는 특성을 가진다.
게이트 유전막(120)의 상부에는 산화아연 반도체층(130)이 형성된다. 상기 산화아연 반도체층(130)은 물리적 기상증착 또는 화학적 기상증착을 이용하여 형성한다. 더욱 상세하게는 상기 산화아연 반도체층(130)은 금속유기물 증착법(Metal Organic Chemical Vapor Deposition)을 이용하여 형성할 수 있다. 또한, 이외에도 대면적 디스플레이 패널 상에 형성이 용이한 RF 마그네트론 스퍼터링을 이용하여 형성할 수 있다.
계속해서 산화아연 반도체층(130) 상부에는 소스 전극(140) 및 드레인 전극(150)이 형성된다. 상기 소스 전극(140) 및 드레인 전극(150)은 Ti/Pt/Au로 구성됨이 바람직하다. 또한, 이외에도 본 발명에서는 소스 전극(140) 및 드레인 전극(150)을 투명전도성 산화물(Tranparent Conductive Oxide : TCO)로도 구성할 수 있다.
특히, 산화아연 반도체층(140)을 형성한 이후에는 형성된 구조물에 대한 열 처리가 수행된다. 상기 열처리는 250℃ 내지 400℃의 온도로 1분 내지 30분 동안 수행됨이 바람직하다.
열처리가 수행되는 경우, 게이트 유전막(120)에 형성된 실리콘-수소 결합은 게이트 유전막(120) 내에서 효과적인 수소 공급원으로 작용한다. 따라서, 열처리에 의해 게이트 유전막(120)의 수소는 채널을 형성하는 산화아연 반도체층(130)의 계면으로 이동하고, 산화아연 반도체층(130)의 결정결함을 치유하며 도판트로서의 기능을 수행한다.
예컨대, 게이트 유전막(120)을 구성하는 실리콘 질화막의 굴절률이 높은 경우, 실리콘 질화막은 높은 수소 농도를 가진다. 따라서, 실리콘 질화막은 이후의 열처리에서 산화아연 반도체층(130)에 대한 수소 공급원으로 작용한다. 즉, 열처리에 의해 실리콘 질화막에 포함된 수소는 계면으로 이동하고, 산화아연 반도체층(130)으로 확산되어 계면결함 및 산화아연 반도체층(130)이 가지는 결정결함을 치유한다.
또한, 낮은 수소 농도를 가지는 실리콘 질화막은 낮은 굴절률을 가진다. 따라서, 낮은 굴절률을 가지는 실리콘 질화막은 한번의 열처리로 산화아연 반도체층에 충분히 수소를 공급하지 못할 수 있다. 이러한 경우, 2번의 열처리를 통해 실리콘 질화막으로부터 산화아연 반도체층으로 수소를 공급할 수 있다. 2번째 열처리의 경우, 처음의 열처리와 동일한 조건에서 수행됨이 바람직하다.
제조예
먼저, 상기 도 1에 도시된 박막 트랜지스터를 형성하기 위해 ITO가 200nm의 두께로 형성된 Corning 1737 글라스 기판(sheet resistance : 4~8Ω/□, Delta Technologies Limited, USA)을 준비한다.
상기 기판은 아세톤, 메탄올 또는 탈이온수를 이용하여 세정이 완료된 상태이다. ITO는 게이트 전극을 형성하며, 통상의 포토리소그래피 공정을 이용하여 형성된 상태이다.
이어서, SiH4, NH3 및 N2 가스를 이용하는 PECVD를 통해 게이트 유전막을 형성한다. 상기 게이트 유전막은 실리콘 질화막으로 구성된다. 상기 실리콘 질화막에는 소스 가스의 영향으로 실리콘 질화막이 형성되며, SiH4의 영향으로 수소가 실리콘 질화막 내에 포함된다. 상기 수소의 농도는 굴절률의 형태로 발현된다. 즉, 수소의 농도가 높은 경우, 굴절률은 상대적으로 높은 값을 가지며, 수소의 농도가 낮은 경우, 굴절률은 상대적으로 낮은 값을 가진다.
본 제조예에서는 상술한 PECVD 조건을 이용하여 각각의 굴절률이 1.85, 1.92, 2.26, 2.45인 실리콘 질화막을 형성한다. 굴절률의 차이에 따른 4종류의 실리콘 질화막의 두께는 200nm이다.
굴절률이 2.45인 실리콘 질화막의 증착조건은 다음과 같다. 즉, SiH4/NH3/N2 가스의 유속은 각각 400/20/600 sccm이며, 압력은 650 mTorr, 전력은 30W이며, 공정온도는 300℃이다.
나머지 실리콘 질화막들의 성장 조건은 SiH4의 유속을 제외하고는 동일하게 설정한다. 즉, 굴절률이 2.26인 경우, SiH4의 유속은 300 sccm이며, 굴절률이 1.92인 경우 유속은 100 sccm이고, 굴절률이 1.85인 경우 SiH4의 유속은 20 sccm으로 설정된다.
이어서, 형성된 실리콘 질화막 상부에 250nm 두께의 산화아연 반도체층을 형성한다. 상기 산화아연 반도체층의 형성은 다양한 방법을 통해 구현할 수 있겠으나, 본 제조예에서는 도핑되지 않은 산화아연물 타겟을 350℃에서 RF 마그네트론 스퍼터링을 이용하여 형성한다. 상기 RF 마그네트론 스퍼터링은 O2와 Ar의 혼합가스(Ar/O2 가스유량비는 4/1) 환경에서 수행된다. 또한, RF 전력은 100W로 설정되며, 공정 압력은 15 mTorr로 설정된다. 기판과 타겟 사이의 거리는 4cm이다. 형성된 산화아연 반도체층은 다결정 구조를 가진다.
형성된 산화아연 반도체층은 통상의 포토리소그래피 공정을 이용하여 식각되고, 패터닝된다. 상기 식각공정시, 습식식각을 이용할 수도 있다. 습식식각의 경우, HCl 및 HNO3이 포함된 식각용액을 사용한다.
계속해서, 소스 및 드레인 전극이 형성된다. 상기 소스/드레인 전극은 Ti/Pt/Au(20/30/150nm)로 이루어지며, e-beam evaporation을 통해 형성된다.
상술한 과정을 통해 형성된 박막트랜지스터의 채널 폭과 채널 길이는 각각 200um 및 20um이다.
도 2a 및 도 2b는 본 발명의 바람직한 실시예를 통해 제조된 산화아연 박막트랜지스터를 주사전자현미경을 통해 획득한 이미지들이다.
상기 도 2a의 구조는 실리콘 질화막의 굴절률이 2.45인 산화아연 박막 트랜지스터를 도시한 것이고, 도 2b의 구조는 실리콘 질화막의 굴절률이 1.85인 산화아연 박막 트랜지스터를 도시한 것이다.
상기 2개의 이미지를 비교하면, 높은 굴절률을 가진 트랜지스터가 낮은 굴절률을 가진 트랜지스터에 비해 산화아연 반도체층과 접촉하는 실리콘 질화막의 계면이 훨씬 부드러움을 알 수 있다.
또한, 형성된 실리콘 질화막의 유전상수를 측정하기 위해 기판 상에 하부전극-유전체-상부전극 구조의 커패시터를 제조하였다. 상기 기판에는 하부전극으로 ITO가 사용되고, 유전체로는 실리콘 질화막이 사용되며, 상부전극으로는 Ti/Pt/Au가 사용된다. 1MHz의 주파수 환경에서 커패시턴스-전압차(C-V) 특성이 조사된다. 굴절률이 2.45, 2.26, 1.92 및 1.85인 실리콘 질화막들 각각에 대한 C-V 특성에 따라 도출된 유전상수는 8, 7.4, 6.7 및 6이다. 이는 높은 수소농도를 가지는 실리콘 질화막이 높은 유전상수를 가짐을 나타낸다.
도 3은 본 발명의 바람직한 실시예에 따라 굴절률 2.26인 실리콘 질화막을 가지는 박막 트랜지스터의 출력 및 전달특성을 나타낸 그래프이다.
박막 트랜지스터는 산화아연 반도체층의 형성후, 약 300℃에서 5분 동안 열처리가 수행되었다. 드레인 전류인 Ids는 게이트 전압이 40V로부터 25V까지 5V의 차이를 두고 측정된 것이다. 또한, 드레인-소스 간의 전압차 Vds의 변화에 따른 드레인 전류 Ids는 Vds의 증가에 따라 박막 트랜지스터가 트라이오드 영역에서부터 포화 영역으로 동작함을 나타낸다. 예컨대, Vgs가 40V일 때, 포화영역에서 동작하는 박막 트랜지스터의 포화 전류인 Ids는 약 50uA임을 알 수 있다.
도 4는 본 발명의 바람직한 실시예에 따라 굴절률 1.92인 실리콘 질화막을 가지는 박막 트랜지스터의 출력 및 전달특성을 나타낸 그래프이다.
상기 도 4를 참조하면, Vgs가 40V인 경우, 박막 트랜지스터가 포화영역에서 동작할 때, 드레인 전류 Ids는 4uA임을 알 수 있다. 상기 도 4에서 측정된 박막 트랜지스터는 300℃에서 5분 동안 열처리가 수행된 것이다.
도 3 및 도 4에서 실리콘 질화막이 높은 굴절률을 가지는 경우, 동일한 Vgs 조건에서 포화영역에서는 드레인 전류 Ids가 매우 높음을 알 수 있다. 즉, 동일한 게이트 전압의 인가에 대해 높은 굴절률을 가진 실리콘 질화막을 사용한 박막 트랜지스터는 높은 포화전류를 생성할 수 있다. 이는 높은 굴절률을 가지는 실리콘 질화막에서는 수소의 농도가 높으며, 열처리로 인해 실리콘 질화막에 포함된 수소가 산화아연 반도체층으로 용이하게 확산됨을 알 수 있다. 그러나, 낮은 굴절률을 가지는 실리콘 질화막의 경우, 수소의 농도가 상대적으로 낮으며 열처리가 수행되더라도 충분히 수소가 산화아연 반도체층으로 도입되지 못하고, 포화영역에서 낮은 드레인 전류를 가짐을 알 수 있다.
도 5는 본 발명의 바람직한 실시예에 따라 상기 도 4에서 측정된 박막 트랜지스터에 대해 2차적인 열처리를 수행한 이후의 전기적 특성을 나타내는 그래프이다.
도 5에서, 2차 열처리는 300℃에서 5분 동안 수행된 것이다. 2차 열처리가 수행된 이후에 Vgs가 40V에서 포화전류는 약 40uA가 된다. 즉, 열처리가 반복되는 경우, 낮은 굴절률을 가지는 실리콘 질화막에서도 충분한 포화 전류를 얻을 수 있다. 이는 실리콘 질화막에 포함된 수소가 계면을 통해 산화아연 반도체층으로 충분히 확산함을 나타낸다. 즉, 2회의 열처리를 통해 낮은 농도로 포함된 수소는 산화아연 반도체층으로 이동하여 결정결함을 치유하고, 도판트로서 기능함을 알 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 산화아연 박막 트랜지스터를 도시한 단면도이다.
도 2a 및 도 2b는 본 발명의 바람직한 실시예를 통해 제조된 산화아연 박막트랜지스터를 주사전자현미경을 통해 획득한 이미지들이다.
도 3은 본 발명의 바람직한 실시예에 따라 굴절률 2.26인 실리콘 질화막을 가지는 박막 트랜지스터의 출력 및 전달특성을 나타낸 그래프이다.
도 4는 본 발명의 바람직한 실시예에 따라 굴절률 1.92인 실리콘 질화막을 가지는 박막 트랜지스터의 출력 및 전달특성을 나타낸 그래프이다.
도 5는 본 발명의 바람직한 실시예에 따라 상기 도 4에서 측정된 박막 트랜지스터에 대해 2차적인 열처리를 수행한 이후의 전기적 특성을 나타내는 그래프이다.
Claims (4)
- 게이트 전극이 형성된 기판 상에 수소를 함유하는 게이트 유전막을 형성하는 단계;상기 게이트 유전막 상에 산화아연 반도체층을 형성하는 단계; 및상기 게이트 유전막 및 상기 산화아연 반도체층이 형성된 구조물을 열처리하여 상기 게이트 유전막으로부터 상기 산화아연 반도체층으로 수소를 공급하는 단계를 포함하는 바텀 게이트형 산화아연 박막 트랜지스터의 형성방법.
- 제1항에 있어서, 상기 열처리는 250℃ 내지 400℃의 온도로 1분 내지 30분 동안 수행하는 것을 특징으로 하는 바텀 게이트형 산화아연 박막 트랜지스터의 형성방법.
- 제1항에 있어서, 상기 게이트 유전막은 실리콘 질화막을 구비하는 것을 특징으로 하는 바텀 게이트형 산화아연 박막 트랜지스터의 형성방법.
- 제3항에 있어서, 상기 실리콘 질화막은 SiH4, NH3 및 N2 가스를 이용하는 PECVD를 통해 형성되며, 상기 SiH4의 유속에 의해 실리콘 질화막 내의 수소의 농도를 제어하는 것을 특징으로 하는 바텀 게이트형 산화아연 박막 트랜지스터의 형성방법.
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