CN103258855A - 基于固相结晶技术的多晶硅薄膜晶体管及其制造方法 - Google Patents
基于固相结晶技术的多晶硅薄膜晶体管及其制造方法 Download PDFInfo
- Publication number
- CN103258855A CN103258855A CN2012100380209A CN201210038020A CN103258855A CN 103258855 A CN103258855 A CN 103258855A CN 2012100380209 A CN2012100380209 A CN 2012100380209A CN 201210038020 A CN201210038020 A CN 201210038020A CN 103258855 A CN103258855 A CN 103258855A
- Authority
- CN
- China
- Prior art keywords
- layer
- active layer
- polysilicon
- bridged
- amorphous silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
本发明提供了一种多晶硅薄膜晶体管，包括：衬底；衬底上的绝缘层；多晶硅有源层，由固相结晶法制成，该多晶硅有源层中具有平行的搭桥晶粒线以及源区和漏区；多晶硅有源层上的由ALD沉积的氧化铝层，用作栅介质层；氧化铝层上的栅电极。
Description
技术领域
本发明总的涉及多晶硅薄膜晶体管(TFT)，更具体地，涉及一种多晶硅薄膜晶体管及其制造方法。
背景技术
利用低温多晶硅(LTPS)薄膜晶体管(TFT)作为驱动元件的有源矩阵有机放光二极管(AMOLED)显示器已经成为移动电话显示屏等小尺寸显示屏幕市场的热点，与传统的非晶硅TFT相比较，LTPS-TFT具有较高的迁移率和更好的稳定性，更加适合AMOLED显示器的应用。
目前市场上的AMOLED产品中使用的LTPS-TFT多数是基于准分子激光退火(ELA)技术的，激光退火技术得到的LTPS薄膜具有较低的缺陷密度，制成的器件具有较高的迁移率、较低的阈值电压和较为陡峭的亚阈值斜率。ELA技术的主要问题在于成本过高和器件的均匀性较差。均匀性问题使得最简单的两晶体管一电容的像素设计无法采用，必须要加入比较复杂的补偿电路来弥补均匀性差而导致的发光亮度不均，从而限制了分辨率，而且进一步增加了制造成本。
固相结晶(SPC)技术是最简单直接的LTPS技术，而且获得的LTPS薄膜均匀性好。此技术的主要问题是LTPS薄膜的晶粒尺寸小，缺陷多，质量差。这一问题导致制成的TFT阈值电压高，迁移率低，亚阈值斜率小。若能大幅改善SPC-TFT的器件特性，就有希望使用较低的成本和简单的设计来实现AMOLED显示。
发明内容
为解决上述问题，本发明提供了一种薄膜晶体管，其阈值电压低，迁移率高，亚阈值斜率小，可改善关态电流。
本发明提供的多晶硅薄膜晶体管包括：衬底；衬底上的绝缘层；多晶硅有源层，由固相结晶法制成，该多晶硅有源层中具有平行的搭桥晶粒线以及源区和漏区；多晶硅有源层上的由ALD沉积的氧化铝层，用作栅介质层；氧化铝层上的栅电极。
根据本发明提供的多晶硅薄膜晶体管，其中氧化铝层的厚度为25nm至75nm。根据本发明提供的多晶硅薄膜晶体管，其中氧化铝层的厚度为47nm。根据本发明提供的多晶硅薄膜晶体管，其中平行的搭桥晶粒线垂直于电流方向。根据本发明提供的多晶硅薄膜晶体管，其中搭桥晶粒线为线状的掺杂区。
本发明还提供一种制造多晶硅薄膜晶体管的方法，包括：形成具有平行的搭桥晶粒线的多晶硅有源层；利用ALD法在多晶硅有源层上沉积Al2O3作为栅介质层；在栅介质层上形成栅电极。
根据本发明提供的制造方法，其中ALD沉积的温度在室温至400摄氏度。根据本发明提供的制造方法，其中形成具有平行的搭桥晶粒线的多晶硅有源层的步骤包括：形成非晶硅层；在非晶硅层上形成掩膜；离子注入，在非晶硅层中掺杂形成搭桥晶粒线。利用固相结晶法使非晶硅层晶化。
根据本发明提供的制造方法，其中形成具有平行的搭桥晶粒线的多晶硅有源层的步骤包括：形成非晶硅层；利用固相结晶法使非晶硅层晶化形成多晶硅层；在多晶硅层上形成掩膜；离子注入，在多晶硅层中掺杂形成搭桥晶粒线。根据本发明提供的制造方法，其中ALD沉积可在等离子体辅助条件下进行。
本发明提供了一种基于固化结晶多晶硅薄膜的晶体管，通过采用具有BG线结构的多晶硅薄膜和ALD沉积的氧化铝栅介质层，改进了阈值电压，迁移率，亚阈值斜率，关态电流等指标，且成本较低，结构简单。
附图说明
图1为本发明实施例提供的薄膜晶体管的结构示意图；
图2为Al2O3膜的原子力显微镜图像；
图3是四种SPC-TFT器件的转移特性的对比示意图；
图4是ALD-SPC与ALD-BGSPC TFT的输出特性对比示意图；
图5是ALD-SPC与ALD-BGSPC TFT的阈值电压(Vth)的测量结果示意图；
图6是ALD-SPC与ALD-BGSPC TFT的漏电流(GIDL)的测量结果示意图。
具体实施方式
下面结合附图和具体实施例对本发明提供的薄膜晶体管及其制备方法进行详细描述。
同时在这里做以说明的是，为了使实施例更加详尽，下面的实施例为最佳、优选实施例，对于一些公知技术本领域技术人员也可采用其他替代方式而进行实施；同时，附图并不是按比例严格绘制，其重点仅是放在公开的原理上。
在同样介质厚度的情况下，高k材料比SiO2能够提供更大的栅极电容，可以吸引更多的载流子，从而降低阈值电压(Vth)和减小亚阈值斜率(SS)。可利用高k材料作为多晶硅薄膜晶体管的栅介质，如电子束蒸发氧化铪，物理气相沉积Pr2O3，PrTiO3等。在高k材料中，氧化铝(Al2O3)具有9eV的较大带隙，这能够降低栅极的隧穿。Al2O3由于其在与多晶硅接触时具有较高的介电常数和较好的热稳定性，因此可以作为MOSFET的栅介质。另外，原子层沉淀工艺(ALD)是一种具有精确的自我限制特性的沉积工艺，该沉积工艺能够沉积出覆盖率高和均匀性好的氧化铝。
实施例1
本实施例提供一种如图1所示的薄膜晶体管，包括：
单晶硅片衬底；
衬底上的热氧化硅层；热氧化硅层上的100nm厚的多晶硅层，由SPC(固相结晶)工艺形成，作为晶体管的有源层，有源层中具有掺杂硼的搭桥晶粒(BG)线，BG线的宽度为0.5μm，BG线之间的距离为0.5μm，硼离子的掺杂密度为2×1015/cm2，多晶硅层中还具有源区和漏区，多条BG线平行，平行的BG线垂直于电流方向。
多晶硅层上的氧化铝(Al2O3)层，厚度为47nm，用作栅介质层；
栅介质层上的栅电极，其中沟道宽长比(W/L)为24μm/10μm；
LTO(low temperature oxide，低温沉积氧化物)层，覆盖栅电极和氧化铝层，LTO层中具有三个接触孔，三个接触孔分别连接到源区、漏区和栅电极；
A1-1％Si(Si含量为1％的Al)，填充到接触孔中，分别与源区、漏区和栅电极连接，以作为引出电极。
实施例2
本实施例提供一种实施例1中提供的多晶硅薄膜晶体管的制造方法，包括：1)在单晶硅片衬底表面上覆盖500nm的热氧化硅；2)通过低压化学气相沉积法(LPCVD)沉积100nm的非晶硅有源层；3)执行SPC(固相结晶)工艺：将单晶硅衬底在N2条件于600C下退火24小时，将非晶硅晶化，形成多晶硅有源层；4)在多晶硅有源层表面旋涂一层PR1075光刻胶，再加热到90度进行软烤，加热时间为1分钟，在波长为365nm的光下对光刻胶进行曝光，在110℃烧烤1分钟，然后样品被浸泡到FHD-5(2.38％TMAH)30秒进行显影处理，显露在光下的光刻胶溶解在显影液里，并没有接触到光的部分是保持原样，从而使BG线图形转移到光刻胶上，形成周期为1μm的BG线图案，BG线的宽度为0.5μm，BG线之间的距离为0.5μm；
5)以光刻胶为掩模进行硼离子注入，在多晶硅有源层中形成BG线，注入硼离子剂量为2×1015/cm2，能量为23KeV；6)刻蚀以形成有源岛；7)在300C温度下通过ALD沉积47nm的Al2O3；8)溅射沉积300nm的铝，并被图案化成栅电极，其中沟道宽长比(W/L)为24μm/10μm；
9)自对准地以33eV注入硼，注入剂量为4×1015/cm2，以形成源区和漏区；10)沉积500nm的LTO，并在LTO中形成接触孔；11)溅射沉积700nm的A1-1％Si，并进行图案化；12)将得到的器件在420℃温度下于氮氢混合气氛中退火30分钟，通过在氮氢混合气氛中退火改善A1-1％Si层与源漏极的接触。
其中在步骤7)的ALD沉积中，ALD的前体是三甲基铝和H2O，基板在下述两个独立的半反应中暴露于前体中：
其中星号表示表面种类。ALD进程以ABABAB序列的形式工作。
图2为步骤7)所得的Al2O3膜的原子力显微镜(AFM)图像，该Al2O3膜的均方根表面的粗糙度是0.429nm。
为了对本实施例提供的方法制造的薄膜晶体管(ALD-BG-SPC)的性能进行比较，另外制造了三种对比用薄膜晶体管：样品ALD-SPC，不在多晶硅有源层中形成BG线结构，其余工艺与本实施例中的工艺相同；样品LTO-SPC，在425℃温度下用LPCVD沉积70nm的二氧化硅用作栅介质，且不在多晶硅有源层中形成BG线结构，其余工艺与本实施例中的工艺相同；样品LTO-BG-SPC，在425℃温度下用LPCVD沉积70nm二氧化硅用作栅介质，在多晶硅有源层中形成BG线结构，其余工艺与本实施例中的工艺相同。
如图3所示，为四种薄膜晶体管的转移特性的对比。其中LTO-SPC是以低温沉积二氧化硅作为栅介质的薄膜晶体管，LTO-BG-SPC则在LTO-SPC的基础上使用了BG结构。ALD-SPC是代表以原子层沉积氧化铝作为栅介质的薄膜晶体管。ALD-BG-SPC是本实施例提供的方法制造的加入了晶粒搭桥结构的以原子层沉积氧化铝作为栅介质的薄膜晶体管。
很明显，使用了氧化铝栅氧化物的器件阈值电压大幅降低，亚阈值斜率显著改善，在栅电压未达到-3V时已经迅速开启。而使用氧化铝栅氧化物带来的较大漏电流的缺点，在加入了BG结构之后得到了显著抑制。由图3可见，开关比已经由105大幅提高至大于107。器件的特性测试结果以及参数的定义在表1中给出。
表1.器件特性参数测试结果
图4给出了使用原子层沉积氧化铝作为栅极氧化物，有/无使用BG技术的SPC-TFT的输出特性曲线。没有使用BG技术的器件在漏极电压约为10V时候已经出现了明显的电流扭结效应。而使用了BG结构的器件在输出电流大幅增大的同时无任何扭结效应出现。
图5和图6给出器件均匀性测试的结果。50个器件的阈值电压和漏电流，包括使用/未使用BG技术的器件的测试结果分别在图5和图6中列出。两种器件的阈值电压的标准差都在0.03V左右。对于漏电流，没有使用BG技术的器件漏电流标准差为4.3×10-11A，使用BG技术后，漏电流的标准差为6.5×10-12A。
由此可见，以ALD氧化铝作为栅介质且具有BG线的多晶硅薄膜晶体的管阈值电压，亚阈值斜率，迁移率，开关比，关态电流等各项指标得到了显著的改进，这些改进使得SPC TFT具有成为有源矩阵显示器像素开关和驱动电路应用方面的潜力。
根据本发明的一个实施例，其中如本领域公知的，该多晶硅薄膜晶体管可为n型或p型多晶硅薄膜晶体管，对于p型薄膜晶体管，在形成BG线时可掺杂硼，对于n型薄膜晶体管，在形成BG线时可掺杂磷。
根据本发明的一个实施例，其中多晶硅薄膜晶体管的衬底还可以为玻璃、石英等，衬底上的热氧化硅层也可以被其他绝缘层替换。
根据本发明的一个实施例，ALD沉积氧化铝的工艺最广泛使用的是Al(CH3)3(TMA)作为前驱物，但是如本领域公知的，也可以使用其它前驱物，例如tris-diethylamino aluminum(TDEAA)，Al(CH3)2Cl，Al(NEt2)3，[MeC(NiPr)2]AlEt2等作为前驱物。
根据本发明的一个实施例，其中上述多晶硅薄膜晶体管中的各层的厚度仅为示例性的，而并非限定性的，本领域技术人员可容易的想到根据实际应用而改变各层的厚度。
根据本发明的一个实施例，其中上述多晶硅薄膜晶体管中的Al2O3栅介质层的厚度不限于47nm，可在25nm至75nm范围内，优选为40nm至60nm。
根据本发明的一个实施例，其中ALD的温度可以在室温至400摄氏度范围内，优选为300摄氏度。
根据本发明的一个实施例，其中ALD可在等离子辅助的条件下进行(即等离子辅助ALD沉积)，等离子辅助ALD沉积的温度可在室温至400摄氏度范围内。
根据本发明的一个实施例，也可以在非晶硅上先形成BG线后再将非晶硅结晶成多晶硅，即BG线可以形成在结晶前或后。
根据本发明的一个实施例，其中BG线的形成方法不限于上述实施例中提供的方法，例如还可以用激光干涉光刻、纳米压印光刻技术等形成掩模，再进行掺杂，还可以采用其他本领域公知的掺杂技术进行掺杂。
根据本发明的一个实施例，其中BG线的掺杂浓度优选在1012/cm2到1016/cm2范围内。
根据本发明的一个实施例，其中BG线的尺寸并不限于上述实施例中的尺寸，BG线的宽度和间距优选为与晶粒大小类似。
最后应说明的是，以上实施例仅用以描述本发明的技术方案而不是对本技术方法进行限制，本发明在应用上可以延伸为其他的修改、变化、应用和实施例，并且因此认为所有这样的修改、变化、应用、实施例都在本发明的精神和教导范围内。
Claims (10)
1.一种多晶硅薄膜晶体管，包括：
衬底；
衬底上的绝缘层；
多晶硅有源层，由固相结晶法制成，该多晶硅有源层中具有平行的搭桥晶粒线以及源区和漏区；
多晶硅有源层上的、由ALD沉积的氧化铝层，用作栅介质层；
氧化铝层上的栅电极。
2.根据权利要求1所述的多晶硅薄膜晶体管，其中氧化铝层的厚度为25nm至75nm。
3.根据权利要求2所述的多晶硅薄膜晶体管，其中氧化铝层的厚度为47nm。
4.根据权利要求1所述的多晶硅薄膜晶体管，其中平行的搭桥晶粒线垂直于电流方向。
5.根据权利要求1所述的多晶硅薄膜晶体管，其中搭桥晶粒线为线状的掺杂区。
6.一种制造权利要求1所述的多晶硅薄膜晶体管的方法，包括：
形成具有平行的搭桥晶粒线的多晶硅有源层；
利用ALD法在多晶硅有源层上沉积Al2O3作为栅介质层；
在栅介质层上形成栅电极。
7.根据权利要求6所述的制造方法，其中ALD沉积的温度在室温至400摄氏度。
8.根据权利要求6所述的制造方法，其中形成具有平行的搭桥晶粒线的多晶硅有源层的步骤包括：
形成非晶硅层；
在非晶硅层上形成掩膜；
离子注入，在非晶硅层中掺杂形成搭桥晶粒线；
利用固相结晶法使非晶硅层晶化。
9.根据权利要求6所述的制造方法，其中形成具有平行的搭桥晶粒线的多晶硅有源层的步骤包括：
形成非晶硅层；
利用固相结晶法使非晶硅层晶化形成多晶硅层；
在多晶硅层上形成掩膜；
离子注入，在多晶硅层中掺杂形成搭桥晶粒线。
10.根据权利要求6所述的制造方法，其中ALD沉积可在等离子体辅助条件下进行。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012100380209A CN103258855A (zh) | 2012-02-20 | 2012-02-20 | 基于固相结晶技术的多晶硅薄膜晶体管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012100380209A CN103258855A (zh) | 2012-02-20 | 2012-02-20 | 基于固相结晶技术的多晶硅薄膜晶体管及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103258855A true CN103258855A (zh) | 2013-08-21 |
Family
ID=48962669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2012100380209A Pending CN103258855A (zh) | 2012-02-20 | 2012-02-20 | 基于固相结晶技术的多晶硅薄膜晶体管及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103258855A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103715226A (zh) * | 2013-12-12 | 2014-04-09 | 京东方科技集团股份有限公司 | Oled阵列基板及其制备方法、显示面板及显示装置 |
| WO2020088020A1 (zh) * | 2018-10-29 | 2020-05-07 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101621037A (zh) * | 2008-07-03 | 2010-01-06 | 中芯国际集成电路制造(上海)有限公司 | Tft sas存储单元结构 |
| US20100171546A1 (en) * | 2007-06-22 | 2010-07-08 | The Hong Kong University Of Science And Technology | Polycrystalline silicon thin film transistors with bridged-grain structures |
| CN102117887A (zh) * | 2009-12-31 | 2011-07-06 | 中国科学院微电子研究所 | 一种低电压有机薄膜晶体管及其制备方法 |
-
2012
- 2012-02-20 CN CN2012100380209A patent/CN103258855A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100171546A1 (en) * | 2007-06-22 | 2010-07-08 | The Hong Kong University Of Science And Technology | Polycrystalline silicon thin film transistors with bridged-grain structures |
| CN101621037A (zh) * | 2008-07-03 | 2010-01-06 | 中芯国际集成电路制造(上海)有限公司 | Tft sas存储单元结构 |
| CN102117887A (zh) * | 2009-12-31 | 2011-07-06 | 中国科学院微电子研究所 | 一种低电压有机薄膜晶体管及其制备方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103715226A (zh) * | 2013-12-12 | 2014-04-09 | 京东方科技集团股份有限公司 | Oled阵列基板及其制备方法、显示面板及显示装置 |
| US9536934B2 (en) | 2013-12-12 | 2017-01-03 | Boe Technology Group Co., Ltd. | OLED array substrate |
| WO2020088020A1 (zh) * | 2018-10-29 | 2020-05-07 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
| US11374131B2 (en) | 2018-10-29 | 2022-06-28 | Beijing Boe Technology Development Co., Ltd. | Thin film transistor and method for manufacturing the same, array substrate and display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN202405260U (zh) | 一种有源矩阵显示器 | |
| KR101426982B1 (ko) | 브리징된 그레인 구조들을 갖는 다결정 실리콘 박막 트래지스터들 | |
| JP2009016844A (ja) | 酸化物半導体並びにこれを有する薄膜トランジスタ及びその製造方法 | |
| Xifeng et al. | Low-temperature solution-processed zirconium oxide gate insulators for thin-film transistors | |
| JP6498745B2 (ja) | 薄膜トランジスタの製造方法 | |
| CN106098628A (zh) | Tft背板的制作方法及tft背板 | |
| CN104992899A (zh) | 多晶硅薄膜的制备方法及多晶硅tft结构 | |
| Hsieh et al. | Influence of channel‐deposition conditions and gate insulators on performance and stability of top‐gate IGZO transparent thin‐film transistors | |
| US10192903B2 (en) | Method for manufacturing TFT substrate | |
| US9035294B2 (en) | Transistors, methods of manufacturing the same, and electronic devices including transistors | |
| CN103258855A (zh) | 基于固相结晶技术的多晶硅薄膜晶体管及其制造方法 | |
| KR101216642B1 (ko) | 알루미늄 산화물 게이트 절연막이 형성된 산화물 박막 트랜지스터 및 그 제조방법 | |
| Meng et al. | Polycrystalline silicon films and thin-film transistors using solution-based metal-induced crystallization | |
| Nguyen et al. | Investigation of charge storage and retention characteristics of silicon nitride in NVM based on InGaZnO channels for system-on-panel applications | |
| CN104599973A (zh) | 低温多晶硅薄膜晶体管的制备方法 | |
| JP2010141224A (ja) | 半導体装置およびその製造方法 | |
| WO2020252876A1 (zh) | 一种薄膜晶体管基板及其制备方法 | |
| CN110783412A (zh) | 基于等离子体增强原子层沉积栅极绝缘层的氧化锡基薄膜晶体管及制备方法 | |
| CN102983175A (zh) | 用原子层沉积的氧化铝作为栅介质的多晶硅薄膜晶体管 | |
| KR20130029272A (ko) | 박막 트랜지스터 | |
| CN202405268U (zh) | 一种多晶硅薄膜晶体管 | |
| Dargar et al. | Performance of thin film Transistor: A Review | |
| KR20120064970A (ko) | 저온 액상기반의 산화물 반도체 박막의 제조 방법 및 그를 포함하는 박막 트랜지스터 | |
| Byun et al. | Channel width splitting effect on driving characteristics of silicide seed-induced laterally crystallized poly-Si thin-film transistors | |
| KR20080111736A (ko) | 산화물 반도체 및 이를 포함하는 박막 트랜지스터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20130821 |