WO2022062695A1 - 显示基板和显示装置 - Google Patents

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韩影
林奕呈
王玲
王国英
张星
高展
徐攀
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京东方科技集团股份有限公司
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Definitions

  • the second light shielding portion is electrically connected to the gate of the control transistor.
  • Orthographic projections of the first conductive connection portion, the second conductive via, and the second scan signal line on the substrate at least partially overlap each other, so that the second scan signal line passes through the second scan signal line.
  • the conductive via is electrically connected to the other end of the second conductive connection portion.
  • the display substrate further includes a fourth conductive film layer disposed on a side of the third conductive film layer away from the substrate, and the fourth conductive film layer includes at least a second body portion ;as well as
  • the fourth conductive film layer includes at least a third main body part, the third main body part is spaced apart from the second main body part;
  • the second switching transistor further includes a second switching active layer, the driving active layer and the second switching active layer are connected into one body.
  • the photosensitive element includes a first sensing electrode, a second sensing electrode, and a photosensitive layer disposed between the first sensing electrode and the second sensing electrode, and the second sensing electrode is located in the fourth conductive film layer in;
  • the display substrate further includes a first sensing electrode lead-out portion, and the first sensing electrode lead-out portion and the first electrode of the light-emitting element are located in the same layer and arranged at intervals;
  • the first light shielding portion SHL1 and the first conductive portion 102 may be connected as a whole, and the power signal connection portion 101 and the first light shielding portion SHL1 are arranged at intervals.
  • the power signal connection part 101 may include a second conductive part 103 and a third conductive part 104.
  • the first conductive portion 102 may protrude relative to the first light shielding portion SHL1 so that the first light shielding portion SHL1 may be electrically connected to other components through the first conductive portion 102 .
  • the second conductive part 103 and the third conductive part 104 are wider than other parts of the power signal connection part 101 , so that the power signal connection part 101 is electrically connected to other components through the second conductive part 103 and the third conductive part 104 .
  • the driving gate portion 302 includes a fourth conductive portion 303 , and the fourth conductive portion 303 is located at one end of the driving gate portion 302 .
  • the fourth conductive portion 303 is wider relative to other parts of the driving gate portion 302 (eg, the gate G1 ), so that the driving gate portion 302 is electrically connected to other components through the fourth conductive portion 303 .
  • the data line DL, the first power supply signal line VDD, the first reference signal line V1, the first body part 40a, the first connection part 401, the second connection part 402, the third connection part 403 and the fourth connection part 404 are all spaced apart from each other set up.
  • the intrinsic semiconductor layer OPL2 can be made of semiconductor materials such as amorphous silicon, amorphous germanium and their compounds, which can be disposed on the side of the first semiconductor layer OPL1 away from the first sensing electrode 601 .
  • the second semiconductor layer OPL3 may be a semiconductor layer formed by N-type/P-type doping of semiconductor materials such as silicon, germanium and their compounds, or may be semiconductor materials such as silicon, germanium and their compounds, or IGZO, ZnO, etc. semiconductors.
  • the second semiconductor layer OPL3 may contact the second sensing electrode 501S.
  • the second light shielding portion SHL2 is connected to the gate signal of the control transistor T4 to prevent the second light shielding portion SHL2 from being in a floating state, thereby avoiding adverse effects caused by floating.
  • both the second light shielding part SHL2 and the gate G4 of the control transistor T4 are connected to the gate signal transmitted by the second scanning signal line GL2 , respectively located in the control channel region 201d.
  • the portion of the fourth conductive film layer 50 in the photosensitive circuit region covers the first conductive film layer 10 , the semiconductor film layer 20 , and the second conductive film located under it.
  • the second sensing electrode 501S can protect these film layers and avoid damage to these film layers caused by the subsequent PIN structure forming process.
  • the orthographic projection of the light-emitting element D1 on the substrate 100 at least partially overlaps the orthographic projection of the light-emitting element OP on the substrate 100 .
  • the first electrode 701 included in the sixth conductive film layer 70, the pixel defining layer 702, the luminescent material layer EL, and the second electrode 801 included in the seventh conductive film layer 80 all extend to the area where the photosensitive circuit is located, that is, the first The orthographic projection of each of the first electrode 701, the pixel defining layer 702, the luminescent material layer EL, and the second electrode 801 included in the seventh conductive film layer 80 on the substrate 100 and the photosensitive element OP include:
  • the orthographic projections of the respective film layers (ie, each of the first sensing electrode 601 , the second sensing electrode and the photosensitive layer OPL) on the substrate 100 at least partially overlap. In this way, the light emitted by the light emitting element D1 can be sensed by the photosensitive element
  • each film layer located in the area where the pixel driving circuit is located and the area where the photosensitive circuit is located are respectively described.
  • the film layer can exist both in the area where the pixel driving circuit is located, and in the area where the photosensitive circuit is located.
  • the first light-shielding portion SHL1 and the second light-shielding portion SHL2 are both located in the same first conductive film layer 10, and the active layers of the transistors T1, T2, T3 of the pixel driving circuit and the transistor T4 of the photosensitive circuit are all located in the same semiconductor
  • the gate electrodes are all located in the same second conductive film layer 30 .
  • the second switching transistor T2 and the third switching transistor T3 their requirements for the drift of the threshold voltage Vth are relatively low, and in order to save space, neither of them adopts a shading design. That is, under the channel regions of the second switching transistor T2 and the third switching transistor T3, the light shielding portion may not be provided.
  • the first switching transistor T2 and the second switching transistor T3 are turned off under the control of the low level of the signal of the first scan signal line GL1, and the control transistor T4 is controlled by the second scan signal line GL2.
  • the signal is cut off under the control of the low level.
  • the driving transistor T1 generates a driving current under the common control of its gate voltage and source voltage.

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Abstract

提供一种显示基板和显示装置。所述显示基板包括：衬底；设置于衬底的多个像素单元，每一个像素单元包括多个子像素，每一个子像素包括发光元件和用于驱动发光元件的像素驱动电路；设置于衬底的感光电路；和设置于衬底的第一导电膜层。像素驱动电路包括驱动晶体管，驱动晶体管的栅极位于驱动有源层远离所述的一侧，驱动晶体管的栅极在衬底上的正投影与驱动有源层在衬底上的正投影至少部分重叠。第一导电膜层至少包括第一遮光部，第一遮光部位于衬底与驱动有源层之间，第一遮光部在衬底上的正投影与驱动有源层在衬底上的正投影至少部分重叠。第一遮光部与驱动晶体管的栅极电连接。

Description

显示基板和显示装置 技术领域
本公开涉及显示技术领域，具体而言，涉及一种显示基板和显示装置。
背景技术
发光均一性是衡量显示面板质量的重要指标之一。在现有的显示面板中，存在显示面板发光不均匀的现象，即，发光均一性较差。例如，在OLED显示面板中，因TFT和OLED发光器件等工艺不稳定、参数漂移和器件老化等不可控因素存在，导致OLED电流发生变化，进而导致显示面板发光不均匀。
发明内容
为了解决上述问题的至少一个方面，本公开实施例提供一种显示基板和显示装置。
在一个方面，提供一种显示基板，所述显示基板包括：
衬底；
设置于所述衬底的多个像素单元，每一个像素单元包括多个子像素，每一个子像素包括发光元件和用于驱动所述发光元件的像素驱动电路；
设置于所述衬底的感光电路，所述感光电路用于感测至少一个像素单元发出的光；和
设置于所述衬底的第一导电膜层，
其中，所述像素驱动电路至少包括驱动晶体管，所述驱动晶体管与所述发光元件电连接，所述驱动晶体管至少包括驱动有源层和栅极，所述驱动晶体管的栅极位于所述驱动有源层远离所述衬底的一侧，所述驱动晶体管的栅极在所述衬底上的正投影与所述驱动有源层在所述衬底上的正投影至少部分重叠；
所述第一导电膜层至少包括第一遮光部，所述第一遮光部位于所述衬底与所述驱动有源层之间，所述第一遮光部在所述衬底上的正投影与所述驱动有源层在所述衬底上的正投影至少部分重叠；以及
所述第一遮光部与所述驱动晶体管的栅极电连接。
根据一些示例性的实施例，所述感光电路至少包括感光元件和控制晶体管，所述控制晶体管与所述感光元件电连接，所述控制晶体管至少包括控制有源层和栅极，所述控制晶体管的栅极位于所述控制有源层远离所述衬底的一侧，所述控制晶体管的栅极在所述衬底上的正投影与所述控制有源层在所述衬底上的正投影至少部分重叠；以及
所述第一导电膜层还包括第二遮光部，所述第二遮光部位于所述衬底与所述控制有源层之间，所述第二遮光部在所述衬底上的正投影与所述控制有源层在所述衬底上的正投影至少部分重叠；以及
所述第二遮光部与所述控制晶体管的栅极电连接。
根据一些示例性的实施例，所述控制有源层和所述驱动有源层均位于同一半导体膜层中，所述控制晶体管的栅极和所述驱动晶体管的栅极均位于同一第二导电膜层中。
根据一些示例性的实施例，所述显示基板还包括设置于所述第二导电膜层远离所述衬底一侧的第三导电膜层，所述第三导电膜层至少包括第一电源信号线、第一参考信号线、数据线和第一主体部，所述第一参考信号线位于所述第一电源信号线和所述数据线之间，所述第一主体部位于所述第一参考信号线与所述数据线之间；以及
所述第一遮光部与所述第一主体部电连接，所述驱动晶体管的栅极与所述第一主体部电连接，使得所述第一遮光部与所述驱动晶体管的栅极电连接。
根据一些示例性的实施例，所述像素驱动电路还包括第一开关晶体管，所述第一开关晶体管至少包括第一电极和第二电极，所述第一开关晶体管的第一电极与所述数据线电连接，所述第一开关晶体管的第二电极与所述第一主体部电连接。
根据一些示例性的实施例，所述第一导电膜层还包括第一导电部，所述第一导电部与所述第一遮光部连接成一体；以及
所述显示基板还包括第一过孔，所述第一过孔暴露所述第一导电部的至少一部分，所述第一主体部、所述第一过孔和所述第一导电部在所述衬底上的正投影彼此至少部分重叠，使得所述第一导电部通过所述第一过孔与所述第一主体部电连接。
根据一些示例性的实施例，所述显示基板还包括第二过孔，所述第二过孔暴露所述第一开关晶体管的第二电极的至少一部分，所述第一主体部、所述第二过孔和所述第一开关晶体管的第二电极在所述衬底上的正投影彼此至少部分重叠，使得所述第一主体部通过所述第二过孔与所述第一开关晶体管的第二电极电连接。
根据一些示例性的实施例，所述第二导电膜层包括第一扫描信号线和驱动栅极部，所述第一扫描信号线和所述驱动栅极部间隔设置，所述驱动栅极部与所述驱动有源层重叠的部分形成所述驱动晶体管的栅极；以及
所述显示基板还包括第三过孔，所述第三过孔暴露所述驱动栅极部的至少一部分，所述驱动栅极部、所述第三过孔和所述第一主体部在所述衬底上的正投影彼此至少部分重叠，使得所述驱动栅极部通过所述第三过孔与所述第一主体部电连接。
根据一些示例性的实施例，所述第二导电膜层还包括第二扫描信号线和第二参考信号线，所述第二扫描信号线与所述控制有源层重叠的部分形成所述控制晶体管的栅极；
所述显示基板还包括第一导电过孔和第二导电过孔，所述第一导电过孔暴露所述第二遮光部的至少一部分，所述第二导电过孔暴露所述第二扫描信号线的至少一部分；
所述第三导电膜层还包括第一导电连接部，所述第一导电连接部、所述第一导电过孔和所述第二遮光部在所述衬底上的正投影彼此至少部分重叠，使得所述第二遮光部通过所述第一导电过孔与所述第一导电连接部的一端电连接；以及
所述第一导电连接部、所述第二导电过孔和所述第二扫描信号线在所述衬底上的正投影彼此至少部分重叠，使得所述第二扫描信号线通过所述第二导电过孔与所述第二导电连接部的另一端电连接。
根据一些示例性的实施例，所述显示基板还包括设置在所述第三导电膜层远离所述衬底一侧的第四导电膜层，所述第四导电膜层至少包括第二主体部；以及
所述第二主体部在所述衬底上的正投影与所述驱动晶体管在所述衬底上的正投影至少部分重叠，所述第二主体部与所述驱动晶体管的栅极电连接。
根据一些示例性的实施例，所述像素驱动电路还包括第二开关晶体管，所述第二开关晶体管至少包括栅极、第一电极和第二电极，所述第二开关晶体管的栅极与所述第一扫描信号线电连接，所述第二开关晶体管的第一电极与所述第一参考信号线电连接，所述第二开关晶体管的第二电极与所述发光元件电连接；
所述第四导电膜层至少包括第三主体部，所述第三主体部与所述第二主体部间隔设置；以及
所述第三主体部在所述衬底上的正投影与所述第一开关晶体管和所述第二开关晶体管的组合在所述衬底上的正投影至少部分重叠，所述第三主体部与所述第一扫描信 号线电连接。
根据一些示例性的实施例，所述第二开关晶体管还包括第二开关有源层，所述驱动有源层和所述第二开关有源层连接成一体。
根据一些示例性的实施例，所述发光元件包括：
第一电极；
设置在所述第一电极远离所述衬底一侧的第二电极；和
夹设在所述发光元件的第一电极与第二电极之间的发光材料层，
其中，所述驱动晶体管和所述第二开关晶体管两者与所述发光元件的第一电极均电连接，所述发光元件的第一电极位于所述第四导电膜层远离所述衬底的一侧；以及
所述驱动有源层和所述第二开关有源层的组合、所述第一遮光部、所述第一主体部、所述第二主体部和所述第一电极在所述衬底上的正投影彼此至少部分重叠。
根据一些示例性的实施例，所述像素驱动电路还包括第一存储电容器；
在所述驱动有源层和所述第二开关有源层的组合和所述第一遮光部之间形成第一电容，在所述驱动有源层和所述第二开关有源层的组合和所述第一主体部之间形成第二电容，在所述第二主体部和所述第一电极之间形成第三电容；以及
所述第一存储电容器的电容值等于所述第一电容、所述第二电容和所述第三电容的电容值之和。
根据一些示例性的实施例，所述第三导电膜层还包括第一导电主体部和第二导电主体部，所述第一导电主体部和所述第二导电主体部间隔设置，所述第一导电主体部和所述第二导电主体部分别与所述第二参考信号线电连接。
根据一些示例性的实施例，所述控制晶体管还包括第一电极和第二电极，所述第三导电膜层还包括检测信号线；
所述感光元件包括第一感应电极、第二感应电极和设置在所述第一感应电极与所述第二感应电极之间的感光层，所述第二感应电极位于所述第四导电膜层中；以及
所述控制晶体管的第一电极与所述检测信号线电连接，所述控制晶体管的第一电极与所述第二感应电极电连接。
根据一些示例性的实施例，所述显示基板还包括设置在所述第四导电膜层远离所述衬底一侧的第五导电膜层，所述第一感应电极位于所述第五导电膜层中，所述第一感应电极与所述第二参考信号线电连接。
根据一些示例性的实施例，所述感光电路还包括第二存储电容器，所述第二存储电容器与所述感光元件并联；
所述第一导电主体部和所述第二导电主体部的组合、所述第二感应电极和所述第一感应电极在所述衬底上的正投影彼此至少部分重叠；以及
在所述第一导电主体部和所述第二导电主体部的组合与所述第二感应电极之间形成第四电容，在所述第二感应电极与所述第一感应电极之间形成第五电容，所述第二存储电容器的电容值等于所述第四电容和所述第五电容的电容值之和。
根据一些示例性的实施例，至少两个像素单元共用一个所述感光电路。
根据一些示例性的实施例，所述显示基板还包括第一感应电极引出部，所述第一感应电极引出部与所述发光元件的第一电极位于同一层且间隔设置；以及
所述第一感应电极通过所述第一感应电极引出部与所述第二参考信号线电连接。
在另一方面，提供一种显示装置，所述显示装置包括如上所述的显示基板。
在本公开的实施例中，至少通过设计驱动晶体管下方的遮光部的电连接方式，可以改善驱动晶体管的输出特性，有利于包括感光电路的显示基板的工艺调节。
附图说明
通过下文中参照附图对本公开所作的描述，本公开的其它目的和优点将显而易见，并可帮助对本公开有全面的理解。
图1A是根据本公开的实施例的显示基板的平面示意图；
图1B是根据本公开的实施例的显示基板的局部平面图；
图2是根据本公开的一些示例性实施例的显示基板的像素驱动电路的示意图；
图3是根据本公开的实施例的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的像素驱动电路的平面图；
图4至图8分别是图3中所示的多个导电膜层和半导体膜层的平面图；
图9A和图9B分别是根据本公开的一些示例性实施例的显示基板沿图3中的线AA’和BB’截取的截面图；
图10示意性示出了图2中的第一存储电容器的示意图；
图11示出了根据本公开的一些示例性实施例的显示基板包括的感光电路的示意图；
图12是根据本公开的实施例的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的感光电路的平面图；
图13至图18分别是图12中所示的多个导电膜层和半导体膜层的平面图；
图19A和图19B分别是根据本公开的一些示例性实施例的显示基板沿图12中的线CC’和DD’截取的截面图；
图20A和图20B分别示意性示出了根据本公开的实施例的显示基板包括的驱动晶体管和控制晶体管的输出特性曲线；
图21示意性示出了图11中的第二存储电容器的示意图；以及
图22是根据本公开的一些示例性实施例的显示基板的工作时序图。
需要注意的是，为了清晰起见，在用于描述本公开的实施例的附图中，层、结构或区域的尺寸可能被放大或缩小，即这些附图并非按照实际的比例绘制。
具体实施方式
下面通过实施例，并结合附图，对本公开的技术方案作进一步具体的说明。在说明书中，相同或相似的附图标号指示相同或相似的部件。下述参照附图对本公开实施方式的说明旨在对本公开的总体发明构思进行解释，而不应当理解为对本公开的一种限制。
另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。
应该理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件不应受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。例如，在不脱离示例实施例的范围的情况下，第一元件可以被命名为第二元件，类似地，第二元件可以被命名为第一元件。如在这里使用的术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。
应该理解的是，当元件或层被称作“形成在”另一元件或层“上”时，该元件或层可以直接地或间接地形成在另一元件或层上。也就是，例如，可以存在中间元件或中间层。相反，当元件或层被称作“直接形成在”另一元件或层“上”时，不存在中间元件或中间层。应当以类似的方式来解释其它用于描述元件或层之间的关系的词语 (例如，“在...之间”与“直接在…之间”、“相邻的”与“直接相邻的”等)。
在本文中，使用方向性表述“第一方向”、“第二方向”来描述沿像素区的不同方向，例如，像素区的纵向方向和横向方向。应该理解，这样的表示仅为示例性的描述，而不是对本公开的限制。
在本文中，如无特别说明，表述“位于同一层”一般表示的是：第一部件和第二部件可以使用相同的材料并且可以通过同一构图工艺形成。表述“A与B连接成一体”表示部件A与部件B是一体形成的，即，它们通常包括相同的材料，并且形成为一个结构上连续的整体部件。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在以下示例中主要以用作驱动晶体管的P型薄膜晶体管的情况进行描述，其他晶体管根据电路设计与驱动晶体管具有相同或不同的类型。类似地，在其他实施例中，驱动晶体管也可以被示为N型薄膜晶体管。
本公开的一些示例性实施例提供一种显示基板，所述显示基板包括：衬底；设置于所述衬底的多个像素单元，每一个像素单元包括多个子像素，每一个子像素包括发光元件和用于驱动所述发光元件的像素驱动电路；设置于所述衬底的感光电路，所述感光电路用于感测至少一个像素单元发出的光；和设置于所述衬底的第一导电膜层，其中，所述像素驱动电路至少包括驱动晶体管，所述驱动晶体管与所述发光元件电连接，所述驱动晶体管至少包括驱动有源层和栅极，所述驱动晶体管的栅极位于所述驱动有源层远离所述衬底的一侧，所述驱动晶体管的栅极在所述衬底上的正投影与所述驱动有源层在所述衬底上的正投影至少部分重叠；所述第一导电膜层至少包括第一遮光部，所述第一遮光部位于所述衬底与所述驱动有源层之间，所述第一遮光部在所述衬底上的正投影与所述驱动有源层在所述衬底上的正投影至少部分重叠；以及所述第一遮光部与所述驱动晶体管的栅极电连接。这样，第一遮光部可以避免光照射到驱动有源层的沟道区，并且，第一遮光部和驱动晶体管的栅极接入同一电压信号，使得驱动晶体管可以形成双栅TFT，从而可以改善驱动晶体管的输出特性。
图1A是根据本公开的实施例的显示基板的平面示意图，图1B是根据本公开的实施例的显示基板的局部平面图，其示意性示出了所述显示基板的更多具体结构。结合参照图1A和图1B，根据本公开的实施例的显示基板可以包括衬底100、设置在衬底100上的像素单元PX、设置在衬底100上的驱动单元DRU以及将像素单元PX与 驱动单元DRU电连接的走线PL，所述驱动单元DRU用于驱动像素单元PX。
所述显示基板可以包括显示区域AA和非显示区域NA。显示区域AA可以是设置有显示图像的像素单元PX的区域。稍后将描述每个像素单元PX。非显示区域NA是不设置像素单元PX的区域，即可以是不显示图像的区域。用于驱动像素单元PX的驱动单元DRU以及将像素单元PX与驱动单元DRU连接的一些走线PL可以设置在非显示区域NA中。非显示区域NA与最终显示装置中的边框对应，并且边框的宽度可以根据非显示区域NA的宽度来确定。
显示区域AA可以具有各种形状。例如，显示区域AA可以以诸如包括直边的闭合形状的多边形(例如矩形)、包括曲边的圆形、椭圆形等以及包括直边和曲边的半圆形、半椭圆形等的各种形状设置。在本公开的实施例中，将显示区域AA设置为具有包括直边的四边形形状的一个区域，应该理解，这仅是本公开的示例性实施例，而不是对本公开的限制。
非显示区域NA可以设置在显示区域AA的至少一侧处。在本公开的实施例中，非显示区域NA可以围绕显示区域AA的外周。在本公开的实施例中，非显示区域NA可以包括在第一方向X上延伸的横向部分和在第二方向Y上延伸的纵向部分。
像素单元PX设置在显示区域AA中。像素单元PX是用于显示图像的最小单元，并且可以设置为多个。例如，像素单元PX可以包括发射白色光和/或彩色光的发光器件。
像素单元PX可以设置成多个，以沿着在第一方向X上延伸的行和在第一方向Y上延伸的列呈矩阵形式布置。然而，本公开的实施例不具体限制像素单元PX的布置形式，并且可以以各种形式布置像素单元PX。例如，像素单元PX可以布置为使得相对于第一方向X和第一方向Y倾斜的方向成为列方向，并且使得与列方向交叉的方向成为行方向。
一个像素单元PX可以包括多个子像素。例如，一个像素单元PX可以包括3个子像素，即第一子像素SP1、第二子像素SP2和第三子像素SP3。再例如，一个像素单元PX可以包括4个子像素，即第一子像素SP1、第二子像素SP2、第三子像素SP3和第四子像素SP4。例如，第一子像素SP1可以为红色子像素，第二子像素SP2可以为绿色子像素，第三子像素SP3可以为蓝色子像素，第四子像素SP4可以为白色子像素。
每一个子像素可以包括发光元件和用于驱动发光元件的像素驱动电路。例如，第 一子像素SP1可以包括位于第一发光区域SPA1中的第一发光元件和用于驱动第一发光元件的第一像素驱动电路SPC1，所述第一发光元件可以发射红色光；第二子像素SP2可以包括位于第二发光区域SPA2中的第二发光元件和用于驱动第二发光元件的第二像素驱动电路SPC2，第二发光元件可以发射绿色光；第三子像素SP3可以包括位于第三发光区域SPA3中的第三发光元件和用于驱动第三发光元件的第三像素驱动电路SPC3，第三发光元件可以发射蓝色光；第四子像素SP4可以包括位于第四发光区域SPA4中的第四发光元件和用于驱动第四发光元件的第四像素驱动电路SPC4，第四发光元件可以发射白色光。
子像素的发光区域可以是子像素的发光元件所在的区域。例如，在OLED显示面板中，子像素的发光元件可以包括叠层设置的阳极、发光材料层和阴极。这样，子像素的发光区域可以是被夹在阳极和阴极的发光材料层的部分所对应的区域。
子像素还包括非发光区域，例如，子像素的像素驱动电路位于子像素的非发光区域中。每一个子像素的发光区域的面积与该子像素的整体面积(发光区域和非发光区域的面积之和)的比率，决定了该子像素的开口率。
OLED的发光器件(例如发光层，简称为EL层)可能在制作时的一致性不够好，例如，在用蒸镀工艺制作EL层时，由于蒸镀工艺的局限性导致制作出的各个子像素的EL层不一致，从而导致不同子像素之间的发光亮度或色度不均一。而且，随着使用时间的增长，EL层会出现不同程度的老化，也会导致各个子像素的EL层不一致，从而导致不同子像素之间的发光亮度或色度不均一。在本公开的实施例中，所述显示基板还可以包括感光电路OSC，所述感光电路OSC可以感测像素单元实际发出的光。这样，在本公开的实施例中，所述显示基板可以基于感光电路OSC感测出的像素单元实际发出的光，对各个像素单元内的子像素进行光学补偿，以提高显示基板的发光均一性。
例如，在本公开的一些示例性实施例中，每一个像素单元PX中都设置有一个测光电路OSC。每一个测光电路OSC对其位于的像素单元PX实际发出的光进行感测。
例如，在本公开的实施例中，至少两个像素单元PX可以共用一个感光电路OSC。参照图1A和图1B，在同一列的像素单元中，位于相邻两行的两个像素单元PX可以共用一个感光电路OSC。这样，不需要对每一个像素单元PX都设置一个感光电路，可以减少感光电路的数量，从而可以提高开口率。
在所述显示基板处于显示状态时，感光电路OSC可以感测出与它相邻的2个像 素单元实际发出的光。例如，所述感光电路OSC可以至少包括光电转换元件(将在下文中进一步说明)。这样，所述感光电路OSC可以被配置为：感测与它相邻的2个像素单元实际发出的光；以及根据感测出的光，发送感测电信号。
参照图1A，所述感光电路OSC可以将所述感测电信号发送至外部电路，例如显示装置的控制IC。控制IC可以根据所述感测电信号控制发送给像素单元PX的控制信号，例如，可以控制发送给各个子像素的像素驱动电路的数据信号(即data信号)。在所述数据信号的控制下，各个子像素相应地进行发光。
在图1A和图1B所示的实施例中，子像素SP1、SP2、SP3和SP4并排设置，各个子像素SP1、SP2、SP3和SP4具有各自的数据线DL。
图2是根据本公开的一些示例性实施例的显示基板的像素驱动电路的示意图。图2中所示的像素驱动电路可以是上述像素驱动电路SPC1、SPC2、SPC3和SPC4中的任一个。参照图2，所述像素驱动电路可以包括驱动晶体管T1、第一开关晶体管T2、第二开关晶体管T3和第一存储电容器Cst1等多个元件。该像素驱动电路可称为3T1C结构。
需要说明的是，此处以3T1C结构为例对根据本公开实施例的显示基板包括的像素驱动电路进行说明，但是，本公开实施例的显示基板包括的像素驱动电路不局限于3T1C结构。
继续参照图2，第一开关晶体管T2的栅极与第一扫描信号线GL1连接，第一开关晶体管T2的第一电极连接至数据线DL，第一开关晶体管T2的第二电极连接至驱动晶体管T1的栅极，例如，第一开关晶体管T2的第二电极和驱动晶体管T1的栅极可以均电连接至节点GN。第一开关晶体管T2用于控制来自数据线DL的电压信号向像素驱动电路的写入。
需要说明的是，在本文中，晶体管的第一电极可以指晶体管的源极和漏极中的一个，晶体管的第二电极可以指晶体管的源极和漏极中的另一个。
驱动晶体管T1的栅极电连接至节点GN，驱动晶体管T1的第一电极与某一直流电压信号(例如高电压电平信号VDD)连接，驱动晶体管T1的第二电极可连接至发光元件D1的阳极，从而可以根据电压信号来产生驱动电流以驱动发光元件D1发光。例如，所述发光元件D1可以是有机发光二极管(OLED)。
第一存储电容器Cst1的两端分别连接至驱动晶体管T1的栅极和源极之间，用于存储从数据线输入的所述电压信号。例如，第一存储电容器Cst1的一端电连接至节点 GN，第一存储电容器Cst1的另一端电连接至节点SN。即，第一存储电容器Cst1的一端、第一开关晶体管T2的第二电极和驱动晶体管T1的栅极均电连接至节点GN，第一存储电容器Cst1的另一端、驱动晶体管T1的第二电极和发光元件D1的阳极均电连接至节点SN。
第二开关晶体管T3的栅极连接至第一扫描信号线GL1，第二开关晶体管T3的第一电极与第一参考信号线V1连接，第二开关晶体管T3的第二电极电连接至节点SN。
发光元件D1的阳极电连接至节点SN，发光元件D1的阴极电连接至低电压电平信号VSS。电平信号VDD和VSS均为直流电压信号，用于为驱动发光元件D1发光提供必要的电压。
继续参照图2，所述显示基板还可以包括第一遮光部SHL1，第一遮光部SHL1用于保护驱动晶体管T1的沟道层免受光照的影响，以提高驱动晶体管T1的性能。在图2的实施例中，第一遮光部SHL1与节点GN电连接，即，第一遮光部SHL1与驱动晶体管T1的栅极电连接，以接入驱动晶体管T1的栅极处的电压。
图3是根据本公开的实施例的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的像素驱动电路的平面图。图4至图8分别是图3中所示的多个导电膜层和半导体膜层的平面图。
结合参照图3至图8，所述显示基板可以包括多个导电膜层、一个半导体膜层和多个绝缘膜层。为了描述方便，将多个导电膜层分别描述为第一导电膜层、第二导电膜层、第三导电膜层和第四导电膜层。例如，图4示出了第一导电膜层10的一部分，第一导电膜层10可以是第一遮光部SHL1所在的膜层。图5示出了第二导电膜层30的一部分，第二导电膜层30可以是扫描信号线GL1以及晶体管的栅极所在的膜层，即，它可以是由栅极材料构成的导电膜层。图6示出了第三导电膜层40的一部分，第三导电膜层40可以是数据线DL等所在的膜层，即，它可以是由源漏极材料构成的导电膜层。图7示出了第四导电膜层50的一部分，第四导电膜层50可以是由源漏极材料构成的导电膜层。图8示出了半导体膜层20。
例如，第一导电膜层10、半导体膜层20、第二导电膜层30、第三导电膜层40和第四导电膜层50依次叠置在显示基板的衬底基板上。
所述显示基板可以包括多条信号线，如图3所示，所述多条信号线可以包括第一扫描信号线GL1、数据线DL、第一电源信号线VDD和第一参考信号线V1。第一扫 描信号线GL1可以位于所述第二导电膜层30中，数据线DL、第一电源信号线VDD和第一参考信号线V1可以位于所述第三导电膜层40中。
在图3所示的实施例中，第一扫描信号线GL1可以基本沿第一方向X延伸，数据线DL、第一电源信号线VDD和第一参考信号线V1可以基本沿第二方向Y延伸。第一参考信号线V1可以位于数据线DL和第一电源信号线VDD之间。
结合参照图3和图8，驱动晶体管T1、第一开关晶体管T2和第二开关晶体管T3可沿着如图3和图8中的半导体膜层形成。半导体膜层可具有弯曲或弯折形状，并且可包括对应于驱动晶体管T1的驱动有源层20a、对应于第一开关晶体管T2的第一开关有源层20b以及对应于第二开关晶体管T3的第二开关有源层20c。
半导体膜层可以包括非晶硅、多晶硅或氧化物半导体等材料，并且例如包括沟道区、源极区和漏极区。沟道区可不进行掺杂或掺杂类型与源极区、漏极区不同，并因此具有半导体特性。源极区和漏极区分别位于沟道区的两侧，并且掺杂有杂质，并因此具有导电性。杂质可根据TFT是N型还是P型晶体管而变化。例如，在本公开的实施例中，各个晶体管可以是N型薄膜晶体管。
驱动晶体管T1包括驱动有源层20a。驱动有源层20a包括驱动源极区203a、驱动漏极区205a以及连接驱动源极区203a和驱动漏极区205a的驱动沟道区201a。
第一开关晶体管T2包括第一开关有源层20b。第一开关有源层20b包括第一开关源极区203b、第一开关漏极区205b以及连接第一开关源极区203b和第一开关漏极区205b的第一开关沟道区201b。第一开关源极区203b和第一开关漏极区205b相对于第一开关沟道区201b在相对的两个方向上延伸。
第二开关晶体管T3包括第二开关有源层20c。第二开关有源层20c包括第二开关源极区203c、第二开关漏极区205c以及连接第二开关源极区203c和第二开关漏极区205c的第二开关沟道区201c。第二开关源极区203c和第二开关漏极区205c相对于第二开关沟道区201c在相对的两个方向上延伸。
结合参照图3和图4，所述显示基板可以包括位于第一导电膜层10中的第一遮光部SHL1、电源信号连接部101和第一导电部102。例如，第一导电膜层10可以采用金属材料，例如银、铜、铝、钼等，或上述金属的合金材料，例如铝铌合金、钼铌合金等，或者可以是多层金属，例如Mo/Cu/Mo等，或者可以是金属和透明导电材料形成的叠层结构，例如ITO/Ag/ITO等。第一遮光部SHL1和第一导电部102可以连接成一体，电源信号连接部101与第一遮光部SHL1间隔设置。电源信号连接部101可以 包括第二导电部103和第三导电部104。例如，第一导电部102可以相对于第一遮光部SHL1突出，以便第一遮光部SHL1可以通过第一导电部102与其他部件电连接。第二导电部103和第三导电部104相对于电源信号连接部101的其他部分更宽，以便电源信号连接部101通过第二导电部103和第三导电部104与其他部件电连接。
结合参照图3和图5，所述显示基板可以包括位于第二导电膜层30中的第一扫描信号线GL1、参考信号连接部301和驱动栅极部302，参考信号连接部301和驱动栅极部302可以位于栅线GL1的相对两侧。所述第二导电膜层30可以由栅极材料形成。例如，所述栅极材料可以包括金属材料，例如Mo、Al、Cu等金属及其合金。参考信号连接部301、栅线GL1和驱动栅极部302中的每一个分别基本沿第一方向X延伸，并且三者在第二方向Y上彼此间隔开。
第一扫描信号线GL1与第一开关晶体管T2的第一开关有源层20b以及第二开关晶体管T3的第二开关有源层20c重叠的部分分别构成第一开关晶体管T2的栅极G2和第二开关晶体管T3的栅极G3。驱动栅极部302与驱动晶体管T1的驱动有源层20a重叠的部分构成驱动晶体管T1的栅极G1。
驱动栅极部302包括第四导电部303，第四导电部303位于驱动栅极部302的一端。第四导电部303相对于驱动栅极部302的其他部分(例如栅极G1)更宽，以便驱动栅极部302通过第四导电部303与其他部件电连接。
第一扫描信号线GL1包括第五导电部304，第五导电部304位于第一开关晶体管T2的栅极G2和第二开关晶体管T3的栅极G3之间。第五导电部304相对于第一扫描信号线GL1的其他部分(例如栅极G2、G3)更宽，以便第一扫描信号线GL1通过第五导电部304与其他部件电连接。
参考信号连接部301包括第六导电部305和第七导电部306，第六导电部305和第七导电部306位于参考信号连接部301的同一端。第六导电部305和第七导电部306均相对于参考信号连接部301的其他部分更宽，以便参考信号连接部301通过第六导电部305和第七导电部306与其他部件电连接。
结合参照图3和图6，所述显示基板可以包括位于第三导电膜层40中的数据线DL、第一电源信号线VDD、第一参考信号线V1、第一主体部40a、第一连接部401、第二连接部402、第三连接部403和第四连接部404。第一主体部40a、第一连接部401、第二连接部402、第三连接部403和第四连接部404均位于数据线DL和第一电源信号线VDD之间。数据线DL、第一电源信号线VDD、第一参考信号线V1、第一主体部 40a、第一连接部401、第二连接部402、第三连接部403和第四连接部404均彼此间隔设置。
所述显示基板还可以包括位于第三导电膜层40中的第八导电部405、第九导电部406、第十导电部407、第十一导电部408、第十二导电部409和第十三导电部410。第八导电部405与数据线DL连接成一体，第八导电部405相对于数据线DL朝向第一参考信号线V1突出。第九导电部406、第十导电部407、第十一导电部408和第十二导电部409均与第一主体部40a连接成一体，第一主体部40a可以通过第九导电部406、第十导电部407、第十一导电部408和第十二导电部409与其他部件电连接。第十三导电部410与第一电源信号线VDD连接成一体，第十三导电部410相对于第一电源信号线VDD的其他部分更宽，以便第一电源信号线VDD通过第十三导电部410与其他部件电连接。
第一连接部401、第二连接部402、第三连接部403和第四连接部404中的每一个的一端与位于其他膜层的部件电连接，另一端与位于其他膜层的部件电连接，以实现电连接至少两个部件的目的。
结合参照图3和图7，所述显示基板可以包括位于第四导电膜层50中的第二主体部50a和第三主体部50b。第二主体部50a和第三主体部50b间隔设置。
所述显示基板还可以包括位于第四导电膜层50中的第十四导电部501、第十五导电部502和第十六导电部503。第十四导电部501与第二主体部50a连接成一体。第十六导电部503与第三主体部50b连接成一体。第十五导电部502与第二主体部50a和第三主体部50b均间隔设置。
应该理解，所述显示基板还可以包括位于衬底100、第一导电膜层10、半导体膜层20、第二导电膜层30、第三导电膜层40和第四导电膜层50中任意相邻的两者之间的多个绝缘膜层，在下文中，将结合截面图描述这些绝缘膜层。在所述绝缘膜层中，可以形成暴露第一导电膜层10、半导体膜层20、第二导电膜层30、第三导电膜层40和第四导电膜层50中的一个膜层的至少一部分的过孔或凹槽，以便实现位于不同膜层之间的部件的电连接。
图9A和图9B分别是根据本公开的一些示例性实施例的显示基板沿图3中的线AA’和BB’截取的截面图。结合参照图3至图9B，所述显示基板可以包括衬底100，设置在衬底100上的第一导电膜层10，设置在第一导电膜层10远离衬底100一侧的缓冲层12，设置在缓冲层12远离衬底100一侧的半导体膜层20，设置在半导体膜层 20远离衬底100一侧的栅绝缘层22，设置在栅绝缘层22远离衬底100一侧的第二导电膜层30，设置在第二导电膜层30远离衬底100一侧的层间介电层32，设置在层间介电层32远离衬底100一侧的第三导电膜层40，设置在第三导电膜层40远离衬底100一侧的第一绝缘层42，设置在第一绝缘层42远离衬底100一侧的第四导电膜层50，设置在第四导电膜层50远离衬底100一侧的第二绝缘层52，设置在第二绝缘层52远离衬底100一侧的第六导电膜层，设置在第六导电膜层远离衬底100一侧的像素界定层702。
需要说明的是，上述各个绝缘膜层可以包括单层结构或多个绝缘层构成的叠层结构。例如，第一绝缘层42可以包括两个钝化层，第二绝缘层52可以包括一个钝化层和一个平坦化层。
例如，第六导电膜层可以包括发光元件的第一电极701。第六导电膜层可以包括ITO等导电材料。像素界定层702可以包括开口703。所述显示基板还可以包括：设置在像素界定层702远离衬底100一侧以及设置在开口703中的发光材料层EL；以及设置在发光材料层EL远离衬底100一侧的第七导电膜层。例如，第七导电膜层可以包括发光元件的第二电极801。例如，第七导电膜层可以包括不透光导电材料。
在一些示例性实施例中，第一电极701可以是发光元件(例如OLED)的阳极，第二电极801可以是发光元件的阴极，阳极701为透明电极，阴极801为反射电极，所述显示基板可以形成为底发射型显示基板，如图9B中的箭头所示。
可选地，第二绝缘层52可以包括一个钝化层521和一个平坦化层522，在钝化层521与平坦化层522之间可以设置彩膜层。彩膜层在衬底100上的正投影与开口703在衬底100上的正投影至少部分重叠。这样，发光元件发出的光可以通过彩膜层射出。
结合参照图2至图9B，所述显示基板可以包括第一过孔VH1、第二过孔VH2、第三过孔VH3、第四过孔VH4、第五过孔VH5、第六过孔VH6、第七过孔VH7、第八过孔VH8、第九过孔VH9、第十过孔VH10、第十一过孔VH11、第十二过孔VH12和第十三过孔VH13。
第一过孔VH1暴露第一导电部102的至少一部分。第十导电部407、第一过孔VH1和第一导电部102在衬底100上的正投影彼此至少部分重叠。这样，第十导电部407可以通过第一过孔VH1与第一导电部102电连接。
第二过孔VH2暴露第一开关漏极区205b的至少一部分。第九导电部406、第二过孔VH2和第一开关漏极区205b在衬底100上的正投影彼此至少部分重叠。这样， 第九导电部406可以通过第二过孔VH2与第一开关漏极区205b电连接。
通过这样的方式，第一遮光部SHL1依次通过第一导电部102、第一过孔VH1、第十导电部407、第九导电部406、第二过孔VH2与第一开关漏极区205b电连接。
第三过孔VH3暴露第四导电部303的至少一部分。第四导电部303、第三过孔VH3和第十一导电部408在衬底100上的正投影彼此至少部分重叠。这样，第四导电部303可以通过第三过孔VH3与第十一导电部408电连接。以此方式，驱动栅极G1可以电连接至第一开关漏极区205b。也就是说，第一遮光部SHL1、驱动栅极G1和第一开关漏极区205b彼此电连接，如图2中的节点GN所示。即，第一遮光部SHL1接入驱动晶体管T1的栅极信号，即节点GN处的信号。
这样，在本公开的实施例中，第一遮光部SHL1接入节点GN处的信号，避免第一遮光部SHL1处于浮置(floating)状态，从而可以避免因浮置导致的不良影响。进一步地，结合参照图2、图3和图9B，第一遮光部SHL1和驱动栅极G1均接入节点GN处的信号，分别位于驱动沟道区201a的下侧和上侧，并且，第一遮光部SHL1、驱动栅极G1和驱动沟道区201a在衬底100上的正投影彼此至少部分重叠，例如，第一遮光部SHL1和驱动栅极G1中每一个在衬底100上的正投影覆盖驱动沟道区201a在衬底100上的正投影。这样，驱动晶体管T1可以形成双栅TFT，从而可以改善驱动晶体管的输出特性。
第四过孔VH4暴露第十二导电部409的至少一部分。第十四导电部501、第四过孔VH4和第十二导电部409在衬底100上的正投影彼此至少部分重叠。这样，第十四导电部501可以通过第四过孔VH4与第十二导电部409电连接。以此方式，将第一主体部40a和第二主体部50a电连接在一起。如上所述，第一主体部40a接入驱动晶体管T1的栅极信号，所以，第二主体部50a也接入驱动晶体管T1的栅极信号。
第五过孔VH5和第六过孔VH6分别暴露第二导电部103和第三导电部104的至少一部分。第十三导电部410、第五过孔VH5和第二导电部103在衬底100上的正投影彼此至少部分重叠。这样，第十三导电部410通过第五过孔VH5与第二导电部103电连接。第一连接部401、第六过孔VH6和第三导电部104在衬底100上的正投影彼此至少部分重叠。这样，第一连接部401的一端通过第六过孔VH6与第三导电部104电连接。
第七过孔VH7暴露驱动漏极区205a的至少一部分。第一连接部401、第七过孔VH7和驱动漏极区205a在衬底100上的正投影彼此至少部分重叠。这样，第一连接部 401的另一端通过第七过孔VH7与驱动漏极区205a电连接。
通过这样的方式，可以将第一电源信号线VDD电连接至驱动漏极区205a，即，将电压信号VDD接入驱动晶体管T1的漏极。
第八过孔VH8暴露第七导电部306的至少一部分。第三连接部403、第八过孔VH8和第七导电部306在衬底100上的正投影彼此至少部分重叠。这样，第三连接部403通过第八过孔VH8与第七导电部306电连接。
第九过孔VH9暴露第六导电部305的至少一部分。第六导电部305、第九过孔VH9和第二开关源极区203c在衬底100上的正投影彼此至少部分重叠。这样，第六导电部305通过第九过孔VH9与第二开关源极区203c电连接。
通过这样的方式，可以将第一参考信号线V1电连接至第二开关源极区203c，即，将第一参考信号V1接入第二开关晶体管T3的源极。
第十过孔VH10暴露第一开关源极区203b的至少一部分。第八导电部405、第十过孔VH10和第一开关源极区203b在衬底100上的正投影彼此至少部分重叠。这样，第八导电部405通过第十过孔VH10与第一开关源极区203b电连接。通过这样的方式，可以将数据线DL电连接至第一开关源极区203b，即，将数据信号接入第一开关晶体管T2的源极。
参照图8，驱动晶体管T1的驱动源极区203a和第二开关晶体管T3的第二开关漏极区205c连接，即，驱动有源层20a和第二开关有源层20c连接成一体。第一开关有源层20b与连接成一体的驱动有源层20a和第二开关有源层20c间隔设置。驱动源极区203a和第二开关漏极区205c的连接处对应图2中的节点SN。
第十一过孔VH11暴露节点SN处的驱动源极区203a的至少一部分。第二连接部402、第十一过孔VH11和驱动源极区203a在衬底100上的正投影彼此至少部分重叠。这样，第二连接部402的一端通过第十一过孔VH11与驱动源极区203a电连接。第十二过孔VH12暴露第二连接部402的至少一部分。第十五导电部502、第十二过孔VH12和第二连接部402在衬底100上的正投影彼此至少部分重叠。这样，第二连接部402的另一端通过第十二过孔VH12与第十五导电部502电连接。通过这样的方式，可以将节点SN处的信号引出。
参照图9B，第十三过孔VH13暴露第十五导电部502的至少一部分。发光元件的第一电极701、第十三过孔VH13和第十五导电部502在衬底100上的正投影彼此至少部分重叠。这样，发光元件的第一电极701通过第十三过孔VH13与第十五导电 部502电连接。通过这样的方式，可以将节点SN处的信号引出引出至发光元件的第一电极701，即，将发光元件的第一电极701电连接至节点SN。
第十四过孔VH14暴露第五导电部304的至少一部分。第四连接部404、第十四过孔VH14和第五导电部304在衬底100上的正投影彼此至少部分重叠。这样，第四连接部404的一端通过第十四过孔VH14与第五导电部304电连接。第十五过孔VH15暴露第四连接部404的至少一部分。第十六导电部503、第十五过孔VH15和第四连接部404在衬底100上的正投影彼此至少部分重叠。这样，第四连接部404的另一端通过第十五过孔VH15与第十六导电部503电连接。通过这样的方式，可以将第一扫描信号线GL1传输的信号接入第三主体部50b。
在本公开的实施例中，数据线DL、第一电源信号线VDD、参考信号连接部301和电源信号连接部101在衬底100上的正投影围成的区域，形成了像素驱动电路区域。位于第四导电膜层50中的第二主体部50a、第三主体部50b和第十五导电部502的组合在衬底100上的正投影覆盖像素驱动电路区域的大部分。由于第四导电膜层50位于第一导电膜层10、半导体膜层20、第二导电膜层30、第三导电膜层40等这些膜层的上方，所以，第四导电膜层50可以保护这些膜层。具体地，在本公开的实施例中，感光电路OSC可以包括PIN结构，形成PIN结构的步骤在形成第四导电膜层50的步骤之后。所以，第四导电膜层50可以在后续形成PIN结构的过程中保护第一导电膜层10、半导体膜层20、第二导电膜层30、第三导电膜层40等这些膜层，避免后续的PIN结构形成工艺对这些膜层造成损伤。
进一步地，在本公开的实施例中，位于第四导电膜层50中的第二主体部50a、第三主体部50b和第十五导电部502分别接入了电信号，如上所述，第二主体部50a接入了节点GN处的信号，第三主体部50b接入了第一扫描信号线GL1传输的信号，第十五导电部502接入了节点SN处的信号。也就是说，第二主体部50a、第三主体部50b和第十五导电部502都没有处于浮置(floating)状态，从而避免了因浮置导致的不良影响。
图10示意性示出了图2中的第一存储电容器Cst1的示意图。结合参照图2至图10，第一遮光部SHL1、半导体膜层20、第一主体部40a、第二主体部50a和第一电极701依次叠置在衬底100上，并且相邻的两者之间存在至少一层绝缘层间隔开。第一遮光部SHL1、半导体膜层20、第一主体部40a、第二主体部50a和第一电极701在衬底100上的正投影彼此至少部分重叠。第一遮光部SHL1、第一主体部40a和第二主体 部50a分别接入节点GN处的信号，半导体膜层20和第一电极701分别接入节点SN处的信号。如图10所示，在第一遮光部SHL1和半导体膜层20之间形成第一电容C1，在半导体膜层20和第一主体部40a之间形成第二电容C2，在第二主体部50a和第一电极701之间形成第三电容C3。第一存储电容器Cst1的电容值可以基本等于第一电容C1、第二电容C2和第三电容C3之和。通过这样的方式，第一存储电容器Cst1的电容值得以增大，从而能够改善像素驱动电路的性能。
图11示出了根据本公开的一些示例性实施例的显示基板包括的感光电路的示意图。参照图11，感光电路OSC可以包括感光元件OP、控制晶体管T4和第二存储电容器Cst2。所述感光元件OP用于采集所述发光元件D1发出光的强度，并且基于采集的光的强度发出感测电信号。第二存储电容器Cst2与感光元件OP并联，感光元件OP的输入端电连接第二参考信号线V2，感光元件OP的输出端电连接控制晶体管T4的第一电极，控制晶体管T4的栅极电连接第二扫描信号线GL2，控制晶体管T4的第二电极电连接检测信号线VOP。具体地，结合参照图1和图11，检测信号线VOP可以电连接至外部电路，例如显示装置的控制IC。以此方式，感光电路OSC可以将所述感测电信号发送给控制IC。
继续参照图11，所述显示基板还可以包括第二遮光部SHL2，第二遮光部SHL2用于保护控制晶体管T4的沟道层免受光照的影响，以提高控制晶体管T4的性能。在图11的实施例中，第二遮光部SHL2与控制晶体管T4的栅极电连接，即，第二遮光部SHL2接入控制晶体管T4的栅极处的电压。
图12是根据本公开的实施例的一些实施例的显示基板的局部平面图，其示意性示出了显示基板包括的感光电路的平面图。图13至图18分别是图12中所示的多个导电膜层和半导体膜层的平面图。
结合参照图12至图18，所述显示基板可以包括多个导电膜层、一个半导体膜层和多个绝缘膜层。除了上述的第一导电膜层10、半导体膜层20、第二导电膜层30、第三导电膜层40和第四导电膜层50之外，所述多个导电膜层还可以包括第五导电膜层60。例如，第五导电膜层60可以是由诸如ITO的透明导电材料构成的膜层。具体地，图13示出了图12中的第一导电膜层10，图14示出了图12中的第二导电膜层30，图15示出了图12中的第三导电膜层40，图16示出了图12中的第四导电膜层50，图17示出了图12中的半导体膜层20，图18示出了图12中的第五导电膜层60。
例如，第一导电膜层10、半导体膜层20、第二导电膜层30、第三导电膜层40、 第四导电膜层50和第五导电膜层60依次叠置在显示基板的衬底100上。
所述显示基板可以包括多条信号线，如图12所示，所述多条信号线可以包括第二扫描信号线GL2、第二参考信号线V2和检测信号线VOP。
在图12所示的实施例中，第二扫描信号线GL2和第二参考信号线V2可以基本沿第一方向X延伸，检测信号线VOP可以基本沿第二方向Y延伸。
结合参照图12和图17，控制晶体管T4的有源层可沿着如图12和图17中的半导体膜层形成。半导体膜层可具有弯曲或弯折形状，并且可包括对应于控制晶体管T4的控制有源层20d。
控制晶体管T4包括控制有源层20d。控制有源层20d包括控制源极区203d、控制漏极区205d以及连接控制源极区203d和控制漏极区205d的控制沟道区201d。控制源极区203d和控制漏极区205d相对于控制沟道区201d在相对的两个方向上延伸。
结合参照图12和图13，所述显示基板可以包括位于第一导电膜层10中的第二遮光部SHL2。例如，第二遮光部SHL2在衬底100上的正投影可以具有大致矩形的形状，例如，圆角矩形。
结合参照图12和图14，所述显示基板可以包括位于第二导电膜层30中的第二扫描信号线GL2和第二参考信号线V2。第二扫描信号线GL2和第二参考信号线V2中的每一个分别基本沿第一方向X延伸，并且两者在第二方向Y上间隔设置。
第二扫描信号线GL2与控制晶体管T4的控制有源层20d重叠的部分构成控制晶体管T4的栅极G4。
第二参考信号线V2可以包括第五导电连接部301S和第二导电连接部302S，第五导电连接部301S和第二导电连接部302S间隔设置。第五导电连接部301S和第二导电连接部302S中的每一个相对于第二参考信号线V2的其他部分更宽，以便第二参考信号线V2通过第五导电连接部301S和第二导电连接部302S与其他部件电连接。
第二扫描信号线GL2可以包括第三导电连接部303S，第三导电连接部303S相对于第二扫描信号线GL2的其他部分更宽，以便第二扫描信号线GL2通过第三导电连接部303S与其他部件电连接。
结合参照图12和图15，所述显示基板可以包括位于第三导电膜层40中的检测信号线VOP、第一导电主体部401S、第二导电主体部402S、第四导电连接部404S、第一导电连接部405S、第六导电连接部406S和第七导电连接部407S。第一导电主体部401S和第二导电主体部402S沿第一方向X间隔设置，检测信号线VOP、第四导电连 接部404S、第一导电连接部405S、第六导电连接部406S和第七导电连接部407S可以设置在第一导电主体部401S和第二导电主体部402S之间。检测信号线VOP、第四导电连接部404S、第一导电连接部405S和第六导电连接部406S彼此间隔设置。第四导电连接部404S、第一导电连接部405S和第六导电连接部406S中的每一个的一端与位于其他膜层的部件电连接，另一端与位于其他膜层的部件电连接，以实现电连接至少两个部件的目的。
第七导电连接部407S与检测信号线VOP连接成一体，例如，第七导电连接部407S相对于检测信号线VOP朝向第一导电连接部405S突出，以便检测信号线VOP通过第七导电连接部407S与其他部件电连接。
结合参照图12和图16，所述显示基板可以包括位于第四导电膜层50中的第三导电主体部501S和第七导电连接部502S。第七导电连接部502S与第三导电主体部501S连接成一体。这样，第三导电主体部501S可以通过第七导电连接部502S与其他部件电连接。
结合参照图12和图18，所述显示基板可以包括位于第五导电膜层60中的第一感应电极601。
图19A和图19B分别是根据本公开的一些示例性实施例的显示基板沿图12中的线CC’和DD’截取的截面图。结合参照图9A和图9B以及图11至图19B，所述显示基板可以包括衬底100，设置在衬底100上的第一导电膜层10，设置在第一导电膜层10远离衬底100一侧的缓冲层12，设置在缓冲层12远离衬底100一侧的半导体膜层20，设置在半导体膜层20远离衬底100一侧的栅绝缘层22，设置在栅绝缘层22远离衬底100一侧的第二导电膜层30，设置在第二导电膜层30远离衬底100一侧的层间介电层32，设置在层间介电层32远离衬底100一侧的第三导电膜层40，设置在第三导电膜层40远离衬底100一侧的第一绝缘层42，设置在第一绝缘层42远离衬底100一侧的第四导电膜层50，设置在第四导电膜层50远离衬底100一侧的感光层OPL，设置在感光层OPL远离衬底100一侧的第五导电膜层60，设置在第五导电膜层60远离衬底100一侧的第二绝缘层52，设置在第二绝缘层52远离衬底100一侧的第六导电膜层70，设置在第六导电膜层70远离衬底100一侧的像素界定层702。
在本公开的实施例中，感光元件OP可以包括第一感应电极601、第二感应电极和夹设在第一感应电极601与第二感应电极之间的感光层OPL。例如，位于第四导电膜层50中的第三导电主体部501S可以形成所述第二感应电极。即，第三导电主体部 501S也可以称为第二感应电极501S。
感光层OPL可包括第一半导体层OPL1、本征半导体层OPL2和第二半导体层OPL3。
例如，第一半导体层OPL1可以是非晶硅、非晶锗及其化合物等半导体材料进行N型/P型掺杂所形成的半导体层，也可以直接采用硅、锗及其化合物等半导体材料，还可以采用例如IGZO、ZnO、ITGO等半导体材料。第一半导体层OPL1可以接触第一感应电极601。
本征半导体层OPL2可采用非晶硅、非晶锗及其化合物等半导体材料，其可设于第一半导体层OPL1远离第一感应电极601的一侧。
第二半导体层OPL3可以是硅、锗及其化合物等半导体材料进行N型/P型掺杂所形成的半导体层，也可以采用硅、锗及其化合物等半导体材料，还可以采用IGZO、ZnO等半导体材料。第二半导体层OPL3可以接触第二感应电极501S。
需要说明的是，若第一半导体层OPL1为N型半导体层，则第二半导体层OPL3为P型半导体层；若第一半导体层OPL1为P型半导体层，则第二半导体层OPL3为N型半导体层。
如图19A和图19B所示，第一感应电极601可为透明导电材质，例如ITO(氧化铟锡)等，以便光线穿过，如图中的箭头所示，像素单元发出的光线照射到感光元件OP上，具体地，照射到感光层OPL上；感光层OPL将照射到其上的光转换成相应的电信号，第二感应电极501S将该电信号作为感测电信号输出。
结合参照图11至图19B，所述显示基板可以包括第一导电过孔VAH1、第二导电过孔VAH2、第三导电过孔VAH3、第四导电过孔VAH4、第五导电过孔VAH5、第六导电过孔VAH6、第七导电过孔VAH7和第八导电过孔VAH8。
第一导电过孔VAH1暴露第二遮光部SHL2的至少一部分。第一导电连接部405S、第一导电过孔VAH1和第二遮光部SHL2在衬底100上的正投影彼此至少部分重叠。这样，第一导电连接部405S的一端可以通过第一导电过孔VAH1与第二遮光部SHL2电连接。
第二导电过孔VAH2暴露第三导电连接部303S的至少一部分。第一导电连接部405S、第二导电过孔VAH2和第三导电连接部303S在衬底100上的正投影彼此至少部分重叠。这样，第一导电连接部405S的另一端可以通过第二导电过孔VAH2与第三导电连接部303S电连接。以此方式，实现了第二遮光部SHL2与第二扫描信号线GL2 的电连接，即，第二遮光部SHL2接入了控制晶体管T4的栅极信号。
这样，在本公开的实施例中，第二遮光部SHL2接入控制晶体管T4的栅极信号，避免第二遮光部SHL2处于浮置(floating)状态，从而可以避免因浮置导致的不良影响。进一步地，结合参照图11、图12和图19B，第二遮光部SHL2和控制晶体管T4的栅极G4均接入第二扫描信号线GL2传输的栅极信号，分别位于控制沟道区201d的下侧和上侧，并且，第二遮光部SHL2、控制晶体管T4的栅极G4和控制沟道区201d在衬底100上的正投影彼此至少部分重叠，例如，第二遮光部SHL2和控制晶体管T4的栅极G4中每一个在衬底100上的正投影覆盖控制沟道区201d在衬底100上的正投影。这样，控制晶体管T4可以形成双栅TFT，从而可以改善控制晶体管的输出特性。
图20A和图20B分别示意性示出了根据本公开的实施例的显示基板包括的驱动晶体管T1和控制晶体管T4的输出特性曲线。在图20A和图20B中，横坐标为晶体管的栅源电压Vgs，纵坐标为晶体管的电流Id，图20A和图20B中所示的输出特性曲线为驱动晶体管T1和控制晶体管T4的源漏电压Vds在15.1V时的输出特性曲线。
从图20A和图20B中可以看出，在第一遮光部SHL1和第二遮光部SHL2均接入对应的晶体管的栅极信号的情况下，驱动晶体管T1和控制晶体管T4均具有良好的输出特性。而且，由于第一遮光部SHL1和第二遮光部SHL2的遮光作用，可以避免光对晶体管T1、T4的干扰，同时晶体管T1和T4均形成了双栅结构，从而减小了晶体管T1和T4在关态时的漏电流。
另外，在本公开的实施例中，感光层OPL为PIN结构，在形成该PIN结构的工艺过程中，会产生较多的H元素，导致对晶体管的特性产生较大影响。在上述实施例中，驱动晶体管T1和控制晶体管T4的遮光层均连接相应晶体管的栅极信号，即两个遮光层的电连接方式一致，有利于工艺调节，从而能够更充分地保护晶体管的沟道区。经模拟实验发现，本公开实施例提供的显示基板的显示画面良好，不良较少。
第三导电过孔VAH3和第四导电过孔VAH4分别暴露第五导电连接部301S和第二导电连接部302S的至少一部分。第一导电主体部401S、第三导电过孔VAH3和第五导电连接部301S在衬底100上的正投影彼此至少部分重叠。第二导电主体部402S、第四导电过孔VAH4和第二导电连接部302S在衬底100上的正投影彼此至少部分重叠。这样，第一导电主体部401S通过第三导电过孔VAH3与第五导电连接部301S电连接，第二导电主体部402S通过第四导电过孔VAH4与第二导电连接部302S电连接。以此方式，第一导电主体部401S和第二导电主体部402S与第二参考信号线V2电连 接，即，第一导电主体部401S和第二导电主体部402S接入第二参考信号线V2传输的电压信号V2。
第五导电过孔VAH5暴露第一感应电极601的至少一部分。第一感应电极601可以通过第五导电过孔VAH5与第二参考信号线V2电连接，即，第一感应电极601接入第二参考信号线V2传输的电压信号V2。
第六导电过孔VAH6暴露第四导电连接部404S的至少一部分。第七导电连接部502S、第六导电过孔VAH6和第四导电连接部404S在衬底100上的正投影彼此至少部分重叠。这样，第七导电连接部502S通过第六导电过孔VAH6和第四导电连接部404S的一端电连接。第七导电过孔VAH7暴露控制源极区203d的至少一部分。第四导电连接部404S、第七导电过孔VAH7和控制源极区203d在衬底100上的正投影彼此至少部分重叠。这样，第四导电连接部404S的另一端通过第七导电过孔VAH7和控制源极区203d电连接。以此方式，第二感应电极501S与控制源极区203d电连接，即，第二感应电极501S与控制晶体管T4的源极电连接。
第八导通过孔VAH8暴露控制漏极区205d的至少一部分。检测信号线VOP、第八导通过孔VAH8和控制漏极区205d在衬底100上的正投影彼此至少部分重叠。这样，检测信号线VOP通过第八导通过孔VAH8和控制漏极区205d电连接。以此方式，控制晶体管T4的漏极与检测信号线VOP电连接。
图21示意性示出了图11中的第二存储电容器Cst2的示意图。结合参照图11至图21，第一导电主体部401S和第二导电主体部402S的组合、第二感应电极501S和第一感应电极601依次叠置在衬底100上，并且相邻的两者之间存在至少一层绝缘层间隔开。第一导电主体部401S和第二导电主体部402S的组合、第二感应电极501S和第一感应电极601在衬底100上的正投影彼此至少部分重叠。第一导电主体部401S和第二导电主体部402S均接入第二参考信号线V2传输的电压信号V2，第二感应电极501S与控制晶体管T4的源极电连接，一感应电极601接入第二参考信号线V2传输的电压信号V2。如图21所示，在第一导电主体部401S和第二导电主体部402S的组合与第二感应电极501S之间形成第四电容C4，在第二感应电极501S和第一感应电极601之间形成第五电容C5。第二存储电容器Cst2的电容值可以基本等于第四电容C4和第五电容C5之和。通过这样的方式，第二存储电容器Cst2的电容值得以增大，从而能够改善感光电路的性能。
在本公开的实施例中，第四导电膜层50在感光电路区域中的部分(即第二感应 电极501S)覆盖位于它下方的第一导电膜层10、半导体膜层20、第二导电膜层30、第三导电膜层40等这些膜层在感光电路区域中的部分。这样，第二感应电极501S可以保护这些膜层，避免后续的PIN结构形成工艺对这些膜层造成损伤。
结合参照图1B以及图19A和图19B，发光元件D1在衬底100上的正投影与感光元件OP在衬底100上的正投影至少部分重叠。具体地，第六导电膜层70包括的第一电极701、像素界定层702、发光材料层EL和第七导电膜层80包括的第二电极801均延伸到感光电路所在的区域，即，第六导电膜层70包括的第一电极701、像素界定层702、发光材料层EL和第七导电膜层80包括的第二电极801中每一个在衬底100上的正投影与感光元件OP包括的各个膜层(即第一感应电极601、第二感应电极和感光层OPL中的每一个)在衬底100上的正投影至少部分重叠。这样，发光元件D1发出的光可以被感光元件OP感测到。
可选地，在感光电路所在的区域中，第六导电膜层70可以包括上述发光元件的第一电极701以及第一感应电极引出部710。第一电极701和第一感应电极引出部710间隔设置，例如，像素界定层702的一部分可以设置在第一电极701和第一感应电极引出部710之间的间隙中，以起到电隔离第一电极701和第一感应电极引出部710的作用。
例如，第五导电过孔VAH5暴露第一感应电极601的至少一部分。第五导电过孔VAH5可以贯穿第五导电膜层60与第六导电膜层70之间的绝缘层。第一感应电极引出部710、第五导电过孔VAH5和第一感应电极601在衬底100上的正投影彼此至少部分重叠。这样，第一感应电极601可以通过第五导电过孔VAH5与第一感应电极引出部710电连接。然后，第一感应电极引出部710可以与第二参考信号线V2电连接。以此方式，第一感应电极601可以与第二参考信号线V2电连接，即，第一感应电极601接入第二参考信号线V2传输的电压信号V2。
需要说明的是，在上述实施例中，分别描述各个膜层位于像素驱动电路所在区域和感光电路所在区域的结构，应该理解，包括上述半导体膜层、各个导电膜层、各个绝缘膜层在内的膜层可以既存在于像素驱动电路所在区域，又存在于感光电路所在区域。例如，上述第一遮光部SHL1和第二遮光部SHL2都位于同一第一导电膜层10中，上述像素驱动电路的晶体管T1、T2、T3与感光电路的晶体管T4的有源层都位于同一半导体膜层20中，栅极都位于同一第二导电膜层30中。
还需要说明的是，对于第二开关晶体管T2和第三开关晶体管T3，其对阈值电压 Vth的漂移要求较低，为节省空间，它们均未采用遮光设计。即，在第二开关晶体管T2和第三开关晶体管T3的沟道区的下方，可以不设置遮光部。
下面以图2所示的像素驱动电路和图11所示的感光电路为例，说明本公开的实施例提供的显示基板的工作过程。图22是根据本公开的一些示例性实施例的显示基板的工作时序图。在下文中，以各个晶体管T1～T4均为N型晶体管为例进行说明。其中，N型晶体管在栅极为高电平时导通，在栅极为低电平时截止。然而，本公开的实施例并不局限于此。本公开实施例中的各个晶体管亦可以为P型晶体管。其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止。
如图22所示，本实施例提供的显示基板可以通过以下五个工作阶段进行光学补偿。
在第一阶段t1(即复位阶段)，控制晶体管T4在第二扫描信号线GL2的信号的高电平控制下导通，将感光元件OP的第二感应电极501S与检测信号线VOP导通，以使感光元件OP的第二感应电极501S加载正电压；第二参考信号线V2上可以加载负电压(例如，-5V)，使感光元件OP的第一感应电极601上加载负电压，从而感光元件OP工作在反偏状态。并且，第一开关晶体管T2和第二开关晶体管T3在第一扫描信号线GL1的信号的低电平控制下截止。
在第二阶段t2(即输入写入阶段)，第一开关晶体管T2和第二开关晶体管T3在第一扫描信号线GL1的信号的高电平控制下导通；第一开关晶体管T2将数据线DL提供的信号提供给驱动晶体管T1的栅极，使驱动晶体管M1的栅极电压为数据线DL提供的电压，并通过第一存储电容器Cst1进行存储；第二开关晶体管T3将第一参考信号线V1上传输的参考电压信号(例如，0V)提供给发光元件D1，参考电压信号的电压值小于第二电源端VSS的信号的电压值，以使发光元件D1处于反偏状态。并且，控制晶体管T4在第一扫描信号线GL2的信号的低电平控制下截止。
在第三阶段t3(即显示阶段)，第一开关晶体管T2和第二开关晶体管T3在第一扫描信号线GL1的信号的低电平控制下截止，控制晶体管T4在第二扫描信号线GL2的信号的低电平控制下截止。驱动晶体管T1在其栅极电压和源极电压的共同控制下产生驱动电流。
在本阶段，驱动晶体管T1产生的驱动电流可以驱动发光元件D1发光，使得感光元件OP可以接收发光元件D1发出的光，并将接收的光转换为电流，从而使感光元件OP的第二感应电极的电压变化。
在第四阶段t4(即显示关闭阶段)，第一开关晶体管T2和第二开关晶体管T3在第一扫描信号线GL1的信号的高电平控制下导通；导通的第一开关晶体管T2将数据信号线DL提供的信号(0V的数据电压)提供给驱动晶体管T1的栅极，导通的第二开关晶体管T3将第一参考信号线V1上传输的参考电压信号(例如，0V)提供给发光元件D1，使得发光元件D1停止发光，从而保证感光元件OP的第二感应电极的电压稳定。
在上一阶段，已将第二感应电极的电压存储到第二存储电容器Cst2中，第四阶段可以保证在该电压读出之前感光元件OP有一段时间不受光照，使感测电信号更准确。
在第五阶段t5(即光学检测阶段)，控制晶体管T4在第二扫描信号线GL2的信号的高电平控制下导通，以将感光元件OP与检测信号线VOP导通，从而将感光元件OP的感测电信号传输给检测信号线VOP。通过控制IC获取检测信号线VOP上的感测电信号进行分析补偿计算，以调整数据线DL上传输的信号，以改善显示基板的显示效果。
可选地，本公开的实施例还提供一种显示装置，该显示装置可以包括上述显示基板。所述显示装置可以包括但不限于：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。应该理解，该显示装置具有与前述实施例提供的显示基板相同的有益效果。
虽然本公开总体构思的一些实施例已被图示和说明，本领域普通技术人员将理解，在不背离本总体发明构思的原则和精神的情况下，可对这些实施例做出改变，本公开的范围以权利要求和它们的等同物限定。

Claims (15)

  1. 一种显示基板，其特征在于，所述显示基板包括：
    衬底；
    设置于所述衬底的多个像素单元，每一个像素单元包括多个子像素，每一个子像素包括发光元件和用于驱动所述发光元件的像素驱动电路；
    设置于所述衬底的感光电路，所述感光电路用于感测至少一个像素单元发出的光；和
    设置于所述衬底的第一导电膜层，
    其中，所述像素驱动电路至少包括驱动晶体管，所述驱动晶体管与所述发光元件电连接，所述驱动晶体管至少包括驱动有源层和栅极，所述驱动晶体管的栅极位于所述驱动有源层远离所述衬底的一侧，所述驱动晶体管的栅极在所述衬底上的正投影与所述驱动有源层在所述衬底上的正投影至少部分重叠；
    所述第一导电膜层至少包括第一遮光部，所述第一遮光部位于所述衬底与所述驱动有源层之间，所述第一遮光部在所述衬底上的正投影与所述驱动有源层在所述衬底上的正投影至少部分重叠；以及
    所述第一遮光部与所述驱动晶体管的栅极电连接。
  2. 根据权利要求1所述的显示基板，其特征在于，所述感光电路至少包括感光元件和控制晶体管，所述控制晶体管与所述感光元件电连接，所述控制晶体管至少包括控制有源层和栅极，所述控制晶体管的栅极位于所述控制有源层远离所述衬底的一侧，所述控制晶体管的栅极在所述衬底上的正投影与所述控制有源层在所述衬底上的正投影至少部分重叠；以及
    所述第一导电膜层还包括第二遮光部，所述第二遮光部位于所述衬底与所述控制有源层之间，所述第二遮光部在所述衬底上的正投影与所述控制有源层在所述衬底上的正投影至少部分重叠；以及
    所述第二遮光部与所述控制晶体管的栅极电连接。
  3. 根据权利要求2所述的显示基板，其特征在于，所述控制有源层和所述驱动有 源层均位于同一半导体膜层中，所述控制晶体管的栅极和所述驱动晶体管的栅极均位于同一第二导电膜层中；
    所述显示基板还包括设置于所述第二导电膜层远离所述衬底一侧的第三导电膜层，所述第三导电膜层至少包括第一电源信号线、第一参考信号线、数据线和第一主体部，所述第一参考信号线位于所述第一电源信号线和所述数据线之间，所述第一主体部位于所述第一参考信号线与所述数据线之间；以及
    所述第一遮光部与所述第一主体部电连接，所述驱动晶体管的栅极与所述第一主体部电连接，使得所述第一遮光部与所述驱动晶体管的栅极电连接。
  4. 根据权利要求3所述的显示基板，其特征在于，所述像素驱动电路还包括第一开关晶体管，所述第一开关晶体管至少包括第一电极和第二电极，所述第一开关晶体管的第一电极与所述数据线电连接，所述第一开关晶体管的第二电极与所述第一主体部电连接。
  5. 根据权利要求4所述的显示基板，其特征在于，所述第一导电膜层还包括第一导电部，所述第一导电部与所述第一遮光部连接成一体；
    所述显示基板还包括第一过孔，所述第一过孔暴露所述第一导电部的至少一部分，所述第一主体部、所述第一过孔和所述第一导电部在所述衬底上的正投影彼此至少部分重叠，使得所述第一导电部通过所述第一过孔与所述第一主体部电连接；以及
    所述显示基板还包括第二过孔，所述第二过孔暴露所述第一开关晶体管的第二电极的至少一部分，所述第一主体部、所述第二过孔和所述第一开关晶体管的第二电极在所述衬底上的正投影彼此至少部分重叠，使得所述第一主体部通过所述第二过孔与所述第一开关晶体管的第二电极电连接。
  6. 根据权利要求3至5中任一项所述的显示基板，其特征在于，所述第二导电膜层包括第一扫描信号线和驱动栅极部，所述第一扫描信号线和所述驱动栅极部间隔设置，所述驱动栅极部与所述驱动有源层重叠的部分形成所述驱动晶体管的栅极；以及
    所述显示基板还包括第三过孔，所述第三过孔暴露所述驱动栅极部的至少一部分， 所述驱动栅极部、所述第三过孔和所述第一主体部在所述衬底上的正投影彼此至少部分重叠，使得所述驱动栅极部通过所述第三过孔与所述第一主体部电连接。
  7. 根据权利要求3至5中任一项所述的显示基板，其特征在于，所述第二导电膜层还包括第二扫描信号线和第二参考信号线，所述第二扫描信号线与所述控制有源层重叠的部分形成所述控制晶体管的栅极；
    所述显示基板还包括第一导电过孔和第二导电过孔，所述第一导电过孔暴露所述第二遮光部的至少一部分，所述第二导电过孔暴露所述第二扫描信号线的至少一部分；
    所述第三导电膜层还包括第一导电连接部，所述第一导电连接部、所述第一导电过孔和所述第二遮光部在所述衬底上的正投影彼此至少部分重叠，使得所述第二遮光部通过所述第一导电过孔与所述第一导电连接部的一端电连接；以及
    所述第一导电连接部、所述第二导电过孔和所述第二扫描信号线在所述衬底上的正投影彼此至少部分重叠，使得所述第二扫描信号线通过所述第二导电过孔与所述第二导电连接部的另一端电连接。
  8. 根据权利要求3至5中任一项所述的显示基板，其特征在于，所述显示基板还包括设置在所述第三导电膜层远离所述衬底一侧的第四导电膜层，所述第四导电膜层至少包括第二主体部；以及
    所述第二主体部在所述衬底上的正投影与所述驱动晶体管在所述衬底上的正投影至少部分重叠，所述第二主体部与所述驱动晶体管的栅极电连接。
  9. 根据权利要求1所述的显示基板，其特征在于，至少两个像素单元共用一个所述感光电路。
  10. 根据权利要求8所述的显示基板，其特征在于，所述像素驱动电路还包括第二开关晶体管，所述第二开关晶体管至少包括栅极、第一电极和第二电极，所述第二开关晶体管的栅极与所述第一扫描信号线电连接，所述第二开关晶体管的第一电极与所述第一参考信号线电连接，所述第二开关晶体管的第二电极与所述发光元件电连接；
    所述第四导电膜层至少包括第三主体部，所述第三主体部与所述第二主体部间隔设置；以及
    所述第三主体部在所述衬底上的正投影与所述第一开关晶体管和所述第二开关晶体管的组合在所述衬底上的正投影至少部分重叠，所述第三主体部与所述第一扫描信号线电连接。
  11. 根据权利要求10所述的显示基板，其特征在于，所述发光元件包括：
    第一电极；
    设置在所述第一电极远离所述衬底一侧的第二电极；和
    夹设在所述发光元件的第一电极与第二电极之间的发光材料层，
    其中，所述驱动晶体管和所述第二开关晶体管两者与所述发光元件的第一电极均电连接，所述发光元件的第一电极位于所述第四导电膜层远离所述衬底的一侧；以及
    所述第二开关晶体管还包括第二开关有源层，所述驱动有源层和所述第二开关有源层的组合、所述第一遮光部、所述第一主体部、所述第二主体部和所述第一电极在所述衬底上的正投影彼此至少部分重叠。
  12. 根据权利要求11所述的显示基板，其特征在于，所述像素驱动电路还包括第一存储电容器；
    在所述驱动有源层和所述第二开关有源层的组合和所述第一遮光部之间形成第一电容，在所述驱动有源层和所述第二开关有源层的组合和所述第一主体部之间形成第二电容，在所述第二主体部和所述第一电极之间形成第三电容；以及
    所述第一存储电容器的电容值等于所述第一电容、所述第二电容和所述第三电容的电容值之和。
  13. 根据权利要求6所述的显示基板，其特征在于，所述第三导电膜层还包括第一导电主体部和第二导电主体部，所述第一导电主体部和所述第二导电主体部间隔设置，所述第一导电主体部和所述第二导电主体部分别与所述第二参考信号线电连接。
  14. 根据权利要求13所述的显示基板，其特征在于，所述控制晶体管还包括第一电极和第二电极，所述第三导电膜层还包括检测信号线；
    所述感光元件包括第一感应电极、第二感应电极和设置在所述第一感应电极与所述第二感应电极之间的感光层，所述第二感应电极位于所述第四导电膜层中；
    所述控制晶体管的第一电极与所述检测信号线电连接，所述控制晶体管的第一电极与所述第二感应电极电连接；
    所述显示基板还包括设置在所述第四导电膜层远离所述衬底一侧的第五导电膜层，所述第一感应电极位于所述第五导电膜层中，所述第一感应电极与所述第二参考信号线电连接；
    所述感光电路还包括第二存储电容器，所述第二存储电容器与所述感光元件并联；
    所述第一导电主体部和所述第二导电主体部的组合、所述第二感应电极和所述第一感应电极在所述衬底上的正投影彼此至少部分重叠；以及
    在所述第一导电主体部和所述第二导电主体部的组合与所述第二感应电极之间形成第四电容，在所述第二感应电极与所述第一感应电极之间形成第五电容，所述第二存储电容器的电容值等于所述第四电容和所述第五电容的电容值之和；
    所述显示基板还包括第一感应电极引出部，所述第一感应电极引出部与所述发光元件的第一电极位于同一层且间隔设置；以及
    所述第一感应电极通过所述第一感应电极引出部与所述第二参考信号线电连接。
  15. 一种显示装置，其特征在于，所述显示装置包括根据权利要求1至14中任一项所述的显示基板。
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