JP2024522324A - 表示基板及び表示パネル - Google Patents

表示基板及び表示パネル Download PDF

Info

Publication number
JP2024522324A
JP2024522324A JP2023524190A JP2023524190A JP2024522324A JP 2024522324 A JP2024522324 A JP 2024522324A JP 2023524190 A JP2023524190 A JP 2023524190A JP 2023524190 A JP2023524190 A JP 2023524190A JP 2024522324 A JP2024522324 A JP 2024522324A
Authority
JP
Japan
Prior art keywords
transistor
sub
signal line
active layer
base substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023524190A
Other languages
English (en)
Inventor
宇 ▲馮▼
▲麗▼ 王
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of JP2024522324A publication Critical patent/JP2024522324A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3258—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the voltage across the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0814—Several active elements per pixel in active matrix panels used for selection purposes, e.g. logical AND for partial update
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G09G2300/0866—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes by means of changes in the pixel supply voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Control Of El Displays (AREA)

Abstract

表示基板及び表示パネルである。この表示基板は、ベース基板（１０）と、ベース基板（１０）に設置される複数のサブ画素（１２）とを含み、複数のサブ画素（１２）の各々は、発光素子（１２１）と、発光するように発光素子を駆動する画素回路（１２０）とを含み、画素回路（１２０）は、駆動サブ回路（２００）と、データ書き込みサブ回路（２３０）と、閾値補償サブ回路（２４０）と、漏電防止サブ回路（２７０）と、記憶サブ回路（２８０）とを含み、記憶サブ回路（２８０）は、蓄積容量（Ｃｓｔ１）を含み、蓄積容量は、第１電極板（ＣＣ１）と、第２電極板（ＣＣ２）と、第３電極板（ＣＣ３）とを含み、第１電極板（ＣＣ１）と第３電極板（ＣＣ３）とは、互いに電気的に接続され且つベース基板に対して異なる層内に位置し、第２電極板（ＣＣ２）は、第１電極板と第３電極板とベース基板に垂直な方向において少なくとも部分的に重なる。この表示基板は、占有空間を増加させることなく蓄積容量のサイズを大きくすることができる。

Description

本開示の実施例は、表示基板及び表示パネルに関する。
有機発光ダイオード（ｏｒｇａｎｉｃ ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＯＬＥＤ）の表示分野での急速な発展に伴い、表示効果に対する要求が高まっている。表示品質が高いなどの利点があるため、高解像度表示装置の応用範囲も広くなっている。表示分野における重要な技術は、画素回路の設計である。
本開示の少なくとも１つの実施例は、表示基板を提供し、この表示基板は、ベース基板と、前記ベース基板上に設置される複数のサブ画素とを含み、前記複数のサブ画素の各々は、発光素子と、発光するように前記発光素子を駆動する画素回路とを含み、前記画素回路は、駆動サブ回路と、データ書き込みサブ回路と、閾値補償サブ回路と、漏電防止サブ回路と、記憶サブ回路とを含み、前記駆動サブ回路は、制御端子と、第１端子と、第２端子とを含み、前記発光素子を流れる駆動電流を制御するように構成されており、前記データ書き込みサブ回路は、前記駆動サブ回路の第１端子、データ線及びスキャン信号線に接続され、前記スキャン信号線により提供されるゲートスキャン信号に応答して、前記データ線により提供されるデータ信号を前記駆動サブ回路の第１端子に書き込むように構成されており、前記閾値補償サブ回路は、前記駆動サブ回路の第２端子、前記漏電防止サブ回路及び前記スキャン信号線に接続され、前記スキャン信号線により提供されるゲートスキャン信号に応答して、前記データ信号に基づく補償信号を前記駆動サブ回路の制御端子に書き込むように構成されており、前記漏電防止サブ回路は、前記駆動サブ回路の制御端子、前記閾値補償サブ回路、前記記憶サブ回路及び漏電防止制御信号線に接続され、前記駆動サブ回路の制御端子の漏電を抑制するように構成されており、前記記憶サブ回路は、前記駆動サブ回路の制御端子及び第１電圧線に接続され、前記補償信号を記憶して前記駆動サブ回路の制御端子に保持するように配置されており、前記記憶サブ回路は、蓄積容量を含み、前記蓄積容量は、第１電極板と、第２電極板と、第３電極板とを含み、前記第１電極板と前記第３電極板とは、互いに電気的に接続され且つ前記ベース基板に対して異なる層内に位置し、前記第２電極板は、前記ベース基板に垂直な方向において、前記第１電極板及び前記第３電極板それぞれと少なくとも部分的に重なる。
例えば、本開示の少なくとも１つの実施例による表示基板では、前記ベース基板に垂直な方向において、前記第２電極板は、前記第１電極板と前記第３電極板との間に位置し、前記第１電極板は、前記駆動サブ回路の制御端子に接続され、前記第２電極板は、前記第１電圧線に接続され、前記第３電極板は、前記駆動サブ回路の制御端子に接続される。
例えば、本開示の少なくとも１つの実施例による表示基板では、前記閾値補償サブ回路は、閾値補償トランジスタを含み、前記データ書き込みサブ回路は、データ書き込みトランジスタを含み、前記閾値補償トランジスタのアクティブ層は、前記データ書き込みトランジスタのアクティブ層と一体に形成され、前記閾値補償トランジスタのアクティブ層と前記データ書き込みトランジスタのアクティブ層の前記ベース基板への正射影は、それぞれ、前記蓄積容量の前記ベース基板への正射影の両側に位置し、前記閾値補償トランジスタのゲートと前記データ書き込みトランジスタのゲートとは、第１方向において平行し、前記閾値補償トランジスタのゲート及び前記データ書き込みトランジスタのゲートは、前記スキャン信号線と一体に形成される。
例えば、本開示の少なくとも１つの実施例による表示基板では、前記漏電防止サブ回路は、漏電防止トランジスタを含み、前記漏電防止トランジスタのアクティブ層、前記閾値補償トランジスタのアクティブ層及び前記データ書き込みトランジスタのアクティブ層は、いずれも第２方向に沿って延在しており、前記第２方向と交差する前記第１方向に沿って並んで設置され、前記漏電防止トランジスタのアクティブ層は前記ベース基板への正射影が、前記閾値補償トランジスタのアクティブ層の前記ベース基板への正射影における、前記データ書き込みトランジスタのアクティブ層の前記ベース基板への正射影から離れた側に位置する。
例えば、本開示の少なくとも１つの実施例による表示基板では、前記漏電防止トランジスタのゲートは、前記漏電防止制御信号線と一体に形成され、前記漏電防止制御信号線は、前記第１方向に沿って延在しており、前記漏電防止制御信号線の前記ベース基板への正射影は、前記スキャン信号線の前記ベース基板への正射影と前記蓄積容量の前記ベース基板への正射影との間に位置する。
例えば、本開示の少なくとも１つの実施例による表示基板では、前記漏電防止制御信号線は、第１サブ制御信号線と第２サブ制御信号線とを含み、第１サブ制御信号線の前記ベース基板への正射影は、前記第２サブ制御信号線の前記ベース基板への正射影と少なくとも部分的に重なる。
例えば、本開示の少なくとも１つの実施例による表示基板では、前記漏電防止トランジスタのゲートは、第１ゲートと第２ゲートとを含み、前記第１ゲートは、前記第１サブ制御信号線と一体に形成され、前記第２ゲートは、第２サブ制御信号線と一体に形成され、前記ベース基板に垂直な方向において、前記漏電防止トランジスタのアクティブ層は、前記第１ゲート及び前記第２ゲートとの間に位置する。
例えば、本開示の少なくとも１つの実施例による表示基板では、前記漏電防止トランジスタのアクティブ層と前記第３電極板とは、同じ層に位置し、前記漏電防止トランジスタのアクティブ層と前記第３電極板の材料は、酸化物半導体材料を含む。
例えば、本開示の少なくとも１つの実施例による表示基板では、前記画素回路は、第１リセットサブ回路をさらに含み、前記第１リセットサブ回路は、前記閾値補償サブ回路、前記漏電防止サブ回路、第１初期信号線及び第１リセット制御信号端子に接続され、前記第１リセット制御信号端子の受信したリセット制御信号に応答して、前記第１初期信号線により提供される初期電圧を前記漏電防止サブ回路を介して前記駆動サブ回路の制御端子に印加するように構成されている。
例えば、本開示の少なくとも１つの実施例による表示基板では、前記第１リセットサブ回路は、第１リセットトランジスタを含み、前記第１リセットトランジスタのアクティブ層は、前記閾値補償トランジスタのアクティブ層と一体に形成され、前記第１リセットトランジスタのアクティブ層は前記ベース基板への正射影が、前記閾値補償トランジスタのアクティブ層の前記ベース基板への正射影における、前記蓄積容量の前記ベース基板への正射影から離れた側に位置する。
例えば、本開示の少なくとも１つの実施例による表示基板は、第１接続電極をさらに含み、前記第１接続電極の第１端子は、前記第１リセットトランジスタの第１極と前記閾値補償トランジスタの第１極と一体に形成され、絶縁層を貫通するビアを介して前記閾値補償トランジスタのアクティブ層と前記第１リセットトランジスタのアクティブ層それぞれに接続され、前記第１接続電極の第２端子は、前記漏電防止トランジスタの第１極と一体に形成され、絶縁層を貫通するビアを介して前記漏電防止トランジスタのアクティブ層に接続される。
例えば、本開示の少なくとも１つの実施例による表示基板は、第２接続電極をさらに含み、前記第２接続電極の第１端子は、前記漏電防止トランジスタの第２極と一体に形成され、絶縁層を貫通するビアを介して前記漏電防止トランジスタのアクティブ層に接続され、前記第２接続電極の第２端子は、絶縁層を貫通するビアを介して前記蓄積容量の第１電極板に接続され、前記第２接続電極の第３端子は、絶縁層を貫通するビアを介して前記蓄積容量の第３電極板に接続される。
例えば、本開示の少なくとも１つの実施例による表示基板は、前記漏電防止トランジスタの第２極及び前記スキャン信号線に接続される寄生容量をさらに含み、前記寄生容量の第１電極板は、前記スキャン信号線と一体に形成され、前記寄生容量の第２電極板は、前記寄生容量の第１電極板と前記ベース基板に垂直な方向において少なくとも部分的に重なり、前記寄生容量の第２電極板と前記蓄積容量の第３電極板とは、同じ層に位置し、前記寄生容量の第２電極板の前記ベース基板への正射影は、前記閾値補償トランジスタのアクティブ層の前記ベース基板への正射影と前記データ書き込みトランジスタのアクティブ層の前記ベース基板への正射影との間に位置し、前記寄生容量の第２電極板は、絶縁層を貫通するビアを介して前記第２接続電極の第４端子に接続される。
例えば、本開示の少なくとも１つの実施例による表示基板では、前記駆動サブ回路は、駆動トランジスタを含み、前記駆動トランジスタのゲートは、前記蓄積容量の第１電極板と一体に形成され、前記駆動トランジスタのアクティブ層、前記データ書き込みトランジスタのアクティブ層は、前記閾値補償トランジスタのアクティブ層と一体に形成され、前記駆動トランジスタのアクティブ層の前記ベース基板への正射影は、前記データ書き込みトランジスタのアクティブ層の前記ベース基板への正射影と前記閾値補償トランジスタのアクティブ層の前記ベース基板への正射影との間に位置する。
例えば、本開示の少なくとも１つの実施例による表示基板では、前記画素回路は、第１発光制御サブ回路と第２発光制御サブ回路とをさらに含み、前記第１発光制御サブ回路は、前記第１電圧線、前記駆動サブ回路の第１端子及び発光制御信号線に接続され、前記発光制御信号線により提供される発光制御信号に応答して、前記第１電圧線により提供される第１電圧を前記駆動サブ回路の第１端子に印加するように配置されており、前記第２発光制御サブ回路は、前記駆動サブ回路の第２端子、前記発光素子の第１端子及び前記発光制御信号線に接続され、前記発光制御信号線により提供される発光制御信号に応答して、前記駆動電流を前記発光素子の第１端子に印加するように構成されており、前記発光制御信号線は、前記第１方向に沿って延在しており、前記発光制御信号線は前記ベース基板への正射影が、前記蓄積容量の前記ベース基板への正射影における、前記スキャン信号線の前記ベース基板への正射影から離れた側に位置する。
例えば、本開示の少なくとも１つの実施例による表示基板では、前記第１発光制御サブ回路は、第１発光制御トランジスタを含み、前記第２発光制御サブ回路は、第２発光制御トランジスタを含み、前記第１発光制御トランジスタのアクティブ層、前記第２発光制御トランジスタのアクティブ層、前記データ書き込みトランジスタのアクティブ層、前記閾値補償トランジスタのアクティブ層は、前記駆動トランジスタのアクティブ層と一体に形成され、前記駆動トランジスタのアクティブ層の前記ベース基板への正射影は、前記データ書き込みトランジスタのアクティブ層及び前記第１発光制御トランジスタのアクティブ層の前記ベース基板への正射影と、前記第２発光制御トランジスタのアクティブ層及び前記閾値補償トランジスタのアクティブ層の前記ベース基板への正射影との間に位置する。
例えば、本開示の少なくとも１つの実施例による表示基板では、前記漏電防止制御信号線により提供される漏電防止制御信号と前記発光制御信号線により提供される前記発光制御信号とは、同じであるか又は異なる。
例えば、本開示の少なくとも１つの実施例による表示基板では、前記第１電圧線は、前記第２方向に沿って延在する第１サブ電圧線と、前記第１方向に沿って延在する第２サブ電圧線とを含み、前記第１サブ電圧線と前記第２サブ電圧線とは、異なる層に位置し、前記第１サブ電圧線の前記ベース基板への正射影は、前記データ書き込みトランジスタのアクティブ層の前記ベース基板への正射影と前記閾値補償トランジスタのアクティブ層の前記ベース基板への正射影との間に位置し、前記寄生容量の第２電極板の前記ベース基板への正射影と少なくとも部分的に重なり、前記第２サブ電圧線は、前記蓄積容量の第２電極板と一体に形成される。
例えば、本開示の少なくとも１つの実施例による表示基板は、第３接続電極をさらに含み、前記第３接続電極の第１端子は、前記第１発光制御トランジスタの第１極と一体に形成され、絶縁層を貫通するビアを介して前記第１発光制御トランジスタのアクティブ層に接続され、前記第３接続電極の第２端子は、絶縁層を貫通するビアを介して前記蓄積容量の第２電極板に接続され、前記第３接続電極の第３端子は、絶縁層を貫通するビアを介して前記第１サブ電圧線の第１突出部に接続される。
例えば、本開示の少なくとも１つの実施例による表示基板では、第１サブ電圧線は、第２突出部をさらに含み、前記第２突出部は、「回」字型であり、前記第２突出部の前記ベース基板への正射影は、前記漏電防止トランジスタのアクティブ層の前記ベース基板への正射影と少なくとも部分的に重なる。
本開示の少なくとも１つの実施例は、以上のいずれか１つの実施例に記載の表示基板を含む表示パネルをさらに提供する。
本開示の実施例の技術案をより明瞭に説明するために、以下に、実施例の図面を簡単に紹介し、自明なことに、以下の記述における図面は、本開示のいくつかの実施例に関するものにすぎず、本開示に対する制限ではない。
本開示のいくつかの実施例による表示基板の概略ブロック図である。 本開示のいくつかの実施例による画素回路の構造概略図である。 本開示のいくつかの実施例による画素回路の回路タイミング図である。 本開示のいくつかの実施例による別の画素回路の回路タイミング図である。 本開示のいくつかの実施例による画素回路のレイアウト概略図である。 本開示のいくつかの実施例による画素回路の各構造層の概略図である。 図３における第２発光制御トランジスタ、漏電防止トランジスタ及び蓄積容量３つの領域に対応する断面構造を継ぎ合わせた概略図である。 本開示のいくつかの実施例による別の断面概略図である。 本開示のいくつかの実施例による別の断面概略図である。 本開示のいくつかの実施例による一部の構造が積層される概略図である。 本開示のいくつかの実施例による一部の構造が積層される概略図である。 本開示のいくつかの実施例による一部の構造が積層される概略図である。 本開示の少なくとも１つの実施例による表示パネルの概略図である。
本開示の実施例の目的、技術案及び利点をより明確にするために、以下に、本開示の実施例の図面を併せて、本開示の実施例の技術案を明瞭で完全に記述する。明らかに、記述された実施例は、本開示の一部の実施例であり、全部の実施例ではない。記述された本開示の実施例に基づいて、当業者が創造的な労働を必要とせずに取得した他のすべての実施例は、いずれも本開示の保護範囲に属する。
特に定義されない限り、本開示で使用される技術用語または科学用語は、本開示が属する分野において一般的な技能を有する者に理解される通常の意味であるべきである。本開示で使用される「第１」、「第２」及び類似語は、いかなる順序、数、または重要性を表すものではなく、異なる構成部分を区別するために使用されるものに過ぎない。「含む」又は「包含する」などの類似語は、その語の前に現れた要素または物体が、他の要素または物体を排除することなく、その語の後に列挙された要素または物体およびそれらの等価物をカバーすることを意味する。「接続される」又は「繋がる」などの類似語は、物理的または機械的な接続に限定されるものではなく、直接的であれ間接的であれ、電気的な接続を含むことができる。「上」、「下」、「左」、「右」などは相対位置関係を表すためにのみ使用され、記述されたオブジェクトの絶対位置が変化すると、その相対位置関係もそれに応じて変化することがある。
本開示の実施例の以下の説明を明確かつ簡明に維持するために、本開示は、一部の既知機能及び既知部品の詳細な説明を省略する。
このゲート電圧の安定性が表示パネルの表示均一性、フリッカ（Ｆｌｉｃｋｅｒ）などの表示品質に関係するため、ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－ｓｉｌｉｃｏｎ、低温ポリシリコン）に基づいて製造される画素回路は、作動時に、駆動トランジスタＤＴＦＴのゲート電圧の安定性に注目する必要がある。ＬＴＰＳに基づいて製造される従来の画素回路、補償トランジスタＳＴＦＴの漏電電流は、低周波（１～３０Ｈｚ）で作動する需要を満たすことができないため、補償能力の低減及びフリッカの向上などの表示問題を招いてしまう。
酸化物半導体薄膜トランジスタ（Ｏｘｉｄｅ ＴＦＴ）は、ヒステリシス特性が高く、漏電電流が低い（１ｅ－１４Ａ以下）という特徴を備えているとともに、移動度が低く、以上の不足を補うことができるため、ＬＴＰＳに基づいて製造される補償トランジスタＳＴＦＴの代わりに酸化物半導体薄膜トランジスタを採用して、低漏電の性能を実現し、駆動トランジスタＤＴＦＴのゲート電圧の安定性を確保することができる。しかし、従来のプロセスに基づいて、酸化物半導体薄膜トランジスタのサイズは、ＬＴＰＳに基づいて製造されるトランジスタよりも大きく、位置する膜層が異なり、ビア、絶縁層の追加などの問題に関し、画素レイアウトに困難があり、改良が必要である。
また、表示分野では、解像度への要求が高まっており、表示パネルは、徐々に高画素密度（Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ、略称ＰＰＩ）の傾向を呈しており、例えば主流ディスプレイの解像度は、４６０ＰＰＩ以上に達している。高画素密度の需要により、画素のレイアウト空間が小さくなり、画素の蓄積容量が小さくなるが、蓄積容量が小さくなると、駆動トランジスタのゲートの電位の安定性に不利であり、表示パネルの表示均一性に影響を与え、フリッカを引き起こしてしまう。
本開示の少なくともいくつかの実施例は、表示基板及び表示パネルを提供し、この表示基板は、ベース基板と、ベース基板上に設置される複数のサブ画素とを含み、複数のサブ画素の各々は、発光素子と、発光するように発光素子を駆動する画素回路とを含み、画素回路は、駆動サブ回路と、データ書き込みサブ回路と、閾値補償サブ回路と、漏電防止サブ回路と、記憶サブ回路を含み、駆動サブ回路は、制御端子と、第１端子と、第２端子とを含み、発光素子を流れる駆動電流を制御するように構成されており、データ書き込みサブ回路は、駆動サブ回路の第１端子、データ線及びスキャン信号線に接続され、スキャン信号線により提供されるゲートスキャン信号に応答して、データ線により提供されるデータ信号を駆動サブ回路の第１端子に書き込むように構成されており、閾値補償サブ回路は、駆動サブ回路の第２端子、漏電防止サブ回路及びスキャン信号線に接続され、スキャン信号線により提供されるゲートスキャン信号に応答して、データ信号に基づく補償信号を駆動サブ回路の制御端子に書き込むように構成されており、漏電防止サブ回路は、駆動サブ回路の制御端子、閾値補償サブ回路、記憶サブ回路及び漏電防止制御信号線に接続され、駆動サブ回路の制御端子の漏電を抑制するように構成されており、記憶サブ回路は、駆動サブ回路の制御端子及び第１電圧線に接続され、補償信号を記憶して駆動サブ回路の制御端子に保持するように構成されており、記憶サブ回路は、蓄積容量を含み、蓄積容量は、第１電極板と、第２電極板と、第３電極板とを含み、第１電極板と第３電極板とは、互いに電気的に接続され且つベース基板に対して異なる層内に位置し、第２電極板は、ベース基板に垂直な方向において第１電極板及び第３電極板とそれぞれ少なくとも部分的に重なる。
本開示の実施例による表示基板では、画素回路において少なくとも３層の電極板を有する蓄積容量を採用することにより、占有量を増加させることなく、蓄積容量のサイズを効果的に増大させ、蓄積容量の容量値を高め、さらに駆動トランジスタのゲートの電位の安定性を高め、高画素密度の需要下での画素の容量が不足するという問題を緩和することができる。
以下、図面を併せて本開示のいくつかの実施例を詳細に説明するが、本開示は、これらの具体的な実施例に限らない。
図１は、本開示のいくつかの実施例による表示基板の概略ブロック図であり、図２Ａは、本開示のいくつかの実施例による画素回路の構造概略図で、図２Ｂは、本開示のいくつかの実施例による画素回路の回路タイミング図である。
例えば、図１に示すように、本開示の実施例による表示基板１００は、ベース基板１０、ベース基板１０上に設置される複数のサブ画素１２、第１電圧線、データ線、スキャン信号線、発光制御信号線、初期信号線及び漏電防止制御信号線を含む。説明すべきこととして、図１は、第１電圧線、データ線、スキャン信号線、発光制御信号線、初期信号線及び漏電防止制御信号線が示されていない。
例えば、表示基板１００は、表示パネル、例えばアクティブマトリクス有機発光ダイオード（ＡＭＯＬＥＤ）表示パネルなどに用いることができる。表示基板１００は、アレイ基板であってもよい。
例えば、このベース基板１０は、可撓性基板又は剛性基板であってもよい。例えば、ベース基板１０は、例えばガラス、プラスチック、セキエイ又は他の適切な材料を用いてもよく、本開示の実施例は、これを制限しない。
例えば、各サブ画素１２は、発光素子１２１と画素回路１２０とを含み、発光素子１２１は、画素回路１２０のベース基板１０から離れた側に位置する。図１に示すサブ画素１２は、各サブ画素１２がいずれも発光素子１２１及び画素回路１２０の２つの構成部分を含むことを説明するためのものに過ぎず、発光素子１２１と画素回路１２０の位置関係を限定するためのものではない。いくつかの例において、発光素子１２１と画素回路１２０とは、ベース基板１０に垂直な方向において重って設置される。
例えば、画素回路１２０は、発光するように発光素子１２１を駆動するように構成されている。以下、図２Ａ及び図２Ｂを併せて画素回路及びその作動原理について説明する。
例えば、図２Ａに示すように、画素回路１２０は、駆動サブ回路２００と、第１リセットサブ回路２１０と、第２リセットサブ回路２２０と、データ書き込みサブ回路２３０と、閾値補償サブ回路２４０と、第１発光制御サブ回路２５０と、第２発光制御サブ回路２６０と、漏電防止サブ回路２７０と、記憶サブ回路２８０を含む。
例えば、図２Ａに示すように、駆動サブ回路２００は、制御端子と、第１端子と、第２端子とを含み、発光素子１２１を流れる駆動電流を制御するように構成されている。例えば、駆動サブ回路２００の制御端子は、第１ノードＮ１に接続され、第１端子は、第２ノードＮ２に接続され、第２端子は、第３ノードＮ３に接続される。
データ書き込みサブ回路２３０は、駆動サブ回路２００の第１端子、データ線Ｖｄａ及びスキャン信号線Ｇａに接続され、スキャン信号線Ｇａにより提供されるゲートスキャン信号に応答して、データ線Ｖｄａにより提供されるデータ信号を駆動サブ回路２００の第１端子に書き込むように構成されている。
閾値補償サブ回路２４０は、駆動サブ回路２００の第２端子、漏電防止サブ回路２７０及びスキャン信号線Ｇａに接続され、スキャン信号線Ｇａにより提供されるゲートスキャン信号に応答して、データ信号に基づく補償信号を駆動サブ回路２００の制御端子に書き込むように構成されている。
漏電防止サブ回路２７０は、駆動サブ回路２００の制御端子、閾値補償サブ回路２４０、記憶サブ回路２８０及び漏電防止制御信号線ＥＭ２に接続され、駆動サブ回路２００の制御端子の漏電を抑制するように構成されている。
第１発光制御サブ回路２５０は、第１電圧線ＶＤＤ、駆動サブ回路２００の第１端子及び発光制御信号線ＥＭ１に接続され、発光制御信号線ＥＭ１により提供される発光制御信号に応答して、第１電圧線ＶＤＤにより提供される第１電圧を駆動サブ回路２００の第１端子に印加するように構成されている。
第２発光制御サブ回路２６０は、駆動サブ回路２００の第２端子、発光素子１２１の第１端子及び発光制御信号線ＥＭ１に接続され、発光制御信号線ＥＭ１により提供される発光制御信号に応答して、駆動電流を発光素子１２１の第１端子に印加するように構成されている。
第１リセットサブ回路２１０は、閾値補償サブ回路２４０、漏電防止サブ回路２７０、第１初期信号線Ｖｉｎｉｔ１及び第１リセット制御信号端子Ｒｅ１に接続され、第１リセット制御信号端子Ｒｅ１の受信したリセット制御信号に応答して、第１初期信号線により提供される初期電圧を漏電防止サブ回路２７０を介して駆動サブ回路２００の制御端子に印加するように構成されている。
例えば、第１リセットサブ回路２１０が第１初期信号線Ｖｉｎｉｔ１から出力された初期電圧を駆動サブ回路２００の制御端子に伝送して、駆動サブ回路２００の制御端子を初期化する時、漏電防止サブ回路２７０は、漏電防止制御信号の制御下で導通するように構成されており、それによって、初期電圧は、漏電防止サブ回路２７０を介して駆動サブ回路２００の制御端子（即ち第１ノードＮ１）に伝送されて、駆動サブ回路２００の制御端子を初期化する。
第２リセットサブ回路２２０は、第２初期信号線Ｖｉｎｉｔ２、第２リセット制御信号端子Ｒｅ２及び発光素子１２１の第１端子に接続され、第２リセット制御信号端子Ｒｅ２の受信したリセット制御信号に応答して、第２初期信号線Ｖｉｎｉｔ２により提供される初期電圧を発光素子１２１の第１端子に印加するように構成されている。
例えば、第１初期信号線Ｖｉｎｉｔ１により提供される初期電圧と第２初期信号線Ｖｉｎｉｔ２により提供される初期電圧とは、同じであっても異なっていてもよい。
記憶サブ回路２８０は、駆動サブ回路２００の制御端子及び第１電圧線ＶＤＤに接続され、補償信号を記憶して駆動サブ回路２００の制御端子に保持するように構成されている。
例えば、記憶サブ回路２８０は、蓄積容量Ｃｓｔ１を含み、蓄積容量Ｃｓｔ１は、第１電極板と、第２電極板と、第３電極板とを含み、第１電極板と第３電極板とは、互いに電気的に接続され且つベース基板に対して異なる層内に位置し、第２電極板は、ベース基板に垂直な方向において第１電極板及び第３電極板とそれぞれ少なくとも部分的に重なる。積層される少なくとも３つの電極板を設置し、第１電極板と第３電極板とを互いに電気的に接続し、即ち第１電極板と第３電極板とが同じ電位を有し、第２電極板の電位と異なるようにすることで、３層の構造の蓄積容量を形成し、このように、占有空間を増加させることなく、蓄積容量の面積を増大させ、蓄積容量Ｃｓｔ１の容量値を高めることができる。例えば、本開示の実施例の蓄積容量の容量値は、従来の２層の容量の容量値から６０％～８０％ほど増加してもよく、例えば容量値６０ｆＦは、容量値９６ｆＦ－１０８ｆＦまで増加し、例えば、１００ｆＦまで増加してもよく、本開示の実施例は、これを制限しない。
本開示の実施例において、駆動サブ回路２００と、第１リセットサブ回路２１０と、第２リセットサブ回路２２０と、データ書き込みサブ回路２３０と、閾値補償サブ回路２４０と、第１発光制御サブ回路２５０と、第２発光制御サブ回路２６０と、漏電防止サブ回路２７０と、記憶サブ回路２８０とを含む画素回路において、少なくとも３層の電極板を有する蓄積容量を用いることで、占有空間を増加させることなく、蓄積容量のサイズを効果的に増大させ、蓄積容量の容量値を高め、さらに駆動トランジスタのゲートの電位の安定性を高め、高画素密度の需要下の蓄積容量が不足するという問題を緩和することができる。
例えば、画素回路１２０は、寄生容量Ｃｓｔ２をさらに含んでもよく、寄生容量Ｃｓｔ２は、駆動サブ回路２００の制御端子及びスキャン信号線Ｇａに接続され、スキャン信号線Ｇａにより提供されるスキャン信号に応答して、駆動サブ回路２００の制御端子の電圧を調節するように構成されている。例えば、電荷保存原理に基づいて、寄生容量は、スキャン信号線Ｇａにより提供するスキャン信号がローレベルからハイレベルに変わると、駆動サブ回路２００の制御端子の電圧を高めることができる。画素回路の駆動電流は、駆動サブ回路２００の制御端子の電圧に関係し、駆動サブ回路２００の制御端子の電圧は、データ線Ｖｄａにより提供されるデータ信号に関係し、データ線Ｖｄａにより提供されるデータ信号の電圧には、上限があり、上限は、例えば６Ｖ又は７Ｖほどであり、低い駆動電流を実現するには、データ線Ｖｄａが高いデータ信号電圧を提供する必要があり、従って、実際の使用過程では、この需要がデータ信号の電圧上限を超える可能性があり、それによって、理想的な駆動電流に達することができない。しかし、寄生容量Ｃｓｔ２を利用して駆動サブ回路２００の制御端子の電圧を高めれば、データ線Ｖｄａは、やや低いデータ信号電圧を提供することができるため、寄生容量Ｃｓｔ２の作用下でも低い駆動電流を実現することもでき、データ信号に対する電圧の需要がその電圧上限を超えて、低い駆動電流を実現できないことを回避する。
例えば、図２Ａに示すように、発光素子１２１の第２電極は、第２電圧線ＶＳＳに電気的に接続されて第２電圧を受信する。
例えば、発光素子１２１は、発光ダイオードなどであってもよい。発光ダイオードは、マイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、Ｍｉｃｒｏ ＬＥＤ）、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）又は量子ドット発光ダイオード（Ｑｕａｎｔｕｍ Ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ、ＱＬＥＤ）などであってもよい。発光素子１２１は、作動時に発光信号（例えば、駆動電流であってもよい）を受信し、この発光信号に対応する強度の光を発光するように構成されている。発光素子１２１は、第１電極と、第２電極と、第１電極と第２電極との間に設置される発光層とを含んでもよい。発光素子１２１の第１電極は、陽極であってもよく、発光ダイオードの第２電極は、陰極であってもよい。説明すべきこととして、本開示の実施例において、発光素子の発光層は、エレクトロルミネッセンス層自体と、例えば、正孔注入層、正孔輸送層、電子注入層及び電子伝送層など、エレクトロルミネッセンス層の両側に位置する他の共通層とを含んでもよい。通常、発光素子１２１は、発光閾値電圧を有し、発光素子１２１の第１電極と第２電極との間の電圧が発光閾値電圧以上であると発光する。実際の応用では、実際の応用環境に応じて、発光素子１２１の具体的な構造を設計して決定してもよく、ここで限定しない。
例えば、図２Ａに示すように、駆動サブ回路２００は、駆動トランジスタＴ３を含み、第１リセットサブ回路２１０は、第１リセットトランジスタＴ１を含み、第２リセットサブ回路２２０は、第２リセットトランジスタＴ７を含み、データ書き込みサブ回路２３０は、データ書き込みトランジスタＴ４を含み、閾値補償サブ回路２４０は、閾値補償トランジスタＴ２を含み、第１発光制御サブ回路２５０は、第１発光制御トランジスタＴ５を含み、第２発光制御サブ回路２６０は、第２発光制御トランジスタＴ６を含み、漏電防止サブ回路２７０は、漏電防止トランジスタＴ８を含む。
駆動サブ回路２００の制御端子は、駆動トランジスタＴ３のゲートを含み、駆動サブ回路２００の第１端子は、駆動トランジスタＴ３の第１極を含み、駆動サブ回路２０の第２端子は、駆動トランジスタＴ３の第２極を含む。駆動トランジスタＴ３のゲートは、第１ノードＮ１に電気的に接続され、駆動トランジスタＴ３の第１極は、第２ノードＮ２に電気的に接続され、駆動トランジスタＴ３の第２極は、第３ノードＮ３に電気的に接続される。
データ書き込みトランジスタＴ４のゲートは、スキャン信号線Ｇａに電気的に接続され、データ書き込みトランジスタＴ４の第１極は、データ線Ｖｄａに電気的に接続され、データ書き込みトランジスタＴ４の第２極は、第２ノードＮ２に電気的に接続され、即ち駆動トランジスタＴ３の第１極に電気的に接続される。
閾値補償トランジスタＴ２のゲートは、スキャン信号線Ｇａに電気的に接続され、閾値補償トランジスタＴ２の第１極は、漏電防止トランジスタＴ８の第１極に電気的に接続され、閾値補償トランジスタＴ２の第２極は、第３ノードＮ３に電気的に接続され、即ち駆動トランジスタＴ３の第２極に電気的に接続される。
第１発光制御トランジスタＴ５のゲートは、発光制御信号線ＥＭ１に電気的に接続されて発光制御信号を受信し、第１発光制御トランジスタＴ５の第１極は、第１電圧線ＶＤＤに電気的に接続されて第１電圧を受信し、第１発光制御トランジスタＴ５の第２極は、第２ノードＮ２に電気的に接続され、即ち駆動トランジスタＴ３の第１極に電気的に接続される。
第２発光制御トランジスタＴ６のゲートは、発光制御信号線ＥＭ１に電気的に接続されて発光制御信号を受信し、第２発光制御トランジスタＴ６の第１極は、第４ノードＮ４に電気的に接続され、即ち発光素子１２１の第１電極に電気的に接続され、第２発光制御トランジスタＴ６の第２極は、第３ノードＮ３に電気的に接続され、即ち駆動トランジスタＴ３の第２極に電気的に接続される。
第１リセットトランジスタＴ１のゲートは、第１リセット制御信号端子Ｒｅ１に電気的に接続され、第１リセットトランジスタＴ１の第１極は、閾値補償トランジスタＴ２の第１極及び漏電防止トランジスタＴ８の第１極に電気的に接続され、第１リセットトランジスタＴ１の第２極は、第１初期信号線Ｖｉｎｉｔ１に電気的に接続される。
第２リセットトランジスタＴ７のゲートは、第２リセット制御信号端子Ｒｅ２に電気的に接続され、第２リセットトランジスタＴ７の第１極は、第２初期信号線Ｖｉｎｉｔ２に電気的に接続され、第２リセットトランジスタＴ７の第２極は、第４ノードＮ４に電気的に接続され、即ち発光素子１２１の第１電極に電気的に接続される。
漏電防止トランジスタＴ８のゲートは、漏電防止制御信号線ＥＭ２に電気的に接続され、漏電防止トランジスタＴ８の第１極は、閾値補償トランジスタＴ２の第１極及び第１リセットトランジスタＴ１の第１極に電気的に接続され、漏電防止トランジスタＴ８の第２極は、第１ノードＮ１に電気的に接続され、即ち駆動トランジスタＴ３のゲートに電気的に接続される。
例えば、画素回路に漏電防止トランジスタＴ８が設置されていない場合、駆動トランジスタＴ３のゲートの漏電経路は、トランジスタＴ１及びＴ２であり、漏電電流を抑制するために、いくつかの例において、第１リセットトランジスタＴ１及び閾値補償トランジスタＴ２をデュアルゲートのトランジスタとして設置してもよい。画素回路に漏電防止トランジスタＴ８が設置されている場合、駆動トランジスタＴ３のゲートの漏電経路は、トランジスタＴ８－Ｔ１及びＴ８－Ｔ２であり、元の画素回路の漏電経路のトランジスタＴ１及びＴ２と比べて、経路漏電がより低く、漏電防止トランジスタＴ８の漏電電流は、重要な参照指標であるので、空間を節約するために、第１リセットトランジスタＴ１及び閾値補償トランジスタＴ２をシングルゲートのトランジスタとして設置してもよい。漏電防止トランジスタＴ８は、酸化物半導体薄膜トランジスタ（Ｏｘｉｄｅ ＴＦＴ）であってもよく、酸化物半導体薄膜トランジスタは、ヒステリシス特性が良好で、漏電電流が低い（１ｅ－１４Ａ以下）という特徴を備えるとともに、移動度が低いため、酸化物半導体薄膜トランジスタを採用して駆動トランジスタのゲートの電圧安定性を確保することができる。
例えば、蓄積容量Ｃｓｔ１の第１電極板ＣＣ１及び第３電極板ＣＣ３は、いずれも駆動サブ回路２００の制御端子に電気的に接続され、蓄積容量Ｃｓｔ１の第２電極板ＣＣ２は、第１電圧線ＶＤＤに電気的に接続されて第１電圧を受信する。ベース基板に垂直な方向において、第２電極板は、第１電極板と第３電極板との間に位置する。
例えば、第１電圧線ＶＤＤから出力された電圧及び第２電圧線ＶＳＳから出力された電圧のうちの一方は、高電圧で、他方は、低電圧である。例えば、図２Ａに示す実施例において、第１電圧線ＶＤＤから出力された電圧は、正電圧である一定の第１電圧であるが、第２電圧線ＶＳＳから出力された電圧は、負電圧である一定の第２電圧であるなどである。例えば、いくつかの例において、第２電圧線ＶＳＳは、接地されてもよい。
説明すべきこととして、本開示の実施例で採用されるトランジスタは、薄膜トランジスタ又は電界効果トランジスタ又は特性が同じ他のスイッチデバイスであってもよく、薄膜トランジスタは、酸化物半導体薄膜トランジスタ、アモルファスシリコン薄膜トランジスタ又はポリシリコン薄膜トランジスタなどを含んでもよい。例えば、本開示の実施例の記述では、駆動トランジスタＴ３、データ書き込みトランジスタＴ４、閾値補償トランジスタＴ２、第１発光制御トランジスタＴ５、第２発光制御トランジスタＴ６、第１リセットトランジスタＴ１及び第２リセットトランジスタＴ７は、いずれも低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－ｓｉｌｉｃｏｎ、略称ＬＴＰＳ）薄膜トランジスタであってもよく、漏電防止トランジスタＴ８は、酸化物半導体薄膜トランジスタであってもよい。トランジスタのソースとドレインとは、構造的に対称であってもよいため、そのソースとドレインとは、物理的構造的に違いがなくてもよい。本開示の実施例において、トランジスタを区別するために、制御極としてのゲートを除いて、１極が第１極で、もう１極が第２極であることが直接記述されるので、本開示の実施例における全部又は一部のトランジスタの第１極と第２極とは、必要に応じて交換可能である。
例えば、具体的な実施では、本開示の実施例において、第１初期信号線Ｖｉｎｉｔ１及び第２初期信号線Ｖｉｎｉｔ２から出力された初期電圧Ｖｉと第２電圧線ＶＳＳから出力された電圧Ｖｓとは、Ｖｉ－Ｖｓ＜ＶＥＬを満たすことができる。ＶＥＬは、発光素子１２１の発光閾値電圧を表す。いくつかの実施例において、第１初期信号線Ｖｉｎｉｔ１の初期電圧と第２初期信号線Ｖｉｎｉｔ２の初期電圧とは、異なってもよく、例えば、第１初期信号線Ｖｉｎｉｔ１の初期電圧は、第２初期信号線Ｖｉｎｉｔ２の初期電圧よりも小さく、第１初期信号線Ｖｉｎｉｔ１の初期電圧は、例えば第２初期信号線Ｖｉｎｉｔ２の初期電圧よりも０．５Ｖ～１Ｖ小さい。
例えば、ｙ（ｙは１より大きい整数である）行目の画素回路の第１リセット制御信号端子Ｒｅ１及びｙ－１行目の画素回路の第２リセット制御信号端子Ｒｅ２は、第１リセット信号線（図示せず）に接続され、ｙ＋１行目の画素回路の第１リセット制御信号端子Ｒｅ１及びｙ行目の画素回路の第２リセット制御信号端子Ｒｅ２は、第２リセット信号線（図示せず）に接続される。即ち、各行のサブ画素は、それぞれ２本のリセット信号線（第１リセット信号線及び第２リセット信号線）に対応して接続されることで、それぞれ第１リセット制御信号端子Ｒｅ１及び第２リセット制御信号端子Ｒｅ２に接続される。例えば、１本のリセット信号線（例えば、第１リセット信号線）は、本行のサブ画素における第１リセットトランジスタＴ１のゲート（即ち第１リセット制御信号端子Ｒｅ１）に電気的に接続されて第１リセット制御信号を提供し、この第１リセット信号線は、さらに前の行のサブ画素における第２リセットトランジスタＴ７のゲート（即ち第２リセット制御信号端子Ｒｅ２）に電気的に接続されて前の行のサブ画素に第２リセット制御信号を提供し、もう１つのリセット信号線（例えば、第２リセット信号線）は、次の行の画素回路（即ちスキャン信号線のスキャン順序に従って、本行のスキャン信号線の後に順にオンになるスキャン線が位置する画素回路行）に対応する第１リセットトランジスタＴ１のゲート（即ち第１リセット制御信号端子Ｒｅ１）に電気的に接続されて次の行のサブ画素に第１リセット制御信号を提供し、この第２リセット信号線は、さらに本行の画素回路の第２リセットトランジスタＴ７のゲート（即ち第２リセット制御信号端子Ｒｅ２）に電気的に接続される。即ち隣接する２行のサブ画素に１本のリセット信号線が共用される。
例えば、ｙ（ｙは１より大きい整数である）行目の画素回路の第１リセットトランジスタＴ１の第２極及びｙ－１行目の画素回路の第２リセットトランジスタＴ７の第１極は、第１初期信号線Ｖｉｎｉｔ１に接続され、ｙ＋１行目の画素回路の第１リセットトランジスタＴ１の第２極及びｙ行目の画素回路の第２リセットトランジスタＴ７の第１極は、第２初期信号線Ｖｉｎｉｔ２に接続される。即ち、各行のサブ画素は、それぞれ２本の初期信号線（第１初期信号線及び第２初期信号線）に対応して接続され、それぞれ第１リセットトランジスタＴ１及び第２リセットトランジスタＴ７に接続される。例えば、１本の初期信号線（例えば、第１初期信号線Ｖｉｎｉｔ１）は、本行のサブ画素における第１リセットトランジスタＴ１に電気的に接続されて第１初期電圧を提供し、この第１初期信号線Ｖｉｎｉｔ１は、さらに前の行のサブ画素における第２リセットトランジスタＴ７に接続されて前の行のサブ画素に第２初期信号を提供し、もう１本の初期信号線（例えば、第２初期信号線Ｖｉｎｉｔ２）は、次の行の画素回路（即ちスキャン信号線のスキャン順序に従って、本行のスキャン信号線の後に順にオンになるスキャン線が位置する画素回路行）に対応する第１リセットトランジスタＴ１に電気的に接続されて次の行のサブ画素に第１初期制御信号を提供し、この第２初期信号線Ｖｉｎｉｔ２は、さらに本行の画素回路の第２リセットトランジスタＴ７に電気的に接続される。即ち隣接する２行のサブ画素に１本の初期信号線が共用される。
以下、図２Ｂを併せて図２Ａに示す画素回路の作動過程について記述する。
例えば、図２Ｂに示すように、Ｒｅ１は、第１リセット制御信号線により提供される第１リセット制御信号を表し、Ｒｅ２は、第２リセット制御信号線により提供される第２リセット制御信号を表し、Ｇａは、スキャン信号線Ｇａから出力されたゲートスキャン信号を表し、ＥＭ１は、発光制御信号線ＥＭ１から出力された発光制御信号を表し、ＥＭ２は、漏電防止制御信号線ＥＭ２から出力された漏電防止制御信号を表し、Ｖｄａは、データ線Ｖｄａから出力されたデータ信号を表す。説明すべきこととして、本開示の実施例において、符号Ｒｅ１、Ｒｅ２、Ｇａ、ＥＭ１、ＥＭ２、Ｖｄａ、ＶＤＤは、信号線を表すとともに、信号線上の信号も表す。
例えば、１つの画素回路の１つの表示フレームの作動過程で、画素駆動回路の作動過程は、初期化段階Ｔ１０、データ書き込み及び補償段階Ｔ２０、及び発光段階Ｔ３０の３つの段階を有する。
初期化段階Ｔ１０で、第１リセット制御信号Ｒｅ１及び第２リセット制御信号Ｒｅ２は、ローレベルにあり、発光制御信号ＥＭ１、漏電防止制御信号ＥＭ２及びゲートスキャン信号Ｇａは、ハイレベルにあり、第１リセットトランジスタＴ１は、第１リセット制御信号Ｒｅ１のローレベルの制御下で導通し、且つ漏電防止トランジスタＴ８は、漏電防止制御信号ＥＭ２のハイレベルの制御下で導通し、それによって、第１初期信号線Ｖｉｎｉｔ１上で伝送される初期電圧を駆動トランジスタＴ３のゲートに提供して、駆動トランジスタＴ３のゲートを初期化することができる。同時に、第２リセットトランジスタＴ７は、第２リセット制御信号Ｒｅ２の制御下で導通し、第２初期信号線Ｖｉｎｉｔ２から出力された初期電圧を発光素子１２１の第１電極に提供して、発光素子１２１の第１電極を初期化する。また、この段階で、第１発光制御トランジスタＴ５及び第２発光制御トランジスタＴ６は、発光制御信号ＥＭ１のハイレベルの制御下で遮断され、データ書き込みトランジスタＴ４は、スキャン信号Ｇａのハイレベルの制御下で遮断される。
データ書き込み及び補償段階Ｔ２０で、第１リセット制御信号Ｒｅ１及び第２リセット制御信号Ｒｅ２は、ハイレベルにあり、発光制御信号ＥＭ１及び漏電防止制御信号ＥＭ２は、ハイレベルにあり、ゲートスキャン信号Ｇａは、ローレベルにあり、データ書き込みトランジスタＴ４及び閾値補償トランジスタＴ２は、ゲートスキャン信号Ｇａのローレベルに応答していずれも導通する。また、漏電防止トランジスタＴ８は、漏電防止制御信号ＥＭ２のハイレベルに応答して導通され、それによって、駆動トランジスタＴ３のゲートの電圧がＶｄａ＋Ｖｔｈに変わるまで、データ線上で伝送されるデータ信号Ｖｄａに駆動トランジスタＴ３のゲートを充電させ、駆動トランジスタＴ３のゲートの電圧Ｖｄａ＋Ｖｔｈを蓄積容量Ｃｓｔ１により蓄積する。そのなか、Ｖｔｈは、駆動トランジスタＴ３の閾値電圧を表し、Ｖｄａは、データ信号の電圧を表す。また、この段階で、第１リセットトランジスタＴ１は、第１リセット制御信号Ｒｅ１のローレベルに応答して遮断され、第２リセットトランジスタＴ７は、第２リセット制御信号Ｒｅ２のローレベルに応答して遮断され、第１発光制御トランジスタＴ５及び第２発光制御トランジスタＴ６は、発光制御信号ＥＭ１のハイレベルに応答していずれも遮断される。
発光段階Ｔ３０で、第１リセット制御信号Ｒｅ１及び第２リセット制御信号Ｒｅ２は、ハイレベルにあり、発光制御信号ＥＭ１及び漏電防止制御信号ＥＭ２は、ローレベルにあり、ゲートスキャン信号Ｇａは、ハイレベルにあり、第１発光制御トランジスタＴ５及び第２発光制御トランジスタＴ６は、発光制御信号ＥＭ１のローレベルに応答していずれも導通する。導通した第１発光制御トランジスタＴ５は、第１電圧線ＶＤＤの電圧を駆動トランジスタＴ３の第１極に提供して、駆動トランジスタＴ３の第１極の電圧をＶＤＤにし、駆動トランジスタＴ３のゲートの電圧をＶｄａ＋Ｖｔｈにし、このように駆動トランジスタＴ３を飽和状態にすることができ、それによって、駆動トランジスタＴ３に駆動電流Ｉｄｓ：Ｉｄｓ＝Ｋ＊（（Ｖｄａ＋Ｖｔｈ－ＶＤＤ）－Ｖｔｈ）２＝Ｋ＊（Ｖｄａ－ＶＤＤ）２を生じさせ、Ｋは、プロセス及び設計に関係する構造定数である。この駆動電流Ｉｄｓは、導通した第２発光制御トランジスタＴ６を介して発光素子１２１に提供され、発光するように発光素子１２１を駆動する。また、この段階で、第１リセットトランジスタＴ１は、第１リセット制御信号Ｒｅ１のローレベルに応答して遮断され、第２リセット制御信号Ｒｅ２のローレベルに応答して第２リセットトランジスタＴ７を遮断するように制御する。データ書き込みトランジスタＴ２及び閾値補償トランジスタＴ４は、ゲートスキャン信号Ｇａのハイレベルに応答していずれも遮断される。漏電防止トランジスタＴ８は、漏電防止制御信号ＥＭ２のローレベルに応答して遮断される。
別の実施例において、画素回路に寄生容量Ｃｓｔ２が設置されている場合、発光段階Ｔ３０で、ゲートスキャン信号Ｇａがローレベルからハイレベルに上がると、容量の電荷保存原理に基づいて、寄生容量Ｃｓｔ２を介して駆動トランジスタＴ３のゲートに結合することにより、駆動トランジスタＴ３のゲートの電圧を上げ、例えばＶｃｓを上げ、Ｖｃｓは、例えば０．４Ｖ～０．５Ｖである。上記Ｉｄｓの計算式では、Ｖｄａ＋ＶｔｈがＶＤＤよりも小さいため、Ｖｄａ＋Ｖｔｈ－ＶＤＤが負値である。駆動トランジスタＴ３のゲートの電圧がＶｄａ＋ＶｔｈよりもＶｃｓ高まれば、Ｖｄａ＋Ｖｔｈ＋Ｖｃｓ－ＶＤＤの絶対値がＶｄａ＋Ｖｔｈ－ＶＤＤの絶対値よりも小さいため、駆動電流Ｉｄｓが低減する。
駆動電流Ｉｄｓは、データ信号Ｖｄａに関係し、データ線Ｖｄａにより提供されるデータ信号の電圧上限は、例えば６Ｖ又は７Ｖほどであり、低い駆動電流を実現するには、データ線Ｖｄａが高いデータ信号電圧を提供する必要があり、実際の使用過程で、データ信号の電圧上限を超える可能性があり、寄生容量Ｃｓｔ２を追加した後、発光段階Ｔ３０で、寄生容量Ｃｓｔ２を利用して駆動トランジスタＴ３のゲートの電圧を高めることで、データ線Ｖｄａがやや低いデータ信号電圧を提供でき、それによって、データ線Ｖｄａにより提供されるデータ信号への要求を低減させるため、寄生容量Ｃｓｔ２の作用下でも低い駆動電流を実現し、データ信号Ｖｄａの電圧がその電圧上限を超えることを回避することができる。
例えば、いくつかの例において、漏電防止制御信号線ＥＭ２により提供される漏電防止制御信号と発光制御信号線ＥＭ１により提供される発光制御信号とは、同じであってもよい。例えば、漏電防止トランジスタＴ８の駆動タイミングと第１発光制御トランジスタＴ５及び第２発光制御トランジスタＴ６の駆動タイミングとは、同じであってもよいため、同じ信号を採用して漏電防止トランジスタＴ８、第１発光制御トランジスタＴ５及び第２発光制御トランジスタＴ６を同時に駆動することができる。
例えば、別の例において、漏電防止制御信号線ＥＭ２により提供される漏電防止制御信号と発光制御信号線ＥＭ１により提供される発光制御信号とは、異なってもよい。漏電防止制御信号ＥＭ２を利用して漏電防止トランジスタＴ８の導通及び切断を単独で制御し、発光制御信号ＥＭ１は、第１発光制御トランジスタＴ５及び第２発光制御トランジスタＴ６の導通及び遮断を制御する。発光段階Ｔ３０で、漏電防止トランジスタＴ８の駆動タイミングと第１発光制御トランジスタＴ５及び第２発光制御トランジスタＴ６の駆動タイミングとは、異なってもよく、例えば、漏電防止トランジスタＴ８の漏電防止制御信号は、発光段階Ｔ３０で常にローレベルに維持されるが、第１発光制御トランジスタＴ５及び第２発光制御トランジスタＴ６の発光制御信号は、発光段階Ｔ３０で全体的にローレベルに維持され、且つ所定時間長おきに１回ハイレベルに上がることができる（図２Ｃに示す）ことで、発光素子１２１の発光時間を縮み、短時間内に発光素子１２１の発光輝度を低減させ、それによって、この画素回路の消費電力を低減させる。視覚残像現象により、ユーザは、発光素子１２１の輝度変化を感知できない。従って、発光段階Ｔ３０で、漏電防止トランジスタＴ８の駆動タイミングと第１発光制御トランジスタＴ５及び第２発光制御トランジスタＴ６の駆動タイミングとは、同じではなくてもよいため、漏電防止制御信号線ＥＭ２を採用して漏電防止トランジスタＴ８を単独で制御する。
図３は、本開示のいくつかの実施例による画素回路のレイアウト概略図であり、図４Ａ－４Ｏは、本開示のいくつかの実施例による画素回路の各層の概略図である。例えば、図３及び４Ａ－４Ｏに示すように、１つの画素回路１２０の積層構造を例にして紹介する。
図３は、図２Ａに示す画素回路のレイアウト概略図であり、表示基板は、第１アクティブ半導体層と、第１導電層と、第２導電層と、第２アクティブ半導体層と、第３導電層と、ソースドレイン金属層と、第４導電層と、陽極層と、を含んでもよい。図４Ａ－４Ｏは、本開示のいくつかの実施例による画素回路の各構造層の概略図であり、そのなか、図４Ａは、第１アクティブ半導体層３１０の概略図であり、図４Ｂは、第１導電層３２０の概略図であり、図４Ｃは、第１アクティブ半導体層３１０が第１導電層３２０と重なる概略図であり、図４Ｄは、第２導電層３３０の概略図であり、図４Ｅは、第２導電層３３０が図４Ｃに示す積層構造と重なる概略図であり、図４Ｆは、第２アクティブ半導体層３４０の概略図であり、図４Ｇは、第３導電層３５０の概略図であり、図４Ｈは、第２アクティブ半導体層３４０及び第３導電層３５０が図４Ｅに示す積層構造と重なる概略図であり、図４Ｉは、ソースドレイン金属層３６０の概略図であり、図４Ｊは、絶縁層ビアの概略図であり、図４Ｋは、ソースドレイン金属層３６０が絶縁層ビアと重なる概略図であり、図４Ｌは、ソースドレイン金属層３６０が図４Ｈに示す積層構造と重なる概略図であり、図４Ｍは、ソースドレイン金属層３６０と第４導電層３７０との間の絶縁層ビアの概略図であり、図４Ｎは、第４導電層３７０の概略図を示し、図４Ｏは、第４導電層３７０が図４Ｌに示す積層構造と重なる概略図を示す。
例えば、ベース基板１０に垂直な方向において、第１アクティブ半導体層３１０は、ベース基板１０と第１導電層３２０との間に位置し、第１導電層３２０は、第１アクティブ半導体層３１０と第２導電層３３０との間に位置し、第２導電層３３０は、第１導電層３２０と第２アクティブ半導体層３４０との間に位置し、第２アクティブ半導体層３４０は、第２導電層３３０と第３導電層３５０との間に位置し、第３導電層３５０は、第２アクティブ半導体層３４０とソースドレイン金属層３６０との間に位置し、ソースドレイン金属層３６０は、第３導電層３５０と第４導電層３７０との間に位置し、第４導電層３７０は、ソースドレイン金属層３６０と陽極層（図示せず）との間に位置する。
例えば、図３に示すように、第１リセット信号線Ｒｅ１、第１初期信号線Ｖｉｎｉｔ１、スキャン信号線Ｇａ、漏電防止制御信号線ＥＭ２、発光制御信号線ＥＭ１、第２リセット信号線Ｒｅ２及び第２初期信号線Ｖｉｎｉｔ２は、第１方向Ｘに沿って延在しており、第１方向Ｘと交差する第２方向Ｙに沿って上から下へ順に並べられる。
例えば、いくつかの実施例において、第１方向Ｘと第２方向Ｙとは、互いに垂直である。第１方向Ｘは、水平方向に平行してもよく、第２方向Ｙは、鉛直方向に平行してもよい。
例えば、第２方向Ｙにおいて、蓄積容量Ｃｓｔ１は、発光制御信号線ＥＭ１とスキャン信号線Ｇａ又は漏電防止制御信号線ＥＭ２との間に位置し、例えば、図３に示すように、発光制御信号線ＥＭ１はベース基板１０への正射影が、蓄積容量Ｃｓｔ１のベース基板１０への正射影における、スキャン信号線Ｇａのベース基板１０への正射影から離れた側に位置する。また、第２方向Ｙにおいて、蓄積容量Ｃｓｔ１は、第１リセット信号線Ｒｅ１と第２リセット信号線Ｒｅ２との間に位置し、例えば、図３に示すように、蓄積容量Ｃｓｔ１のベース基板への正射影は、第１リセット信号線Ｒｅ１のベース基板への正射影と第２リセット信号線Ｒｅ２のベース基板への正射影との間に位置する。
例えば、第２方向Ｙにおいて、第１初期信号線Ｖｉｎｉｔ１は、第１リセット信号線Ｒｅ１と第２リセット信号線Ｒｅ２との間に位置し、例えば、図３に示すように、第１初期信号線Ｖｉｎｉｔ１のベース基板への正射影は、第１リセット信号線Ｒｅ１のベース基板への正射影と第２リセット信号線Ｒｅ２のベース基板への正射影との間に位置する。例えば、第２方向Ｙにおいて、第２初期信号線Ｖｉｎｉｔ２は、第２リセット信号線Ｒｅ２の、第１リセット信号線Ｒｅ１から離れた側に位置し、例えば、図３に示すように、第２初期信号線Ｖｉｎｉｔ２はベース基板への正射影が、第２リセット信号線Ｒｅ２のベース基板への正射影における、第１リセット信号線Ｒｅ１のベース基板への正射影から離れた側に位置する。
例えば、漏電防止制御信号線ＥＭ２は、第１方向Ｘに沿って延在している。第２方向Ｙにおいて、漏電防止制御信号線ＥＭ２は、スキャン信号線Ｇａと蓄積容量Ｃｓｔ１との間に位置し、例えば、図３に示すように、漏電防止制御信号線ＥＭ２のベース基板１０への正射影は、スキャン信号線Ｇａのベース基板１０への正射影と蓄積容量Ｃｓｔ１のベース基板１０への正射影との間に位置する。
例えば、図３に示すように、第１電圧線ＶＤＤは、第２方向Ｙに沿って延在する第１サブ電圧線ＶＤＤ１と第１方向Ｘに沿って延在する第２サブ電圧線ＶＤＤ２とを含み、第１サブ電圧線ＶＤＤ１と第２サブ電圧線ＶＤＤ２とは、異なる層に位置し、例えば、第２サブ電圧線ＶＤＤ２は、第２導電層３３０に位置し、第１サブ電圧線ＶＤＤ１は、第４導電層３７０に位置し、異なる層に位置する第１サブ電圧線ＶＤＤ１と第２サブ電圧線ＶＤＤ２とは、絶縁層を貫通するビアを介して接続されることで、第１電圧線ＶＤＤは、ベース基板上に格子状で配線され、つまり、表示基板全体上に、第１サブ電圧線ＶＤＤ１と第２サブ電圧線ＶＤＤ２は、格子状で配列され、それによって、第１電圧線ＶＤＤの抵抗が小さく、電圧降下が低く、さらに第１電圧線ＶＤＤにより提供される電源電圧の安定性を高めることができる。
例えば、データ線Ｖｄａは、第２方向Ｙに沿って延在しており、データ線Ｖｄａと第１サブ電圧線ＶＤＤ１は、第１方向Ｘに沿って並べられる。
例えば、図３に示すように、第１方向Ｘにおいて、データ書き込みトランジスタＴ４及び第１発光制御トランジスタＴ５は、蓄積容量Ｃｓｔ１の一側、例えば図３に示す左側に位置する。第１リセットトランジスタＴ１、閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６及び第２リセットトランジスタＴ７は、蓄積容量Ｃｓｔ１の他側、例えば図３に示す右側に位置する。第２方向Ｙにおいて、データ書き込みトランジスタＴ４、第１リセットトランジスタＴ１及び閾値補償トランジスタは、蓄積容量Ｃｓｔ１の一側、例えば図３に示す上側に位置する。第１発光制御トランジスタＴ５、第２発光制御トランジスタＴ６及び第２リセットトランジスタＴ７は、蓄積容量Ｃｓｔ１の他側、例えば図３に示す下側に位置する。
例えば、図３に示すように、第１方向Ｘにおいて、漏電防止トランジスタＴ８は、閾値補償トランジスタＴ２の、データ書き込みトランジスタＴ４から離れた側に位置する。例えば、漏電防止トランジスタＴ８はベース基板への正射影が、閾値補償トランジスタＴ２のベース基板への正射影における、データ書き込みトランジスタＴ４のベース基板への正射影から離れた側に位置する。第２方向Ｙにおいて、漏電防止トランジスタＴ８は、蓄積容量Ｃｓｔ１の、発光制御信号線ＥＭ１から離れた側に位置し、例えば、漏電防止トランジスタＴ８はベース基板への正射影が、蓄積容量Ｃｓｔ１のベース基板への正射影における、発光制御信号線ＥＭ１のベース基板への正射影から離れた側に位置する。閾値補償トランジスタＴ２、データ書き込みトランジスタＴ４及び漏電防止トランジスタＴ８は、全体的に第２方向Ｙに沿って延在する且つ第１方向Ｘに沿って並べられる。
例えば、図３に示すように、第１方向Ｘにおいて、寄生容量Ｃｓｔ２は、データ書き込みトランジスタＴ４と閾値補償トランジスタＴ２との間に位置する。例えば、寄生容量Ｃｓｔ２のベース基板への正射影は、データ書き込みトランジスタＴ４のベース基板への正射影と閾値補償トランジスタＴ２のベース基板への正射影との間に位置する。第２方向Ｙにおいて、寄生容量Ｃｓｔ２は、蓄積容量Ｃｓｔ１の、発光制御信号線ＥＭ１から離れた側に位置する。例えば、寄生容量Ｃｓｔ２はベース基板への正射影が、蓄積容量Ｃｓｔ１のベース基板への正射影における、発光制御信号線ＥＭ１のベース基板への正射影から離れた側に位置する。寄生容量Ｃｓｔ２のベース基板への正射影は、スキャン信号線Ｇａのベース基板への正射影と少なくとも部分的に重なる。
例えば、図４Ａは、第１アクティブ半導体層３１０を示し、図４Ａに示すように、第１アクティブ半導体層３１０は、半導体材料をベース基板上にパターニングして形成されてもよい。第１アクティブ半導体層は、トランジスタＴ１－Ｔ７のアクティブ層Ａ１－Ａ７を含み、トランジスタＴ１－Ｔ７のアクティブ層は、同じ層に位置する。第１リセットトランジスタＴ１のアクティブ層Ａ１と、閾値補償トランジスタＴ２のアクティブ層Ａ２と、第２発光制御トランジスタＴ６のアクティブ層Ａ６と、第２リセットトランジスタＴ７のアクティブ層Ａ７とは、一体に形成され、駆動トランジスタＴ３のアクティブ層Ａ３、データ書き込みトランジスタＴ４のアクティブ層Ａ４、及び第１発光制御トランジスタＴ５のアクティブ層Ａ５と一体に形成されてもよい。各トランジスタのアクティブ層は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間に位置するチャネル領域とを含んでもよい。
例えば、第１方向Ｘにおいて、データ書き込みトランジスタＴ４のアクティブ層Ａ４及び第１発光制御トランジスタＴ５のアクティブ層Ａ５は、駆動トランジスタＴ３のアクティブ層Ａ３の第１側、例えば図４Ａに示す左側に位置する。第１リセットトランジスタＴ１のアクティブ層Ａ１、閾値補償トランジスタＴ２のアクティブ層Ａ２、第２発光制御トランジスタＴ６のアクティブ層Ａ６及び第２リセットトランジスタＴ７のアクティブ層Ａ７は、駆動トランジスタＴ３のアクティブ層Ａ３の第２側、例えば図４Ａに示す右側に位置する。
例えば、第２方向Ｙにおいて、第１リセットトランジスタＴ１のアクティブ層Ａ１、閾値補償トランジスタＴ２のアクティブ層Ａ２及びデータ書き込みトランジスタＴ４のアクティブ層Ａ４は、駆動トランジスタＴ３のアクティブ層Ａ３の第３側、例えば図４Ａに示す上側に位置する。第１発光制御トランジスタＴ５のアクティブ層Ａ５、第２発光制御トランジスタＴ６のアクティブ層Ａ６及び第２リセットトランジスタＴ７のアクティブ層Ａ７は、駆動トランジスタＴ３のアクティブ層Ａ３の第４側、例えば図４Ａに示す下側に位置する。
例えば、アクティブ半導体層３１０は、アモルファスシリコン、ポリシリコン、酸化物半導体材料などで製作されてもよい。説明すべきこととして、上記のソース領域及びドレイン領域は、ｎ型不純物又はｐ型不純物がドープされた領域であってもよい。本開示の実施例において、ドープのソース領域は、トランジスタのソースに対応し、ドープのドレイン領域は、トランジスタのドレインに対応する。
例えば、図４Ｂは、第１導電層３２０を示し、図４Ｂに示すように、第１リセット信号線Ｒｅ１、第２リセット信号線Ｒｅ２、発光制御信号線ＥＭ１、スキャン信号線Ｇａは、いずれも第１導電層３２０に位置する。なお、第１導電層３２０は、蓄積容量Ｃｓｔ１の第１電極板ＣＣ１及び第１リセットトランジスタＴ１のゲート、閾値補償トランジスタＴ２のゲート、データ書き込みトランジスタＴ４のゲート、第１発光制御トランジスタＴ５のゲート、第２発光制御トランジスタＴ６のゲート、第２リセットトランジスタＴ７のゲート、駆動トランジスタＴ３のゲートをさらに含んでもよい。なお、第１導電層３２０は、寄生容量Ｃｓｔ２の第１電極板ＣＣａをさらに含んでもよい。
例えば、スキャン信号線Ｇａは、閾値補償トランジスタＴ２のゲート及びデータ書き込みトランジスタＴ４のゲートに電気的に接続されることで、導通又は切断するように閾値補償トランジスタＴ２及びデータ書き込みトランジスタＴ４を制御するために用いられ、発光制御信号線ＥＭ１は、第１発光制御トランジスタＴ５のゲート及び第２発光制御トランジスタＴ６のゲートに電気的に接続されることで、導通又は切断するように第１発光制御トランジスタＴ５及び第２発光制御トランジスタＴ６を制御するために用いられ、第１リセット信号線Ｒｅ１は、第１リセットトランジスタＴ１のゲートに電気的に接続されることで、導通又は切断するように第１リセットトランジスタＴ１を制御するために用いられ、第２リセット信号線Ｒｅ２は、第２リセットトランジスタＴ７のゲートに電気的に接続されることで、導通又は遮断するように第２リセットトランジスタＴ７を制御するために用いられる。
例えば、図４Ｂに示すように、スキャン信号線Ｇａは、寄生容量の第１電極板ＣＣａに接続され、例えば寄生容量の第１電極板ＣＣａは、スキャン信号線Ｇａと一体に形成される。
例えば、図４Ｃは、第１導電層３２０と第１アクティブ半導体層３１０の積層位置関係の概略図を示す。図４Ｃに示すように、スキャン信号線Ｇａは、閾値補償トランジスタＴ２のアクティブ層Ａ２及びデータ書き込みトランジスタＴ４のアクティブ層Ａ４と重なる。発光制御信号線ＥＭ１は、第１発光制御トランジスタＴ５のアクティブ層Ａ５及び第２発光制御トランジスタＴ６のアクティブ層Ａ６と重なる。第１リセット信号線Ｒｅ１は、第１リセットトランジスタＴ１のアクティブ層Ａ１と重なり、第２リセット信号線Ｒｅ２は、第２リセットトランジスタＴ７のアクティブ層Ａ７と重なる。蓄積容量の第１電極板ＣＣ１は、駆動トランジスタＴ３のアクティブ層Ａ３と重なる。
例えば、図４Ｃに示すように、閾値補償トランジスタＴ２のゲート及びデータ書き込みトランジスタＴ４のゲートは、スキャン信号線Ｇａと一体に形成され、閾値補償トランジスタＴ２のゲートとデータ書き込みトランジスタＴ４のゲートとは、第１方向において平行し、閾値補償トランジスタＴ２のゲートは、スキャン信号線Ｇａの、閾値補償トランジスタＴ２のアクティブ層Ａ２と重なる部分であってもよく、データ書き込みトランジスタＴ４のゲートは、スキャン信号線Ｇａの、データ書き込みトランジスタＴ４のアクティブ層Ａ４と重なる部分であってもよい。第１発光制御トランジスタＴ５のゲート及び第２発光制御トランジスタＴ６のゲートは、発光制御信号線ＥＭ１と一体に形成され、第１発光制御トランジスタＴ５のゲートは、発光制御信号線ＥＭ１の、第１発光制御トランジスタＴ５のアクティブ層Ａ５と重なる部分であってもよく、第２発光制御トランジスタＴ６のゲートは、発光制御信号線ＥＭ１の、第２発光制御トランジスタＴ６のアクティブ層Ａ６と重なる部分であってもよい。第１リセットトランジスタＴ１のゲートは、第１リセット信号線Ｒｅ１と一体に形成され、第１リセットトランジスタＴ１のゲートは、第１リセット信号線Ｒｅ１の、第１リセットトランジスタＴ１のアクティブ層Ａ１と重なる部分であってもよい。第２リセットトランジスタＴ７のゲートは、第２リセット信号線Ｒｅ２と一体に形成され、第２リセットトランジスタＴ７のゲートは、第２リセット信号線Ｒｅ２の、第２リセットトランジスタＴ７のアクティブ層Ａ２と重なる部分であってもよい。駆動トランジスタＴ３のゲートは、蓄積容量Ｃｓｔ１の第１電極板ＣＣ１であってもよく、即ち駆動トランジスタＴ３のゲートは、蓄積容量の第１電極板ＣＣ１と一体に形成される。
例えば、第１リセット信号線Ｒｅ１は、ｙ行目の画素回路の第１リセットトランジスタＴ１のゲート及びｙ－１行目の画素回路の第２リセットトランジスタＴ７のゲートと一体に形成され、つまり、第１リセット信号線Ｒｅ１は、本行のサブ画素における第１リセットトランジスタＴ１のゲート及び前の行のサブ画素における第２リセットトランジスタＴ７のゲートと一体に形成される。
例えば、前記第２リセット信号線Ｒｅ２は、ｙ＋１行目の画素回路の第１リセットトランジスタＴ１のゲートと、ｙ行目の画素回路の第２リセットトランジスタＴ７のゲートと一体に形成され、つまり、第２リセット信号線Ｒｅ２は、本行のサブ画素における第２リセットトランジスタＴ７のゲート及び次の行のサブ画素における第１リセットトランジスタＴ１のゲートと一体に形成される。
例えば、図４Ｃに示すように、ベース基板１０に垂直な方向において、第１アクティブ半導体層３１０の、蓄積容量Ｃｓｔ１の第１電極板ＣＣ１により覆われた部分は、駆動トランジスタＴ３のアクティブ層チャネル領域であり、駆動トランジスタＴ３のアクティブ層チャネル領域は、「π」型であってもよい。第１アクティブ半導体層３１０の、発光制御信号線ＥＭ１により覆われた部分は、第１発光制御トランジスタＴ５のアクティブ層チャネル領域及び第２発光制御トランジスタＴ６のアクティブ層チャネル領域である。第１アクティブ半導体層３１０の、スキャン信号線Ｇａにより覆われた部分は、閾値補償トランジスタＴ２のアクティブ層チャネル領域及びデータ書き込みトランジスタＴ４アクティブ層チャネル領域である。第１アクティブ半導体層３１０の、第１リセット信号線Ｒｅ１により覆われた部分は、第１リセットトランジスタＴ１のアクティブ層チャネル領域である。第１アクティブ半導体層３１０の、第２リセット信号線Ｒｅ２により覆われた部分は、第２リセットトランジスタＴ７のアクティブ層チャネル領域である。
例えば、図３及び図４Ｃに示すように、第１方向Ｘにおいて、閾値補償トランジスタＴ２のアクティブ層Ａ２及びデータ書き込みトランジスタＴ４のアクティブ層Ａ４のベース基板への正射影は、それぞれ、蓄積容量Ｃｓｔ１のベース基板への正射影の両側に位置する。駆動トランジスタＴ３のアクティブ層Ａ３のベース基板への正射影は、データ書き込みトランジスタＴ４のアクティブ層Ａ４のベース基板への正射影と閾値補償トランジスタＴ２のアクティブ層Ａ２のベース基板への正射影との間に位置する。駆動トランジスタＴ３のアクティブ層Ａ３のベース基板への正射影は、データ書き込みトランジスタＴ４のアクティブ層Ａ４及び第１発光制御トランジスタＴ５のアクティブ層Ａ５のベース基板への正射影と、第２発光制御トランジスタＴ６のアクティブ層Ａ６及び閾値補償トランジスタＴ２のアクティブ層Ａ２のベース基板への正射影との間に位置する。
例えば、第２方向Ｙにおいて、第１リセットトランジスタＴ１のアクティブ層Ａ１はベース基板への正射影が、閾値補償トランジスタＴ２のアクティブ層Ａ２のベース基板への正射影における、蓄積容量Ｃｓｔ１のベース基板への正射影から離れた側に位置する。第２リセットトランジスタＴ７のアクティブ層Ａ７はベース基板への正射影が、第２発光制御トランジスタＴ６のアクティブ層Ａ６の前記ベース基板への正射影における、前記第１リセットトランジスタＴ１のアクティブ層Ａ１のベース基板への正射影から離れた側に位置する。
例えば、図４Ｃに示すように、第２方向Ｙにおいて、第１リセットトランジスタＴ１のゲート、閾値補償トランジスタＴ２のゲート及びデータ書き込みトランジスタＴ４のゲートは、いずれも駆動トランジスタＴ３のゲートの第１側、例えば、図４Ｃに示す上側に位置し、第２リセットトランジスタＴ７のゲート、第１発光制御トランジスタＴ５のゲート及び第２発光制御トランジスタＴ６のゲートは、駆動トランジスタＴ３のゲートの第２側、例えば、図４Ｃに示す下側に位置する。
例えば、いくつかの例において、漏電防止トランジスタＴ８のゲートは、漏電防止制御信号線ＥＭ２と一体に形成される。第２方向Ｙにおいて、漏電防止トランジスタＴ８のゲートは、駆動トランジスタＴ３のゲートの、第２発光制御トランジスタＴ６のゲートから離れた側、例えば、図３に示す上側に位置する。漏電防止制御信号線ＥＭ２は、第１サブ制御信号線ＥＭ２１と第２サブ制御信号線ＥＭ２２とを含む。
図４Ｄは、第２導電層３３０の概略図を示し、図４Ｄに示すように、第２導電層３３０は、蓄積容量の第２電極板ＣＣ２と第１サブ制御信号線ＥＭ２１とを含み、蓄積容量の第２電極板ＣＣ２は、第２サブ電圧線ＶＤＤ２と一体に形成される。第１サブ制御信号線ＥＭ２１は、第１方向Ｘに沿って延在している。
図４Ｅは、第１アクティブ半導体層３１０と、第１導電層３２０と、第２導電層３３０との積層位置関係の概略図である。図４Ｃ及び４Ｅに示すように、蓄積容量の第２電極板ＣＣ２のベース基板への正射影は、蓄積容量の第１電極板ＣＣ１のベース基板への正射影と少なくとも部分的に重なる。図４Ｃ及び４Ｅに示すように、第２方向Ｙにおいて、第１サブ制御信号線ＥＭ２１は、第２電極板ＣＣ２とスキャン信号線Ｇａとの間に位置する。例えば、第１サブ制御信号線ＥＭ２１のベース基板への正射影は、第２電極板ＣＣ２のベース基板への正射影とスキャン信号線Ｇａのベース基板への正射影との間に位置する。
図４Ｆは、第２アクティブ半導体層３４０の概略図を示し、図４Ｆに示すように、第２アクティブ半導体層３４０は、漏電防止トランジスタＴ８のアクティブ層Ａ８と、蓄積容量の第３電極板ＣＣ３と、寄生容量の第２電極板ＣＣｂとを含む。第２アクティブ半導体層３４０の材料は、例えば酸化物半導体材料であり、この酸化物半導体材料は、例えばインジウムガリウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、略称ＩＧＺＯ）材料などであり、本開示の実施例は、これを制限しない。即ち漏電トランジスタのアクティブ層Ａ８、蓄積容量の第３電極板ＣＣ３及び寄生容量の第２電極板ＣＣｂの材料は、酸化物半導体材料を含む。例えば、第２アクティブ半導体層３４０のみは、酸化物半導体材料を採用し、即ちこの酸化物半導体材料は、トランジスタＴ１～Ｔ８のうち、例えば漏電防止トランジスタＴ８のみに存在する。
例えば、漏電防止トランジスタＴ８は、酸化物半導体薄膜トランジスタを採用し、トランジスタＴ１～Ｔ７は、ポリシリコン薄膜トランジスタを採用し、漏電防止トランジスタＴ８のアクティブ層Ａ８とトランジスタＴ１～Ｔ７のアクティブ層Ａ１～Ａ７とは、異なる層に位置し、即ち酸化物半導体薄膜トランジスタが位置する膜層と、ポリシリコン薄膜トランジスタが位置する膜層とは、異なる。
例えば、図３、図４Ｃ及び図４Ｆに示すように、漏電防止トランジスタＴ８のアクティブ層Ａ８、閾値補償トランジスタＴ２のアクティブ層Ａ２及びデータ書き込みトランジスタＴ４のアクティブ層Ａ４は、いずれも第２方向Ｙに沿って延在しており、第１方向Ｘに沿って並んで設置される。例えば、閾値補償トランジスタＴ２のアクティブ層Ａ２の一部の領域は、突出部と折り曲げ部とを含むが、全体的に第２方向Ｙに沿って延在している。漏電防止トランジスタのアクティブ層Ａ８はベース基板への正射影が、閾値補償トランジスタのアクティブ層Ａ２のベース基板への正射影における、データ書き込みトランジスタのアクティブ層Ａ４のベース基板への正射影から離れた側に位置する。閾値補償トランジスタＴ２のアクティブ層Ａ２と漏電防止トランジスタＴ８のアクティブ層Ａ８の延在方向及び相対位置に基づき、画素回路の占有面積を節約でき、且つ漏電防止トランジスタＴ８の両極をそれぞれ閾値補償トランジスタＴ２及び蓄積容量に接続しやすく、配線の巻きを回避し、さらに占有面積を減少させる。
図４Ｇは、第３導電層３５０の概略図を示し、図４Ｇに示すように、第３導電層３５０は、第２サブ制御信号線ＥＭ２２を含み、第２サブ制御信号線ＥＭ２２は、第１方向Ｘに沿って延在している。
例えば、漏電防止制御信号線ＥＭ２は、第１サブ制御信号線ＥＭ２１と第２サブ制御信号線ＥＭ２２とを含み、第１サブ制御信号線ＥＭ２１は、第２導電層３３０に位置し、第２サブ制御信号線ＥＭ２２は、第３導電層３５０に位置し、図４Ｈに示すように、第１サブ制御信号線ＥＭ２１のベース基板への正射影は、第２サブ制御信号線ＥＭ２２のベース基板への正射影と少なくとも部分的に重なる。
図４Ｈは、図４Ｅを基礎として第２アクティブ半導体層３４０及び第３導電層３５０が積層される概略図である。図４Ｈに示すように、ベース基板に垂直な方向において、第１サブ制御信号線ＥＭ２１及び第２サブ制御信号線ＥＭ２２は、漏電防止トランジスタＴ８のアクティブ層Ａ８と少なくとも部分的に重なる。
例えば、図５ＡのＢ－Ｂ｀部分は、図３における漏電防止トランジスタＴ８に対応する断面構造の概略図を示す。図４Ｈ及び図５ＡのＢ－Ｂ｀部分に示すように、漏電防止トランジスタＴ８のゲートは、第１ゲートｇｃ８１と第２ゲートｇｃ８２とを含み、第１ゲートｇｃ８１は、第１サブ制御信号線ＥＭ２１と一体に形成され、第１ゲートｇｃ８１は、第１サブ制御信号線ＥＭ２１の、漏電防止トランジスタＴ８のアクティブ層Ａ８と重なる部分であってもよい。第２ゲートｇｃ８２は、第２サブ制御信号線ＥＭ２２と一体に形成され、第２ゲートｇｃ８２は、２サブ制御信号線ＥＭ２２の、漏電防止トランジスタＴ８のアクティブ層Ａ８と重なる部分であってもよい。ベース基板に垂直な方向において、漏電防止トランジスタのアクティブ層Ａ８は、第１ゲートｇｃ８１と第２ゲートｇｃ８２との間に位置する。この態様に基づき、漏電防止トランジスタＴ８をデュアルゲートトランジスタとして実現することで、漏電防止トランジスタＴ８の信頼性を高めることができ、例えばその高温高湿に耐える性能を高めることができ、漏電防止トランジスタＴ８の２つのゲートとアクティブ層Ａ８がベース基板に垂直な方向に並べられ、占有面積を節約することができる。
例えば、図５ＡのＣ－Ｃ｀部分は、図３における蓄積容量Ｃｓｔ１に対応する断面構造の概略図を示し、図４Ｈ及び図５ＡのＣ－Ｃ｀部分に示すように、蓄積容量の第１電極板ＣＣ１は、第１導電層３２０に位置する。図４Ｄ及び図５ＡのＣ－Ｃ｀部分に示すように、蓄積容量の第２電極板ＣＣ２は、第２導電層３３０に位置する。図４Ｆ及び図５ＡのＣ－Ｃ｀部分に示すように、第３電極板ＣＣ３は、第２アクティブ半導体層３４０に位置し、ベース基板に垂直な方向において、第１電極板ＣＣ１と、第２電極板ＣＣ２と、第３電極板ＣＣ３とは、少なくとも部分的に重なって蓄積容量Ｃｓｔ１を形成する。
例えば、図４Ｆ及び４Ｈに示すように、寄生容量の第２電極板ＣＣｂは、第２アクティブ半導体層３４０に位置し、蓄積容量の第３電極板ＣＣ３と同じ層に位置する。寄生容量の第１電極板ＣＣａは、スキャン信号線Ｇａと一体に形成され、寄生容量の第２電極板ＣＣｂは、寄生容量の第１電極板ＣＣａとベース基板に垂直な方向において少なくとも部分的に重なって、寄生容量Ｃｓｔ２を形成する。寄生容量の第２電極板ＣＣｂのベース基板への正射影は、閾値補償トランジスタＴ２のアクティブ層のベース基板への正射影とデータ書き込みトランジスタＴ４のアクティブ層のベース基板への正射影との間に位置する。
例えば、第１アクティブ半導体層３１０、第１導電層３２０、第２導電層３３０、第２アクティブ半導体層３４０、第３導電層３５０、ソースドレイン金属層３６０、第４導電層３７０及び陽極層（図示せず）のうちの隣接する２層の間に少なくとも１層の絶縁層が配置されている。例えば、図５Ａに示すように、第１アクティブ半導体層３１０と第１導電層３２０との間に第１絶縁層５１０があり、第１導電層３２０と第２導電層３３０との間に第２絶縁層５２０があり、第２導電層３３０と第２アクティブ半導体層３４０との間に第３絶縁層５３０とバッファ層５４０があり、第２アクティブ半導体層３４０と第３導電層３５０との間に第４絶縁層５５０があり、第３導電層３５０とソースドレイン金属層３６０との間に第５絶縁層５６０があり、ソースドレイン金属層３６０と第４導電層３７０との間に第６絶縁層５７０があり、第４導電層３７０と陽極層との間に平坦化層５８０があり。
例えば、第１絶縁層５１０～第６絶縁層５７０、バッファ層５４０及び平坦化層５８０は、いずれも絶縁材料、例えば窒化ケイ素、酸化ケイ素、酸窒化ケイ素などの無機絶縁材料、又は他の適切な材料で製造されるため、バッファ層５４０及び平坦化層５８０を絶縁層とすることができる。
図４Ｉは、ソースドレイン金属層３６０の概略図を示し、ソースドレイン金属層３６０は、第１接続電極Ｃｏ１と、第２接続電極Ｃｏ２と、第３接続電極Ｃｏ３と、第４接続電極Ｃｏ４と、第５接続電極Ｃｏ５と、第１初期信号線Ｖｉｎｉｔ１と、第２初期信号線Ｖｉｎｉｔ１とを含む。
図４Ｊは、絶縁層ビアの概略図を示し、複数の絶縁層ビアＶ２１～Ｖ２８及びＶ３１～Ｖ３４の各々は、複数の絶縁層を貫通する。図４Ｋは、ソースドレイン金属層３６０と絶縁層ビアとが積層される概略図を示し、図４Ｌは、図４Ｈを基礎としてソースドレイン金属層３６０が積層される概略図である。
図４Ｉ～図４Ｌに示すように、第１リセットトランジスタＴ１の第１極ｓｃ１と閾値補償トランジスタＴ２の第１極ｓｃ２とは、同じ電極であり、第１接続電極Ｃｏ１の第１端子は、第１リセットトランジスタＴ１の第１極ｓｃ１及び閾値補償トランジスタＴ２の第１極ｓｃ２と一体に形成され、絶縁層を貫通するビアを介してＶ２１を介して閾値補償トランジスタＴ２のアクティブ層Ａ２及び第１リセットトランジスタＴ１のアクティブ層Ａ１に接続される。第１接続電極Ｃｏ１の第２端子は、漏電防止トランジスタＴ８の第１極ｆｃ８と一体に形成され、絶縁層を貫通するビアＶ３１を介して漏電防止トランジスタＴ８のアクティブ層Ａ８に接続される。
例えば、ビアＶ２１は、ソースドレイン金属層３６０と第１アクティブ半導体層３１０との間の絶縁層、即ち第１絶縁層５１０～第５絶縁層５６０及びバッファ層５４０を貫通することで、第１接続電極Ｃｏ１の第１端子は、第１アクティブ半導体層３１０における閾値補償トランジスタＴ２に対応するソース領域又はドレイン領域に接続される。ビアＶ３１は、ソースドレイン金属層３６０と第２アクティブ半導体層３４０との間の絶縁層、即ち第４絶縁層５５０及び第５絶縁層５６０を貫通することで、第１接続電極Ｃｏ１の第２端子は、第２アクティブ半導体層３４０における漏電防止トランジスタＴ８に対応するソース領域又はドレイン領域に接続される。
例えば、第２接続電極Ｃｏ２の第１端子は、漏電防止トランジスタＴ８の第２極ｓｃ８と一体に形成され、絶縁層を貫通するビアＶ３２を介して漏電防止トランジスタＴ８のアクティブ層Ａ８に接続される。第２接続電極Ｃｏ２の第２端子は、絶縁層を貫通するビアＶ２４を介して蓄積容量の第１電極板ＣＣ１に接続され、第２接続電極の第３端子は、絶縁層を貫通するビアＶ３３を介して蓄積容量の第３電極板ＣＣ３に接続される。
例えば、ビアＶ３２は、ソースドレイン金属層３６０と第２アクティブ半導体層３４０との間の絶縁層、即ち第４絶縁層５５０及び第５絶縁層５６０を貫通することで、第２接続電極Ｃｏ２の第１端子は、第２アクティブ半導体層３４０における漏電防止トランジスタＴ８に対応するソース領域又はドレイン領域に接続される。ビアＶ３３は、ソースドレイン金属層３６０と第２アクティブ半導体層３４０との間の絶縁層、即ち第４絶縁層５５０及び第５絶縁層５６０を貫通することで、第２接続電極Ｃｏ２の第３端子は、第２アクティブ半導体層３４０における第３電極板ＣＣ３に接続される。
例えば、ビアＶ２４は、ソースドレイン金属層３６０と第１導電層３２０との間の絶縁層、即ち第２絶縁層５２０～第５絶縁層５６０及びバッファ層５４０を貫通する。例えば、図４Ｄに示すように、蓄積容量の第２電極板ＣＣ２に第１導電層ビアＶ１１が開設され、図４Ｆに示すように、蓄積容量の第３電極板ＣＣ３に第２導電層ビアＶ１２が開設される。ベース基板に垂直な方向において、第１導電層ビアＶ１１、第２導電層ビアＶ１２は、絶縁層ビアＶ２４と少なくとも部分的に重なる。図５Ａに示すように、第２接続電極Ｃｏ２の第２端子は、第２絶縁層５２０～第５絶縁層５６０及びバッファ層５４０のビアＶ２４、第１導電層のビアＶ１１及び第２導電層のビアＶ１２を介して第１導電層３２０における蓄積容量の第１電極板ＣＣ１に接続される。
例えば、図５Ｂは、本開示のいくつかの実施例による別の断面概略図であり、この図５Ｂと図５Ａとの区別は、Ｃ－Ｃ｀部分にあり、図５Ｂに示すように、第３電極板ＣＣ３にビアが設置されなくてもよく、第１電極板ＣＣ１と第３電極板ＣＣ３とは、ビアを介して接続されてもよく、例えば、第３電極板ＣＣ３と第１電極板ＣＣ１との間の絶縁層（第２絶縁層５２０、第３絶縁層５３０及びバッファ層５４０）に貫通する絶縁層ビアが設置されてもよく、第３電極板ＣＣ３は、この絶縁層ビアと第２電極板ＣＣ２のビアを介して第１導電層３２０における第１電極板ＣＣ１に接続されてもよい。第３電極板ＣＣ３が第２接続電極Ｃｏ２に接続されるため、第１電極板ＣＣ１と第２接続電極Ｃｏ２の接続を実現することができる。
例えば、図５Ｃは、本開示のいくつかの実施例による別の断面概略図であり、この図５Ｃと図５Ａ及び図５Ｂとの区別は、Ｃ－Ｃ｀部分にあり、図５Ｃに示すように、第２接続電極Ｃｏ２に、第１電極板ＣＣ１と重なり且つ第３電極板ＣＣ３と重ならない領域が設置されてもよく、この領域に対応する絶縁層（第２絶縁層５２０～第５絶縁層５６０及びバッファ層５４０）に貫通する絶縁層ビアが設置され、第２接続電極Ｃｏ２は、第３電極板ＣＣ３を貫通することなく、この絶縁層ビアを介して第１導電層３２０における第１電極板ＣＣ１に接続され、第３電極板ＣＣ３にビアを設置する必要がない。
図５Ｃに示すように、いくつかの実施例において、さらに第２接続電極Ｃｏ２に、第１電極板ＣＣ１と重なり且つ第３電極板ＣＣ３及び第２電極板ＣＣ２といずれも重ならない領域が設置されてもよく、この領域に対応する絶縁層（第２絶縁層５２０～第５絶縁層５６０及びバッファ層５４０）に貫通する絶縁層ビアが設置され、第２接続電極Ｃｏ２は、第３電極板ＣＣ３及び第２電極板ＣＣ２を貫通することなく、この絶縁層ビアを介して第１導電層３２０における第１電極板ＣＣ１に直接接続され、第３電極板ＣＣ３及び第２電極板ＣＣ２にビアを設置する必要がない。
例えば、寄生容量の第２電極板ＣＣｂは、絶縁層を貫通するビアＶ３４を介して第２接続電極Ｃｏ２の第４端子に接続される。ビアＶ３４は、ソースドレイン金属層３６０と第２アクティブ半導体層３４０との間の絶縁層、即ち第４絶縁層５５０及び第５絶縁層５６０を貫通することで、第２接続電極Ｃｏ２の第４端子は、第２アクティブ半導体層３４０における寄生容量の第２電極板ＣＣｂに接続される。
例えば、第３接続電極Ｃｏ３の第１端子は、第１発光制御トランジスタＴ５の第１極ｆｃ５と一体に形成され、絶縁層を貫通するビアＶ２６を介して第１発光制御トランジスタＴ５のアクティブ層Ａ５に接続され、第３接続電極Ｃｏ３の第２端子は、絶縁層を貫通するビアＶ２５を介して蓄積容量の第２電極板ＣＣ２に接続される。
例えば、ビアＶ２６は、ソースドレイン金属層３６０と第１アクティブ半導体層３１０との間の絶縁層、即ち第１絶縁層５１０～第５絶縁層５６０及びバッファ層５４０を貫通することで、第３接続電極Ｃｏ３の第１端子は、第１アクティブ半導体層３１０における第１発光制御トランジスタＴ５に対応するソース領域又はドレイン領域に接続される。ビアＶ２５は、ソースドレイン金属層３６０と第２導電層３３０との間の絶縁層、即ち第３絶縁層５３０～第５絶縁層５６０及びバッファ層５４０を貫通することで、第３接続電極Ｃｏ３の第２端子は、第２導電層３３０における第２電極板ＣＣ２に接続される。
例えば、第４接続電極Ｃｏ４は、データ書き込みトランジスタＴ４の第１極ｓｃ４と一体に形成され、且つ絶縁層を貫通するビアＶ２２を介してデータ書き込みトランジスタＴ４のアクティブ層Ａ４に接続される。例えば、ビアＶ２２は、ソースドレイン金属層３６０と第１アクティブ半導体層３１０との間の絶縁層、即ち第１絶縁層５１０～第５絶縁層５６０を貫通することで、第４接続電極Ｃｏ４の第１端子は、第１アクティブ半導体層３１０におけるデータ書き込みトランジスタＴ４に対応するソース領域又はドレイン領域に接続される。
例えば、第５接続電極Ｃｏ５は、第２発光制御トランジスタＴ６の第１極ｓｃ６と一体に形成され、絶縁層を貫通するビアＶ２７を介して第２発光制御トランジスタＴ６のアクティブ層Ａ６に接続される。ビアＶ２７は、ソースドレイン金属層３６０と第１アクティブ半導体層３１０との間の絶縁層、即ち第１絶縁層５１０～第５絶縁層５６０を貫通することで、第５接続電極Ｃｏ５の第１端子は、第１アクティブ半導体層３１０における第２発光制御トランジスタＴ６に対応するソース領域又はドレイン領域に接続される。
例えば、第１初期信号線Ｖｉｎｉｔ１は、第１リセットトランジスタＴ１の第２極ｆｃ１と一体に形成され、絶縁層を貫通するビアＶ２１を介して第１リセットトランジスタＴ１のアクティブ層Ａ１に接続される。例えば、ビアＶ２１は、ソースドレイン金属層３６０と第１アクティブ半導体層３１０との間の絶縁層、即ち第１絶縁層５１０～第５絶縁層５６０及びバッファ層５４０を貫通することで、第１初期信号線Ｖｉｎｉｔ１は、第１アクティブ半導体層３１０における第１リセットトランジスタＴ１に対応するソース領域又はドレイン領域に接続される。
例えば、第１初期信号線Ｖｉｎｉｔ１は、第１方向Ｘに沿って延在しており、第１初期信号線Ｖｉｎｉｔ１のベース基板への正射影は、第１リセット信号線Ｒｅ１のベース基板への正射影と第２リセット信号線Ｒｅ２のベース基板への正射影との間に位置する。
例えば、第１初期信号線Ｖｉｎｉｔ１は、ｙ行目の画素回路の第１リセットトランジスタＴ１の第２極及びｙ－１行目の画素回路の第２リセットトランジスタＴ７の第１極と一体に形成され、つまり、第１初期信号線Ｖｉｎｉｔ１は、本行のサブ画素における第１リセットトランジスタＴ１の第２極及び前の行のサブ画素における第２リセットトランジスタＴ７の第１極と一体に形成される。
例えば、第２初期信号線Ｖｉｎｉｔ２は、第２リセットトランジスタＴ７の第１極ｆｃ７と一体に形成され、絶縁層を貫通するビアＶ２８を介して第２リセットトランジスタＴ７のアクティブ層Ａ２に接続される。例えば、ビアＶ２８は、ソースドレイン金属層３６０と第１アクティブ半導体層３１０との間の絶縁層、即ち第１絶縁層５１０～第５絶縁層５６０を貫通することで、第２初期信号線Ｖｉｎｉｔ２は、第１アクティブ半導体層３１０における第２リセットトランジスタＴ７対応するソース領域又はドレイン領域に接続される。
例えば、第２初期信号線Ｖｉｎｉｔ２は、第１方向Ｘに沿って延在しており、第２初期信号線Ｖｉｎｉｔ２はベース基板への正射影が、第２リセット信号線Ｒｅ２のベース基板への正射影における、第１リセット信号線Ｒｅ１のベース基板への正射影から離れた側に位置する。
例えば、第２初期信号線Ｖｉｎｉｔ２は、ｙ＋１行目の画素回路の第１リセットトランジスタＴ１の第２極及びｙ行目の画素回路の第２リセットトランジスタＴ７の第１極と一体に形成され、つまり、第１初期信号線Ｖｉｎｉｔ１は、本行のサブ画素における第２リセットトランジスタＴ７の第１極及び次の行のサブ画素における第１リセットトランジスタＴ１の第２極と一体に形成される。
例えば、第１初期信号線Ｖｉｎｉｔ１と第２初期信号線Ｖｉｎｉｔ２とは、第２方向Ｙに沿って延在する接続配線を介して接続されてもよく、接続配線は、例えば第４導電層又は他の層に設置されてもよく、接続配線は、絶縁層を貫通するビアを介して第１初期信号線Ｖｉｎｉｔ１及び第２初期信号線Ｖｉｎｉｔ２に接続されることで、第１サブ初期信号線Ｖｉｎｉｔ１と第２サブ初期信号線Ｖｉｎｉｔ２とを電気的に接続する。本開示の実施例において、ジャンパ線で接続する方式を採用して、異なる層に位置する、縦方向に延在する接続配線と横方向に延在する第１サブ初期信号線Ｖｉｎｉｔ１及び第２サブ初期信号線Ｖｉｎｉｔ２とを接続することで、初期信号線Ｖｉｎｉｔをベース基板上に格子状で配線し、格子状構造を有し、それによって、初期信号線Ｖｉｎｉｔの抵抗が小さくなり、電圧降下（ＩＲ ｄｒｏｐ）が低く、ベース基板上の初期信号線Ｖｉｎｉｔの分布がより均一になり、さらに初期信号線Ｖｉｎｉｔにより提供される初期電圧の安定性を高めることができる。
図４Ｍは、ソースドレイン金属層３６０と第４導電層３７０との間の絶縁層ビアＶ４１～Ｖ４３の概略図を示し、図４Ｎは、第４導電層３７０が図４Ｍに示す絶縁層ビアと積層される部分の概略図を示し、図４Ｏは、図４Ｌを基礎として第４導電層３７０が積層される概略図である。
図４Ｍ～４Ｏに示すように、第４導電層３７０は、データ線Ｖｄａと、第１サブ電圧線ＶＤＤ１と、第６接続電極Ｃｏ６とを含む。データ線Ｖｄａと第１サブ電圧線ＶＤＤ１とは、同じ層に位置し、データ線Ｖｄａ及び第１サブ電圧線ＶＤＤ１は、いずれも第２方向Ｙに沿って延在しており、データ線Ｖｄａと第１サブ電圧線ＶＤＤ１は、第１方向Ｘに沿って並べられる。第６接続電極Ｃｏ６と第１サブ電圧線ＶＤＤ１とは、同じ層に位置し、第１方向Ｘにおいて、第６接続電極Ｃｏ６は、第１サブ電圧線ＶＤＤ１の、データ線Ｖｄａから離れた側に位置する。
例えば、図３及び図４Ｎに示すように、第１サブ電圧線ＶＤＤ１のベース基板への正射影は、データ書き込みトランジスタＴ４のアクティブ層のベース基板への正射影と閾値補償トランジスタＴ２のアクティブ層のベース基板への正射影との間に位置し、寄生容量Ｃｓｔ２の第２電極板のベース基板への正射影と少なくとも部分的に重なり、第１サブ電圧線ＶＤＤ１は、さらに蓄積容量Ｃｓｔ１のベース基板への正射影と少なくとも部分的に重なる。
例えば、図４Ｋ及び図４Ｎに示すように、第１サブ電圧線ＶＤＤ１は、第１突出部Ｐ１を有し、第３接続電極Ｃｏ３の第３端子は、絶縁層を貫通するビアＶ４２を介して第１サブ電圧線ＶＤＤ１の第１突出部Ｐ１に接続され、ビアＶ４２は、第６絶縁層５７０を貫通する。第１サブ電圧線ＶＤＤ１は、ソースドレイン金属層３６０の第３接続電極Ｃｏ３に接続され、且つ第３接続電極Ｃｏ３は、第１発光制御トランジスタＴ５の第１極ｆｃ５及び蓄積容量の第２電極板ＣＣ２に接続されることで、第１サブ電圧線ＶＤＤ１と第１発光制御トランジスタＴ５の第１極ｆｃ５及び蓄積容量の第２電極板ＣＣ２とを電気的に接続する。
例えば、図４Ｋ、図４Ｎ及び図４Ｏに示すように、第１サブ電圧線ＶＤＤ１は、さらに第２突出部Ｐ２を有し、第２突出部Ｐ２は、「回」字型であり、漏電防止トランジスタＴ８を遮光するために、第２突出部Ｐ２のベース基板への正射影は、漏電防止トランジスタＴ８のアクティブ層Ａ８のベース基板への正射影と少なくとも部分的に重なる。漏電防止トランジスタＴ８は、酸化物半導体薄膜トランジスタであり、酸化物半導体薄膜トランジスタは光照射に敏感であり、第２突出部Ｐ２は、漏電防止トランジスタＴ８を覆うことで、漏電防止トランジスタＴ８を遮光し、漏電防止トランジスタＴ８への光照射の影響を減少させることができる。
例えば、図４Ｋ、図４Ｎ及び図４Ｏに示すように、データ線Ｖｄａのベース基板の正射影は、データ書き込みトランジスタＴ４のアクティブ層のベース基板への正射影及び第１発光制御トランジスタＴ５のアクティブ層のベース基板への正射影と少なくとも部分的に重なる。例えば、データ線Ｖｄａは、データ書き込みトランジスタＴ４のアクティブ層Ａ４及び第１発光制御トランジスタＴ５のアクティブ層Ａ５に近く、それによって、データ線Ｖｄａとデータ書き込みトランジスタＴ４との接続により有利となり、配線の巻きを回避し、表示パネルのサイズを減少させる。
例えば、図４Ｋ、図４Ｎ及び図４Ｏに示すように、第４接続電極Ｃｏ４は、絶縁層を貫通するビアＶ４１を介してデータ線Ｖｄａに接続され、ビアＶ４１は、第６絶縁層５７０を貫通する。第４接続電極Ｃｏ４は、第３突出部Ｐ３を有し、ベース基板に垂直な方向において、第３突出部Ｐ３は、絶縁層のビアＶ４１と少なくとも部分的に重なり、データ線Ｖｄａの第３突出部は、Ｐ３ビアＶ４１を介して第４接続電極Ｃｏ４上のデータ書き込みトランジスタの第１極ｓｃ４に接続されることで、データ線Ｖｄａとデータ書き込みトランジスタＴ４の第１極ｓｃ４とを電気的に接続する。ビアＶ４１のベース基板への正射影は、ビアＶ２２とベース基板に垂直な方向において少なくとも部分的に重なってもよく、無論、本開示の実施例は、これに限らない。
例えば、図４Ｋ、図４Ｎ及び図４Ｏに示すように、第５接続電極Ｃｏ５と第６接続電極Ｃｏ６とは、ベース基板に垂直な方向において少なくとも部分的に重なり、第５接続電極Ｃｏ５は、絶縁層を貫通するビアＶ４３を介して第６接続電極Ｃｏ６に接続され、ビアＶ４３は、第６絶縁層５７０を貫通する。ビアＶ４３のベース基板への正射影は、ビアＶ２１とベース基板に垂直な方向において少なくとも部分的に重なってもよく、無論、本開示の実施例は、これに限らない。
図５ＡのＡ－Ａ｀部分は、図３における第２発光制御トランジスタＴ６に対応する断面構造の概略図を示し、図４Ｏ及び図５ＡのＡ－Ａ｀部分に示すように、第６接続電極Ｃｏ６は、絶縁層を貫通するビアＶ５１を介して発光素子１２１の第１端子（例えば第１電極）に接続され、例えば、ビアＶ５１は、平坦層５８０を貫通するため、第２発光制御トランジスタＴ６の第１極ｓｃ６は、第６接続電極Ｃｏ６を介して発光素子１２１の第１電極に接続される。
例えば、図４Ｋに示すように、第２方向Ｙにおいて、ビアＶ５１のベース基板への正射影は、発光制御信号線ＥＭ１のベース基板への正射影と少なくとも部分的に重なり、無論、本開示の実施例は、これに限らない。ビアＶ５１の位置を柔軟に設けてもよく、画素配列が様々な画素回路に適することができる。なお、さらに発光素子の第１電極の設置位置に基づいて、ビアＶ５１の位置を柔軟に調整してもよく、それによって、ビアＶ５１が発光素子の第１電極により近く、発光素子の第１電極の配線を減少させ、発光素子の第１電極と第２発光制御トランジスタＴ６の第１極との間の接続がより柔軟になる。
例えば、陽極層は、発光素子１２１の第１電極（即ち陽極）を含んでもよい。
例えば、表示パネルにおける複数のサブ画素は、赤色サブ画素Ｒ、青色サブ画素Ｂ及び緑色サブ画素Ｇを含んでもよい。例えば、赤色サブ画素Ｒにおける発光素子１２１は、赤色光を発光し、青色サブ画素Ｂにおける発光素子１２１は、青色光を発光し、緑色サブ画素Ｇにおける発光素子１２１は、緑色光を発光する。例えば、１つの青色サブ画素Ｂの第１電極の面積は、１つの緑色サブ画素Ｇの第１電極の面積よりも大きく、１つの赤色サブ画素Ｒの第１電極の面積よりも大きい。
図５Ａは、Ａ－Ａ｀部分、Ｂ－Ｂ｀部分及びＣ－Ｃ｀部分の３つの部分を含み、Ａ－Ａ｀部分は、図３における第２発光制御トランジスタＴ６（即ち図４Ｏにおける断面図Ａ－Ａ｀箇所）に対応する断面構造の概略図であり、Ｂ－Ｂ｀部分は、図３における漏電防止トランジスタＴ８（即ち図４Ｏにおける断面図Ｂ－Ｂ｀箇所）に対応する断面構造の概略図であり、Ｃ－Ｃ｀部分は、図３における蓄積容量Ｃｓｔ１（即ち図４Ｏにおける断面図Ｃ－Ｃ｀箇所）に対応する断面構造の概略図である。図５Ａは、この３つの部分の境界面構造を継ぎ合わせた概略図である。
例えば、図５Ａに示すように、ベース基板１０は、いずれも可撓性材料で製造される多層構造を含む。
例えば、ベース基板１０上にアクティブ半導体層３１０が形成され、図５Ａは、アクティブ半導体層３１０における第２発光制御トランジスタＴ６のアクティブ層Ａ６を示す。
例えば、アクティブ半導体層３１０のベース基板１０の一側に第１絶縁層５１０が形成され、第１絶縁層５１０の、アクティブ半導体層３１０から離れた側に第１導電層３２０が形成され、図５Ａは、第１導電層３２０における発光制御信号線ＥＭ１及び蓄積容量の第１電極板ＣＣ１を示す。
例えば、第１導電層３２０の、第１絶縁層５１０のから離れた側に第２絶縁層５２０が形成され、第２絶縁層５２０の、第１導電層３２０から離れた側に第２導電層３３０が形成され、図５Ａは、第２導電層３３０における漏電防止トランジスタＴ８の第１ゲートｇｃ８１（第１サブ制御信号線ＥＭ２１）及び蓄積容量の第２電極板ＣＣ２を示す。
例えば、第２導電層３３０の、第２絶縁層５２０から離れた側に第３絶縁層５３０が形成され、第３絶縁層５３０の、第２導電層３３０から離れた側にバッファ層５４０が形成され、バッファ層５４０の、第３絶縁層５３０から離れた側に第２アクティブ半導体層３４０が形成され、図５Ａは、第２アクティブ半導体層３４０における漏電防止トランジスタＴ８のアクティブ層Ａ８及び蓄積容量の第３電極板ＣＣ３を示す。
例えば、第２アクティブ半導体層３４０の、バッファ層５４０から離れた側に第４絶縁層５５０が形成され、第４絶縁層５５０の、第２アクティブ半導体層３４０から離れた側に第３導電層３５０が形成され、図５Ａは、第３導電層３５０における漏電防止トランジスタの第２ゲートｇｃ８２（第２サブ制御信号線ＥＭ２２）を示す。
例えば、第３導電層３５０の、第４絶縁層５５０から離れた側に第５絶縁層５６０が形成され、第５絶縁層５６０の、第３導電層３５０から離れた側にソースドレイン金属層３６０が形成され、図５Ａは、ソースドレイン金属層３６０における第２発光制御トランジスタＴ６のアクティブ層に接続されるソースドレインｓｃ６（第５接続電極Ｃｏ５と一体に形成される）、漏電防止トランジスタＴ８のアクティブ層に接続されるソースドレインｆｃ８（第１接続電極Ｃｏ１と一体に形成される）、蓄積容量の第２電極板ＣＣ２に接続される第３接続電極Ｃｏ３、及び蓄積容量の第１電極板ＣＣ１と第３電極板ＣＣ３と漏電防止トランジスタＴ８のアクティブ層とに接続されるソースドレインｓｃ８（第２接続電極Ｃｏ２と一体に形成される）を示す。
例えば、ソースドレイン金属層３６０の、第５絶縁層５６０から離れた側に第６絶縁層５７０が形成され、第６絶縁層５７０の、ソースドレイン金属層３６０から離れた側に第４導電層３７０が形成され、図５Ａは、第４導電層３７０における第５接続電極Ｃｏ５に接続される第６接続電極Ｃｏ６、第３接続電極Ｃｏ３に接続される第１サブ電圧線ＶＤＤ１を示す。
例えば、第４導電層３７０の、第６絶縁層５７０から離れた側に平坦化層５８０が形成され、平坦化層５８０の、第４導電層３７０から離れた側に発光素子１２１の第１電極が形成される。
図５Ｂ及び図５Ｃは、それぞれ本開示のいくつかの実施例による別の断面概略図であり、図５Ｂ及び図５Ｃと図５Ａとの区別は、Ｃ－Ｃ｀部分にあり、具体的には上記図５Ｂ及び図５Ｃについての記述を参照すればよい。
例えば、表示基板１００上の異なるサブ画素における蓄積容量Ｃｓｔ１のパラメータは、異なってもよい。
例えば、いくつかの実施例において、異なる色のサブ画素（赤色サブ画素Ｒ、青色サブ画素Ｂ及び緑色サブ画素Ｇ）の蓄積容量Ｃｓｔ１のパラメータは、異なり、ＲＧＢの３つの色のサブ画素の輝度需要又は充電速度の需要が異なるため、３種のサブ画素の蓄積容量Ｃｓｔ１を差別化して設定してもよい。例えば青色サブ画素Ｂの蓄積容量Ｃｓｔ１のパラメータが赤色サブ画素Ｒの蓄積容量Ｃｓｔ１のパラメータと異なるようにしてもよく、青色サブ画素Ｂの発光素子に必要な駆動電流は、赤色サブ画素Ｒの発光素子に必要な駆動電流よりも大きくてもよく、発光段階で、駆動トランジスタのゲート電圧が低下することで駆動電流が高まることができるため、青色サブ画素Ｂの駆動トランジスタのゲート電圧を赤色サブ画素Ｒの駆動トランジスタのゲート電圧よりも小さくすることができ、つまり、青色サブ画素Ｂの蓄積容量Ｃｓｔ１に必要な容量値は、赤色サブ画素Ｒの蓄積容量Ｃｓｔ１に必要な容量値よりも小さい。そのため、青色サブ画素Ｂの蓄積容量Ｃｓｔ１の電極板の面積を赤色サブ画素Ｒの蓄積容量Ｃｓｔ１の電極板の面積よりも小さくすることができ、例えば青色サブ画素Ｂの、第２アクティブ半導体層３４０に位置する第３電極板ＣＣ３の面積を赤色サブ画素Ｒの、第２アクティブ半導体層３４０に位置する第３電極板ＣＣ３の面積よりも小さくすることができ、さらに青色サブ画素Ｂの蓄積容量Ｃｓｔ１の容量値を赤色サブ画素Ｒの蓄積容量Ｃｓｔ１の容量値よりも小さくすることができ、青色サブ画素Ｂが赤色サブ画素Ｒに比べて低い充電率を有するようにすることで、高い駆動電流及び高い輝度を取得する。いくつかの実施例において、赤色サブ画素Ｒの蓄積容量Ｃｓｔ１のパラメータは、緑色サブ画素Ｇの蓄積容量Ｃｓｔ１のパラメータと同一であってもよい。
例えば、１つの画素配列では、赤色サブ画素Ｒ、緑色サブ画素Ｇ及び青色サブ画素Ｂにおける対応する画素駆動回路の配列は、緑色サブ画素Ｇに対応する駆動回路が１列で、赤色サブ画素Ｒ、及び青色サブ画素Ｂにおける対応する駆動回路が１列であることである。
図６は、本開示のいくつかの実施例による一部の構造が積層される概略図であり、例えば図６は、複数のサブ画素の第２電極板ＣＣ２と第３電極板ＣＣ３が積層される概略図又は第２電極板ＣＣ２と第１電極板ＣＣ１が積層される概略図である。図６に示すように、複数のサブ画素の画素回路は、１列の６０１が緑色サブ画素Ｇの画素回路で、それに隣接する別の列６０２が赤色サブ画素Ｒ及び青色サブ画素Ｂに対応する画素回路であるように間隔をおいて配列されてもよい。例えば、いくつかの実施例において、Ｇサブ画素（緑色サブ画素）の画素回路における第３電極板ＣＣ３の面積をＲ／Ｂサブ画素（赤色サブ画素又は青色サブ画素）の画素回路における第３電極板ＣＣ３の面積よりも大きくしてもよく、例えばＲ／Ｂサブ画素の画素回路における第３電極板ＣＣ３の面積を元のサイズＳからサイズＳ｀に縮み、このようにＧサブ画素の画素回路の蓄積容量値をＲＢサブ画素の共用する画素回路の蓄積容量値よりも大きくすることができ、Ｇサブ画素がＲＢサブ画素に比べて高い充電率を有することで、低い駆動電流及び低い輝度を取得し、さらにＧサブ画素が明るすぎることによる表示差異をバランスさせる。
いくつかの例において、例えば、Ｇサブ画素（緑色サブ画素）の画素回路における第１電極板ＣＣ１の面積をＲ／Ｂサブ画素（赤色サブ画素又は青色サブ画素）の画素回路における第１電極板ＣＣ１の面積よりも大きくしてもよく、例えばＲ／Ｂサブ画素の画素回路における第１電極板ＣＣ１の面積を元のサイズＳからサイズＳ｀に縮み、このようにＧサブ画素の画素回路の蓄積容量値をＲ／Ｂサブ画素対応する画素回路の蓄積容量値よりも大きくすることができ、Ｇサブ画素がＲＢサブ画素に比べて高い充電率を有することで、低い駆動電流及び低い輝度を取得し、さらにＧサブ画素が明るすぎることによる表示差異をバランスさせる。
いくつかの例において、例えば、引き続き図６を参照し、Ｇサブ画素（緑色サブ画素）の画素回路における第１電極板ＣＣ１、及び第３電極板ＣＣ３（図６に一者だけが示される）の面積をいずれもＲ／Ｂサブ画素（赤色サブ画素又は青色サブ画素）の画素回路における第１電極板ＣＣ１、及び第３電極板ＣＣ３の面積よりも大きくしてもよく、例えばＲ／Ｂサブ画素の画素回路における第１電極板ＣＣ１の面積をＳ｀から縮小し続け、又はＲ／Ｂサブ画素の画素回路における第３電極板ＣＣ３の面積をＳ｀から縮小し続けることで、表示差異を緩和する。
いくつかの例において、Ｇサブ画素の画素回路における第１電極板ＣＣ１の面積をＲ／Ｂサブ画素の画素回路における第１電極板ＣＣ１の面積よりも大きくしてもよく、例えばＲＢサブ画素に対応する画素回路における第１電極板ＣＣ１の面積を縮小してもよい。
いくつかの例において、Ｇサブ画素の画素回路における第１電極板ＣＣ１及び第３電極板ＣＣ３の面積をそれぞれＲ／Ｂサブ画素の画素回路における第１電極板ＣＣ１及び第３電極板ＣＣ３の面積よりも大きくてもよく、例えばＲ／Ｂサブ画素の画素回路における第１電極板ＣＣ１及び第３電極板ＣＣ３の面積をいずれも縮小してもよい。
例えば、いくつかの実施例において、図７を参照し、Ｇサブ画素輝度がＲ／Ｂ画素よりも高いことを考慮するため、Ｇサブ画素の蓄積容量を適切に減少させてもよく、Ｇサブ画素がオフになりやすく、表示効果の向上にも有利である。例えばＧサブ画素の第１電極板ＣＣ１の面積、及び／又は第３電極板ＣＣ３の面積をＲ／Ｂサブ画素の第１電極板ＣＣ１の面積、及び／又は第３電極板ＣＣ３の面積よりも小さくしてもよく、前述の実施例と同様であり、これ以上説明しない。
例えば、いくつかの実施例において、図８を参照し、表示基板が画面下カメラを有する電子機器に用いられる場合、表示基板上のカメラ領域Ｂに対応するサブ画素の蓄積容量Ｃｓｔ１は、他の領域Ａ、例えば正常表示エリアのサブ画素の蓄積容量Ｃｓｔ１のパラメータと異なってもよい。例えば、駆動カメラ領域での画素回路のリードの材質及び長さなどの要求は、他の領域での画素回路のリードと異なるため、カメラ領域Ｂでのサブ画素の蓄積容量Ｃｓｔ１と他の領域Ａでのサブ画素の蓄積容量Ｃｓｔ１を差異化して設定することができる。例えば、カメラ領域Ｂでのサブ画素は、他の領域Ａよりも必要なリード線が長いため、抵抗が大きく、より大きな駆動電流が必要となり、カメラ領域Ｂでのサブ画素の蓄積容量Ｃｓｔ１の電極板の面積を他の領域よりも小さくすることができ、例えばカメラ領域でのサブ画素の蓄積容量Ｃｓｔ１の第３電極板の面積を他の領域よりも小さくすることができ、さらにカメラ領域でのサブ画素の蓄積容量Ｃｓｔ１の容量値を他の領域よりも小さくすることができ、カメラ領域Ｂでのサブ画素が他の領域Ａに比べて低い充電率を有することで、高い駆動電流を得る。
例えば、いくつかの実施例において、表示基板が画面下カメラを有する電子機器に用いられる場合、Ｇ画素と、Ｒ、Ｂ画素との蓄積容量Ｃｓｔ１の差異化設計を同時に採用してもよく、例えばカメラ領域Ｂでのサブ画素は、前述実施例におけるＧ画素と、Ｒ、Ｂ画素との蓄積容量Ｃｓｔ１の差異化設計を採用し、又は他の領域Ａでのサブ画素は、前述実施例におけるＧ画素と、Ｒ、Ｂ画素との蓄積容量Ｃｓｔ１の差異化設計を採用し、ここではこれ以上説明しない。
例えば、蓄積容量Ｃｓｔ１に対する異なるサブ画素の異なる性能要求を満たすために、蓄積容量Ｃｓｔ１の電極板の面積を調整することで異なるサブ画素の蓄積容量Ｃｓｔ１の性能を調整してもよいほか、異なるサブ画素の蓄積容量Ｃｓｔ１の電極板の膜厚、隣接する電極板間の間隔距離（例えば第１電極板と第２電極板との間の間隔距離及び／又は第２電極板と第３電極板との間の間隔距離）、電極板の形状などのパラメータを調整することで蓄積容量Ｃｓｔ１の性能を調整してもよい。
本開示の少なくとも１つの実施例は、表示パネルをさらに提供する。図９は、本開示の少なくとも１つの実施例による表示パネルの概略図である。図９に示すように、この表示パネル７００は、本開示のいずれか１つの実施例による表示基板１００、例えば、図１に示す表示基板１００を含む。
例えば、表示パネル７００は、液晶表示パネル又は有機発光ダイオード（ＯＬＥＤ）表示パネルなどであってもよい。例えば、表示パネル７００が液晶表示パネルである場合、表示基板１００は、アレイ基板であってもよく、カラーフィルム基板であってもよい。表示パネル７００が有機発光ダイオード表示パネルである場合、表示基板１００は、アレイ基板であってもよい。
例えば、表示パネル７００は、矩形パネル、円形パネル、楕円形パネル又は多角形パネルなどであってもよい。また、表示パネル７００は、平面パネルであってもよく、曲面パネル、さらに球面パネルであってもよい。
例えば、表示パネル７００は、タッチ機能を備えていてもよく、即ち表示パネル７００は、タッチ表示パネルであってもよい。
例えば、表示パネル７００は、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、カーナビなどの表示機能を有する任意の製品又は部品に用いることができる。
例えば、この表示パネル７００は、可撓性表示パネルであってもよく、それによって様々な実用的なニーズを満たすことができ、例えば、この表示パネル７００は曲面スクリーンなどに適用することができる。
説明すべきこととして、この表示パネル７００は、他の部品、例えばデータ駆動回路、タイミングコントローラなどをさらに含んでもよく、本開示の実施例は、これを限定しない。明確で簡潔に示すために、本開示の実施例は、この表示パネル７００のすべての構成要素を与えていない。この表示パネル７００の基本的な機能を実現するために、当業者は、具体的な必要に応じて他の図示しない構造を提供し、設置してもよく、本開示の実施例は、これを制限しない。
上記実施例による表示パネル７００の技術的効果については、本開示の実施例による表示基板１００の技術的効果を参照すればよい。ここでこれ以上説明しない。
本開示については、次の点を説明する必要がある。
（１）本開示の実施例の図面は、本開示の実施例に係る構成にのみ関連し、その他の構成は、通常設計を参照すればよい。
（２）明瞭にするために、本発明の実施例を説明するための図面では、層又は構造の厚さ及び寸法が拡大される。層、膜、領域、または基板のような要素が別の要素「上」または「下」に位置すると呼ばれる場合、要素は別の要素の「上」または「下」に「直接」位置してもよく、または中間要素は存在してもよいことが理解されるだろう。
（３）衝突しない場合、本開示の実施例及び実施例における特徴を互いに組み合わせて新しい実施例を得ることができる。
以上の説明は、本開示の具体的な実施例にすぎないが、本開示の保護範囲はこれに限定されるものではなく、本開示の保護範囲は前記請求項の保護範囲を基準としなければならない。
１０ ベース基板
１２ サブ画素
１００ 表示基板
１２０ 画素回路
１２１ 発光素子
２１０ 第１リセットサブ回路
２２０ 第２リセットサブ回路
２３０ データ書き込みサブ回路
２４０ 閾値補償サブ回路
２５０ 第１発光制御サブ回路
２６０ 第２発光制御サブ回路
２７０ 漏電防止サブ回路
２８０ 記憶サブ回路
３１０ 第１アクティブ半導体層
３２０ 第１導電層
３３０ 第２導電層
３４０ 第２アクティブ半導体層
３５０ 第３導電層
３６０ ソースドレイン金属層
３７０ 第４導電層
５１０ 第１絶縁層
５２０ 第２絶縁層
５３０ 第３絶縁層
５４０ バッファ層
５５０ 第４絶縁層
５６０ 第５絶縁層
５７０ 第６絶縁層
５８０ 平坦化層

Claims (21)

  1. 表示基板であって、
    ベース基板と、前記ベース基板上に設置される複数のサブ画素とを含み、
    前記複数のサブ画素の各々は、発光素子と、発光するように前記発光素子を駆動する画素回路とを含み、前記画素回路は、駆動サブ回路と、データ書き込みサブ回路と、閾値補償サブ回路と、漏電防止サブ回路と、記憶サブ回路とを含み、
    前記駆動サブ回路は、制御端子と、第１端子と、第２端子とを含み、前記発光素子を流れる駆動電流を制御するように構成されており、
    前記データ書き込みサブ回路は、前記駆動サブ回路の第１端子、データ線及びスキャン信号線に接続され、前記スキャン信号線により提供されるゲートスキャン信号に応答して、前記データ線により提供されるデータ信号を前記駆動サブ回路の第１端子に書き込むように構成されており、
    前記閾値補償サブ回路は、前記駆動サブ回路の第２端子、前記漏電防止サブ回路及び前記スキャン信号線に接続され、前記スキャン信号線により提供されるゲートスキャン信号に応答して、前記データ信号に基づく補償信号を前記駆動サブ回路の制御端子に書き込むように構成されており、
    前記漏電防止サブ回路は、前記駆動サブ回路の制御端子、前記閾値補償サブ回路、前記記憶サブ回路及び漏電防止制御信号線に接続され、前記駆動サブ回路の制御端子の漏電を抑制するように構成されており、
    前記記憶サブ回路は、前記駆動サブ回路の制御端子及び第１電圧線に接続され、前記補償信号を記憶して前記駆動サブ回路の制御端子に保持するように配置されており、
    前記記憶サブ回路は、蓄積容量を含み、前記蓄積容量は、第１電極板と、第２電極板と、第３電極板とを含み、前記第１電極板と前記第３電極板とは、互いに電気的に接続され且つ前記ベース基板に対して異なる層内に位置し、前記第２電極板は、前記ベース基板に垂直な方向において、前記第１電極板及び前記第３電極板それぞれと少なくとも部分的に重なる、表示基板。
  2. 前記ベース基板に垂直な方向において、前記第２電極板は、前記第１電極板と前記第３電極板との間に位置し、
    前記第１電極板は、前記駆動サブ回路の制御端子に接続され、前記第２電極板は、前記第１電圧線に接続され、前記第３電極板は、前記駆動サブ回路の制御端子に接続される、請求項１に記載の表示基板。
  3. 前記閾値補償サブ回路は、閾値補償トランジスタを含み、前記データ書き込みサブ回路は、データ書き込みトランジスタを含み、
    前記閾値補償トランジスタのアクティブ層は、前記データ書き込みトランジスタのアクティブ層と一体に形成され、前記閾値補償トランジスタのアクティブ層と前記データ書き込みトランジスタのアクティブ層は前記ベース基板への正射影が、それぞれ、前記蓄積容量の前記ベース基板への正射影の両側に位置し、
    前記閾値補償トランジスタのゲートと前記データ書き込みトランジスタのゲートとは、第１方向において平行し、前記閾値補償トランジスタのゲート及び前記データ書き込みトランジスタのゲートは、前記スキャン信号線と一体に形成される、請求項１又は２に記載の表示基板。
  4. 前記漏電防止サブ回路は、漏電防止トランジスタを含み、前記漏電防止トランジスタのアクティブ層、前記閾値補償トランジスタのアクティブ層及び前記データ書き込みトランジスタのアクティブ層は、いずれも第２方向に沿って延在しており、前記第２方向と交差する前記第１方向に沿って並んで設置され、
    前記漏電防止トランジスタのアクティブ層は前記ベース基板への正射影が、前記閾値補償トランジスタのアクティブ層の前記ベース基板への正射影における、前記データ書き込みトランジスタのアクティブ層の前記ベース基板への正射影から離れた側に位置する、請求項３に記載の表示基板。
  5. 前記漏電防止トランジスタのゲートは、前記漏電防止制御信号線と一体に形成され、前記漏電防止制御信号線は、前記第１方向に沿って延在しており、前記漏電防止制御信号線は前記ベース基板への正射影が、前記スキャン信号線の前記ベース基板への正射影と前記蓄積容量の前記ベース基板への正射影との間に位置する、請求項４に記載の表示基板。
  6. 前記漏電防止制御信号線は、第１サブ制御信号線と第２サブ制御信号線とを含み、第１サブ制御信号線の前記ベース基板への正射影は、前記第２サブ制御信号線の前記ベース基板への正射影と少なくとも部分的に重なる、請求項４又は５に記載の表示基板。
  7. 前記漏電防止トランジスタのゲートは、第１ゲートと第２ゲートとを含み、
    前記第１ゲートは、前記第１サブ制御信号線と一体に形成され、前記第２ゲートは、第２サブ制御信号線と一体に形成され、
    前記ベース基板に垂直な方向において、前記漏電防止トランジスタのアクティブ層は、前記第１ゲートと前記第２ゲートとの間に位置する、請求項６に記載の表示基板。
  8. 前記漏電防止トランジスタのアクティブ層と前記第３電極板とは、同じ層に位置し、
    前記漏電防止トランジスタのアクティブ層と前記第３電極板の材料は、酸化物半導体材料を含む、請求項４～７のいずれか１項に記載の表示基板。
  9. 前記画素回路は、第１リセットサブ回路をさらに含み、
    前記第１リセットサブ回路は、前記閾値補償サブ回路、前記漏電防止サブ回路、第１初期信号線及び第１リセット制御信号端子に接続され、前記第１リセット制御信号端子が受信したリセット制御信号に応答して、前記第１初期信号線により提供される初期電圧を前記漏電防止サブ回路を介して前記駆動サブ回路の制御端子に印加するように構成されている、請求項４～８のいずれか１項に記載の表示基板。
  10. 前記第１リセットサブ回路は、第１リセットトランジスタを含み、
    前記第１リセットトランジスタのアクティブ層は、前記閾値補償トランジスタのアクティブ層と一体に形成され、
    前記第１リセットトランジスタのアクティブ層は前記ベース基板への正射影が、前記閾値補償トランジスタのアクティブ層の前記ベース基板への正射影における、前記蓄積容量の前記ベース基板への正射影から離れた側に位置する、請求項９に記載の表示基板。
  11. 第１接続電極をさらに含み、
    前記第１接続電極の第１端子は、前記第１リセットトランジスタの第１極及び前記閾値補償トランジスタの第１極と一体に形成され、絶縁層を貫通するビアを介して前記閾値補償トランジスタのアクティブ層と前記第１リセットトランジスタのアクティブ層それぞれに接続され、
    前記第１接続電極の第２端子は、前記漏電防止トランジスタの第１極と一体に形成され、絶縁層を貫通するビアを介して前記漏電防止トランジスタのアクティブ層に接続される、請求項１０に記載の表示基板。
  12. 第２接続電極をさらに含み、
    前記第２接続電極の第１端子は、前記漏電防止トランジスタの第２極と一体に形成され、絶縁層を貫通するビアを介して前記漏電防止トランジスタのアクティブ層に接続され、
    前記第２接続電極の第２端子は、絶縁層を貫通するビアを介して前記蓄積容量の第１電極板に接続され、
    前記第２接続電極の第３端子は、絶縁層を貫通するビアを介して前記蓄積容量の第３電極板に接続される、請求項１１に記載の表示基板。
  13. 前記漏電防止トランジスタの第２極と前記スキャン信号線に接続される寄生容量をさらに含み、
    前記寄生容量の第１電極板は、前記スキャン信号線と一体に形成され、
    前記寄生容量の第２電極板は、前記ベース基板に垂直な方向において、前記寄生容量の第１電極板と少なくとも部分的に重なり、前記寄生容量の第２電極板と前記蓄積容量の第３電極板とは、同じ層に位置し、前記寄生容量の第２電極板の前記ベース基板への正射影は、前記閾値補償トランジスタのアクティブ層の前記ベース基板への正射影と前記データ書き込みトランジスタのアクティブ層の前記ベース基板への正射影との間に位置し、
    前記寄生容量の第２電極板は、絶縁層を貫通するビアを介して前記第２接続電極の第４端子に接続される、請求項１２に記載の表示基板。
  14. 前記駆動サブ回路は、駆動トランジスタを含み、
    前記駆動トランジスタのゲートは、前記蓄積容量の第１電極板と一体に形成され、
    前記駆動トランジスタのアクティブ層、前記データ書き込みトランジスタのアクティブ層は、前記閾値補償トランジスタのアクティブ層と一体に形成され、前記駆動トランジスタのアクティブ層の前記ベース基板への正射影は、前記データ書き込みトランジスタのアクティブ層の前記ベース基板への正射影と前記閾値補償トランジスタのアクティブ層の前記ベース基板への正射影との間に位置する、請求項１３に記載の表示基板。
  15. 前記画素回路は、第１発光制御サブ回路と第２発光制御サブ回路とをさらに含み、
    前記第１発光制御サブ回路は、前記第１電圧線、前記駆動サブ回路の第１端子及び発光制御信号線に接続され、前記発光制御信号線により提供される発光制御信号に応答して、前記第１電圧線により提供される第１電圧を前記駆動サブ回路の第１端子に印加するように構成されており、
    前記第２発光制御サブ回路は、前記駆動サブ回路の第２端子、前記発光素子の第１端子及び前記発光制御信号線に接続され、前記発光制御信号線により提供される発光制御信号に応答して、前記駆動電流を前記発光素子の第１端子に印加するように構成されており、
    前記発光制御信号線は、前記第１方向に沿って延在しており、前記発光制御信号線は前記ベース基板への正射影が、前記蓄積容量の前記ベース基板への正射影における、前記スキャン信号線の前記ベース基板への正射影から離れた側に位置する、請求項１４に記載の表示基板。
  16. 前記第１発光制御サブ回路は、第１発光制御トランジスタを含み、前記第２発光制御サブ回路は、第２発光制御トランジスタを含み、
    前記第１発光制御トランジスタのアクティブ層、前記第２発光制御トランジスタのアクティブ層、前記データ書き込みトランジスタのアクティブ層、前記閾値補償トランジスタのアクティブ層は、前記駆動トランジスタのアクティブ層と一体に形成され、前記駆動トランジスタのアクティブ層は前記ベース基板への正射影が、前記データ書き込みトランジスタのアクティブ層及び前記第１発光制御トランジスタのアクティブ層の前記ベース基板への正射影と、前記第２発光制御トランジスタのアクティブ層及び前記閾値補償トランジスタのアクティブ層の前記ベース基板への正射影との間に位置する、請求項１５に記載の表示基板。
  17. 前記漏電防止制御信号線により提供される漏電防止制御信号と前記発光制御信号線により提供される前記発光制御信号とは、同じであるか又は異なる、請求項１５又は１６に記載の表示基板。
  18. 前記第１電圧線は、前記第２方向に沿って延在する第１サブ電圧線と前記第１方向に沿って延在する第２サブ電圧線とを含み、
    前記第１サブ電圧線と前記第２サブ電圧線とは、異なる層に位置し、
    前記第１サブ電圧線は前記ベース基板への正射影が、前記データ書き込みトランジスタのアクティブ層の前記ベース基板への正射影と前記閾値補償トランジスタのアクティブ層の前記ベース基板への正射影との間に位置し、前記寄生容量の第２電極板の前記ベース基板への正射影と少なくとも部分的に重なり、
    前記第２サブ電圧線は、前記蓄積容量の第２電極板と一体に形成される、請求項１６又は１７に記載の表示基板。
  19. 第３接続電極をさらに含み、
    前記第３接続電極の第１端子は、前記第１発光制御トランジスタの第１極と一体に形成され、絶縁層を貫通するビアを介して前記第１発光制御トランジスタのアクティブ層に接続され、
    前記第３接続電極の第２端子は、絶縁層を貫通するビアを介して前記蓄積容量の第２電極板に接続され、
    前記第３接続電極の第３端子は、絶縁層を貫通するビアを介して前記第１サブ電圧線の第１突出部に接続される、請求項１８に記載の表示基板。
  20. 第１サブ電圧線は、第２突出部をさらに含み、前記第２突出部は、「回」字型であり、前記第２突出部は前記ベース基板への正射影が、前記漏電防止トランジスタのアクティブ層の前記ベース基板への正射影と少なくとも部分的に重なる、請求項１９に記載の表示基板。
  21. 請求項１～２０のいずれか１項に記載の表示基板を含む、表示パネル。
JP2023524190A 2021-05-31 2021-05-31 表示基板及び表示パネル Pending JP2024522324A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/097328 WO2022252029A1 (zh) 2021-05-31 2021-05-31 显示基板以及显示面板

Publications (1)

Publication Number Publication Date
JP2024522324A true JP2024522324A (ja) 2024-06-18

Family

ID=84323819

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023524190A Pending JP2024522324A (ja) 2021-05-31 2021-05-31 表示基板及び表示パネル

Country Status (6)

Country Link
US (1) US12057069B2 (ja)
EP (1) EP4207163A4 (ja)
JP (1) JP2024522324A (ja)
KR (1) KR20240015612A (ja)
CN (1) CN115707364A (ja)
WO (1) WO2022252029A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023225931A1 (zh) * 2022-05-26 2023-11-30 京东方科技集团股份有限公司 像素电路、驱动方法和显示装置
CN118613862A (zh) * 2023-01-04 2024-09-06 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置
CN116884350B (zh) * 2023-09-07 2024-01-16 惠科股份有限公司 像素驱动电路、显示面板及显示装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101333810B1 (ko) 2008-09-11 2013-11-29 한국전자통신연구원 하이브리드 백색 유기 전계 발광 소자 및 그의 제조 방법
CN103065585B (zh) * 2012-12-19 2016-04-13 四川虹视显示技术有限公司 一种amoled像素驱动电路及其电容器结构
KR102024320B1 (ko) * 2013-05-28 2019-09-24 삼성디스플레이 주식회사 화소 및 이를 포함하는 표시 장치
JP2013239456A (ja) 2013-07-30 2013-11-28 Panasonic Corp 発光装置の製造方法
KR102288351B1 (ko) * 2014-10-29 2021-08-11 삼성디스플레이 주식회사 표시장치 및 그 구동방법
KR102367462B1 (ko) * 2015-08-11 2022-02-25 삼성디스플레이 주식회사 유기 발광 표시 장치
CN106710529B (zh) 2016-12-19 2019-02-05 上海天马有机发光显示技术有限公司 一种像素驱动电路、驱动方法及有机发光显示面板
CN107358920B (zh) * 2017-09-08 2019-09-24 京东方科技集团股份有限公司 像素驱动电路及其驱动方法及显示装置
US10706782B2 (en) * 2018-10-26 2020-07-07 Sharp Kabushiki Kaisha TFT pixel threshold voltage compensation circuit with short one horizontal time
KR102698949B1 (ko) * 2018-11-28 2024-08-26 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20200145960A (ko) * 2019-06-21 2020-12-31 삼성디스플레이 주식회사 디스플레이 장치
CN110246984A (zh) 2019-06-21 2019-09-17 京东方科技集团股份有限公司 一种显示面板、显示装置和显示面板的制作方法
KR20210013460A (ko) * 2019-07-25 2021-02-04 삼성디스플레이 주식회사 디스플레이 장치
KR20210022216A (ko) 2019-08-19 2021-03-03 삼성디스플레이 주식회사 표시 장치
CN211929490U (zh) 2020-03-31 2020-11-13 京东方科技集团股份有限公司 显示基板及显示面板
CN111900260A (zh) 2020-07-15 2020-11-06 京东方科技集团股份有限公司 一种显示面板及其制备方法、显示装置
CN111754938B (zh) * 2020-07-24 2023-11-28 武汉华星光电半导体显示技术有限公司 像素电路及其驱动方法、显示装置

Also Published As

Publication number Publication date
WO2022252029A1 (zh) 2022-12-08
KR20240015612A (ko) 2024-02-05
US12057069B2 (en) 2024-08-06
EP4207163A1 (en) 2023-07-05
CN115707364A (zh) 2023-02-17
US20240169911A1 (en) 2024-05-23
EP4207163A4 (en) 2023-10-04

Similar Documents

Publication Publication Date Title
CN112967682B (zh) 一种显示面板及显示装置
CN110910825B (zh) 一种显示面板及显示装置
CN113196495B (zh) 显示基板及显示装置
JP2021524926A (ja) 表示パネルおよび表示装置
US11882737B2 (en) Array substrate including switch element that includes control portion and semiconductor portion, and display panel and display device including the same
CN112309332B (zh) 像素电路及其驱动方法、显示基板和显示面板
US11961471B2 (en) Display substrate and display device
CN114679914B (zh) 显示基板及其制作方法、显示装置
JP2024522324A (ja) 表示基板及び表示パネル
WO2021102999A1 (zh) 显示基板及显示装置
US11790847B2 (en) Display substrate and display device
CN113763883B (zh) 显示基板及显示装置
US20220199734A1 (en) Display panel and display device
CN114830216A (zh) 像素电路、显示面板及显示装置
CN113920934A (zh) 显示基板和显示装置
US11972727B2 (en) Display substrate and display device
US11915643B2 (en) Display substrate and drive method thereof, and display device
CN114766064B (zh) 显示面板和显示装置
WO2022041227A1 (zh) 显示面板及显示装置
WO2022226846A1 (zh) 显示基板以及显示面板
CN116917979A (zh) 像素组、阵列基板和显示面板
CN115836597A (zh) 显示面板及显示装置
US20240177675A1 (en) Display substrate and display apparatus
US20240284710A1 (en) Display panel and display apparatus
WO2024011635A9 (zh) 显示面板及显示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240529