JP2017503341A - 電気回路機構を有する構造体内の反りの低減 - Google Patents

電気回路機構を有する構造体内の反りの低減 Download PDF

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Abstract

ウェハの少なくとも1つの領域内の反りを低減するために、応力/反り管理層(810)が形成され、それによって現在の反りの方向をオーバーバランスさせ、反りの方向を変更する。例えば、領域の中央が領域の境界に対して上方に突き出ていた場合、領域の中央が下方に突き出るようになってもよく、又はこれと反対のことがなされてもよい。その後、オーバーバランスを低減するように、応力/反り管理層が処理される。例えば、選択された位置で応力/管理層がウェハから剥離されてもよく、凹部が層内に形成されてもよく、又は層内で相転移が誘起されてもよい。他の実施形態では、この層は、反りをオーバーバランスさせる場合もあればそうでない場合もあるタンタルアルミニウムであり、この層は、反りを低減するように動的に温度変化に適応する結晶相に依存した応力によって、反りを低減する(場合によっては熱サイクル中にウェハの平坦な状態を維持する)ものと考えられている。他の特徴も提供される。

Description

本発明は電気回路機構に関し、より詳細には、電気回路機構を有する構造体内の反りの低減に関する。例示的な構造体は、半導体集積回路を含む。
図1は、はんだ130を使用して基板120に接合された1つ以上の半導体集積回路(semiconductor integrated circuit、IC)110を有する構造体の側面図である。基板120は、別のIC、インターポーザなどのパッケージング基板、又は配線板であってもよい。基板120は、IC 110を相互に又は他の回路に接続する、導体線路を含んでもよい。追加の特徴、例えば、ヒートシンク160が存在してもよい。IC 110及び基板120は、好ましくは図1のように平面的であるべきだが、これらは反っていることがある(図2及び3)。反りには様々な原因がある。例えば、図4では、IC 110は、半導体基板410と、高温で堆積された後に冷却された、上に重なる層420(例えば、金属)と、を含む。冷却する工程で、層420が(層420がより高い熱膨張率(coefficient of thermal expansion、CTE)を有することによって)基板410よりも大きく縮小したため、構造体は(上部の圧縮応力によって)下部よりも上部の方が大きく縮小した。反りはまた、基板410が層420よりも大きく縮小する場合(上部への引張応力)、図5のようであり得る。反りはまた、堆積後の高分子層を硬化させる工程による縮小が原因で発生することがある。更に、反りは、均一でない加熱及び冷却速度、材料の選択、圧力、組成、周囲などの製造パラメータ、回路設計、及び構造的な特徴、例えば、構造体要素の特定の配置及びそれらの取付具及び相互接続に関連してもよい。
反りは、図2及び3に示すように、構造体要素に損傷を与え得る。例えば、図2では、IC 110の中央のはんだ接続は、縁部よりも基板120からより遠い。その結果、中央のはんだ接続は、ひび割れるか又は破損し、電気的機能を阻害し得る。図3の縁部の接続にも同じことが当てはまる。はんだ接続は、好ましくは構造体の横方向のサイズを低減するために小規模であるべきだが、はんだ接続は、それらが反りに対応する必要がある場合、小さくすることができないことに留意されたい。このため、反りの低減が強く望まれる。
反りは、IC内に追加の層を形成して、他の層が原因で発生する反り応力のバランスを取ることによって低減され得る。例えば、Connellらに対して2007年1月30日に発行された米国特許第7,169,685号は、表側に形成された層が原因で発生した応力のバランスを取るためにウェハの裏面に形成された「応力バランシング層」について説明している。別の実施例は、基板上に形成された層内に応力緩和パターンを形成する工程について説明している、Seoによる米国特許出願第12/839,573号の米国付与前公開第2010/0285654 A1号である。
本項では、本発明のいくつかの特徴を要約する。他の特徴は、後続の項で説明される場合がある。本発明は、添付の請求項によって規定され、参照として本項に組み込まれる。
本発明のいくつかの製造方法は、最初に反りをオーバーバランスさせる(over-balancing)工程、すなわち反りの方向を逆転させる工程によって、反りの低減を実現する。例えば、反りが図2のような状態である場合、反りの方向が図3のようになるように変更される。具体的には、反りをオーバーバランスさせるように層が形成され、その層が、反りを低減するように処理される。いくつかの実施形態では、オーバーバランスさせる工程は、この層によって可能になる反りの変更の範囲を増加させる。以下では、この層は、反りの低減以外の目的でも使用され得る(又は、されないこともある)が、「応力/反り管理層」と呼ばれる。
いくつかの実施形態では、オーバーバランスされた反りは、その層によって誘起された応力を低減するように応力/反り管理層内に凹部を形成する工程によって低減される。代替として又は追加で、この層は、選択された位置で残りの構造体から剥離されてもよい。(剥離する工程は、分子結合を弱化させる工程又は壊す工程を含む)。他の実施形態では、この層は、層内の相転移を誘起するために加熱されてもよい。
いくつかの実施形態では、この層は、層の結晶構造によって、具体的には、動的に温度に適応する結晶相転移によって、オーバーバランスさせること又は更なる処理を行うことなくウェハの反りを低減する。例えば、この層は、重量の10%〜60%のアルミニウムを有するタンタルアルミニウム合金であってもよい。相組成(すなわち、層全体の結晶相の分布)は、この層を平面形状にするように自動的に温度変化に適応し、それによって(例えば、はんだのリフロー及び/又は回路動作における)後続の熱サイクルでのウェハの反りを低減又は解消する。いくつかの実施形態では、反りは、TaAl層の堆積時にオーバーバランスさせないことによって低減される。
いくつかの実施形態は、応力/管理層又は上述の他の特徴を製造物に提供する。
本発明は、添付の請求項によって規定されるものを除き、特定の材料又は上述の他の特徴若しくは利点に限定されるものではない。
従来技術に係る、電気回路機構を有する構造体の側面図である。 従来技術に係る、電気回路機構を有する構造体の側面図である。 従来技術に係る、電気回路機構を有する構造体の側面図である。 従来技術に係る、電気回路機構を有する構造体の側面図である。 従来技術に係る、電気回路機構を有する構造体の側面図である。 本発明のいくつかの実施形態に係る製造工程のフローチャートである。 本発明のいくつかの実施形態に係る、電気回路機構を有する構造体の様々な製造段階での断面側面図である。 本発明のいくつかの実施形態に係る、電気回路機構を有する構造体の様々な製造段階での断面側面図である。 本発明のいくつかの実施形態に係る、電気回路機構を有する構造体の様々な製造段階での断面側面図である。 本発明のいくつかの実施形態に係る、電気回路機構を有する構造体の様々な製造段階での断面側面図である。 本発明のいくつかの実施形態で使用される反りの測定を示すための、電気回路機構を有する構造体の断面側面図である。 本発明のいくつかの実施形態で使用される反りの測定を示すための、電気回路機構を有する構造体の上面図である。 本発明のいくつかの実施形態で使用される反りの測定を示すための、電気回路機構を有する構造体の上面図である。 本発明のいくつかの実施形態で使用される反りの測定を示すための、電気回路機構を有する構造体の断面側面図である。 本発明のいくつかの実施形態に係る、電気回路機構を有する構造体の様々な製造段階での断面側面図である。 本発明のいくつかの実施形態に係る、電気回路機構を有する構造体の様々な製造段階での断面側面図である。 本発明のいくつかの実施形態に係る製造工程のフローチャートである。 本発明のいくつかの実施形態に係る、電気回路機構を有する構造体の様々な製造段階での断面側面図である。 本発明のいくつかの実施形態に係る、電気回路機構を有する構造体の様々な製造段階での断面側面図である。 本発明のいくつかの実施形態に係る、電気回路機構を有する構造体の様々な製造段階での断面側面図である。 本発明のいくつかの実施形態に係る、電気回路機構を有する構造体の様々な製造段階での断面側面図である。
本項で説明される実施形態は、本発明を例示するものであるが、本発明を限定するものではない。本発明は添付の請求項によって規定される。
図6は、本発明のいくつかの実施形態に係る例示的な製造工程のフローチャートである。工程610では、ウェハ、例えば、1つ以上の層720から作製されたウェハ710(図7)が得られる。これは、半導体ウェハ(すなわち、単結晶シリコン又はいくつかの他の材料などの半導体基板を含むウェハ)、又は絶縁性若しくは導電性基板を有するウェハであってもよい。ウェハは、例えば、トランジスタ、抵抗、キャパシタ、相互接続線路、及び/又は他の回路素子を含む、電気回路機構(図示せず)を内蔵する。ウェハは製造の任意の段階であってもよく、後半の段階、例えば、(必ずしもそうではないが)電気回路機構の形成後であってもよい。ウェハ710は、ダイ110(図1を参照)に個片化されてもよく、又は個片化されていない状態で、最終的な製品内で使用されてもよい。図7では、ウェハは「負」の反りを有する、すなわち、ウェハの中央が縁部に対して上方向に突き出す。ただし、本明細書で使用される「負」は、参照を容易にするための相対的な用語であり、ウェハの上下が逆さまになった場合、反りは図3のように「正」になる。反りはまた、ウェハのいくつかの部分では負、他の部分では正であってもよく、かつ/又はいくつかの垂直な断面では負、他では正であってもよい(サドル形状のウェハのように)。ただし、いくつかの製造工程では、反りはウェハ全体で、全て負又は全て正になる。いくつかの製造工程では、反りは少なくともウェハの境界上の点に対して全て負又は正になる、すなわち、境界点は中心付近のウェハの点よりも全て下、又は全て上になる。本発明は、任意の特定の反りの形状に限定されるものではない。
図6の工程620では、少なくとも1つの領域内で又は少なくともいくつかの境界点に対してウェハの反りをオーバーバランスさせるように、応力/反り管理層810(図8)がウェハ上に形成される。図8の実施例では、ウェハの反りは負から正に変化する。
工程630では、ウェハの反りを低減又は解消するために、層810が改質される。層の改質は、層810によって導入される応力を弱化させるために実行されてもよい。
図8の実施例では、層810は、接着剤サブ層810.1及び応力/反り管理サブ層820.2を含む。工程630では、選択された位置で接着剤810.1が剥離される。例えば、接着剤810.1は、ハンドルウェハ若しくはダイシングテープへの一時的な取り付け又は他の目的のために、従来技術において使用される種類であってもよい。例示的な接着剤は、3M(登録商標)Corporationから入手可能であり、かつ参照により本明細書に組み込まれているR.Webbによる「Temporary bonding enables new processes requiring ultra−thin wafers」、Solid State Technology(2010年2月)で説明されている、LC−3200、LC−4200、LC−5200の種類のUV硬化性接着剤である。参照により本明細書に組み込まれている、「Production Proven:Temporary wafer bonding for advanced IC packaging」(3M Corporation、2009)も参照されたい。これらの接着剤は、紫外線(ultraviolet、UV)光を使用して剥離され得る。層810.1の例示的な厚みは20μm以下である。接着層810.1は、炭素薄層の上に重なるアクリル層を含んでもよく、炭素層はレーザー光によって剥離され得る。本発明は、特定の接着剤、寸法、又は剥離方法に限定されるものではない。
層810.2の材料及び製造工程の選択は、処理技術、所望される反りの低減、及び他の要因によって異なる。例えば、ウェハが高温処理を受ける場合、層810.2はそのような処理に耐え得るべきである。温度バジェットが使い果たされた場合、層810.2は低温で堆積されるべきである。接着剤810.1の剥離が上部から当たる光を利用する場合、層810.2はそのような光に対して透明又は半透明であるべきである。上記で指定された3Mの接着剤のため、かつ上部からの光による剥離する工程のために、層810.2は、任意の好適な方法、例えばVVD(Vacuum Vapor Deposition、真空蒸着)、CVD(Chemical Vapor Deposition、化学蒸着)、場合によってはPECVD(Plasma Enhanced CVD、プラズマ強化CVD)によって、任意の好適な温度(いくつかの実施形態では250℃未満)で、任意の好適な厚み(例えば、2500nm以下、場合によっては20〜70nm)まで堆積された、例えば、二酸化ケイ素、又は窒化ケイ素、炭化ケイ素、酸窒化ケイ素、又はこれらの組み合わせであってもよい。工程パラメータは、反りをオーバーバランスさせるための圧縮力(図4)又は引張力(図5)を提供するように制御されてもよい。例えば、2013年6月13日に発行され、かつ参照により本明細書に組み込まれる、応力相殺特性を使用した不活性化層の堆積について説明した、Yoonらの米国付与前特許公開第2013/0147022 A1号を参照されたい。いくつかの実施形態では、層810.1及び810.2は同じ材料(接着剤)から作製され、単一の工程内で形成される(言い方を変えれば、これらの層のうちの任意の1つが省略されてもよい)。
いくつかの実施形態では、ウェハの反りは、層810.2を形成する工程の前に測定され、層810.2の厚みは、この測定に基づき、かつテストウェハ又はシミュレーションから得られた実験結果に基づき(例えば、参照テーブルから)選択される。反りの測定は、接着剤810.1を形成する工程の前又は後に実行され得る。
いくつかの実施形態では、接着剤810.1は、ウェハの反りに対して、測定可能な影響を及ぼさない。他の実施形態では、接着剤810.1は、オーバーバランスさせる工程の効果を高めるために、層810.2と同じ種類の応力(圧縮又は引張)を発生させる。接着剤810.1はオーバーバランスさせる工程の効果を打ち消す場合もあり、この場合、接着剤810.1に打ち勝つように層810.2が堆積される。
図9には工程630(図6)が示され、この工程では、選択された位置920で接着剤810.1によって作り出された接合を弱化させるため、かつそれによってウェハの反りを低減するように、光ビーム(単数又は複数)910、場合によってはレーザービームが照射される。いくつかの実施形態では、剥離はレーザーによって誘起された熱に起因する。必要に応じて、光ビームは、他の位置での層810の剥離を防止するように集光される。図示される実施形態では、光は上部から層810.2を通って接着剤に到達するが、他の実施形態では、光は下部から下にある層720を通って接着剤に到達する。光は、接着剤810.1と層810.2との間の接合、又は接着剤810.1と層720の上部との間の接合、又はこれらの両方を弱化してもよい。位置920のサイズ及び配置は、事前に実験に基づき決定される。例えば、いくつかの実施形態では、ウェハの反りは、層810.2を形成する工程の後、かつ接着剤を剥離する工程の前に測定される。位置920は、反りの測定及び事前に得られた実験データに基づき(例えば、参照テーブルから)決定される。他の実施形態では、位置920は、剥離する工程中に実行された測定に少なくとも部分的に基づき決定されてもよい。例えば、いくつかの実施形態では、候補位置920が、テストウェハに対して実行された測定に基づき事前に決定される。全ての候補位置920のセットは、更にサブセットに分割される。工程630は、複数の繰り返しで実行され、各繰り返しは、位置920の1つのサブセットのみに光910を提供する。各サブセットの後に反りが測定され、所望であれば、その後、反りの測定によって決定された別のサブセット(単数又は複数)に光910が提供される。他の実施形態では、位置920は、テストウェハを使用することなく、処理されるウェハ710に対して実行された測定のみに基づき決定される。いくつかの実施形態では、各位置920のサイズ(横方向の最大寸法)は2μm〜30μmであるが、これに限定されない。単一の位置920での剥離は反りをわずかな値だけ変化させるため、反りは緻密に制御され得る。
いくつかの実施形態では、位置920は線路であり、位置920は、例えば、上述のSeoによる米国特許出願第12/839,573号の米国付与前公開第US 2010/0285654 A1号で説明されたようにウェハ710を分割する(及び場合によってはウェハ内の各ダイを分割する)線路である(又はこれを含む)。
工程640(図6)では、ウェハはダイ(例えば、個々のIC 110)に個片化される。図10を参照されたい。工程640は省略されてもよい。必要に応じて、個々のダイ110又はウェハ710全体が、他の基板又は電気回路機構に接合される。図10の実施例では、層720は、ウェハの下部表面上にあるコンタクトパッド930を含む。はんだ130は下部のコンタクトパッドに取り付けられるため、層810の妨げにならない。層720は、回路素子(例えば、トランジスタ、キャパシタ、及び/又は他の素子)を形成するために使用される活性領域940を有する、半導体基板410も含む。活性領域は基板の下部表面上にある。これらの詳細は限定するものではなく、活性領域940は基板410の上部表面上にあってもよく、かつ上部表面上に作製された回路素子は、導体線路(例えば、金属化されたシリコン貫通ビア)を使用してコンタクトパッド930に接続されてもよい。活性領域930は存在しなくてもよく、例えば、ウェハ710は、他のIC間の相互接続を提供し、かつダイオード又はトランジスタを有さない受動インターポーザであってもよい。
コンタクトパッド930はまた、ウェハの上部で提供されてもよい。この場合、層810は、コンタクトパッドを露出するためにパターン形成される。パターン形成作業は、光910への露出前、露出中、又は露出後、かつ個片化の前又は後に実行されてもよい。
層810は、最終的な構造体内に残置されるか、又はウェハ若しくはICを他の構造体要素に接合する工程の後に部分的若しくは完全に除去されてもよい。
いくつかの実施形態では、ウェハは、層810の堆積前に個片化されるか、又は層810の堆積後かつ(例えば、光910によって)部分的に剥離する工程の前に個片化される。個片化は反りに影響を及ぼす場合があるため、これは有利であり、かつ剥離する工程は各ダイ110に対して別個に実行されるため、剥離する工程は各ダイの反りに合わせて調節されてもよい。
反りが最初に(図3のように)正である場合、又は反りの方向がウェハ上で一様でない場合、同じ製造技術が使用されてもよい。層810は、少なくとも1つのウェハ領域内で反りをオーバーバランスさせる。剥離する工程は、オーバーバランスさせる工程の効果を低減するように、反りのオーバーバランスされた領域内でのみ実行されてもよい。他の領域では、反りは層810によって増大される場合があり、層810は、これらの他の領域内で(例えば、マスクされたエッチングによって)除去されてもよい。更に、又は代替として、これらの他の領域内で反りをオーバーバランスさせるように、層810上又はウェハの反対側に第2の応力/反り管理層(図示せず)が形成されてもよい。その後、このオーバーバランスを低減するように、第2の層が処理されてもよい。第2の層は、層810と同じ技術によって、又は以下で説明される他の技術によって形成及び処理されてもよい。必要に応じて、そのような技術によって他の応力/反り管理層が追加及び処理されてもよい。
いくつかの実施形態では、反りは少なくとも10%改善され、すなわち、ウェハ710又はダイ110の最終的な反りは、最大でも、層810(単独又は他の応力/反り管理層との組み合わせ)が存在しない場合に得られるであろう反りの90%である。反り値は、図11〜14に示す技術のうちの任意の1つによって規定されてもよい。
図11を参照すると、反りは、ウェハ表面のうちの1つ、例えば、図11の下部表面に沿った高さhの最大変化量として規定されてもよい。より詳細には、ウェハが、ウェハの下部表面上の少なくとも3つの点が水平表面に接触するように、水平表面上に配置され、高さhが垂直寸法に沿って測定される。
他の実施形態では、反りは、高さhを図12(上面図)の点A及びBなどのウェハ表面上の2つの点のみに対して計測することによって規定される。この実施形態では、点A及びBはウェハ上の対向する点であり、すなわち、これらはウェハの直径上に位置する。他の実施形態では、ウェハは対称ではなく、点A及びBは、ウェハが平坦な場合にそれらの間の距離が最大距離(すなわち、ウェハ表面上の任意の他の2つの点間の距離と少なくとも同じ長さ)になることを特徴とする。高さhは、ウェハが平坦な場合にA及びBを接続する直線である線1210に沿って測定される。反りは、最大高さ値として規定される。他の実施形態では、点A及びBの複数のペアが使用され、反りは全てのそのようなペアのうちの最大値として規定される。
同じ反りの規定がダイ(すなわち、単一のIC 110)に使用されてもよい。ダイ110が平坦なときに矩形である場合(図12)、点A及びBは、2つの対角線のうちの任意の1つの上の対向する角部に位置してもよい。いくつかの実施形態では、反りは、任意に選択された対角線上の最大高さ、又は2つの対角線上の最大値である。
反りは、ウェハ又はダイ上でその符号を変化させてもよく(図14を参照)、高さhは常に絶対値として測定され、すなわち、負にならない。他の実施形態では、正及び負の反りに対して別個のh値が決定され、正の反りのみ又は負の反りのみを改善するために、応力/反り管理層(単数又は複数)が使用される。
いくつかの実施形態では、ウェハ又は少なくとも1つのダイに対する反りの改善は、少なくとも20%、少なくとも30%、少なくとも40%、少なくとも50%、少なくとも60%、少なくとも70%、少なくとも80%、又は少なくとも90%である。いくつかの実施形態では、対角線に沿って測定されるダイの反りが、40mm以下の各辺を有する矩形のダイに対して、300μm超から100μm未満に変化する。
いくつかの実施形態では、工程630は、剥離する工程に加えて又はその代わりに、1つ以上の工程を含む。例えば、層810は、例えば、物理的及び/若しくは化学的エッチング並びに/又はレーザーアブレーションによって作られた凹部によって弱化され得る。例えば、いくつかの実施形態では、工程610は、図7に関連して上述したとおりであってもよい。その後、工程620では、図15に示すように反りをオーバーバランスさせるように層810が堆積され、かつ工程630では、反りのオーバーバランスを低減するように凹部1610を層810内に形成するレーザーアブレーション(図16)によって、層810が弱化される。凹部1610は、層810を貫通してもよく、又は貫通しなくてもよい。層810に好適な材料及び製造工程は、層810.2について上述したものを含むが、層810は透明である必要はない。いくつかの実施形態は、複合材料、高分子材料、ガラス、セラミック、及び導電性材料の分類のうちの1つ以上に含まれる1つ以上の材料を使用する。いくつかの実施形態では、そのような材料は、成形、スピンコーティング、PVD(Physical Vapor Deposition、物理蒸着)、又は他の好適な方法によって、0.1μm〜20μm以上の厚み(いくつかの実施形態では、好ましい厚みは50μm未満である)まで堆積される。これらの実施形態のうちのいくつかでは、材料は、選択された位置の厚みの約10%〜85%を除去するために、リソグラフィ(場合によってはドライリソグラフィ)によってパターン形成される。各凹部1610のサイズ(横方向の最大寸法)は、1μm〜30μmであってもよい。凹部1610のサイズ及び位置は、位置920(図9)の場合と同じ方法で、例えば、反りの測定を使用して決定されてもよい。
いくつかの実施形態では、層810は相転移によって弱化される。例えば、層810は、好適な方法(例えば、PVD)によって堆積され、その後(赤外光又は他の熱源を使用して)熱によって弱化された金属、場合によっては合金(例えば、タンタル又はその合金)であってもよい。
いくつかの実施形態では、層810は反りをオーバーバランスさせる場合もそうでない場合もあるが、依然として反りを低減する。例えば、層810は、任意の好適な方法、例えばPVDによって、好適な厚み、例えば2μm以下まで堆積された、重量の10%〜60%のアルミニウムを有するタンタルアルミニウム合金であってもよい。この層は、ウェハの平面化を促進し、反りを低減又は場合によっては解消する。この促進力(平坦化力)は、温度が非常に高くなったとき、例えば、合金を溶融するほど高くなるときを除き、温度が変化しても存在し続ける。具体的には、平坦化力は、温度が典型的なはんだリフロー温度を超えない場合、すなわち、400℃以下(多くのはんだに対しては260℃)である場合、存在し続ける。そのような平坦化力の持続性は、ウェハ内の応力を動的に調節するように動的に温度に適応する相組成によるものと考えられる。しかしながら、本発明は如何なる特定の理論にも依存しない。
上述の製造技術は、特定の要件に対して、他の技術によって適宜強化されてもよい。図17は、例示的な製造工程のフローチャートである。工程1710では、回路機構がウェハ710内で製造される。工程1714では、ウェハがその最終的な厚みまで、例えば、ウェハの裏面を研磨する工程及び/又はエッチングする工程によって薄くされる。この段階では、ウェハが(例えば、図7に関連して上述されたように)反ることがある。
裏面に層810を形成する工程の前に、裏面が追加の層によって保護されてもよい。例えば、ウェハの裏面が非絶縁性の半導体材料(例えば、シリコン)又は導電性材料(例えば、導体線路)を含む場合、工程1720で、誘電体層1810(図18)が裏面に形成されてもよい。いくつかの実施形態では、誘電体1810は、CVD(化学蒸着)、場合によってはPECVDによって200nm未満の厚みに形成されたシリコン化合物(例えば、酸化物、窒化物、又は酸窒化物)である。
必要に応じて、その後の工程1724で、安定化層1820(図18)が、場合によっては反りをオーバーバランスさせることなく(すなわち、反りがその符号を変化させない)、ウェハの反りを低減するように形成される。例えば、安定化層は、シリコン酸化物、シリコン窒化物、金属、又はこの処理段階に好適な任意の工程によって(例えば、温度バジェットを考慮して)形成された他の層(単数又は複数)であってもよい。例えば、層810に関して上述したようなウェハ平坦化相転移を誘起するために、TaAl層が堆積及び加熱されてもよい。
工程1730ではウェハの反りが測定され、工程1734では、層810が、反りをオーバーバランスさせるように、例えば、図8又は15のように形成される。図19を参照されたい。工程1740では、層810が、図9及び16に関連して上述したように弱化される。更なる処理は、例えば、(場合によっては1つ以上の高分子層から形成された)ダイシングテープを層810上に取り付ける工程及びウェハを個片化する工程を含んでもよい。ダイシングテープを取り付ける工程の前に、他の保護層が形成されてもよい。
図20〜21は、バリア層を応力/反り管理層810として使用する別の実施形態を示す。これらの図は、製造工程でのウェハ710(例えば、インターポーザ)の垂直断面図である。ビア2010(単数又は複数)は、基板2020(例えば、単結晶シリコン、又は何らかの他の半導体、絶縁体、若しくは導電性材料)内に形成される。必要な場合(例えば、基板が絶縁性でない場合)、絶縁層2030がウェハ表面上に形成される。バリア層810は、絶縁体2030上に形成される。導体2040(例えば、金属)は、ビア2010内に堆積され、場合によってはビアを充填する。導体2040は、ダマシン相互接続、及び/又は、裏面コンタクト(裏面コンタクトは、基板2020及び絶縁体2030が下部からエッチングされたときに得られる)、及び/又は他の特徴を形成するために使用されてもよい。この段階までの使用に好適な工程は、例えば、どちらも参照により本明細書に組み込まれる、Savastioukらに対して2006年5月23日に発行された米国特許第7,049,170号、及びKosenkoらによって2012年1月31日に出願された米国特許出願第13/362,898号の米国付与前公開第2013/0177281号で説明されている。
例えば、いくつかの実施形態では、導体2040は、シード層上で電気メッキされた銅である(シード層は場合によっては同じく銅。別個に図示せず)。電気メッキする工程はビア2010を過剰に充填するため、メッキする工程の後、銅がウェハの上部上から除去されてもよい。これは、例えば、化学的機械研磨(chemical mechanical polishing、CMP)によってなされてもよい。銅(シード層を含む)はビア2010の領域内に残る。ただし、従来技術の工程と異なり、CMPは、バリア層810を除去せず、バリア層は引き続きウェハを覆う。バリア層は、例えば、20nm〜100nmの厚み(本発明は如何なる特定の厚みにも限定されるものではない)のタンタルであってもよい。バリア層はその後、ウェハの反りを低減するためにパターン形成される(図21)。ウェハの上部上にあるバリア810の個々の部分は、電気的機能性を有さなくてもよく、反りの低減以外の機能を有さなくてもよい。
ウェハは、必要に応じて後から処理されてもよい。例えば、ウェハがインターポーザである場合、導体2040を接続するために、再分配層(相互接続層)がウェハの上部上に形成されてもよく、必要な場合、導体2040を露出して導体2040から裏面コンタクトを作製するために、ウェハが下部から薄くされてもよい。上述の米国特許第7,049,170号及び米国付与前公開第2013/0177281号を参照されたい。
本発明のいくつかの実施形態は、
電気回路機構を含む第1の構造体(例えば、層720、並びに場合によっては1810及び/又は1820)を得る工程であって、第1の構造体は第1の表面(例えば、図7の上部表面)及び第1の表面の反対側にある第2の表面を含み、第1及び第2の表面のうちの少なくとも1つは、反っている第1の領域を含む、工程と、
第1の領域の反りをオーバーバランスさせるために第1の表面上に第1の層(例えば、810)を形成する工程と、
第1の領域の反りを低減するように第1の層を処理する工程と、を含む、製造方法を提供する。
いくつかの実施形態は、
電気回路機構を含む第1の構造体(例えば、層720、並びに場合によっては1810及び/又は1820)を得る工程であって、第1の構造体は第1の表面及び第1の表面の反対側にある第2の表面を含み、第1及び第2の表面のうちの少なくとも1つは、反っている第1の領域を含む、工程と、
タンタルアルミニウム合金の第1の層(例えば、810)を第1の表面上に形成する工程であって、アルミニウムの含有率は重量の10%〜60%であり、反りは第1の層を形成する工程の結果として低減される、工程と、を含む、製造方法を提供する。
いくつかの実施形態では、第1の層は物理蒸着によって形成される。
いくつかの実施形態では、第1の層は2μm以下の厚みを有する。
いくつかの実施形態は、
電気回路機構を含む第1の部分(例えば、720、並びに場合によっては1810及び/又は1820)であって、第1の部分は第1の表面及び第1の表面の反対側にある第2の表面を含み、第1及び第2の表面のうちの少なくとも1つは第1の領域を含む、第1の部分と、
接着剤を含む、第1の表面上の第1の層(例えば、810)であって、接着剤は、接着剤が第1の領域から剥離される1つ以上の選択された位置を除き、第1の領域全体にわたって第1の層を第1の表面に接合する、第1の層と、を含む、製造物を提供する。
いくつかの実施形態は、
第1の表面、第1の表面の反対側にある第2の表面、及び第1の表面と第2の表面との間にある電気回路機構を含む第1の部分(例えば、720、並びに場合によっては1810及び/又は1820)であって、第1及び第2の表面のうちの1つは第1の領域を含む、第1の部分と、
第1の表面上の第1の層(例えば、810)であって、第1の層は以下の条件(A)及び(B):
(A)第1の層は第1の表面に均一に接合されていない、
(B)第1の層は1つ以上の凹部を含む、
のうちの1つ以上を満たす、第1の層と、を含み、
第1の層が存在しない場合、第1の領域は第1の反りを有し、
第1の層が前記条件(A)及び(B)のうちの1つ以上を満たさない場合、第1の領域は第1の反りと反対の符号の第2の反りを有する、製造物を提供する。
いくつかの実施形態は、
電気回路機構を含む第1の部分(例えば、720、並びに場合によっては1810及び/又は1820)であって、第1の部分は第1の表面及び第1の表面の反対側にある第2の表面を含み、第1及び第2の表面のうちの少なくとも1つは第1の領域を含む、第1の部分と、
第1の表面上の第1の層であって、第1の層はタンタルアルミニウム合金の層であり、アルミニウムの含有率は重量の10%〜60%である、第1の層と、を含む、製造物を提供する。
本発明は、添付の請求項によって規定されるものを除き、上述の特定の材料、堆積技術、反り測定技術、又は他の特徴に限定されない。他の実施形態及び変形形態は、添付の請求項によって規定されるように、本発明の範囲内である。

Claims (31)

  1. 電気回路機構を含む第1の構造体を得る工程であって、前記第1の構造体は第1の表面及び前記第1の表面の反対側にある第2の表面を含み、前記第1及び第2の表面のうちの少なくとも1つは、反っている第1の領域を含む、工程と、
    前記第1の領域の反りをオーバーバランスさせるように前記第1の表面上に第1の層を形成する工程と、
    前記第1の領域の反りを低減するように前記第1の層を処理する工程と、
    を含む、製造方法。
  2. 前記第1の層は前記第1の表面に接着接合され、
    前記第1の層を処理する工程は、1つ以上の選択された位置で前記第1の層を剥離する工程を含む、請求項1に記載の方法。
  3. 前記第1の層は、第1のサブ層及び前記第1のサブ層を前記第1の表面に接合する接着剤を含み、前記第1のサブ層は前記接着剤と異なる組成を有する、請求項2に記載の方法。
  4. 前記剥離する工程は、光及び/又は熱を使用して実行される、請求項2に記載の方法。
  5. 前記第1の層を処理する工程は、前記第1の層内で相転移を誘起するように前記第1の層の少なくとも一部を加熱する工程を含む、請求項1に記載の方法。
  6. 前記第1の層を処理する工程は、1つ以上の選択された位置で前記第1の層の1つ以上の部分を除去する工程を含む、請求項1に記載の方法。
  7. 前記第1の構造体は、前記電気回路機構への接続のための1つ以上のコンタクトパッドを含み、
    前記第1の層を処理する工程の後、前記方法は、1つ以上の第2の構造体内の1つ以上の導体線路に前記コンタクトパッドのうちの1つ以上を取り付ける工程を含む、請求項1に記載の方法。
  8. 前記第1の領域は、前記構造体の第1の側にある前記構造体の領域全体である、請求項1に記載の方法。
  9. 前記第1の構造体は、1つ以上の半導体集積回路を含み、前記第1の領域は、前記半導体集積回路のうちの1つ以上を含むか又はそれらに直接取り付けられたウェハ若しくはダイの領域である、請求項1に記載の方法。
  10. 電気回路機構を含む第1の構造体を得る工程であって、前記第1の構造体は第1の表面及び前記第1の表面の反対側にある第2の表面を含み、前記第1及び第2の表面のうちの少なくとも1つは、反っている第1の領域を含む、工程と、
    タンタルアルミニウム合金の第1の層を前記第1の表面上に形成する工程であって、前記アルミニウムの含有率は重量の10%〜60%であり、前記反りは前記第1の層を形成する工程の結果として低減される、工程と、
    を含む、製造方法。
  11. 前記第1の層は物理蒸着によって形成される、請求項10に記載の方法。
  12. 前記第1の層は2μm以下の厚みを有する、請求項10に記載の方法。
  13. 電気回路機構を含む第1の部分であって、前記第1の部分は第1の表面及び前記第1の表面の反対側にある第2の表面を含み、前記第1及び第2の表面のうちの少なくとも1つは第1の領域を含む、第1の部分と、
    接着剤を含む、前記第1の表面上の第1の層であって、前記接着剤は、前記接着剤が前記第1の領域から剥離される1つ以上の選択された位置を除き、前記第1の領域全体にわたって前記第1の層を前記第1の表面に接合する、第1の層と、
    を含む、製造物。
  14. 各前記位置は、前記第1の領域に接合された前記接着剤によって囲まれる、請求項13に記載の製造物。
  15. 前記第1の層は、第1のサブ層及び前記第1のサブ層を前記第1の表面に接合する接着剤を含み、前記第1のサブ層は前記接着剤と異なる組成を有する、請求項13に記載の製造物。
  16. 各前記位置での、前記剥離される接着剤の領域の横方向の最大寸法は3μm〜5μmである、請求項13に記載の製造物。
  17. 前記第1の部分は、1つ以上の第2の構造体内の1つ以上の導体線路に取り付けられた1つ以上のコンタクトパッドを含む、請求項13に記載の製造物。
  18. 前記第1の領域は、前記第1の部分の第1の側にある前記構造体の領域全体である、請求項13に記載の製造物。
  19. 前記第1の部分は、1つ以上の半導体集積回路を含み、前記第1の領域は、前記半導体集積回路のうちの1つ以上を含むか又はそれらに直接取り付けられたウェハ若しくはダイの領域である、請求項13に記載の製造物。
  20. 第1の表面、前記第1の表面の反対側にある第2の表面、及び前記第1の表面と前記第2の表面との間にある電気回路機構を含む第1の部分であって、前記第1及び第2の表面のうちの1つは第1の領域を含む、第1の部分と、
    前記第1の表面上の第1の層であって、前記第1の層は以下の条件(A)及び(B):
    (A)前記第1の層は前記第1の表面に均一に接合されていない、
    (B)前記第1の層は1つ以上の凹部を含む、
    のうちの1つ以上を満たす、第1の層と、
    を含み、
    前記第1の層が存在しない場合、前記第1の領域は第1の反りを有し、
    前記第1の層が前記条件(A)及び(B)のうちの前記1つ以上を満たさない場合、前記第1の領域は前記第1の反りと反対の符号の第2の反りを有する、製造物。
  21. 前記条件(A)及び(B)のうちの前記1つ以上は前記条件(A)からなる、請求項20に記載の製造物。
  22. 前記条件(A)及び(B)のうちの前記1つ以上は前記条件(B)からなる、請求項20に記載の製造物。
  23. 前記条件(A)及び(B)のうちの前記1つ以上は前記条件(A)及び(B)からなる、請求項20に記載の製造物。
  24. 前記第1の部分は、1つ以上の第2の構造体内の1つ以上の導体線路に取り付けられた1つ以上のコンタクトパッドを含む、請求項20に記載の製造物。
  25. 前記第1の領域は、前記製造物の第1の側の全てである、請求項20に記載の製造物。
  26. 前記第1の部分は、1つ以上の半導体集積回路を含み、前記第1の領域は、前記半導体集積回路のうちの1つ以上を含むか又はそれらに直接取り付けられたウェハ若しくはダイの領域である、請求項20に記載の製造物。
  27. 電気回路機構を含む第1の部分であって、前記第1の部分は第1の表面及び前記第1の表面の反対側にある第2の表面を含み、前記第1及び第2の表面のうちの少なくとも1つは第1の領域を含む、第1の部分と、
    前記第1の表面上の第1の層であって、前記第1の層はタンタルアルミニウム合金の層であり、前記アルミニウムの含有率は重量の10%〜60%である、第1の層と、
    を含む、製造物。
  28. 前記第1の層は2μm以下の厚みを有する、請求項27に記載の製造物。
  29. 前記第1の部分は、1つ以上の第2の構造体内の1つ以上の導体線路に取り付けられた1つ以上のコンタクトパッドを含む、請求項27に記載の製造物。
  30. 前記第1の領域は、前記第1の部分の第1の側にある前記構造体の領域全体である、請求項27に記載の製造物。
  31. 前記第1の部分は、1つ以上の半導体集積回路を含み、前記第1の領域は、前記半導体集積回路のうちの1つ以上を含むか又はそれらに直接取り付けられたウェハ若しくはダイの領域である、請求項27に記載の製造物。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078635A (ko) * 2018-03-14 2020-07-01 레이던 컴퍼니 본딩 웨이퍼의 응력 보상 및 완화

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9673161B2 (en) * 2012-08-17 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9397051B2 (en) 2013-12-03 2016-07-19 Invensas Corporation Warpage reduction in structures with electrical circuitry
JP7164289B2 (ja) * 2016-09-05 2022-11-01 東京エレクトロン株式会社 半導体プロセッシング中のオーバレイを制御するための湾曲を制御する応力の位置特定チューニング
TWI616996B (zh) * 2016-10-21 2018-03-01 矽品精密工業股份有限公司 半導體組件的回焊方法
US10446423B2 (en) 2016-11-19 2019-10-15 Applied Materials, Inc. Next generation warpage measurement system
EP3582295B1 (en) 2017-10-25 2022-11-30 LG Energy Solution, Ltd. One-sided electrode with reduced twisting for a secondary battery, and method for producing same
KR102484394B1 (ko) 2017-12-06 2023-01-03 삼성전자주식회사 반도체 장치
US11081364B2 (en) * 2019-02-06 2021-08-03 Micron Technology, Inc. Reduction of crystal growth resulting from annealing a conductive material
US11031353B2 (en) 2019-08-23 2021-06-08 Micron Technology, Inc. Warpage control in microelectronic packages, and related assemblies and methods
JP2023514497A (ja) * 2020-01-30 2023-04-06 ラム リサーチ コーポレーション 局所応力調整のためのuv硬化
CN111540750B (zh) * 2020-04-27 2021-07-06 长江存储科技有限责任公司 3d存储器件的制造方法
US12020972B2 (en) * 2020-04-29 2024-06-25 Semiconductor Components Industries, Llc Curved semiconductor die systems and related methods
KR20230137370A (ko) * 2021-01-26 2023-10-04 도쿄엘렉트론가부시키가이샤 3차원 칩렛 형성을 위한 국부화된 응력 영역
US11688642B2 (en) * 2021-01-26 2023-06-27 Tokyo Electron Limited Localized stress regions for three-dimension chiplet formation
US20220336226A1 (en) * 2021-04-15 2022-10-20 Tokyo Electron Limited Method of correcting wafer bow using a direct write stress film
US20230008350A1 (en) * 2021-07-08 2023-01-12 Tokyo Electron Limited Method of adjusting wafer shape using multi-directional actuation films
US20230326767A1 (en) * 2022-04-08 2023-10-12 Tokyo Electron Limited Wafer shape control for w2w bonding
DE102022114911A1 (de) 2022-06-14 2023-12-14 Delo Industrie Klebstoffe Gmbh & Co. Kgaa Verfahren zum Herstellen von elektronischen Baugruppen und elektronische Baugruppe auf Wafer-Ebene

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01125917A (ja) * 1987-11-11 1989-05-18 Sharp Corp 化合物半導体基板
JP2000269337A (ja) * 1999-03-19 2000-09-29 Toshiba Corp 半導体装置
US20030109082A1 (en) * 2001-12-06 2003-06-12 Koduri Sreenivasan K. Back side coating of semiconductor wafers
US20030162368A1 (en) * 2002-02-25 2003-08-28 Connell Michael E. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as a die attach adhesive
US20070161234A1 (en) * 2006-01-11 2007-07-12 Rinne Glenn A Methods of Forming Back Side Layers for Thinned Wafers and Related Structures
US20070267724A1 (en) * 2006-05-16 2007-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer and methods of manufacturing same

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4213698A (en) 1978-12-01 1980-07-22 Bell Telephone Laboratories, Incorporated Apparatus and method for holding and planarizing thin workpieces
US4830984A (en) * 1987-08-19 1989-05-16 Texas Instruments Incorporated Method for heteroepitaxial growth using tensioning layer on rear substrate surface
WO1993026041A1 (en) 1992-06-17 1993-12-23 Harris Corporation Bonded wafer processing
US5892281A (en) * 1996-06-10 1999-04-06 Micron Technology, Inc. Tantalum-aluminum-nitrogen material for semiconductor devices
US5885751A (en) 1996-11-08 1999-03-23 Applied Materials, Inc. Method and apparatus for depositing deep UV photoresist films
JP2000164716A (ja) * 1998-11-26 2000-06-16 Seiko Epson Corp 半導体装置及びその製造方法
US6290274B1 (en) 1999-04-09 2001-09-18 Tsk America, Inc. Vacuum system and method for securing a semiconductor wafer in a planar position
JP3619773B2 (ja) 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
US7049170B2 (en) 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7202141B2 (en) * 2004-03-29 2007-04-10 J.P. Sercel Associates, Inc. Method of separating layers of material
US7214548B2 (en) 2004-08-30 2007-05-08 International Business Machines Corporation Apparatus and method for flattening a warped substrate
KR100652395B1 (ko) 2005-01-12 2006-12-01 삼성전자주식회사 다이-휨이 억제된 반도체 소자 및 그 제조방법
JP4559866B2 (ja) * 2005-01-17 2010-10-13 パナソニック株式会社 半導体装置の製造方法
US7247556B2 (en) * 2005-02-28 2007-07-24 Agere Systems Inc. Control of wafer warpage during backend processing
KR100725364B1 (ko) * 2005-09-06 2007-06-07 삼성전자주식회사 반도체 칩 패키지 및 그 제조 방법
JP4585416B2 (ja) * 2005-09-22 2010-11-24 富士通株式会社 基板の反り低減構造および基板の反り低減方法
EP1914792A2 (en) 2006-10-17 2008-04-23 Samsung Electronics Co., Ltd. Method of manufacturing a coil
US7675182B2 (en) * 2007-09-27 2010-03-09 Intel Corporation Die warpage control
US7618893B2 (en) * 2008-03-04 2009-11-17 Applied Materials, Inc. Methods of forming a layer for barrier applications in an interconnect structure
JP5537802B2 (ja) 2008-12-26 2014-07-02 ジルトロニック アクチエンゲゼルシャフト シリコンウエハの製造方法
KR20120027237A (ko) * 2009-04-16 2012-03-21 수스 마이크로텍 리소그라피 게엠바하 웨이퍼 가접합 및 분리를 위한 개선된 장치
US8445994B2 (en) 2009-05-07 2013-05-21 Qualcomm Incorporated Discontinuous thin semiconductor wafer surface features
JP2010278040A (ja) 2009-05-26 2010-12-09 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US20100314725A1 (en) * 2009-06-12 2010-12-16 Qualcomm Incorporated Stress Balance Layer on Semiconductor Wafer Backside
US8986497B2 (en) * 2009-12-07 2015-03-24 Ipg Photonics Corporation Laser lift off systems and methods
FR2954585B1 (fr) * 2009-12-23 2012-03-02 Soitec Silicon Insulator Technologies Procede de realisation d'une heterostructure avec minimisation de contrainte
US20110221053A1 (en) 2010-03-11 2011-09-15 Qualcomm Incorporated Pre-processing to reduce wafer level warpage
JP5537197B2 (ja) 2010-03-12 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102010029522B4 (de) 2010-05-31 2022-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Verspannungsverringerung beim Einbringen eines Chips in ein Gehäuse mittels eines um den Chip herum ausgebildeten Spannungskompensationsgebiets
EP2434528A1 (en) * 2010-09-28 2012-03-28 Nederlandse Organisatie voor toegepast -natuurwetenschappelijk onderzoek TNO An active carrier for carrying a wafer and method for release
US9171769B2 (en) * 2010-12-06 2015-10-27 Stats Chippac, Ltd. Semiconductor device and method of forming openings through encapsulant to reduce warpage and stress on semiconductor package
TWI486259B (zh) * 2010-12-27 2015-06-01 Au Optronics Corp 可撓式基板結構及其製作方法
US8728831B2 (en) 2010-12-30 2014-05-20 Stmicroelectronics Pte. Ltd. Reconstituted wafer warpage adjustment
JP5642628B2 (ja) 2011-05-27 2014-12-17 東京エレクトロン株式会社 基板反り除去装置、基板反り除去方法及び記憶媒体
CN102203927B (zh) 2011-06-22 2013-04-24 华为终端有限公司 一种器件塑封的方法及其封装结构
JP5418564B2 (ja) * 2011-09-29 2014-02-19 信越半導体株式会社 貼り合わせsoiウェーハの反りを算出する方法、及び貼り合わせsoiウェーハの製造方法
US8932901B2 (en) * 2011-10-31 2015-01-13 Macronix International Co., Ltd. Stressed phase change materials
KR20130063564A (ko) 2011-12-07 2013-06-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI437672B (zh) 2011-12-16 2014-05-11 利用氣體充壓以抑制載板翹曲的載板固定方法
US8757897B2 (en) 2012-01-10 2014-06-24 Invensas Corporation Optical interposer
US8691706B2 (en) 2012-01-12 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing substrate warpage in semiconductor processing
US8900969B2 (en) * 2012-01-27 2014-12-02 Skyworks Solutions, Inc. Methods of stress balancing in gallium arsenide wafer processing
US8642445B2 (en) 2012-03-29 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for reducing package warpage
US8870051B2 (en) 2012-05-03 2014-10-28 International Business Machines Corporation Flip chip assembly apparatus employing a warpage-suppressor assembly
KR101958831B1 (ko) * 2012-06-08 2019-07-02 삼성전자주식회사 양면 접착성 테이프, 반도체 패키지 및 그 제조 방법
TWI520215B (zh) * 2012-09-19 2016-02-01 友達光電股份有限公司 元件基板及其製造方法
US20140124900A1 (en) * 2012-11-02 2014-05-08 Texas Instruments Incorporated Through-silicon via (tsv) die and method to control warpage
US9312193B2 (en) * 2012-11-09 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Stress relief structures in package assemblies
US9586291B2 (en) * 2012-11-28 2017-03-07 Globalfoundries Inc Adhesives for bonding handler wafers to device wafers and enabling mid-wavelength infrared laser ablation release
US9184041B2 (en) * 2013-06-25 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with backside structures to reduce substrate warp
US8962449B1 (en) * 2013-07-30 2015-02-24 Micron Technology, Inc. Methods for processing semiconductor devices
US9397051B2 (en) 2013-12-03 2016-07-19 Invensas Corporation Warpage reduction in structures with electrical circuitry

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01125917A (ja) * 1987-11-11 1989-05-18 Sharp Corp 化合物半導体基板
JP2000269337A (ja) * 1999-03-19 2000-09-29 Toshiba Corp 半導体装置
US20030109082A1 (en) * 2001-12-06 2003-06-12 Koduri Sreenivasan K. Back side coating of semiconductor wafers
US20030162368A1 (en) * 2002-02-25 2003-08-28 Connell Michael E. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as a die attach adhesive
US20070161234A1 (en) * 2006-01-11 2007-07-12 Rinne Glenn A Methods of Forming Back Side Layers for Thinned Wafers and Related Structures
US20070267724A1 (en) * 2006-05-16 2007-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer and methods of manufacturing same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078635A (ko) * 2018-03-14 2020-07-01 레이던 컴퍼니 본딩 웨이퍼의 응력 보상 및 완화
KR102515211B1 (ko) 2018-03-14 2023-03-29 레이던 컴퍼니 본딩 웨이퍼의 응력 보상 및 완화

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