KR20230137370A - 3차원 칩렛 형성을 위한 국부화된 응력 영역 - Google Patents

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KR20230137370A
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chiplet
patterned
stress
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안톤 데빌리어스
다니엘 풀포드
앤서니 셰피스
마크 가드너
에이치 짐 풀포드
Original Assignee
도쿄엘렉트론가부시키가이샤
도쿄 일렉트론 유.에스. 홀딩스, 인크.
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Abstract

본 개시내용의 양태는 반도체 구조 상에 칩렛을 형성하는 방법을 제공한다. 이 방법은, 제1 반도체 구조의 제1 면 상에 형성된 제1 회로와 제1 배선 구조를 갖는 제1 반도체 구조를 제공하는 단계, 및 제1 면을 캐리어 기판에 부착하는 단계를 포함할 수 있다. 이 방법은, 제1 반도체 구조의 제2 면 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계, 및 캐리어 기판을 제1 반도체 구조로부터 분리하는 단계를 더 포함할 수 있다. 이 방법은, 제1 응력 막과 제2 응력 막의 복합물과 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계, 및 제2 배선 구조가 제1 배선 구조에 연결되도록 적어도 하나의 칩렛을 제2 회로와 제2 배선 구조를 갖는 제2 반도체 구조에 본딩하는 단계를 더 포함할 수 있다.

Description

3차원 칩렛 형성을 위한 국부화된 응력 영역
본 개시내용은, "Method of Making Localized Stress Regions for Advanced 30 Chiplet Formation"이라는 명칭으로 2021년 1월 26일에 출원된 미국 가특허출원번호 제63/141,552호 및 "Method of Making Localized Stress Regions for Advanced 3D Chiplet Formation"이라는 명칭으로 2021년 1월 26일에 출원된 미국 가특허출원번호 제63/141,553호의 이점을 주장하며, 그 전체 내용은 본원에 참조로 원용된다.
본 개시내용은 일반적으로 미세 제조 방법을 포함하여, 반도체 장치, 트랜지스터, 및 집적 회로를 포함하는 미세전자 장치에 관한 것이다.
(특히 미시적 규모의) 반도체 장치의 제조에서는, 성막 증착, 에칭 마스크 생성, 패터닝, 재료 에칭 및 제거, 도핑 처리와 같은 다양한 제조 공정이 실행된다. 이러한 공정들은 기판 상에 원하는 반도체 장치 소자를 형성하기 위해 반복적으로 수행된다. 통상적으로, 미세 제조를 통해, 트랜지스터들은 활성 장치 평면 위에 형성된 배선/금속화와 함께 하나의 평면에 생성되었으며, 따라서 2차원(2D) 회로 또는 2D 제조를 특징으로 하였다. 스케일링 노력으로 2D 회로의 단위 면적당 트랜지스터의 수가 크게 증가했지만, 스케일링이 한 자리 수 나노미터 반도체 장치 제조 노드에 진입함에 따라 스케일링 노력이 더 큰 문제에 봉착했다. 반도체 장치 제조자는 트랜지스터들이 서로 위에 적층된 3차원(3D) 반도체 회로에 대한 갈망을 표명했다.
본 개시내용의 양태는 반도체 구조 상에 칩렛(chiplet)을 형성하는 방법을 제공한다. 예를 들어, 방법은, 제1 반도체 구조의 제1 면 상에 형성된 제1 회로와 제1 배선 구조를 갖는 제1 반도체 구조를 제공하는 단계, 및 제1 반도체 구조의 제1 면을 캐리어 기판에 부착하는 단계를 포함할 수 있다. 방법은 제1 반도체 구조의 제2 면 상에 응력 막을 형성하는 단계, 및 캐리어 기판을 제1 반도체 구조로부터 분리하는 단계를 더 포함할 수 있다. 방법은, 응력 막과 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계, 및 제2 배선 구조가 제1 배선 구조에 연결되도록 적어도 하나의 칩렛을 제2 회로와 제2 배선 구조를 갖는 제2 반도체 구조에 본딩하는 단계를 더 포함할 수 있다. 일 실시예에서, 방법은 적어도 하나의 칩렛이 제2 반도체 구조에 본딩된 후에 응력 막을 제거하는 단계를 더 포함할 수 있다.
일 실시예에서, 방법은 응력 막을 패터닝하여 패터닝된 응력 막을 형성하는 단계를 더 포함할 수 있고, 응력 막과 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계는 패터닝된 응력 막과 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함할 수 있다. 일 실시예에서, 패터닝된 응력 막은 마스크-기반 리소그래피 도구, 자외선(UV) 가교-결합, 또는 직접-기입 리소그래피 도구를 통해 형성될 수 있다. 예를 들어, 패터닝된 응력 막은 디지털 광 처리(DLP) 칩, 격자 광 밸브, 또는 레이저 검류계를 사용하는 직접-기입 리소그래피 도구를 통해 형성될 수 있다. 일 실시예에서, 방법은 적어도 하나의 칩렛이 제2 반도체 구조에 본딩된 후에 패터닝된 응력 막을 제거하는 단계를 더 포함할 수 있다.
일 실시예에서, 제1 반도체 구조는 제2 면 상에 형성된 제1 유전층을 더 가질 수 있고, 제1 반도체 구조의 제2 면 상에 응력 막을 형성하는 단계는 제1 반도체 구조의 제1 유전층 상에 응력 막을 형성하는 단계를 포함할 수 있다. 예를 들어, 제1 반도체 구조는 제1 유전층 상에 형성된 제1 기판을 더 가질 수 있고, 방법은 제1 반도체 구조의 제1 유전층 상에 응력 막을 형성하는 단계 전에, 제1 기판을 제거하여 제1 유전층을 노출하는 단계를 더 포함할 수 있다.
일 실시예에서, 제1 반도체 구조의 제1 면은 부착 재료를 사용하여 캐리어 기판에 부착될 수 있고, 캐리어 기판을 제1 반도체 구조로부터 분리하는 단계는 캐리어 기판이 제1 반도체 구조로부터 분리되도록 부착 재료를 가열하는 단계를 포함할 수 있다.
본 개시내용의 양태는 반도체 구조 상에 칩렛을 형성하는 다른 방법을 더 제공한다. 예를 들어, 방법은, 제1 반도체 구조의 제1 면 상에 제1 회로와 제1 배선 구조를 갖는 제1 반도체 구조를 제공하는 단계, 및 제1 반도체 구조의 제1 면을 캐리어 기판에 부착하는 단계를 포함할 수 있다. 방법은, 제1 반도체 구조의 제2 면 상에 응력 막을 형성하는 단계, 및 응력 막과 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 더 포함할 수 있다. 방법은, 캐리어 기판을 적어도 하나의 칩렛으로부터 분리하는 단계, 및 제2 배선 구조가 제1 배선 구조에 연결되도록 적어도 하나의 칩렛을 제2 회로와 제2 배선 구조를 갖는 제2 반도체 구조에 본딩하는 단계를 더 포함할 수 있다.
일 실시예에서, 방법은 응력 막을 패터닝하여 패터닝된 응력 막을 형성하는 단계를 더 포함할 수 있고, 응력 막과 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계는 패터닝된 응력 막과 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함할 수 있다. 일 실시예에서, 패터닝된 응력 막은 마스크-기반 리소그래피 도구, UV 가교-결합, 또는 직접-기입 리소그래피 도구를 통해 형성될 수 있다. 예를 들어, 패터닝된 응력 막은 DLP 칩, 격자 광 밸브 또는 레이저 검류계를 사용하는 직접-기입 리소그래피 도구를 통해 형성될 수 있다.
일 실시예에서, 제1 반도체 구조는 제2 면 상에 형성된 제1 유전층을 더 가질 수 있고, 응력 막을 제1 반도체 구조의 제2 면 상에 형성하는 단계는 응력 막을 제1 반도체 구조의 제1 유전층 상에 형성하는 단계를 포함할 수 있다. 예를 들어, 제1 반도체 구조는 제1 유전층 상에 형성된 제1 기판을 더 가질 수 있고, 방법은, 응력 막을 제1 반도체 구조의 제1 유전층 상에 형성하는 단계 전에, 제1 기판을 제거하여 제1 유전층을 노출하는 단계를 더 포함할 수 있다.
일 실시예에서, 제1 반도체 구조의 제1 면은 부착 재료를 사용하여 캐리어 기판에 부착될 수 있고, 응력 막과 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계는 응력 막, 제1 반도체 구조, 및 부착 재료를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함할 수 있다. 예를 들어, 응력 막, 제1 반도체 구조, 및 부착 재료를 절단하여 집어도 하나의 칩렛을 정의하는 단계는, 응력 막, 제1 반도체 구조, 부착 재료, 및 캐리어 기판의 일부를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함할 수 있다.
일 실시예에서, 제1 반도체 구조의 제1 면은 부착 재료를 사용하여 캐리어 기판에 부착될 수 있고, 캐리어 기판을 적어도 하나의 칩렛으로부터 분리하는 단계는, 캐리어 기판이 적어도 하나의 칩렛으로부터 분리되도록 부착 재료를 가열하는 단계를 포함할 수 있다.
일 실시예에서, 방법은, 캐리어 기판을 적어도 하나의 칩렛으로부터 분리하는 단계 전에, 적어도 하나의 칩렛의 응력 막 상에 칩렛 지지체를 형성하는 단계를 더 포함할 수 있다. 예를 들어, 방법은 적어도 하나의 칩렛이 제2 반도체 구조에 본딩된 후에 칩렛 지지체와 응력 막을 제거하는 단계를 더 포함할 수 있다.
이러한 개요 섹션은 본 개시내용 또는 청구 발명의 모든 실시예 및/또는 점증적으로 신규한 양태를 특정하지 않는다. 대신, 이 개요는 종래 기술에 비해 상이한 실시예들 및 상응하는 신규성의 예비 논의만을 제공한다. 본 발명과 실시예의 추가 세부사항 및/또는 가능한 관점에 대하여, 독자는 이하에서 추가로 논의되는 바와 같이 본 개시내용의 상세한 설명 섹션 및 대응하는 도면으로 안내된다.
본 개시내용의 양태는 칩렛을 반도체 구조 상에 형성하는 방법을 제공한다. 예를 들어, 방법은, 제1 반도체 구조의 제1 면 상에 제1 회로와 제1 배선 구조를 갖는 제1 반도체 구조를 제공하는 단계, 및 제1 반도체 구조의 제1 면을 캐리어 기판에 부착하는 단계를 포함할 수 있다. 방법은, 제1 반도체 구조의 제2 면 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계, 및 캐리어 기판을 제1 반도체 구조로부터 분리하는 단계를 더 포함할 수 있다. 방법은, 제1 응력 막과 제2 응력 막의 복합물 및 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계, 및 제2 배선 구조가 제1 배선 구조에 연결되도록 적어도 하나의 칩렛을 제2 회로와 제2 배선 구조를 갖는 제2 반도체 구조에 본딩하는 단계를 더 포함할 수 있다. 일 실시예에서, 방법은, 적어도 하나의 칩렛이 제2 반도체 구조에 본딩된 후에 제1 응력 막과 제2 응력 막의 복합물을 제거하는 단계를 더 포함할 수 있다.
일 실시예에서, 제1 반도체 구조는 제1 반도체 구조의 제2 면 상에 형성된 제1 유전층을 더 가질 수 있고, 제1 반도체 구조의 제2 면 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계는, 제1 반도체 구조의 제1 유전층 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계를 포함할 수 있다. 예를 들어, 제1 반도체 구조는 제1 유전층 상에 형성된 제1 기판을 더 가질 수 있고, 방법은, 제1 반도체 구조의 제1 유전층 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계 전에, 제1 기판을 제거하여 제1 유전층을 노출하는 단계를 더 포함할 수 있다.
일 실시예에서, 제1 반도체 구조의 제1 면은 부착 재료를 사용하여 캐리어 기판에 부착될 수 있고, 캐리어 기판을 제1 반도체 구조로부터 분리하는 단계는, 캐리어 기판이 제1 반도체 구조로부터 분리되도록 부착 재료를 가열하는 단계를 포함할 수 있다.
일 실시예에서, 방법은 제1 응력 막을 패터닝하여 제1 패터닝된 응력 막을 형성하는 단계를 더 포함할 수 있고, 제1 응력 막과 제2 응력 막의 복합물 및 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계는, 제1 패터닝된 응력 막과 제2 응력 막의 복합물 및 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함할 수 있다. 예를 들어, 제1 패터닝된 응력 막은 적어도 하나의 응력 영역과 함께 형성될 수 있고, 제2 응력 막은 적어도 하나의 응력 영역 내에 형성될 수 있다. 다른 일례로, 제1 패터닝된 응력 막 상에 제2 응력 막이 더 형성될 수 있다. 일 실시예에서, 제1 패터닝된 응력 막은 마스크-기반 리소그래피 도구, 자외선(UV) 가교-결합, 또는 직접-기입 리소그래피 도구를 통해 형성될 수 있다. 예를 들어, 제1 패터닝된 응력 막은, 디지털 광 처리(DLP) 칩, 격자 광 밸브, 또는 레이저 검류계를 사용하는 직접-기입 리소그래피 도구를 통해 형성될 수 있다. 일 실시예에서, 방법은 적어도 하나의 칩렛이 제2 반도체 구조에 본딩된 후에 제1 패터닝된 응력 막과 제2 응력 막의 복합물을 제거하는 단계를 더 포함할 수 있다.
본 개시내용의 양태는 반도체 구조 상에 칩렛을 형성하는 또 다른 방법을 더 제공한다. 예를 들어, 방법은, 제1 반도체 구조의 제1 면 상에 형성된 제1 회로와 제1 배선 구조를 갖는 제1 반도체 구조를 제공하는 단계, 및 제1 반도체 구조의 제1 면을 캐리어 기판에 부착하는 단계를 포함할 수 있다. 방법은, 제1 반도체 구조의 제2 면 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계, 및 제1 응력 막과 제2 응력 막의 복합물 및 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 더 포함할 수 있다. 방법은, 캐리어 기판을 적어도 하나의 칩렛으로부터 분리하는 단계, 및 제2 배선 구조가 제1 배선 구조에 연결되도록 적어도 하나의 칩렛을 제2 회로와 제2 배선 구조를 갖는 제2 반도체 구조에 본딩하는 단계를 더 포함할 수 있다.
일 실시예에서, 방법은 제1 응력 막을 패터닝하여 제1 패터닝된 응력 막을 형성하는 단계를 더 포함할 수 있고, 제1 응력 막과 제2 응력 막의 복합물 및 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계는, 제1 패터닝된 응력 막과 제2 응력 막의 복합물 및 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함할 수 있다. 예를 들어, 제1 패터닝된 응력 막은 적어도 하나의 응력 영역과 함께 형성될 수 있고, 제2 응력 막은 적어도 하나의 응력 영역 내에 형성될 수 있다. 다른 일례로, 제1 패터닝된 응력 막 상에 제2 응력 막이 더 형성될 수 있다. 일 실시예에서, 제1 패터닝된 응력 막은 마스크-기반 리소그래피 도구, UV 가교-결합, 또는 직접-기입 리소그래피 도구를 통해 형성될 수 있다.
일 실시예에서, 제1 반도체 구조는 제1 반도체 구조의 제2 면 상에 형성된 제1 유전층을 더 가질 수 있고, 제1 반도체 구조의 제2 면 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계는, 제1 반도체 구조의 제1 유전층 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계를 포함할 수 있다. 예를 들어, 제1 반도체 구조는 제1 유전층 상에 형성된 제1 기판을 더 가질 수 있고, 방법은, 제1 반도체 구조의 제1 유전층 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계 전에, 제1 기판을 제거하여 제1 유전층을 노출하는 단계를 더 포함할 수 있다.
일 실시예에서, 제1 반도체 구조의 제1 면은 부착 재료를 사용하여 캐리어 기판에 부착될 수 있고, 응력 막과 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계는, 응력 막, 제1 반도체 구조 및 부착 재료를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함할 수 있다. 예를 들어, 응력 막, 제1 반도체 구조, 및 부착 재료를 절단하여 적어도 하나의 칩렛을 정의하는 단계는, 응력 막, 제1 반도체 구조, 부착 재료, 및 캐리어 기판의 일부를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함할 수 있다.
이 개요 섹션은 본 개시내용 또는 청구 발명의 모든 실시예 및/또는 점증적으로 신규한 양태를 특정하지 않는다. 대신, 이 개요는 종래 기술에 비해 상이한 실시예들 및 상응하는 신규성의 예비 논의만을 제공한다. 본 발명과 실시예의 추가 세부사항 및/또는 가능한 관점에 대하여, 독자는 이하에서 추가로 논의되는 바와 같이 본 개시내용의 상세한 설명 섹션 및 대응하는 도면으로 안내된다.
예로서 제시된 본 개시내용의 다양한 실시예는 다음의 도면을 참조하여 상세하게 설명될 것이며, 여기서 동일한 참조 번호는 동일한 요소를 참조한다.
도 1 내지 도 10은 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제1 방법을 예시하는 단면도이다.
도 11 내지 도 16은 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제2 방법을 예시하는 단면도이다.
도 17 내지 도 20은 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제3 방법을 예시하는 단면도이다.
도 21은 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제4 방법을 예시하는 흐름도이다.
도 22는 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제5 방법을 예시하는 흐름도이다.
도 23 내지 도 31은 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제1 방법을 예시하는 단면도이다.
도 32 내지 도 36은 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제2 방법을 예시하는 단면도이다.
도 37 내지 도 39는 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제3 방법을 예시하는 단면도이다.
도 40 내지 도 44는 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제4 방법을 예시하는 단면도이다.
도 45는 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제5 방법을 예시하는 흐름도이다.
도 46은 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제6 방법을 예시하는 흐름도이다.
3D 집적, 즉, 다수 장치의 수직 적층은, 면적이 아니라 부피에 있어서 트랜지스터 밀도를 증가시킴으로써 평면형 장치에서 겪는 스케일링 한계를 극복하는 것을 목표로 한다. 플래시 메모리 업계에서는 3D NAND를 채택하여 장치 적층이 성공적으로 시연 및 구현되었지만, 임의 로직 설계에 적용하는 것은 훨씬 더 어렵다. 로직 칩(CPU(중앙 처리 유닛), GPU(그래픽 처리 유닛), FPGA(필드 프로그래머블 게이트 어레이), 및 SoC(시스템 온 칩)의 3D 집적이 추진되고 있다.
미세전자 장치가 웨이퍼 상에 제조됨에 따라, 웨이퍼 자체는 어닐링과 같은 처리 단계뿐만 아니라 첨가, 제거되는 상이한 재료로부터 다양한 응력도 받는다. 이러한 응력은 웨이퍼 휘어짐, 뒤틀림, 및 곡률로 인한 오버레이 문제를 일으킬 수 있다. 이러한 문제는 웨이퍼 상에 웨이퍼가 적층됨에 따라 증가할 수 있다. 본원의 기술은 적층된 웨이퍼 및 칩렛으로부터의 웨이퍼 응력의 까다로움을 완화하는 시스템 및 방법을 포함한다.
본원의 기술은, 선택적 응력(또는 응력 요인) 막 기술, 및 반도체 구조, 예를 들어, 웨이퍼 또는 다이에 부착 또는 본딩하기 위한 상대적으로 얇은 칩렛을 생성하는 것을 포함할 수 있다. 하나 이상의 응력 막이, 칩렛의 표면(예를 들어, 후면, 제2 면 또는 비활성면, 혹은 전면, 제1 면, 활성면 또는 작업면의 반대측) 상에 증착될 수 있다. 일 실시예에서, 직접-기입 리소그래피 노광 도구는, 절단되어 웨이퍼 상에 배치되거나 웨이퍼에 본딩되기 전에 칩렛의 후면 상에 보정된 응력 패턴을 기입하는 데 사용될 수 있다. 칩렛은, 국부화된 응력 영역에 대해 동일하거나 상이한 응력 막 및 동일하거나 상이한 응력-보정 패턴을 수용할 수 있다. 이를 통해 칩렛의 두께가 크게 감소될 수 있기 때문에 더 높은 밀도의 3D 칩렛이 적층될 수 있다. 이러한 기술은, 또한, 웨이퍼가 보다 정밀한 포토리소그래피를 가능하게 하는 더 작은 휨 또는 곡률을 갖기 때문에, 웨이퍼당 더 높은 다이 수율을 가능하게 한다.
본원에 기술된 바와 같은 상이한 단계들의 논의 순서는 명확성을 위해 제시되었다. 일반적으로, 이러한 단계들은 임의의 적절한 순서로 수행될 수 있다. 또한, 본원의 각각의 상이한 특징, 기술, 구성 등은 본 개시내용의 상이한 위치에서 논의될 수 있지만, 각각의 개념은 서로 독립적으로, 또는 서로 조합하여 실행될 수 있도록 의도된 것이다. 이에 따라, 본 발명은 다양한 형태로 구체화되고 고려될 수 있다.
도 1 내지 도 10은 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제1 방법을 예시하는 단면도이다. 도 1에 도시된 바와 같이, 제1 반도체 구조(100)가 제공될 수 있다. 일 실시예에서, 제1 반도체 구조(100)는, 제1 반도체 구조(100)의 제1 면(100A)(또는 전면, 활성면 또는 작업면) 상에 형성된 제1 회로(또는 제1 활성 회로)(110) 및 제1 배선 구조(120)를 가질 수 있다. 예를 들어, 제1 회로(110)는 제1 반도체 구조(100)의 벌크 실리콘(105)에 형성될 수 있다. 다른 일례로, 제1 배선 구조(120)는 비아 및 구리층을 포함할 수 있다. 일 실시예에서, 제1 회로(110)와 제1 배선 구조(120)는 칩렛으로서 사용될 수 있다. 본원의 칩렛은, 부품 장치, 또는 집적 회로, 혹은 이의 일부로서 더 큰 모듈, 조립체, 패키지, 또는 집적 회로의 부품일 수 있다. 칩렛은 더 큰 장치 또는 웨이퍼, 예를 들어, 제1 반도체 구조(100)로부터 절단될 수 있다. 도 1에 도시된 파선은 예시적인 칩렛을 식별할 수 있다.
일 실시예에서, 제1 반도체 구조(100)는 제1 반도체 구조(100)의 제2 면(또는 후면 또는 비활성면)(100B) 상에 형성된 제1 유전층(130)과 제1 기판(140)을 더 가질 수 있다. 예를 들어, 제1 기판(140)은 실리콘 기판일 수 있다. 제1 반도체 구조(100)의 제조 시, 제1 기판(140), 제1 유전층(130), 및 벌크 실리콘(105)으로 구성된 SOI(실리콘-온-인슐레이터) 기판이 제공될 수 있으며, 제1 회로(110)는 포토리소그래피를 통해 벌크 실리콘(105)에 형성될 수 있고, 제1 배선 구조(120)는 제1 회로(110)를 연결하도록 형성될 수 있다.
도 1은 제1 반도체 구조(100)를 부착하기 위한 캐리어 기판(150)을 추가로 도시한다. 예를 들어, 캐리어 기판(150)은 실리콘 웨이퍼일 수 있다.
도 2에 도시된 바와 같이, 제1 반도체 구조(100)의 제1 면(100A)은 부착 재료(210)를 사용하여 캐리어 웨이퍼(150)에 부착될 수 있다. 예를 들어, 부착 재료(210)는, 접착층, 본딩층, 나중에 제거될 수 있는 웨이퍼를 본딩하는 방법, 유전체 계면을 위한 자연 산화물을 갖는 반도체 대 반도체, 금속 대 금속, 산화 코팅이 있는 금속, SiC 코팅이 있는 금속, SiCN 코팅이 있는 금속, 하나 이상의 원소로 이루어진 코팅이 있는 반도체를 포함하는 부착 막을 갖는 금속, 또는 이들의 조합으로서 특정될 수 있다.
도 3에 도시된 바와 같이, 제1 기판(140)은 제1 유전층(130)을 노출하도록 제거될 수 있다. 예를 들어, 제1 반도체 구조(100)는, 제1 기판(140)을 제거하고 제1 유전층(130)을 노출하도록 제1 유전층(130)에서 중단되는 화학적-기계적 평탄화(또는 화학적-기계적 연마)(CMP)를 통해 평탄화될 수 있다.
도 4에 도시된 바와 같이, 응력 막(410)이 제1 유전층(130) 상에 형성될 수 있다. 유전층(130) 상에 응력 막(410)을 부착 또는 형성함으로써 벌크 실리콘(105)에 임의의 유형의 응력(즉, 압축 또는 인장)이 유도될 수 있다. 예를 들어, 응력 막(410)으로서 작용하도록 스핀 코팅을 통해 포토레지스트층이 제1 유전층(130) 상에 도포되거나 증착될 수 있다. 다른 일례로, 응력 막(410)은 실리콘 질화물, 실리콘 산화물 등, 예를 들어, Si3N4, SiOxNy, Si 및 SiO2를 포함할 수 있다. 응력 막(410)은, 또한, 스핀-온 재료, 예를 들어, 벤조사이클로부텐(BCB) 및 가교-결합 특성을 갖는 다른 재료를 포함하는 자외선(UV) 가교-결합 응력 막일 수 있다. 예를 들어, 스핀-온 재료는, 직접-기입 노광으로 노광된 다음 베이킹되어 처리를 완료하여 원하는 응력 패턴을 확립할 수 있고, 예시적인 방법들 중 임의의 한 방법에 사용될 수 있다.
도 5에 도시된 바와 같이, 선택적으로, 응력 막(410)은 패터닝된 응력 막(510)을 형성하도록 패터닝될 수 있다. 일 실시예에서, 응력 막(410)은, 반응된(예를 들어, 포지티브) 포토레지스트 층을 제거하고 패터닝된 응력 막(510)을 형성하기 위해 패터닝, 노광, 및 현상될 수 있다. 예를 들어, 패터닝된 응력 막(510)을 형성하기 위해 포토마스크가 사용될 수 있다. 다른 일례로, 응력 막(410), 예를 들어 포토레지스트 층은, 포토레지스트 층 또는 광반응제를 갖는 층 상에 응력-수정 패턴을 동시에 투영하거나 스캐닝 모션을 사용하여 투영하는 직접-기입(또는 마스크리스) 리소그래피 도구로 패터닝될 수 있다. 이어서, 패터닝된 포토레지스트 층을 현상하여 릴리프 패턴을 생성할 수 있다. 이 릴리프 패턴은, 응력 막으로서 기능할 수 있거나, 하부층으로 전사되어 패터닝된 응력 막(510)이 될 수 있다. 예를 들어, DLP(디지털 광 처리) 칩이 사용될 수 있다. 또 다른 일례로, 격자 광 밸브 또는 레이저 검류계가 사용될 수 있다. 직접-기입 시스템은, 처리 엔진을 사용하여 노광될 기판 또는 막의 임의의 주어진 지점에서의 광의 양/강도를 제어할 수 있다. 해당 막의 광반응제에 기초하여 기존의 다양한 광 파장 중 임의의 것이 사용될 수 있다(또는 이용가능한 광 파장에 기초하여 막 조성이 선택될 수 있다). 응력 완화를 위해, 원하는 응력 수정(또는 패터닝된 응력 막(510))을 생성하는 데에는 보다 낮은 해상도의 노광으로 충분하다. 본원의 응력-수정 패턴(또는 패터닝된 응력 막(510))은, 제1 기입 도구가 응력 막을 제거하여 응력이 없거나 감소되어 최적의 포토리소그래피 정밀도를 위해 기판을 더욱 평평하게 만드는 영역에 대하여 응력 막(또는 패터닝된 응력 막)에 의해 유도되는 응력 영역을 만들 수 있다.
도 6에 도시된 바와 같이, 부착 재료(210)는 제1 반도체 구조(100)를 캐리어 기판(150)으로부터 분리하기 위해 제거될 수 있다. 예를 들어, 부착 재료(210)는 접착층 또는 본딩층일 수 있고, 접착층 또는 본딩층은 제1 반도체 구조(100)가 캐리어 기판(150)으로부터 분리될 수 있도록 가열 및 기화될 수 있다.
도 7에 도시된 바와 같이, 패터닝된 응력 막(510)(또는 응력 막(410))과 함께 제1 반도체 구조(100)는, 예를 들어, 에칭을 통해 절단되어, 복수의 칩렛(750)을 정의할 수 있다. 패터닝된 응력 막(510)(또는 응력 막(410))이 제1 반도체 구조(100) 상에 형성되고, 이는 제1 반도체 구조(100)(및 칩렛(750))가 국부화된 응력 영역에 대하여 동일하거나 상이한 응력 막들 및 동일하거나 상이한 응력-보정 패턴을 받고 덜 복잡한 웨이퍼 응력을 갖도록 허용할 수 있음에 따라, 제1 반도체(100)(및 칩렛(750))는 두께가 감소될 수 있고, 더 높은 밀도의 3D 칩렛이 적층될 수 있다. 칩렛들(750) 중 하나 이상은 다른 반도체 구조에 본딩될 수 있다. 예를 들어, 칩렛(750)은, 제2 회로(710) 및 제1 반도체 구조(100)의 제1 배선 구조(120)에 대응하는 제2 배선 구조(720)를 갖는 제2 반도체 구조(700)에 본딩될 수 있다.
도 8에 도시된 바와 같이, 칩렛(750)은 제2 반도체 구조(700)에 본딩될 수 있으며, 이때 칩렛(750)의 제1 배선 구조(120)는 제2 반도체 구조(700)의 제2 배선 구조(720)에 연결된다.
도 9에 도시된 바와 같이, 패터닝된 응력 막(510)(또는 응력 막(410))은 제거되어 제1 유전층(130)을 노출할 수 있다. 예를 들어, 패터닝된 응력 막(510)(또는 응력 막(410))은 제1 유전층(130)에서 중단되는 CMP를 통해 제거될 수 있어, 제1 유전층(130)을 노출할 수 있다.
도 10에 도시된 바와 같이, 제1 유전층(130)이 제거될 수 있다. 예를 들어, 제1 유전층(130)은 CMP를 통해 제거될 수 있다. 일 실시예에서, 패터닝된 응력 막(510)(또는 응력 막(410)) 및 제1 유전층(130)은 단일 CMP 공정에서 제거될 수 있다. 따라서, 제2 반도체 구조(700)에 본딩되는 칩렛(750)은 매우 얇을 수 있다.
도 11 내지 도 16은 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제2 방법을 예시하는 단면도이다. 예시적인 제2 방법은, 예시적인 제2 방법에서, 응력 막(410)을 형성하기 전에 제1 기판(140)과 제1 유전층(130)을 모두 제거하여 최적의 응력 전달을 가능하게 한다는 점에서 예시적인 제1 방법과 다르다. 도 2에 후속하는 도 11에 도시된 바와 같이, 제1 기판(140) 및 제1 유전층(130)은 제거된다. 예를 들어, 제1 기판(140)과 제1 유전층(130)은, 단일 CMP 공정에서 제거되거나 두 개의 각 CMP 공정에서 제거되어, 제1 반도체 구조(100)의 제2 면(또는 후면 또는 비활성면)(100B)을 노출할 수 있다.
도 12에 도시된 바와 같이, 응력 막(410)은, 제1 반도체 구조(100)의 제2 면(100B) 상에 형성될 수 있고 제1 반도체 구조(100)의 벌크 실리콘(105)과 직접 접촉할 수 있다. 예를 들어, 포토레지스트층은 응력 막(410)으로서 작용하도록 제2 면(100B) 상에 증착될 수 있다.
도 13에 도시된 바와 같이, 선택적으로, 응력 막(410)은 패터닝되어 패터닝된 응력 막(510)을 형성할 수 있다. 일 실시예에서, 응력 막(410)은, 반응된(예를 들어, 포지티브) 레지스트층을 제거하고 패터닝된 응력 막(510)을 형성할 수 있도록 패터닝, 노광, 및 현상된다. 예를 들어, 패터닝된 응력 막(510)을 형성하기 위해 포토마스크가 사용될 수 있다. 다른 일례로, 응력 막(410), 예를 들어, 포토레지스트층은 직접-기입 기술로 패터닝될 수 있다. 예를 들어, DLP 칩이 사용될 수 있다. 또 다른 일례로, 격자 광 밸브 또는 레이저 검류계가 사용될 수 있다. 해당 막의 광반응제에 기초하여 기존의 다양한 광파장 중 임의의 것이 사용될 수 있다(또는 이용가능한 광 파장에 기초하여 막 조성이 선택될 수 있다). 응력 완화를 위해, 원하는 응력 수정(또는 패터닝된 응력 막(510))을 생성하는 데에는 보다 낮은 해상도의 노광으로 충분하다. 본원의 응력-수정 패턴(또는 패터닝된 응력 막(510))은, 제1 기입 도구가 응력 막의 적어도 일부를 제거하여 응력이 없거나 감소되어 최적의 포토리소그래피 정밀도를 위해 기판을 더욱 평평하게 만드는 영역에 대하여 응력 막(또는 패터닝된 응력 막)에 의해 유도된 응력의 영역을 만들 수 있다. 패턴이 응력 막(410)/패터닝된 응력 막(510)을 통해 단지 부분적으로 확장되는 것으로 도시되어 있지만, 패턴이 응력 특성을 추가로 수정하기 위해 완전히 확장될 수 있음을 이해해야 한다.
도 14에 도시된 바와 같이, 부착 재료(210)는 제1 반도체 구조(100)를 캐리어 기판(150)으로부터 분리하기 위해 제거될 수 있다. 예를 들어, 부착 재료(210)는 제1 반도체 구조(100)가 캐리어 기판(150)으로부터 분리될 수 있도록 가열 및 기화될 수 있다.
도 15에 도시된 바와 같이, 패터닝된 응력 막(510)(또는 응력 막(410))과 함께 제1 반도체 구조(100)는, 예를 들어, 에칭을 통해 절단되어 복수의 칩렛(1550)을 정의할 수 있다. 칩렛들(1550) 중 하나 이상은 다른 반도체 구조에 본딩될 수 있다. 예를 들어, 칩렛(1550)은, 제2 회로(710)와 제2 배선 구조(720)를 갖는 제2 반도체 구조(700)에 본딩될 수 있고, 제2 배선 구조(720)는 제1 반도체 구조(100)의 제1 배선 구조(120)에 대응한다.
도 16에 도시된 바와 같이, 칩렛(1550)은 제2 반도체 구조(700)에 본딩될 수 있으며, 칩렛(1550)의 제1 배선 구조(120)는 제2 반도체 구조(700)의 제2 배선 구조(720)에 연결된다. 이어서, 패터닝된 응력 막(510)(또는 응력 막(410))을 제거하여 도 10에 도시된 바와 같은 구조를 제공할 수 있다. 예를 들어, 패터닝된 응력 막(510)(또는 응력 막(410))은 CMP를 통해 제거될 수 있다.
도 17 내지 도 20은 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제3 방법을 도시하는 단면도이다. 예시적인 제3 방법은, 예시적인 제3 방법에서, 제1 패턴 응력 막(510)(또는 응력 막(410))과 함께 제1 반도체 구조(100)가 절단되어 칩렛(750/1550)을 형성하고 이때 캐리어 기판(150)과 부착 재료(210)는 제자리에 유지되고 칩렛(750/1550)은 칩렛 수준에서 향후 단계에서 캐리어 기판(150)으로부터 분리된다는 점에서 예시적인 제1 및 제2 방법과 다르다. 예시적인 제3 방법은 더 두꺼운 하부 기판과 함께 칩렛을 절단하는 제어를 가능하게 할 수 있다. 도 5에 후속하는 도 17에 도시된 바와 같이, 패터닝된 응력 막(510)(또는 응력 막(410)), 및 제1 유전층(130), 제1 회로(110) 및 제1 배선 구조(120) 및 부착 재료(210)를 포함하는 제1 반도체 구조(100)는, 예를 들어, 에칭을 통해 순차적으로 절단되어, 칩렛(750)을 정의할 수 있다. 일 실시예에서, 절단 공정은 도 17에 도시된 바와 같이 캐리어 기판(150)에서 중단될 수 있다. 다른 일 실시예에서, 캐리어 기판(150)은 절단 공정에서 부분적으로 에칭될 수 있다. 또 다른 일 실시예에서, 절단 공정은 부착층(210)에서 중단될 수 있다. 도 17은 또한 도 13에 후속할 수 있고, 패터닝된 응력 막(510)(또는 응력 막(410)), 및 제1 회로(110) 및 제1 배선 구조(120)(및 선택적으로, 부착 재료(210) 및/또는 캐리어 기판(150)의 상부 부분)를 포함하는 제1 반도체 구조(100)는 순차적으로 에칭되어, 칩렛(1550)을 정의할 수 있다.
도 18에 도시된 바와 같이, 칩렛 지지 체(1810)는 각 칩렛(750)(또는 칩렛(1550))에 대한 패터닝된 응력 막(510)(또는 응력 막(410)) 상에 선택적으로 형성될 수 있고, 부착 재료(210)는, 예를 들어, 가열을 통해 제거되어, 캐리어 기판(150)을 칩렛(750)(또는 칩렛(1550))으로부터 분리할 수 있다. 일 실시예에서, 칩렛 지지체(1810)는 후속 공정 단계, 예를 들어, 절단 공정 단계 동안 칩렛(750)(또는 칩렛(1550))을 제 위치에 유지하기 위해 사용될 수 있다. 예를 들어, 칩렛 지지체(1810)는 접착제일 수 있다. 다른 일례로, 칩렛 지지체(1810)는 각 칩렛(750)(또는 칩렛(1550))에 대해 임의의 위치에서 패터닝된 응력 막(510)의 표면 상에 형성될 수 있다. 칩렛 지지체(1810)는 임의의 형상, 예를 들어, 도 18에 도시된 바와 같이 블록으로 형성될 수 있다.
도 19에 도시된 바와 같이 칩렛들(750)(또는 칩렛들(1550)) 중 하나 이상은 다른 반도체 구조에 본딩될 수 있다. 예를 들어, 칩렛(750)(또는 칩렛(1550))은 제2 회로(710)와 제2 배선 구조(720)를 갖는 제2 반도체 구조(700)에 본딩될 수 있으며, 제2 배선 구조(720)는 제1 반도체 구조(100)의 제1 배선 구조(120)에 대응한다.
도 20에 도시된 바와 같이, 칩렛(750)(또는 칩렛(1550))은 제2 반도체 구조(700)에 본딩될 수 있으며, 칩렛(750)(또는 칩렛(1550))의 제1 배선 구조(120)는 제2 반도체 구조(700)의 제2 배선 구조(720)에 연결된다. 이어서, 칩렛 지지체(1810), 패터닝된 응력 막(510)(또는 응력 막(410)) 및 제1 유전층(130)을 제거하여, 도 10에 도시된 바와 같은 구조를 제공할 수 있다. 예를 들어, 칩렛 지지체(1810), 패터닝된 응력 막(510) 및 제1 유전층(130)은 단일 공정 또는 다중 공정에서 CMP를 통해 제거될 수 있다.
도 21은 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제4 방법(2100)을 예시하는 흐름도이다. 일 실시예에서, 도시된 예시적인 제4 방법(2100)의 단계들 중 일부는 동시에 또는 도시된 것과 다른 순서로 수행될 수 있고, 다른 방법 단계들로 대체될 수 있거나 생략될 수 있다. 필요에 따라 추가 방법 단계들이 수행될 수도 있다. 다른 일 실시예에서, 예시적인 제4 방법(2100)은 도 1 내지 도 16에 도시된 예시적인 제1 및 제2 방법에 대응할 수 있다.
단계 S2110에서는, 제1 반도체 구조가 제공될 수 있다. 일 실시예에서, 제1 반도체 구조(예를 들어, 제1 반도체 구조(100))는, 제1 반도체 구조의 제1 면(예를 들어, 제1 면(100A)) 상에 형성된 제1 회로(예를 들어, 제1 회로(110))와 제1 배선 구조(예를 들어, 제1 배선 구조(120)), 및 제1 반도체 구조의 제2 면(예를 들어, 제2 면(100B)) 상에 형성된 제1 유전층(예를 들어, 제1 유전층(130)) 및 제1 기판(예를 들어, 제1 기판(140))을 포함할 수 있다.
단계 S2120에서는, 제1 반도체 구조의 제1 면이 캐리어 기판에 부착될 수 있다. 예를 들어, 제1 반도체(100)의 제1 면(100A)은 부착 재료(210)를 사용하여 캐리어 기판(150)에 부착될 수 있다.
단계 S2130에서는, 제1 기판(및 제1 유전층)이 제거될 수 있다. 예를 들어, 제1 기판(140)(및 제1 유전층(130))은 CMP를 통해 제거될 수 있다.
단계 S2140에서는, 제1 반도체 구조의 제2 면(또는 제1 유전층) 상에 응력 막이 형성될 수 있다. 예를 들어, 응력 막(410)은 도 4에 도시된 바와 같이 제1 유전층(130) 상에 형성될 수 있다. 다른 일례로, 응력 막(410)은 도 12에 도시된 바와 같이 제1 반도체 구조(100)의 제2 면(100B) 상에 형성될 수 있다.
단계 S2150에서는, 선택적으로, 응력 막이 패터닝되어 패터닝된 응력 막을 형성할 수 있다. 예를 들어, 응력 막(410)은 직접-기입으로 패터닝되어 패터닝된 응력 막(510)을 형성할 수 있다.
단계 62160에서, 제1 반도체 구조는 캐리어 기판으로부터 분리될 수 있다. 예를 들어, 부착층(210)은 제1 반도체 구조(100)가 캐리어 기판(150)으로부터 분리될 수 있도록 가열 및 기화될 수 있다.
단계 S2170에서는, 패터닝된 응력 막(또는 응력 막)과 함께 제1 반도체 구조가 절단되어 복수의 칩렛을 정의할 수 있다. 예를 들어, 패터닝된 응력 막(510)(또는 응력 막(410))과 함께 제1 반도체 구조(100)는, 예컨대, 에칭을 통해 절단되어 칩렛(750/1550)을 정의할 수 있다.
단계 S2180에서는, 하나 이상의 칩렛이 다른 반도체 구조에 본딩될 수 있다. 예를 들어, 칩렛(750/1550)은 제2 회로(710)와 제2 배선 구조(720)를 갖는 제2 반도체 구조(700)에 본딩될 수 있으며, 칩렛(750/1550)의 제1 배선 구조(120)는 제2 반도체 구조(700)의 제2 배선 구조(720)에 연결된다.
단계 S2190에서는, 패터닝된 응력 막(또는 응력 막)(및 제1 유전층)이 제거될 수 있다. 예를 들어, 패터닝된 응력 막(510)(또는 응력 막(410))(및 제1 유전층(130))은 CMP를 통해 제거될 수 있다.
도 22는 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제5 방법(2200)을 예시하는 흐름도이다. 일 실시예에서, 도시된 예시적인 제5 방법(2200)의 단계들 중 일부는 동시에 또는 도시된 것과 다른 순서로 수행될 수 있고, 다른 방법 단계들로 대체될 수 있거나 생략될 수 있다. 필요에 따라 추가 방법 단계들이 수행될 수도 있다. 다른 일 실시예에서, 예시적인 제5 방법(2200)은 도 17 내지 도 20에 도시된 예시적인 제3 방법에 대응할 수 있다. 예시적인 제5 방법(2200)은, 또한, 단계 S2110 내지 S2150을 포함할 수 있다.
단계 S2260에서는, 패터닝된 응력 막(또는 응력 막)과 함께 제1 반도체 구조가 절단되어 복수의 칩렛을 정의할 수 있다. 예를 들어, 패터닝된 응력 막(510)(또는 응력 막(410))과 함께 제1 반도체 구조(100)는, 예를 들어, 에칭을 통해 절단되어 칩렛(750/1550)을 형성할 수 있고, 이때 캐리어 기판(150)과 부착 재료(210)는 제자리에 유지되고 칩렛(750/1550)은 칩렛 수준에서 향후 단계에서 캐리어 기판(150)으로부터 분리된다.
단계 S2265에서는, 선택적으로, 각 칩렛에 대하여 패터닝된 응력 막(또는 응력 막) 상에 칩렛 지지체가 형성될 수 있다. 예를 들어, 칩렛 지지체(1810)는 각 칩렛(750)(또는 칩렛(1550))에 대해 패터닝된 응력 막(510)(또는 응력 막(410)) 상에 형성될 수 있다.
단계 S2270에서는, 칩렛이 캐리어 기판으로부터 분리될 수 있다. 예를 들어, 부착층(210)은 칩렛(750/1550)이 캐리어 기판(150)으로부터 분리될 수 있도록 가열 및 기화될 수 있다.
단계 S2280에서는, 하나 이상의 칩렛이 다른 반도체 구조에 본딩될 수 있다. 예를 들어, 칩렛(750/1550)은 제2 회로(710)와 제2 배선 구조(720)를 갖는 제2 반도체 구조(700)에 본딩될 수 있으며, 칩렛(759/1550)의 제1 배선 구조(120)는 제2 반도체 구조(700)의 제2 배선 구조(720)에 연결된다.
단계 S2290에서는, 칩렛 지지체 및 패터닝된 응력 막(또는 응력 막)(및 제1 유전층)이 제거될 수 있다. 예를 들어, 칩렛 지지체(1810) 및 패터닝된 응력 막(510)(또는 응력 막)(및 제1 유전층(130))은 CMP를 통해 제거될 수 있다.
앞선 설명에서는, 처리 시스템의 특정 기하학 및 다양한 구성요소의 설명과 이에 사용된 공정과 같은 특정 세부 사항이 설명되었다. 그러나, 본원의 기술은 이들 특정 세부사항에서 벗어나는 다른 실시예에서 실시될 수 있고 이러한 세부사항은 설명을 위한 것이지 제한을 위한 것이 아님을 이해해야 한다. 본원에 개시된 실시예들은 첨부 도면을 참조하여 설명되었다. 유사하게, 설명의 목적으로, 완전한 이해를 제공하기 위해 구체적인 숫자, 재료, 및 구성이 제시되었다. 그럼에도 불구하고, 실시예들은 이러한 특정 세부사항 없이 실시될 수 있다. 실질적으로 동일한 기능적 구성을 갖는 구성요소는 유사한 참조부호로 표시되며, 중복되는 설명은 생략될 수 있다.
다양한 실시예의 이해를 돕기 위해 다양한 기술이 다수의 이산 동작으로서 설명되었다. 설명 순서는 이러한 동작들이 반드시 순서에 의존한다는 것을 의미하는 것으로 해석되어서는 안 된다. 실제로, 이러한 동작들은 제시 순서대로 수행될 필요가 없다. 설명된 동작들은 설명된 실시예와는 다른 순서로 수행될 수 있다. 다양한 추가 동작이 수행될 수 있고/있거나 설명된 동작들이 추가 실시예에서 생략될 수 있다.
본원에서 사용되는 바와 같은 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 처리되는 물체를 가리킨다. 기판은, 장치, 특히 반도체 또는 다른 전자 장치의 임의의 재료 부분 또는 구조를 포함할 수 있고, 예를 들어, 반도체 웨이퍼, 레티클, 또는 박막과 같이 베이스 기판 구조 상에 또는 위에 있는 층과 같은 베이스 기판 구조일 수 있다. 따라서, 기판은, 패터닝되거나 패터닝되지 않은, 임의의 특정 베이스 구조, 하부층 또는 상부층으로 제한되지 않고, 오히려 임의의 이러한 층 또는 베이스 구조, 및 층 및/또는 베이스 구조의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 참조할 수 있지만, 이는 예시 목적일 뿐이다.
통상의 기술자는, 또한, 본 발명의 동일한 목적을 여전히 달성하면서 위에서 설명한 기술의 동작에 많은 변형이 이루어질 수 있음을 이해할 것이다. 이러한 변형은 본 개시내용의 범위에 의해 커버되는 것으로 의도된 것이다. 이와 같이, 본 발명의 실시예의 전술한 설명은 제한하려는 의도가 아니다. 오히려, 본 발명의 실시예에 대한 임의의 제한은 다음 청구범위에 제시된다.
3D 집적, 즉, 다수 장치의 수직 적층은, 면적이 아니라 부피에 있어서 트랜지스터 밀도를 증가시킴으로써 평면형 장치에서 겪는 스케일링 한계를 극복하는 것을 목표로 한다. 플래시 메모리 업계에서는 3D NAND를 채택하여 장치 적층이 성공적으로 시연 및 구현되었지만, 임의 로직 설계에 적용하는 것은 훨씬 더 어렵다. 로직 칩(CPU(중앙 처리 유닛), GPU(그래픽 처리 유닛), FPGA(필드 프로그래머블 게이트 어레이), 및 SoC(시스템 온 칩)의 3D 집적이 추진되고 있다.
미세전자 장치가 웨이퍼 상에 제조됨에 따라, 웨이퍼 자체는 어닐링과 같은 처리 단계뿐만 아니라 첨가, 제거되는 상이한 재료로부터 다양한 응력도 받는다. 이러한 응력은 웨이퍼 휘어짐, 뒤틀림, 및 곡률로 인한 오버레이 문제를 일으킬 수 있다. 이러한 문제는 웨이퍼 상에 웨이퍼가 적층됨에 따라 증가할 수 있다. 본원의 기술은 적층된 웨이퍼 및 칩렛으로부터의 웨이퍼 응력의 까다로움을 완화하는 시스템 및 방법을 포함한다.
본원의 기술은, 선택적 응력(또는 응력 요인) 막 기술 및 반도체 구조, 예를 들어, 웨이퍼 또는 다이에 부착 또는 본딩하기 위한 상대적으로 얇은 칩렛을 생성하는 것을 포함할 수 있다. 하나 이상의 응력 막이, 칩렛의 표면(예를 들어, 후면, 제2 면 또는 비활성면, 혹은 전면, 제2 면, 활성면 또는 작업면의 반대측) 상에 증착될 수 있다. 일 실시예에서, 직접-기입 리소그래피 노광 도구는, 절단되어 웨이퍼 상에 배치되거나 웨이퍼에 본딩되기 전에 칩렛의 후면 상에 보정된 응력 패턴을 기입하는 데 사용될 수 있다. 칩렛은, 국부화된 응력 영역에 대해 동일하거나 상이한 응력 막 및 동일하거나 상이한 응력-보정 패턴을 수용할 수 있다. 이를 통해 칩렛의 두께가 크게 감소될 수 있기 때문에 더 높은 밀도의 3D 칩렛이 적층될 수 있다. 이러한 기술은, 또한, 웨이퍼가 보다 정밀한 포토리소그래피를 가능하게 하는 더 작은 휨 또는 곡률을 갖기 때문에, 웨이퍼당 더 높은 다이 수율을 가능하게 한다.
본원에 기술된 상이한 단계들의 논의 순서는 명확성을 위해 제시되었다. 일반적으로, 이러한 단계들은 임의의 적절한 순서로 수행될 수 있다. 또한, 본원의 각각의 상이한 특징, 기술, 구성 등은 본 개시내용의 상이한 위치에서 논의될 수 있지만, 각각의 개념은 서로 독립적으로 또는 서로 조합하여 실행될 수 있도록 의도된 것이다. 이에 따라, 본 발명은 다양한 형태로 구체화되고 고려될 수 있다.
도 23 내지 도 31은 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제1 방법을 예시하는 단면도이다. 도 23에 도시된 바와 같이, 제1 반도체 구조(100)가 제공될 수 있다. 일 실시예에서, 제1 반도체 구조(100)는, 제1 반도체 구조(100)의 제1 면(100A)(또는 전면, 활성면 또는 작업면) 상에 형성된 제1 회로(또는 제1 활성 회로)(110)와 제1 배선 구조(120)를 가질 수 있다. 예를 들어, 제1 회로(110)는 제1 반도체 구조(100)의 벌크 실리콘(105)에 형성될 수 있다. 다른 일례로, 제1 배선 구조(120)는 비아 및 구리층을 포함할 수 있다. 일 실시예에서, 제1 회로(110)와 제1 배선 구조(120)는 칩렛으로서 사용될 수 있다. 본원의 칩렛은, 부품 장치, 또는 집적 회로, 혹은 이의 일부로서 더 큰 모듈, 조립체, 패키지, 또는 집적 회로의 부품일 수 있다. 칩렛은 더 큰 장치 또는 웨이퍼, 예를 들어, 제1 반도체 구조(100)로부터 절단될 수 있다. 도 23에 도시된 파선은 예시적인 칩렛을 식별할 수 있다.
일 실시예에서, 제1 반도체 구조(100)는, 제1 반도체 구조(100)의 제2 면(또는 후면 또는 비활성면)(100B) 상에 형성된 제1 유전층(130)과 제1 기판(140)을 더 가질 수 있다. 예를 들어, 제1 기판(140)은 실리콘 기판일 수 있다. 제1 반도체 구조(100)의 제조 시, 제1 기판(140), 제1 유전층(130) 및 벌크 실리콘(105)으로 구성된 SOI(실리콘-온-인슐레이터) 기판이 제공될 수 있으며, 제1 회로(110)는 포토리소그래피를 통해 벌크 실리콘(105)에 형성될 수 있고, 제1 회로(110)를 연결하도록 제1 배선 구조(120)가 형성될 수 있다.
도 23은 캐리어 기판에 부착될 제1 반도체 구조(100)를 위한 캐리어 기판(150)을 추가로 도시한다. 예를 들어, 캐리어 기판(150)은 실리콘 웨이퍼일 수 있다.
도 24에 도시된 바와 같이, 제1 반도체 구조(100)의 제1 면(100A)은 부착 재료(210)를 사용하여 캐리어 웨이퍼(150)에 부착될 수 있다. 예를 들어, 부착 재료(210)는, 접착층, 본딩층, 나중에 제거될 수 있는 웨이퍼를 본딩하는 방법, 유전체 계면을 위한 자연 산화물을 갖는 반도체 대 반도체, 금속 대 금속, 산화 코팅이 있는 금속, SiC 코팅이 있는 금속, SiCN 코팅이 있는 금속, 하나 이상의 원소로 이루어진 코팅이 있는 반도체를 포함하는 부착 막을 갖는 금속, 또는 이들의 조합으로서 특정될 수 있다.
도 25에 도시된 바와 같이, 제1 기판(140)이 제거되어 제1 유전층(130)을 노출할 수 있다. 예를 들어, 제1 반도체 구조(100)는, 제1 기판(140)을 제거하고 제1 유전층(130)을 노출하도록 제1 유전층(130)에서 중단되는 화학적-기계적 평탄화(또는 화학적-기계적 연마)(CMP)를 통해 평탄화될 수 있다.
도 26에 도시된 바와 같이, 제1 유전층(130) 상에 제1 응력 막(410)이 형성될 수 있다. 제1 유전층(130) 상에 제1 응력 막(410)을 부착 또는 형성함으로써 벌크 실리콘(105)에 임의의 유형의 응력(즉, 압축 또는 인장)이 유도될 수 있다. 예를 들어, 포토레지스트층은 스핀 코팅을 통해 제1 유전층(130) 상에 도포 또는 증착되어 제1 응력 막(410)으로서 작용할 수 있다. 다른 일례로, 제1 응력 막(410)은 실리콘 질화물, 실리콘 산화물 등, 예를 들어, Si3N4, SiOxNy, Si 및 Si02를 포함할 수 있다. 제1 응력 막(410)은, 또한, 스핀-온 재료, 예를 들어, 벤조사이클로부텐(BCB) 및 가교-결합 특성을 갖는 다른 재료를 포함하는 자외선(UV) 가교-결합 응력 막일 수 있다. 예를 들어, 스핀-온 재료는, 직접-기입 노광으로 노광된 다음 베이킹되어 처리를 완료하여 원하는 응력 패턴을 확립할 수 있고, 예시적인 방법들 중 임의의 한 방법에 사용될 수 있다.
도 27에 도시된 바와 같이, 선택적으로, 제1 응력 막(410)은 패터닝되어 응력 영역(510A)을 갖는 제1 패터닝된 응력 막(510)을 형성할 수 있다. 예를 들어, 응력 영역(510A)은 제1 패터닝된 응력 막(510)의 개구일 수 있다. 일 실시예에서, 제1 응력 막(410)은, 반응된(예를 들어, 포지티브) 포토레지스트층을 제거하고 제1 패터닝된 응력 막(510)을 형성하기 위해 패터닝, 노광, 및 현상될 수 있다. 예를 들어, 제1 패터닝된 응력 막(510)을 형성하기 위해 포토마스크가 사용될 수 있다. 다른 일례로, 제1 응력 막(410), 예를 들어, 포토레지스트층은, 예를 들어, 포토레지스트층 또는 광반응제를 갖는 층 상에 응력-수정 패턴을 동시에 투영하거나 스캐닝 모션을 사용하여 투영하는 직접-기입(또는 마스크리스) 리소그래피 도구로 패터닝될 수 있다. 이어서, 패터닝된 포토레지스트층을 현상하여 릴리프 패턴을 생성할 수 있다. 이 릴리프 패턴은, 응력 막으로서 기능할 수 있거나, 하부층으로 전사되어 제1 패터닝된 응력 막(510)이 될 수 있다. 예를 들어, DLP(디지털 광 처리) 칩이 사용될 수 있다. 또 다른 일례로, 격자 광 밸브 또는 레이저 검류계가 사용될 수 있다. 직접-기입 시스템은, 처리 엔진을 사용하여 노광될 기판 또는 막의 임의의 주어진 지점에서 광의 양/강도를 제어할 수 있다. 해당 막의 광반응제에 기초하여 기존의 다양한 광 파장 중 임의의 것이 사용될 수 있다(또는 이용가능한 광 파장에 기초하여 막 조성이 선택될 수 있다). 응력 완화를 위해, 원하는 응력 수정(또는 제1 패터닝된 응력 막(510))을 생성하는 데에는 보다 낮은 해상도의 노광으로 충분하다. 본원의 응력-수정 패턴(또는 제1 패터닝된 응력 막(510))은, 제1 기입 도구가 응력 막의 적어도 일부를 제거하여 응력이 없거나 감소되어 최적의 포토리소그래피 정밀도를 위해 기판을 더욱 평평하게 만드는 영역에 대하여 응력 막(또는 패터닝된 응력 막)에 의해 유도된 응력의 영역을 만들 수 있다. 패턴이 제1 응력 막(410)/제1 패터닝된 응력 막(510)을 통해 단지 부분적으로 확장되는 것으로 도시되어 있지만, 패턴이 응력 특성을 추가로 수정하기 위해 완전히 확장될 수 있음을 이해해야 한다.
도 27은 제2 응력 막(520)이 제1 패터닝된 응력 막(510)의 응력 영역(510A) 내에 증착 및 형성될 수 있음을 추가로 도시한다. 예를 들어, 응력 영역(510A)은 제1 패터닝된 응력 막(510)의 개구일 수 있고, 제2 응력 막(520)은 개구를 채울 수 있고 제1 패터닝된 응력 막(510)에 인접할 수 있다. 따라서, 제1 유전층(130) 상에 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물이 형성될 수 있다. 제2 응력 막(520)이 제1 패터닝된 응력 막(510)의 응력 영역(510A) 내에 증착 및 형성된 후에, CMP를 수행하여 제2 응력 막(520)을 평탄화할 수 있다. 일 실시예에서, 제2 응력 막(520)은 도 27에 도시된 바와 같이 제1 패터닝된 응력 막(510)의 응력 영역(510A) 내에서만 형성될 수 있다. 다른 일 실시예에서, 제2 응력 막(520)은 제1 패터닝된 응력 막(510) 상에 더 형성될 수 있다. 또 다른 일 실시예에서, 제1 응력 막(410)은 패터닝되지 않고, 제2 응력 막(520)은 제1 응력 막(410) 상에 증착 및 형성되어, 제1 응력 막(410)과 제2 응력 막(520)의 복합물을 형성할 수 있다. 제2 응력 막(520)은 후속 공정에서 형성될 제1 반도체 구조(100)와 칩렛의 특정 영역에 응력을 추가하거나 감소시키는 데 사용될 수 있다. 예를 들어, 제2 응력 막(520)은, 제1 반도체 구조(100)와 칩렛을 전체 영역에 걸쳐 균형 잡힌 응력으로 유지하기 위해 제1 응력 막(410)(및 제1 패터닝된 응력 막(510))과 상이하거나 동일할 수 있다.
도 28에 도시된 바와 같이, 부착 재료(210)는 제1 반도체 구조(100)를 캐리어 기판(150)으로부터 분리하도록 제거될 수 있다. 예를 들어, 부착 재료(210)는 제1 반도체 구조(100)가 캐리어 기판(150)으로부터 분리될 수 있도록 가열 및 기화될 수 있다. 도 28은 제1 반도체 구조(100)에 본딩될 수 있는 제2 반도체 구조(600)를 추가로 도시한다. 예를 들어, 제2 반도체 구조(600)는 제2 회로(610) 및 제1 반도체 구조(100)의 제1 배선 구조(120)에 대응하는 제2 배선 구조(620)를 가질 수 있다.
도 29에 도시된 바와 같이, 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물)과 함께 제1 반도체 구조(100)는, 예를 들어, 에칭을 통해 절단되어 복수의 칩렛(750)을 정의할 수 있다. 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물)이 제1 반도체 구조(100) 상에 형성되고, 이는 제1 반도체 구조(100)(및 칩렛(750))가 국부화된 응력 영역에 대해 동일하거나 상이한 응력 막 및 동일하거나 상이한 응력-보정 패턴을 수용하고 덜 복잡한 웨이퍼 응력을 갖도록 허용할 수 있음에 따라, 제1 반도체 구조(100)(및 칩렛(750))는 감소된 두께를 가질 수 있고, 더 높은 밀도의 3D 칩렛이 적층될 수 있다. 칩렛들(750) 중 하나 이상은 다른 반도체 구조에 본딩될 수 있다. 예를 들어, 칩렛(750)은, 제2 회로(610) 및 제1 반도체 구조(100)의 제1 배선 구조(120)에 대응하는 제2 배선 구조(620)를 갖는 제2 반도체 구조(600)에 본딩될 수 있다.
도 30에 도시된 바와 같이, 칩렛(750)은 제2 반도체 구조(600)에 본딩될 수 있으며, 이때 칩렛(750)의 제1 배선 구조(120)는 제2 반도체 구조(600)의 제2 배선 구조(620)에 연결된다.
도 31에 도시된 바와 같이, 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물)이 제거되어 제1 유전층(130)을 노출할 수 있다. 예를 들어, 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물)은 제1 유전층(130)에서 중단되는 CMP를 통해 제거되어 제1 유전층(130)을 노출할 수 있다. 도 31은 제1 유전층(130)이 제거될 수 있음을 추가로 도시한다. 예를 들어, 제1 유전층(130)은 CMP를 통해 제거될 수 있다. 일 실시예에서, 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물) 및 제1 유전층(130)은 단일 CMP 공정에서 제거될 수 있다. 따라서, 제2 반도체 구조(600)에 본딩되는 칩렛(750)은 매우 얇을 수 있다.
도 32 내지 도 36은 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제2 방법을 예시하는 단면도이다. 예시적인 제2 방법은, 예시적인 제2 방법에서, 제1 응력 막(410)을 형성하기 전에 제1 기판(140)과 제1 유전층(130)을 모두 제거하여 최적의 응력 전달이 가능하게 한다는 점에서 예시적인 제1 방법과 다르다. 도 24에 후속하는 도 32에 도시된 바와 같이, 제1 기판(140) 및 제1 유전층(130)이 제거된다. 예를 들어, 제1 기판(140)과 제1 유전층(130)은, 단일 CMP 공정에서 제거되거나 두 개의 각 CMP 공정에서 제거되어, 제1 반도체 구조(100)의 제2 면(또는 후면 또는 비활성면)(100B)을 노출할 수 있다.
도 33에 도시된 바와 같이, 제1 응력 막(410)은 제1 반도체 구조(100)의 제2 면(100B) 상에 형성될 수 있고 벌크 실리콘(105)과 직접 접촉할 수 있다. 예를 들어, 포토레지스트층은 제1 응력 막(410)으로서 작용하도록 제2 면(100B) 상에 증착될 수 있다.
도 34에 도시된 바와 같이, 제1 응력 막(410)은 응력 영역(510A)을 갖는 제1 패터닝된 응력 막(510)을 형성하도록 패터닝될 수 있다. 예를 들어, 제1 패터닝된 응력 막(510)을 형성하기 위해 포토마스크가 사용될 수 있다. 다른 일례로, 제1 응력 막(410), 예를 들어, 포토레지스트층은 직접-기입 리소그래피 도구로 패터닝될 수 있다. 이어서, 패터닝된 포토레지스트 층을 현상하여 릴리프 패턴을 생성할 수 있다. 이 릴리프 패턴은 응력 막으로서 작용할 수 있거나, 하부층으로 전사되어 제1 패터닝된 응력 막(510)이 될 수 있다. 예를 들어, DLP 칩이 사용될 수 있다. 또 다른 일례로, 격자 광 밸브 또는 레이저 검류계가 사용될 수 있다. 도 35는, 또한, 제2 응력 막(520)이 제1 패터닝된 응력 막(510)의 응력 영역(510A) 내에 그리고 제1 패터닝된 응력 막(510) 상에 증착 및 형성될 수 있음을 도시한다. 따라서, 제1 유전층(130) 상에 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물이 형성될 수 있다. 제2 응력 막(520)이 제1 패터닝된 응력 막(510)의 응력 영역(510A) 내에 그리고 제1 패터닝된 응력 막(510) 상에 증착 및 형성된 후에, CMP를 수행하여 제2 응력 막(520)을 평탄화할 수 있다. 일 실시예에서, 제2 응력 막(520)은, 도 35에 도시된 바와 같이 제1 패터닝된 응력 막(510)의 응력 영역(510A) 내에 그리고 제1 패터닝된 응력 막(510) 상에 형성될 수 있다. 다른 일 실시예에서, 제2 응력 막(520)은 제1 패터닝된 응력 막(510)의 응력 영역(510A) 내에만 형성될 수 있다. 또 다른 일 실시예에서, 제1 응력 막(410)은 패터닝되지 않고, 제2 응력 막(520)은 제1 응력 막(410) 상에 증착 및 형성되어, 제1 응력 막(410)과 제2 응력 막(520)의 복합물을 형성할 수 있다.
도 35에 도시된 바와 같이, 부착 재료(210)는 제1 반도체 구조(100)를 캐리어 기판(150)으로부터 분리하기 위해 제거될 수 있다. 예를 들어, 부착 재료(210)는 제1 반도체 구조(100)가 캐리어 기판(150)으로부터 분리될 수 있도록 가열 및 기화될 수 있다. 도 35는, 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물)과 함께 제1 반도체 구조(100)가, 예를 들어, 에칭을 통해 절단되어 복수의 칩렛(1350)을 정의할 수 있음을 추가로 도시한다. 칩렛들(1350) 중 하나 이상은 다른 반도체 구조에 본딩될 수 있다. 예를 들어, 칩렛(1350)은, 제2 회로(610) 및 제1 반도체 구조(100)의 제1 배선 구조(120)에 대응하는 제2 배선 구조(620)를 갖는 제2 반도체 구조(600)에 본딩될 수 있다. 도 35는 칩렛(1350)이 제2 반도체 구조(600)에 본딩될 수 있음을 추가로 도시하고, 이때 칩렛(1350)의 제1 배선 구조(120)는 제2 반도체 구조(600)의 제2 배선 구조(620)에 연결된다.
도 36에 도시된 바와 같이, 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물)이 제거될 수 있다. 예를 들어, 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물)은, 제1 회로(110)가 형성되어 있는 제1 반도체 구조(100)의 벌크 실리콘(105)에서 중단되는 CMP를 통해 제거될 수 있다. 따라서, 제2 반도체 구조(600)에 본딩되는 칩렛(1350)은 매우 얇을 수 있다.
도 37 내지 도 39는 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제3 방법을 예시하는 단면도이다. 예시적인 제3 방법은, 예시적인 제3 방법에서, 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물)과 함께 제1 반도체 구조(100)가 절단되어 칩렛(750/1350)을 정의하고 이때 캐리어 기판(150) 및 부착 재료(210)가 제 위치에 유지되고 칩렛(750/1550)이 칩렛 수준에서 향후 단계에서 캐리어 기판(150)으로부터 분리된다는 점에서 예시적인 제1 및 제2 방법과 다르다. 예시적인 제3 방법은 더 두꺼운 하부 기판과 함께 칩렛을 절단하는 제어를 가능하게 할 수 있다. 도 34에 후속하는 도 37에 도시된 바와 같이, 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물) 및 제1 유전층(130)과 제1 회로(110)(및 부착 재료(210))를 포함하는 제1 반도체 구조(100)는, 예를 들어, 에칭을 통해 순차적으로 절단되어 칩렛(1350)을 정의할 수 있다. 일 실시예에서, 절단 공정은 도 37에 도시된 바와 같이 캐리어 기판(150)에서 중단될 수 있다. 다른 일 실시예에서, 캐리어 기판(150)은 절단 공정에서 부분적으로 에칭될 수 있다. 도 37은, 또한, 도 27에 후속할 수 있으며, 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물), 및 제1 회로(110), 제1 배선 구조(120) 및 제1 유전층(130)(및 부착 재료(210))(및 선택적으로, 캐리어 기판(150)의 상부 부분)을 포함하는 제1 반도체 구조(100)는 순차적으로 에칭되어 칩렛(750)을 정의할 수 있다.
도 38에 도시된 바와 같이, 선택적으로, 칩렛 지지체(1610)는, 선택적으로, 각 칩렛(1350)(또는 칩렛(750))에 대해 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물) 상에 형성될 수 있고, 부착 재료(210)는, 예를 들어, 캐리어 기판(150)을 칩렛(1350)(또는 칩렛(750))으로부터 분리하기 위해 가열을 통해 제거될 수 있다. 예를 들어, 칩렛 지지체(1610)는, 각 칩렛(1350)(또는 칩렛(750))에 대하여 제1 패터닝된 응력 막(510)(또는 제1 응력 막(410)) 및/또는 제2 응력 막(520) 상에 형성될 수 있다. 도 38은 칩렛(1350)(또는 칩렛(750)) 중 하나 이상이 다른 반도체 구조에 본딩될 수 있음을 추가로 도시한다. 예를 들어, 칩렛(1350)(또는 칩렛(750))은, 제2 회로(610)와 제2 배선 구조(620)를 갖는 제2 반도체 구조(600)에 본딩될 수 있으며, 제2 배선 구조(620)는 제1 반도체 구조(100)의 제1 배선 구조(120)에 대응한다. 일 실시예에서, 칩렛 지지체(1610)는 후속 공정 단계, 예를 들어, 절단 공정 단계 동안 칩렛(750)(또는 칩렛(1350))을 제 위치에 유지하도록 사용될 수 있다. 예를 들어, 칩렛 지지체(1610)는 접착제일 수 있다. 다른 일례로, 칩렛 지지체(1610)는, 각 칩렛(750)(또는 칩렛(1350))에 대하여 제1 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물)의 표면 상의 무작위의 위치에 형성될 수 있다. 칩렛 지지체(1610)는 임의의 형상, 예를 들어, 도 38에 도시된 바와 같이 블록으로 형성될 수 있다.
도 39에 도시된 바와 같이, 칩렛(1350)(또는 칩렛(750))은 제2 반도체 구조(600)에 본딩될 수 있으며, 이때 칩렛(1350)(또는 칩렛(750))의 제1 배선 구조(120)는 제2 반도체 구조(600)의 제2 배선 구조(620)에 연결된다. 이어서, 칩렛 지지체(1810)와 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물)(그리고 칩렛(750)을 위한 제1 유전층(130))이 제거될 수 있다. 예를 들어, 칩렛 지지체(1810), 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(또는 제1 응력 막(410)과 제2 응력 막(520)의 복합물), 및 제1 유전층(130)은 단일 공정 또는 다중 공정에서 CMP를 통해 제거될 수 있다.
도 40 내지 도 44는 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제4 방법을 예시하는 단면도이다. 예시적인 제4 방법은, 예시적인 제4 방법에서, 제1 반도체 구조(100)의 제2 면(100B) 상에 두 개 이상의 층의 이중 응력 막 스택이 증착될 수 있어, 제2 응력 막(520)에 대하여 수행되는 CMP 공정을 생략할 수 있다는 점에서 예시적인 제1 및 제2 방법과 다르다. 일 실시예에서, 도 32에 후속하는 도 40에 도시된 바와 같이, 두 개 이상의 층의 이중 응력 막 스택, 예를 들어, 제1 응력 막(1810)과 제2 응력 막(1820)의 복합물이 제1 반도체 구조(100)의 제2 면(100B) 상에 증착 및 형성될 수 있다. 도 25에 후속하는 다른 일 실시예에서는, 제1 유전층(130) 상에 제1 응력 막(1810)과 제2 응력 막(1820)의 복합물이 증착 및 형성될 수 있다. 예를 들어, 포토레지스트층은 제1 응력 막(1810)(또는 제2 응력 막(1820))으로서 작용하도록 스핀 코팅을 통해 제1 유전층(130)에 도포되거나 증착될 수 있다. 다른 일례로, 제1 응력 막(1810)(또는 제2 응력 막(1820))은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다. 제1 응력 막(1810)(또는 제2 응력 막(1820))은, 또한, 스핀-온 재료를 포함하는 UV 가교-결합 응력 막일 수 있다.
도 41에 도시된 바와 같이, 선택적으로, 이중 응력 막 스택이 패터닝될 수 있다. 예를 들어, 제1 응력 막(1810)은 응력 영역(1910A)을 갖는 제1 패터닝된 응력 막(1910)을 형성하도록 패터닝될 수 있다. 예를 들어, 제1 패터닝된 응력 막(1910)을 형성하기 위해 포토마스크가 사용될 수 있다. 다른 일례로, 제1 응력 막(1810), 예를 들어, 포토레지스트층은 직접-기입 리소그래피 도구로 패터닝될 수 있다. 이어서, 패터닝된 포토레지스트층을 현상하여 릴리프 패턴을 생성할 수 있다. 이 릴리프 패턴은 응력 막으로서 작용할 수 있거나, 하부층으로 전사되어 제1 패터닝된 응력 막(1910)이 될 수 있다. 예를 들어, DLP 칩이 사용될 수 있다. 또 다른 일례로, 격자 광 밸브 또는 레이저 검류계가 사용될 수 있다. 따라서, 제1 패터닝된 응력 막(1910)과 제2 응력 막(1820)의 복합물이 제1 반도체 구조(100)의 제2 면(100B) 상에 형성될 수 있다.
도 42에 도시된 바와 같이, 부착 재료(210)가 제거되어 제1 반도체 구조(100)를 캐리어 기판(150)으로부터 분리할 수 있다. 예를 들어, 부착 재료(210)는 제1 반도체 구조(100)가 캐리어 기판(150)으로부터 분리될 수 있도록 가열 및 기화될 수 있다. 도 42는, 제1 패터닝된 응력 막(1910)과 제2 응력 막(1820)의 복합물(또는 제1 응력 막(1810)과 제2 응력 막(1820)의 복합물)과 함께 제1 반도체 구조(100)가, 예를 들어, 에칭을 통해 절단되어 복수의 칩렛(2050)을 정의할 수 있음을 추가로 도시한다. 칩렛들(2050) 중 하나 이상은 다른 반도체 구조에 본딩될 수 있다. 예를 들어, 칩렛(2050)은, 제2 회로(610) 및 제1 반도체 구조(100)의 제1 배선 구조(120)에 대응하는 제2 배선 구조(620)를 갖는 제2 반도체 구조(600)에 본딩될 수 있다.
대안으로, 제1 패터닝된 응력 막(1910)과 제2 응력 막(1820)의 복합물(또는 제1 응력 막(1810)과 제2 응력 막(1820)의 복합물)과 함께 제1 반도체 구조(100)가 절단되어 칩렛(2050)을 정의할 수 있고, 이어서 부착 재료(210)가 제거되어 캐리어 기판(150)을 칩렛(2050)으로부터 분리할 수 있다.
도 43에 도시된 바와 같이, 칩렛(2050)은 제2 반도체 구조(600)에 본딩될 수 있으며, 이때 칩렛(2050)의 제1 배선 구조(120)는 제2 반도체 구조(600)의 제2 배선 구조(620)에 연결된다.
도 44에 도시된 바와 같이, 제1 패터닝된 응력 막(1910)과 제2 응력 막(1820)의 복합물(또는 제1 응력 막(1810)과 제2 응력 막(1820)의 복합물)이 제거될 수 있다. 예를 들어, 제1 패터닝된 응력 막(1910)과 제2 응력 막(1820)의 복합물(또는 제1 응력 막(1810)과 제2 응력 막(1820)의 복합물)은, 제1 회로(110)가 형성되는 제1 반도체 구조(100)의 벌크 실리콘(105)에서 중단되는 CMP를 통해 제거될 수 있다.
도 45는 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제5 방법(2300)을 예시하는 흐름도이다. 일 실시예에서, 도시된 예시적인 제5 방법(2300)의 단계들 중 일부는 동시에 또는 도시된 것과 다른 순서로 수행될 수 있고, 다른 방법 단계들로 대체될 수 있거나 생략될 수 있다. 필요에 따라 추가 방법 단계들이 수행될 수도 있다. 다른 일 실시예에서, 예시적인 제5 방법(2300)은 도 23 내지 도 36 및 도 40 내지 도 44에 도시된 예시적인 제1, 제2, 및 제4 방법에 대응할 수 있다.
단계 S2310에서는, 제1 반도체 구조가 제공될 수 있다. 일 실시예에서, 제1 반도체 구조(예를 들어, 제1 반도체 구조(100))는, 제1 반도체 구조의 제1 면(예를 들어, 제1 면(100A)) 상에 형성된 제1 회로(예를 들어, 제1 회로(110))와 제1 배선 구조(예를 들어, 제1 배선 구조(120)), 및 제1 반도체 구조의 제2 면(예를 들어, 제2 면(100B)) 상에 형성된 제1 유전층(예를 들어, 제1 유전층(130))과 제1 기판(예를 들어, 제1 기판(140))을 포함할 수 있다.
단계 S2320에서는, 제1 반도체 구조의 제1 면이 캐리어 기판에 부착될 수 있다. 예를 들어, 제1 반도체(100)의 제1 면(100A)은 부착 재료(210)를 사용하여 캐리어 기판(150)에 부착될 수 있다.
단계 S2330에서는, 제1 기판(및 제1 유전층)이 제거될 수 있다. 예를 들어, 제1 기판(140)(및 제1 유전층(130))은 CMP를 통해 제거될 수 있다.
단계 S2340에서는, 제1 응력 막과 제2 응력 막의 복합물이 제1 반도체 구조의 제2 면(또는 제1 유전층) 상에 형성될 수 있다. 예를 들어, 제1 응력 막(1810)과 제2 응력 막(1820)의 복합물은 도 40에 도시된 바와 같이 제1 반도체 구조(100)의 제2 면(100B) 상에 형성될 수 있다. 다른 일례로, 제1 응력 막(1810)과 제2 응력 막(1820)의 복합물이 제1 반도체 구조(100)의 제1 유전층(130) 상에 형성될 수 있다.
단계 S2350에서는, 제1 응력 막을 패터닝하여 제1 패터닝된 응력 막을 형성할 수 있다. 예를 들어, 도 27에 도시된 바와 같이, 제1 응력 막은, 직접-기입으로 패터닝되어 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물을 형성할 수 있다. 다른 일례로, 도 41에 도시된 바와 같이, 제1 응력 막이 패터닝되어 제1 패터닝된 응력 막(1910)과 제2 응력 막(1820)의 복합물을 형성할 수 있다.
단계 S2360에서는, 제1 반도체 구조가 캐리어 기판으로부터 분리될 수 있다. 예를 들어, 부착층(210)은 제1 반도체 구조(100)가 캐리어 기판(150)으로부터 분리될 수 있도록 가열 및 기화될 수 있다.
단계 S2370에서는, 제1 패터닝된 응력 막과 제2 응력 막의 복합물(또는 제1 응력 막과 제2 응력 막의 복합물)과 함께 제1 반도체 구조가 절단되어 복수의 칩렛을 정의할 수 있다. 예를 들어, 제1 패터닝된 응력 막(1910/510)과 제2 응력 막(1820/520)의 복합물(또는 제1 응력 막(1810/410)과 제2 응력 막(1820/520)의 복합물)과 함께 제1 반도체 구조(100)가, 예를 들어, 에칭을 통해 절단되어 칩렛(750/1350/2050)을 정의할 수 있다.
단계 S2380에서는, 하나 이상의 칩렛이 다른 반도체 구조에 본딩될 수 있다. 예를 들어 칩렛(750/1350/2050)은 제2 회로(610)와 제2 배선 구조(620)를 갖는 제2 반도체 구조(600)에 본딩될 수 있고, 이때 칩렛(750/1350/2050)의 제1 배선 구조(120)는 제2 반도체 구조(600)의 제2 배선 구조(620)에 연결된다.
단계 S2390에서는, 제1 패터닝된 응력 막과 제2 응력 막의 복합물(또는 제1 응력 막과 제2 응력 막의 복합물)(및 제1 유전층)이 제거될 수 있다. 예를 들어, 제1 패터닝된 응력 막(1910/510)과 제2 응력 막(1820/520)의 복합물(또는 제1 응력 막(1810/410)과 제2 응력 막(1820/520)의 복합물)(및 제1 유전층(130))은 CMP를 통해 제거될 수 있다.
도 46은 본 개시내용의 일부 실시예에 따라 반도체 구조 상에 칩렛을 형성하는 예시적인 제6 방법(2400)을 예시하는 흐름도이다. 일 실시예에서, 도시된 예시적인 제6 방법(2400)의 단계들 중 일부는 동시에 또는 도시된 것과 다른 순서로 수행될 수 있고, 다른 방법 단계들로 대체되거나 생략될 수 있다. 필요에 따라 추가 방법 단계들이 수행될 수도 있다. 다른 일 실시예에서, 예시적인 제6 방법(2400)은 도 37 내지 도 39에 도시된 예시적인 제3 방법에 대응할 수 있다. 예시적인 제6 방법(2400)은, 또한, 단계 S2310 내지 S2350을 포함할 수 있다.
단계 S2460에서는, 제1 패터닝된 응력 막과 제2 응력 막의 복합물(또는 제1 응력 막과 제2 응력 막의 복합물)과 함께 제1 반도체 구조가 절단되어 복수의 칩렛을 정의할 수 있다. 예를 들어, 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물과 함께 제1 반도체 구조(100)는, 예컨대, 에칭을 통해 절단되어 칩렛(750)을 정의할 수 있고, 이때 캐리어 기판(150) 및 부착 재료(210)는 제자리에 유지되고 칩렛(750)은 칩렛 수준에서 향후 단계에서 캐리어 기판(150)으로부터 분리된다.
단계 S2465에서는, 선택적으로, 각 칩렛에 대해 제1 패터닝된 응력 막과 제2 응력 막의 복합물(또는 제1 응력 막과 제2 응력 막의 복합물) 상에 칩렛 지지체가 형성된다. 예를 들어, 칩렛 지지체(1610)는 각 칩렛(750)에 대해 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물 상에 형성될 수 있다.
단계 S2470에서는, 칩렛이 캐리어 기판으로부터 분리될 수 있다. 예를 들어, 부착층(210)은 칩렛(750)이 캐리어 기판(150)으로부터 분리될 수 있도록 가열 및 기화될 수 있다.
단계 S2480에서는, 하나 이상의 칩렛이 다른 반도체 구조에 본딩될 수 있다. 예를 들어, 칩렛(750)은 제2 회로(610)와 제2 배선 구조(620)를 갖는 제2 반도체 구조(600)에 본딩될 수 있으며, 칩렛(750)의 제1 배선 구조(120)는 제2 반도체 구조(600)의 제2 배선 구조(620)에 연결된다.
단계 S2490에서는, 칩렛 지지체 및 제1 패터닝된 응력 막과 제2 응력 막의 복합물(또는 제1 응력 막과 제2 응력 막의 복합물)(및 제1 유전층)이 제거될 수 있다. 예를 들어, 칩렛 지지체(1610) 및 제1 패터닝된 응력 막(510)과 제2 응력 막(520)의 복합물(및 제1 유전층(130))이 CMP를 통해 제거될 수 있다.
본 발명의 일부 실시예에 따르면, 임의의 응력 조합이 가능하다. 응력 막은 반도체 장치, 다이 또는 웨이퍼 상의 여러 영역에서 압축, 인장 또는 중립일 수 있다. 본원의 실시예는, 동일한 응력 유형이지만 상이한 응력 값의 두 개 이상의 압축 또는 인장(또는 대안으로, 이들은, 동일한 웨이퍼 상의 상이한 응력 영역들, 즉, 압축 및 인장 영역들일 수 있음)을 포함한다. 본원의 예는 2개의 응력 막을 나타내지만, 2개 초과의 응력 막이 사용될 수도 있다. 칩렛의 후면 상에 있는 여러 유형의 응력 막은 포토리소그래피를 향상시키는 또 다른 자유도를 제공할 수 있다.
앞선 설명에서는, 처리 시스템의 특정 기하학 및 다양한 구성요소의 설명과 이에 사용된 공정과 같은 특정 세부 사항이 설명되었다. 그러나, 본원의 기술은 이들 특정 세부사항에서 벗어나는 다른 실시예에서 실시될 수 있고 이러한 세부사항은 설명을 위한 것이지 제한을 위한 것이 아님을 이해해야 한다. 본원에 개시된 실시예들은 첨부 도면을 참조하여 설명되었다. 유사하게, 설명의 목적으로, 완전한 이해를 제공하기 위해 구체적인 숫자, 재료 및 구성이 제시되었다. 그럼에도 불구하고, 실시예들은 이러한 특정 세부사항 없이 실시될 수 있다. 실질적으로 동일한 기능적 구성을 갖는 구성요소는 유사한 참조부호로 표시되며, 중복되는 설명은 생략될 수 있다.
다양한 실시예의 이해를 돕기 위해 다양한 기술이 다수의 이산 동작으로서 설명되었다. 설명 순서는 이러한 동작들이 반드시 순서에 의존한다는 것을 의미하는 것으로 해석되어서는 안 된다. 실제로, 이러한 동작들은 제시 순서대로 수행될 필요가 없다. 설명된 동작들은 설명된 실시예와는 다른 순서로 수행될 수 있다. 다양한 추가 동작이 수행될 수 있고/있거나 설명된 동작들이 추가 실시예에서 생략될 수 있다.
본원에서 사용되는 바와 같은 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 처리되는 물체를 가리킨다. 기판은, 장치, 특히 반도체 또는 다른 전자 장치의 임의의 재료 부분 또는 구조를 포함할 수 있고, 예를 들어, 반도체 웨이퍼, 레티클, 또는 박막과 같이 베이스 기판 구조 상에 또는 위에 있는 층과 같은 베이스 기판 구조일 수 있다. 따라서, 기판은, 패터닝되거나 패터닝되지 않은, 임의의 특정 베이스 구조, 하부층 또는 상부층으로 제한되지 않고, 오히려 임의의 이러한 층 또는 베이스 구조, 및 층 및/또는 베이스 구조의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 참조할 수 있지만, 이는 예시 목적일 뿐이다.
통상의 기술자는, 또한, 본 발명의 동일한 목적을 여전히 달성하면서 위에서 설명한 기술의 동작에 많은 변형이 이루어질 수 있음을 이해할 것이다. 이러한 변형은 본 개시내용의 범위에 의해 커버되는 것으로 의도된 것이다. 이와 같이, 본 발명의 실시예의 전술한 설명은 제한하려는 의도가 아니다. 오히려, 본 발명의 실시예에 대한 임의의 제한은 다음 청구범위에 제시된다.

Claims (40)

  1. 제1 반도체 구조의 제1 면 상에 형성된 제1 회로와 제1 배선 구조를 갖는 상기 제1 반도체 구조를 제공하는 단계;
    상기 제1 반도체 구조의 제1 면을 캐리어 기판에 부착하는 단계;
    상기 제1 반도체 구조의 제2 면 상에 응력 막을 형성하는 단계;
    상기 캐리어 기판을 상기 제1 반도체 구조로부터 분리하는 단계;
    상기 응력 막과 상기 제1 반도체 구조를 절단하여 적어도 하나의 칩렛(chiplet)을 정의하는 단계; 및
    제2 배선 구조가 상기 제1 배선 구조에 연결되도록 상기 적어도 하나의 칩렛을 제2 회로와 상기 제2 배선 구조를 갖는 제2 반도체 구조에 본딩하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 응력 막을 패터닝하여 패터닝된 응력 막을 형성하는 단계를 더 포함하고, 상기 응력 막과 상기 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계는 상기 패터닝된 응력 막과 상기 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함하는, 방법.
  3. 제2항에 있어서, 상기 패터닝된 응력 막은 마스크-기반 리소그래피 도구, 직접-기입 리소그래피 도구, 또는 자외선(UV) 가교-결합을 통해 형성되는, 방법.
  4. 제3항에 있어서, 상기 패터닝된 응력 막은 디지털 광 처리(DLP) 칩, 격자 광 밸브, 또는 레이저 검류계를 사용하는 상기 직접-기입 리소그래피 도구를 통해 형성되는, 방법.
  5. 제2항에 있어서, 상기 적어도 하나의 칩렛이 상기 제2 반도체 구조에 본딩된 후에 상기 패터닝된 응력 막을 제거하는 단계를 더 포함하는, 방법.
  6. 제1항에 있어서, 상기 적어도 하나의 칩렛이 상기 제2 반도체 구조에 본딩된 후에 상기 응력 막을 제거하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서, 상기 제1 반도체 구조는 상기 제2 면 상에 형성된 제1 유전층을 더 갖고, 상기 제1 반도체 구조의 제2 면 상에 응력 막을 형성하는 단계는 상기 제1 반도체 구조의 제1 유전층 상에 응력 막을 형성하는 단계를 포함하는, 방법.
  8. 제7항에 있어서, 상기 제1 반도체 구조는 상기 제1 유전층 상에 형성된 제1 기판을 더 갖고, 방법은, 상기 제1 반도체 구조의 제1 유전층 상에 응력 막을 형성하는 단계 전에, 상기 제1 기판을 제거하여 상기 제1 유전층을 노출하는 단계를 더 포함하는, 방법.
  9. 제1항에 있어서, 상기 제1 반도체 구조의 제1 면은 부착 재료를 사용하여 상기 캐리어 기판에 부착되고, 상기 캐리어 기판을 상기 제1 반도체 구조로부터 분리하는 단계는 상기 캐리어 기판이 상기 제1 반도체 구조로부터 분리되도록 상기 부착 재료를 가열하는 단계를 포함하는, 방법.
  10. 제1 반도체 구조의 제1 면 상에 형성된 제1 회로와 제1 배선 구조를 갖는 상기 제1 반도체 구조를 제공하는 단계;
    상기 제1 반도체 구조의 제1 면을 캐리어 기판에 부착하는 단계;
    상기 제1 반도체 구조의 제2 면 상에 응력 막을 형성하는 단계;
    상기 응력 막과 상기 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계;
    상기 캐리어 기판을 상기 적어도 하나의 칩렛으로부터 분리하는 단계; 및
    제2 배선 구조가 상기 제1 배선 구조에 연결되도록 상기 적어도 하나의 칩렛을 제2 회로와 상기 제2 배선 구조를 갖는 제2 반도체 구조에 본딩하는 단계를 포함하는, 방법.
  11. 제10항에 있어서, 상기 응력 막을 패터닝하여 패터닝된 응력 막을 형성하는 단계를 더 포함하고, 상기 응력 막과 상기 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계는 상기 패터닝된 응력 막과 상기 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함하는, 방법.
  12. 제11항에 있어서, 상기 패터닝된 응력 막은 마스크-기반 리소그래피 도구, 직접-기입 리소그래피 도구, 또는 UV 가교-결합을 통해 형성되는, 방법.
  13. 제12항에 있어서, 상기 패터닝된 응력 막은 DLP 칩, 격자 광 밸브, 또는 레이저 검류계를 사용하는 상기 직접-기입 리소그래피 도구를 통해 형성되는, 방법.
  14. 제10항에 있어서, 상기 제1 반도체 구조는 상기 제2 면 상에 형성된 제1 유전층을 더 갖고, 상기 제1 반도체 구조의 제2 면 상에 응력 막을 형성하는 단계는 상기 제1 반도체 구조의 제1 유전층 상에 응력 막을 형성하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 제1 반도체 구조는 상기 제1 유전층 상에 형성된 제1 기판을 더 갖고, 방법은, 상기 제1 반도체 구조의 제1 유전층 상에 응력 막을 형성하는 단계 전에, 상기 제1 기판을 제거하여 상기 제1 유전층을 노출하는 단계를 더 포함하는, 방법.
  16. 제10항에 있어서, 상기 제1 반도체 구조의 제1 면은 부착 재료를 사용하여 상기 캐리어 기판에 부착되고, 상기 응력 막과 상기 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계는 상기 응력 막, 상기 제1 반도체 구조, 및 상기 부착 재료를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함하는, 방법.
  17. 제16항에 있어서, 상기 응력 막, 상기 제1 반도체 구조, 및 상기 부착 재료를 절단하여 적어도 하나의 칩렛을 정의하는 단계는, 상기 응력 막, 상기 제1 반도체 구조, 상기 부착 재료, 및 상기 캐리어 기판의 일부를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함하는, 방법.
  18. 제10항에 있어서, 상기 제1 반도체 구조의 제1 면은 부착 재료를 사용하여 상기 캐리어 기판에 부착되고, 상기 캐리어 기판을 상기 적어도 하나의 칩렛으로부터 분리하는 단계는 상기 캐리어 기판이 상기 적어도 하나의 칩렛으로부터 분리되도록 상기 부착 재료를 가열하는 단계를 포함하는, 방법.
  19. 제10항에 있어서, 상기 캐리어 기판을 상기 적어도 하나의 칩렛으로부터 분리하는 단계 전에, 상기 적어도 하나의 칩렛의 응력 막 상에 칩렛 지지체를 형성하는 단계를 더 포함하는, 방법.
  20. 제19항에 있어서, 상기 적어도 하나의 칩렛이 상기 제2 반도체 구조에 본딩된 후에 상기 칩렛 지지체와 상기 응력 막을 제거하는 단계를 더 포함하는, 방법.
  21. 제1 반도체 구조의 제1 면 상에 형성된 제1 회로와 제1 배선 구조를 갖는 상기 제1 반도체 구조를 제공하는 단계;
    상기 제1 반도체 구조의 제1 면을 캐리어 기판에 부착하는 단계;
    상기 제1 반도체 구조의 제2 면 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계;
    상기 캐리어 기판을 상기 제1 반도체 구조로부터 분리하는 단계;
    상기 제1 응력 막과 상기 제2 응력 막의 복합물 및 상기 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계; 및
    제2 배선 구조가 상기 제1 배선 구조에 연결되도록 상기 적어도 하나의 칩렛을 제2 회로와 상기 제2 배선 구조를 갖는 제2 반도체 구조에 본딩하는 단계를 포함하는, 방법.
  22. 제21항에 있어서, 상기 적어도 하나의 칩렛이 상기 제2 반도체 구조에 본딩된 후에 상기 제1 응력 막과 상기 제2 응력 막의 복합물을 제거하는 단계를 더 포함하는, 방법.
  23. 제21항에 있어서, 상기 제1 반도체 구조는 상기 제2 면 상에 형성된 제1 유전층을 더 갖고, 상기 제1 반도체 구조의 제2 면 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계는 상기 제1 반도체 구조의 제1 유전층 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계를 포함하는, 방법.
  24. 제23항에 있어서, 상기 제1 반도체 구조는 상기 제1 유전층 상에 형성된 제1 기판을 더 갖고, 방법은, 상기 제1 반도체 구조의 제1 유전층 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계 전에, 상기 제1 기판을 제거하여 상기 제1 유전층을 노출하는 단계를 더 포함하는, 방법.
  25. 제21항에 있어서, 상기 제1 반도체 구조의 제1 면은 부착 재료를 사용하여 상기 캐리어 기판에 부착되고, 상기 캐리어 기판을 상기 제1 반도체 구조로부터 분리하는 단계는 상기 캐리어 기판이 상기 제1 반도체 구조로부터 분리되도록 상기 부착 재료를 가열하는 단계를 포함하는, 방법.
  26. 제21항에 있어서, 상기 제1 응력 막을 패터닝하여 제1 패터닝된 응력 막을 형성하는 단계를 더 포함하고, 상기 제1 응력 막과 상기 제2 응력 막의 복합물 및 상기 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계는, 상기 제1 패터닝된 응력 막과 상기 제2 응력 막의 복합물 및 상기 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함하는, 방법.
  27. 제26항에 있어서, 상기 제1 패터닝된 응력 막은 적어도 하나의 응력 영역을 갖고 형성되고, 상기 제2 응력 막은 상기 적어도 하나의 응력 영역 내에 형성되는, 방법.
  28. 제27항에 있어서, 상기 제2 응력 막은 상기 제1 패터닝된 응력 막 상에 추가로 형성되는, 방법.
  29. 제26항에 있어서, 상기 제1 패터닝된 응력 막은 마스크-기반 리소그래피 도구, 자외선(UV) 가교-결합, 또는 직접-기입 리소그래피 도구를 통해 형성되는, 방법.
  30. 제29항에 있어서, 상기 제1 패터닝된 응력 막은 디지털 광 처리(DLP) 칩, 격자 광 밸브, 또는 레이저 검류계를 사용하는 상기 직접-기입 리소그래피 도구를 통해 형성되는, 방법.
  31. 제26항에 있어서, 상기 적어도 하나의 칩렛이 상기 제2 반도체 구조에 본딩된 후에 상기 제1 패터닝된 응력 막과 상기 제2 응력 막의 복합물을 제거하는 단계를 더 포함하는, 방법.
  32. 제1 반도체 구조의 제1 면 상에 형성된 제1 회로와 제1 배선 구조를 갖는 상기 제1 반도체 구조를 제공하는 단계;
    상기 제1 반도체 구조의 제1 면을 캐리어 기판에 부착하는 단계;
    상기 제1 반도체 구조의 제2 면 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계;
    상기 제1 응력 막과 상기 제2 응력 막의 복합물과 상기 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계;
    상기 캐리어 기판을 상기 적어도 하나의 칩렛으로부터 분리하는 단계; 및
    제2 배선 구조가 상기 제1 배선 구조에 연결되도록 상기 적어도 하나의 칩렛을 제2 회로와 제2 배선 구조를 갖는 제2 반도체 구조에 본딩하는 단계를 포함하는, 방법.
  33. 제32항에 있어서, 상기 제1 응력 막을 패터닝하여 제1 패터닝된 응력 막을 형성하는 단계를 더 포함하고, 상기 제1 응력 막과 상기 제2 응력 막의 복합물과 상기 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계는, 상기 제1 패터닝된 응력 막과 상기 제2 응력 막의 복합물과 상기 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함하는, 방법.
  34. 제33항에 있어서, 상기 제1 패터닝된 응력 막은 적어도 하나의 응력 영역을 갖고 형성되고, 상기 제2 응력 막은, 상기 적어도 하나의 응력 영역 내에 형성되는, 방법.
  35. 제34항에 있어서, 상기 제2 응력 막은 상기 제1 패터닝된 응력 막 상에 추가로 형성되는, 방법.
  36. 제33항에 있어서, 상기 제1 패터닝된 응력 막은 마스크-기반 리소그래피 도구, UV 가교-결합, 또는 직접-기입 리소그래피 도구를 통해 형성되는, 방법.
  37. 제32항에 있어서, 상기 제1 반도체 구조는 상기 제2 면 상에 형성된 제1 유전층을 더 갖고, 상기 제1 반도체 구조의 제2 면 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계는, 상기 제1 반도체 구조의 제1 유전층 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계를 포함하는, 방법.
  38. 제37항에 있어서, 상기 제1 반도체 구조는 상기 제1 유전층 상에 형성된 제1 기판을 더 갖고, 방법은, 상기 제1 반도체 구조의 제1 유전층 상에 제1 응력 막과 제2 응력 막의 복합물을 형성하는 단계 전에, 상기 제1 기판을 제거하여 상기 제1 유전층을 노출하는 단계를 더 포함하는, 방법.
  39. 제32항에 있어서, 상기 제1 반도체 구조의 제1 면은 부착 재료를 사용하여 상기 캐리어 기판에 부착되고, 상기 응력 막과 상기 제1 반도체 구조를 절단하여 적어도 하나의 칩렛을 정의하는 단계는, 상기 응력 막, 상기 제1 반도체 구조, 및 상기 부착 재료를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함하는, 방법.
  40. 제39항에 있어서, 상기 응력 막, 상기 제1 반도체 구조, 및 상기 부착 재료를 절단하여 적어도 하나의 칩렛을 정의하는 단계는, 상기 응력 막, 상기 제1 반도체 구조, 상기 부착 재료, 및 상기 캐리어 기판의 일부를 절단하여 적어도 하나의 칩렛을 정의하는 단계를 포함하는, 방법.
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US7880278B2 (en) * 2006-05-16 2011-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer
US7675182B2 (en) * 2007-09-27 2010-03-09 Intel Corporation Die warpage control
US8212346B2 (en) * 2008-10-28 2012-07-03 Global Foundries, Inc. Method and apparatus for reducing semiconductor package tensile stress
CN103296013B (zh) * 2013-05-28 2017-08-08 上海华虹宏力半导体制造有限公司 射频器件的形成方法
US9397051B2 (en) * 2013-12-03 2016-07-19 Invensas Corporation Warpage reduction in structures with electrical circuitry

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