JPH0982634A - 半導体デバイスのパターン形成方法 - Google Patents

半導体デバイスのパターン形成方法

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JPH0982634A
JPH0982634A JP8128682A JP12868296A JPH0982634A JP H0982634 A JPH0982634 A JP H0982634A JP 8128682 A JP8128682 A JP 8128682A JP 12868296 A JP12868296 A JP 12868296A JP H0982634 A JPH0982634 A JP H0982634A
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JP
Japan
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wafer
photoresist
pattern
effective area
semiconductor device
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JP8128682A
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English (en)
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Tenchin In
天 鎭 尹
Kyounsho Shin
キョウン 燮 申
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure

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  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

(57)【要約】 【課題】 半導体ウェーハの縁部におけるピッチング
（くぼみ、pitting ）の発生を防止して半導体デバイス
の生産性と信頼性を改善する、半導体デバイスのパター
ン形成方法を提供する。 【解決手段】 本発明は、上面にエッチング層が形成さ
れているウェーハの全面にホトレジストを形成する工程
と、ウェーハの有効領域内にのみホトレジストが残り、
パターンが形成されないウェーハの縁部にはホトレジス
トが残らないようにホトレジストを選択的に露光する工
程と、露光されたホトレジストを現像してウェーハの有
効領域内にのみ所定のホトレジストパターンを形成する
工程を備えてなることにより、ピッチングの発生を防止
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイスのパ
ターン形成方法に関し、特に、半導体ウェーハのパター
ン形成方法を改善して、ウェーハのパターンの形成され
る部分とパターンが形成されない縁部との境界部におい
て、ピッチングによるダメージが生ずるのを防止する、
半導体デバイスのパターン形成方法に関する。
【０００２】
【従来の技術】半導体デバイスの製造工程において、リ
ソグラフィとは、マスク上の幾何学的パターンを半導体
ウェーハの表面を覆っている感光物質（レジスト）の薄
層に転写する工程である。このように形成されたパター
ンは、半導体集積回路内の多数の領域、すなわちイオン
注入領域、コンタクトホール、金属配線領域、ボンディ
ングパッド領域などの各領域を限定する。リソグラフィ
工程を通じて形成された感光物質の微細パターンは最終
デバイスの永久的な要素ではなく、この感光物質の微細
パターンは、選択的に行われるエッチング工程により感
光物質の下部に形成されたエッチング物質層に転写さ
れ、デバイスの永久的な要素となる。
【０００３】図３は、従来のホトリソグラフィによりパ
ターン形成を行った後のウェーハの全面を示す平面図で
ある。図４は、図３のＡ−Ａ線における断面図である。
【０００４】図３を参照すれば、半導体ウェーハ１の大
きさがレチクル２の大きさに比べて十分大きいので、一
つのウェーハ１上に同一形状のパターンを多数個形成し
うる。すなわち、一つのレチクル２を用いて、露光装置
内でウェーハ１の位置を２次元的に移動しながら露光工
程を行えば、一つのウェーハ１内に同一パターンを繰り
返して形成しうる。図３は、一つのレチクル２内に四つ
のチップのパターンが形成されていることを示す。
【０００５】一方、ウェーハ１の形状は通常円形または
楕円形をなしているので、四角形のレチクル２を用いて
露光工程を行ってパターンを形成することのできるウェ
ーハの有効領域５はウェーハ１の中央部に限定される。
ウェーハの縁部４にはパターンが形成されず、後のチッ
プ切断工程において切捨てられる。
【０００６】半導体の製造過程において一般に用いられ
ているホトリソグラフィに従ったパターン形成過程を図
４に基づいて説明すれば、次の通りである。
【０００７】半導体基板１０上に、エッチング阻止層１
１、エッチング層１２及びホトレジスト１３、１４の層
を順に形成する。次いで、金属膜に所定のパターンが形
成されているレチクル２（図示せず）をウェーハ１上の
所定位置にアラインさせ、紫外線をレチクル２の後ろか
ら照射して露光工程を行う。そして、露光装置内でウェ
ーハ１の位置を２次元的に移動させながらウェーハの有
効領域５内の露光工程を完了する。次いで、露光された
部分を現像してホトレジストを取り除けば、パターン形
成工程が完了する。現像工程によって、ウェーハの縁部
４のホトレジスト１３と、パターンが形成されるウェー
ハの有効領域５内の露光されないホトレジスト１４は取
り除かれずに残る。
【０００８】図５は、図４に示したパターンを用いてエ
ッチング工程を行った結果を示した断面図である。残存
するホトレジスト１３、１４がエッチングマスクとして
作用して、ホトレジストの下に形成されているエッチン
グ層１２にパターンが転写される。
【０００９】前記の従来技術では、ウェーハの縁部４の
ホトレジスト１３は取り除かれないまま次のエッチング
工程が行われるので、ウェーハの縁部４と有効領域５と
の境界部ではエッチングレートが高く、図５に示したよ
うに、エッチングされてはならないエッチング阻止層１
１が損傷を受けるピッチング（くぼみ、pitting ）現象
が生ずる問題点がある。これは、ウェーハの縁部４はホ
トレジスト１３により広く覆われていてエッチングされ
ず、ウェーハの縁部４と有効領域５との境界部にエッチ
ング液が過剰に存在して局部的にエッチングレートが高
くなる、いわばローディング効果によって発生する。
【００１０】
【発明が解決しようとする課題】本発明は、前記従来技
術の問題点を解決するために案出されたものであり、ピ
ッチングの発生を防いで半導体デバイスの信頼性を高め
る、半導体デバイスのパターン形成方法を提供すること
を目的としている。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明による半導体デバイスのパターン形成方法
は、エッチング層が上面に形成されているウェーハの全
面にホトレジストを形成する工程と、所定のパターンが
形成されるウェーハの有効領域内にのみホトレジストが
残り、パターンが形成されないウェーハの縁部にはホト
レジストが残らないよう、ホトレジストを選択的に露光
する工程と、露光したホトレジストを現像して、ウェー
ハの有効領域内にのみ所定のホトレジストパターンを形
成する工程からなる。
【００１２】前記のホトレジストを選択的に露光する工
程は、ウェーハの縁部のホトレジストに対して無パター
ンのブランク露光を行う工程と、それに引き続いてパタ
ーンが形成されるウェーハの有効領域のホトレジストを
露光する工程とから構成することができる。前記の２つ
の露光工程の順序は逆でもよい。本発明による露光工程
においては、パターン形成のために、レチクルまたはマ
スク自体を用いることができる。
【００１３】
【発明の実施の形態】添付した図面に基づいて、本発明
の一実施例について以下に説明する。
【００１４】図４に対応して、図１は、本発明の一実施
例によるパターン形成された半導体デバイスの断面を示
した図である。
【００１５】図１に示されるように、半導体ウェーハ２
０の上にエッチング阻止層２１、エッチング層２２を順
に形成し、その後、ウェーハ２０の全面にフォトレジス
トを塗布する。本実施例においては、フォトレジストと
してポジ形のものを用いているが、本発明においては、
ネガ形のフォトレジストを用いることもできる。
【００１６】次いで、二段階からなる露光工程を行う。
最初に、ウェーハの縁部（図３の符号４）において、パ
ターンは形成せず、無パターンのブランクレチクル（パ
ターンが形成されていないレチクル）を用いて露光工程
を行う。本実施例で用いたブランクレチクルは、以下で
説明するパターンを有するレチクルと同一サイズのもの
とした。四つのチップパターンをもつレチクルを用いて
いるが、チップ数は４つに限られるものではない。前記
の第一の露光工程は、無パターンのブランクレチクルを
用いて、縮小投影レンズを通じてステップアンドリピー
ト方式で行っていき、ウェーハを２次元的に移動させな
がら、ウェーハの縁部を覆っているホトレジスト全部に
対して繰り返して行う。
【００１７】第二に、予め所定のパターンが形成されて
いるレチクルを用いて、パターンが形成されるウェーハ
の有効領域（図３の符号５）に対して、やはりステップ
アンドリピート方式で露光工程を行う。
【００１８】次いで、現像液中にウェーハを浸して現像
すれば、露光されたホトレジストは取り除かれ、露光さ
れないホトレジストパターン２４は残存する。すなわ
ち、ウェーハの縁部のホトレジストはすべて取り除か
れ、ウェーハの有効領域内のホトレジストパターン２４
のみが残り、この工程によってパターン形成が完了す
る。
【００１９】図２は、図１に示したパターンを用いてエ
ッチング工程を行って得られた構造を示す断面図であ
る。本発明によれば、ウェーハの縁部のホトレジストが
すべて除かれた状態でエッチング工程が行われるので、
ウェーハの縁部に形成されているエッチング層２２も除
去される。
【００２０】なお、本実施例では、ホトレジストの露光
をウェーハの縁部について先に行い、次いでウェーハの
有効領域について行ったが、露光の順序を逆にすること
もできる。さらに本実施例では、レチクルまたは直接マ
スクを使って露光を行った。
【００２１】本発明は、前記の実施例に限定されるもの
ではなく、本発明の技術思想から離脱しない範囲内で多
様に変更を加えることができる。
【００２２】
【発明の効果】本発明によれば、ウェーハの縁部のホト
レジストがすべて除かれた状態でエッチング工程が行わ
れるので、従来技術にみられたような、ウェーハの縁部
と有効領域との境界部に比較的過剰に存在するエッチン
グ液によって引き起こされる、エッチング阻止層２１の
ピッチングが防止される。さらに、ピッチングが防止さ
れるため半導体デバイスの生産性と信頼性が飛躍的に改
善される。
【図面の簡単な説明】
【図１】本発明の一実施例によるパターンが形成された
半導体デバイスを示す断面図である。
【図２】図１に示したパターンを用いてエッチングを行
った後の半導体デバイスの構造を示す断面図である。
【図３】従来のパターン形成方法による露光及び現像工
程後のウェーハを示す平面図である。
【図４】図３のＡ−Ａ線における断面図である。
【図５】図４に示したウェーハのエッチング工程後の構
造を示す断面図である。
【符号の説明】
１ 半導体ウェーハ ２ レチクル ４ ウェーハの縁部 ５ ウェーハの有効領域 １０ 半導体基板 １１ エッチング阻止層 １２ エッチング層 １３ 縁部のホトレジスト １４ 有効領域のホトレジスト ２０ 半導体ウェーハ ２１ エッチング阻止層 ２２ エッチング層 ２４ ホトレジストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/302 Ｅ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 エッチング層が上面に形成されているウ
    ェーハの全面にホトレジストを形成する工程と、所定の
    パターンが形成されるウェーハの有効領域内にのみホト
    レジストが残り、パターンが形成されないウェーハの縁
    部にはホトレジストが残らないよう、ホトレジストを選
    択的に露光する工程と、露光されたホトレジストを現像
    して前記ウェーハの有効領域内にのみ所定のホトレジス
    トパターンを形成する工程とからなる、半導体デバイス
    のパターン形成方法。
  2. 【請求項２】 前記ホトレジストを選択的に露光する工
    程が、ウェーハの縁部のホトレジストに対して無パター
    ンのブランク露光を行う工程と、それに引き続いてパタ
    ーンが形成されるウェーハの有効領域のホトレジストに
    対して露光を行う工程とからなることを特徴とする、請
    求項１に記載の半導体デバイスのパターン形成方法。
  3. 【請求項３】 前記ホトレジストを選択的に露光する工
    程が、パターンが形成されるウェーハの有効領域のホト
    レジストに対して露光を行う工程と、それに引き続いて
    ウェーハの縁部のホトレジストに対して無パターンのブ
    ランク露光を行う工程とからなることを特徴とする、請
    求項１に記載の半導体デバイスのパターン形成方法。
  4. 【請求項４】 前記ホトレジストを選択的に露光する工
    程におけるウェーハの有効領域に対する露光は、パター
    ンが形成されたレチクルを用いて行い、かつ、ウェーハ
    の縁部に対する露光は、無パターンのレチクルを用いて
    行うことを特徴とする、請求項２または３に記載の半導
    体デバイスのパターン形成方法。
  5. 【請求項５】 前記ホトレジストを選択的に露光する工
    程におけるウェーハの有効領域に対する露光は、パター
    ンが形成されたマスクを用いて行い、かつ、ウェーハの
    縁部に対する露光は、無パターンのマスクを用いて行う
    ことを特徴とする、請求項２または３に記載の半導体デ
    バイスのパターン形成方法。
JP8128682A 1995-09-13 1996-05-23 半導体デバイスのパターン形成方法 Pending JPH0982634A (ja)

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KR1995-29882 1995-09-13
KR1019950029882A KR0156316B1 (ko) 1995-09-13 1995-09-13 반도체장치의 패턴 형성방법

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3313628B2 (ja) * 1997-10-20 2002-08-12 富士通株式会社 半導体装置の製造方法
KR100510467B1 (ko) * 1998-05-12 2005-10-24 삼성전자주식회사 웨이퍼상에 물반점 형성이 방지되는 커패시터하부전극 형성방법
JP3353740B2 (ja) * 1999-04-21 2002-12-03 日本電気株式会社 半導体装置の製造方法
KR20040022000A (ko) * 2002-09-06 2004-03-11 삼성전자주식회사 감광층 패턴 형성 방법
US20060286804A1 (en) * 2005-06-15 2006-12-21 Chuan-Yi Wu Method for forming patterned material layer
JP4804088B2 (ja) * 2005-09-27 2011-10-26 株式会社リコー 半導体装置の製造方法
TWI380349B (en) * 2008-07-09 2012-12-21 Nanya Technology Corp Exposure method
CN108878353A (zh) * 2018-06-27 2018-11-23 武汉新芯集成电路制造有限公司 一种晶圆上接触孔的制备方法
CN111799179B (zh) * 2020-07-31 2022-03-18 武汉新芯集成电路制造有限公司 半导体器件的形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3598604A (en) * 1968-11-19 1971-08-10 Ibm Process of producing an array of integrated circuits on semiconductor substrate
US4211834A (en) * 1977-12-30 1980-07-08 International Business Machines Corporation Method of using a o-quinone diazide sensitized phenol-formaldehyde resist as a deep ultraviolet light exposure mask
US4591547A (en) * 1982-10-20 1986-05-27 General Instrument Corporation Dual layer positive photoresist process and devices
US4498227A (en) * 1983-07-05 1985-02-12 Fairchild Camera & Instrument Corporation Wafer fabrication by implanting through protective layer
US4610948A (en) * 1984-01-25 1986-09-09 The United States Of America As Represented By The Secretary Of The Army Electron beam peripheral patterning of integrated circuits
GB8610655D0 (en) * 1986-05-01 1986-06-04 Smiths Industries Plc Integrated circuit substrates
US5512397A (en) * 1988-05-16 1996-04-30 Leedy; Glenn J. Stepper scanner discretionary lithography and common mask discretionary lithography for integrated circuits
JPH02115853A (ja) * 1988-10-26 1990-04-27 Fujitsu Ltd 半導体装置の製造方法
US5356758A (en) * 1988-12-28 1994-10-18 Texas Instruments Incorporated Method and apparatus for positively patterning a surface-sensitive resist on a semiconductor wafer
US5126231A (en) * 1990-02-26 1992-06-30 Applied Materials, Inc. Process for multi-layer photoresist etching with minimal feature undercut and unchanging photoresist load during etch
JPH0669227A (ja) * 1992-05-29 1994-03-11 Texas Instr Inc <Ti> 化合物半導体のヘテロ接合バイポーラトランジスタ及びその製造方法
US5395740A (en) * 1993-01-27 1995-03-07 Motorola, Inc. Method for fabricating electrode patterns
US5468595A (en) * 1993-01-29 1995-11-21 Electron Vision Corporation Method for three-dimensional control of solubility properties of resist layers
JPH0784115A (ja) * 1993-09-13 1995-03-31 Sumitomo Chem Co Ltd 機能性塗膜を形成する方法
US5648198A (en) * 1994-12-13 1997-07-15 Kabushiki Kaisha Toshiba Resist hardening process having improved thermal stability
US5728507A (en) * 1996-02-20 1998-03-17 Motorola, Inc. Method for planarizing a semiconductor layer

Also Published As

Publication number Publication date
KR970018110A (ko) 1997-04-30
US5885756A (en) 1999-03-23
KR0156316B1 (ko) 1998-12-01

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