TW202247259A - 用於三維小晶片形成的局部應力區域 - Google Patents

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丹尼爾 富爾福德
安東尼 Ｒ 舍皮斯
馬克 Ｉ 加德納
Ｈ 吉姆 富爾福德
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Abstract

本揭露的複數態樣提供在半導體結構上形成小晶片的方法。該方法可包括提供第一半導體結構，該第一半導體結構具有形成在其第一側上的第一電路及第一佈線結構，以及將該第一側附接至承載基板。該方法可更包括在該第一半導體結構的第二側上形成第一應力膜及第二應力膜的複合材料，以及將該承載基板及該第一半導體結構分離。該方法可更包括將該第一應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片，以及將該至少一小晶片接合至具有第二電路及第二佈線結構的第二半導體結構，使該第二佈線結構連接至該第一佈線結構。

Description

用於三維小晶片形成的局部應力區域
本揭露整體係關於微電子裝置，包括半導體裝置、電晶體及積體電路，包括微製造方法。 [相關申請案的交互參照]
本申請案係主張2021年1月26日提交，標題為「Method of Making Localized Stress Regions for Advanced 3D Chiplet Formation」的美國臨時申請案第63/141,552號，以及2021年1月26日提交，標題為「Method of Making Localized Stress Regions for Advanced 3D Chiplet Formation」的美國臨時申請案第63/141,553號之優先權，上述申請案的整體內容係作為參考文獻而引入本文中。
在半導體裝置(尤其是微觀尺寸)的製造期間係執行各種製造處理，例如膜-形成沉積、蝕刻遮罩產生、圖案化、材料蝕刻及移除，以及摻雜處理。這些處理係重複執行以在基板上形成所欲的半導體裝置元件。歷史上，已利用微製造在一平面中形成電晶體伴隨著形成在主動裝置平面上方的佈線/金屬化，而因此其特徵為二維(2D)電路或2D製造。微縮化的成果已大幅增加2D電路中每單位面積的電晶體數量；隨著微縮化進入個位數奈米的半導體裝置製造節點，接下來的微縮化成果已面臨到更大挑戰。半導體裝置製造商已表示對於三維(3D)半導體電路的需求，其中在該3D半導體電路中電晶體係堆疊在彼此頂部。
本揭露的複數態樣提供在半導體結構上形成小晶片的方法。舉例而言，該方法可包括提供第一半導體結構，該第一半導體結構具有形成在其第一側上的第一電路及第一佈線結構，以及將該第一半導體結構的該第一側附接至承載基板。該方法可更包括在該第一半導體結構的第二側上形成應力膜，以及將該承載基板及該第一半導體結構分離。該方法可更包括將該應力膜及該第一半導體結構進行切割以界定出至少一小晶片，以及將該至少一小晶片接合至具有第二電路及第二佈線結構的第二半導體結構，使該第二佈線結構連接至該第一佈線結構。在實施例中，該方法可更包括在該至少一小晶片接合至該第二半導體結構過後移除該應力膜。
在實施例中，該方法可更包括將該應力膜圖案化以形成經圖案化應力膜，而將該應力膜及該第一半導體結構進行切割以界定出至少一小晶片可包括將該經圖案化應力膜及該第一半導體結構進行切割以界定出至少一小晶片。在實施例中，該經圖案化應力膜可經由基於遮罩的微影工具、紫外(UV)交聯或直寫微影工具而形成。舉例而言，該經圖案化應力膜可經由該直寫微影工具使用數位光處理(DLP)晶片、柵狀光閥或雷射電流計而形成。在實施例中，該方法可更包括在該至少一小晶片接合至該第二半導體結構過後移除該經圖案化應力膜。
在實施例中，該第一半導體結構可更具有形成在其該第二側上的第一介電質層，而在該第一半導體結構的第二側上形成應力膜可包括在該第一半導體結構的該第一介電質層上形成應力膜。舉例而言，該第一半導體結構可更具有形成在該第一介電質層上的第一基板，而該方法可更包括在該第一半導體結構的該第一介電質層上形成應力膜之前，移除該第一基板以露出該第一介電質層。
在實施例中，該第一半導體結構的該第一側可使用附接材料而附接至該承載基板，而將該承載基板及該第一半導體結構分離可包括加熱該附接材料，使得該承載基板與該第一半導體結構分離。
本揭露的複數態樣提供在半導體結構上形成小晶片的另一方法。舉例而言，該方法可包括提供第一半導體結構，該第一半導體結構具有形成在其第一側上的第一電路及第一佈線結構，以及將該第一半導體結構的該第一側附接至承載基板。該方法可更包括在該第一半導體結構的第二側上形成應力膜，以及將該應力膜及該第一半導體結構進行切割以界定出至少一小晶片。該方法可更包括將該承載基板及該至少一小晶片分離，以及將該至少一小晶片接合至具有第二電路及第二佈線結構的第二半導體結構，使該第二佈線結構連接至該第一佈線結構。
在實施例中，該方法可更包括將該應力膜圖案化以形成經圖案化應力膜，而將該應力膜及該第一半導體結構進行切割以界定出至少一小晶片可包括將該經圖案化應力膜及該第一半導體結構進行切割以界定出至少一小晶片。在實施例中，該經圖案化應力膜可經由基於遮罩的微影工具、UV交聯或直寫微影工具而形成。舉例而言，該經圖案化應力膜可經由該直寫微影工具使用DLP晶片、柵狀光閥或雷射電流計而形成。
在實施例中，該第一半導體結構可更具有形成在其該第二側上的第一介電質層，而在該第一半導體結構的第二側上形成應力膜可包括在該第一半導體結構的該第一介電質層上形成應力膜。舉例而言，該第一半導體結構可更具有形成在該第一介電質層上的第一基板，而該方法可更包括在該第一半導體結構的該第一介電質層上形成應力膜之前，移除該第一基板以露出該第一介電質層。
在實施例中，該第一半導體結構的該第一側可使用附接材料而附接至該承載基板，而將該應力膜及該第一半導體結構進行切割以界定出至少一小晶片可包括將該應力膜、該第一半導體結構及該附接材料進行切割以界定出至少一小晶片。舉例而言，將該應力膜、該第一半導體結構及該附接材料進行切割以界定出至少一小晶片可包括將該應力膜、該第一半導體結構、該附接材料及該承載基板的一部分進行切割以界定出至少一小晶片。
在實施例中，該第一半導體結構的該第一側可使用附接材料而附接至該承載基板，而將該承載基板及該至少一小晶片分離可包括加熱該附接材料，使得該承載基板與該至少一小晶片分離。
在實施例中，該方法可更包括在將該承載基板及該至少一小晶片分離之前，在該至少一小晶片的該應力膜上形成小晶片支撐件。舉例而言，該方法可更包括在該至少一小晶片接合至該第二半導體結構過後移除該小晶片支撐件及該應力膜。
此發明內容章節並未指明本揭露或所請發明的所有實施例及/或漸進的新穎態樣。反而，此發明內容僅提供對不同實施例的初步討論，以及對於傳統技術的相應新穎重點。關於本發明及實施例的額外細節及/或可行觀點，將讀者導向如進一步敘述於下的本揭露的實施方式章節及相應圖式。
本揭露的複數態樣提供在半導體結構上形成小晶片的方法。舉例而言，該方法可包括提供第一半導體結構，該第一半導體結構具有形成在其第一側上的第一電路及第一佈線結構，以及將該第一半導體結構的該第一側附接至承載基板。該方法可更包括在該第一半導體結構的第二側上形成第一應力膜及第二應力膜的複合材料，以及將該承載基板及該第一半導體結構分離。該方法可更包括將該第一應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片，以及將該至少一小晶片接合至具有第二電路及第二佈線結構的第二半導體結構，使該第二佈線結構連接至該第一佈線結構。在實施例中，該方法可更包括在該至少一小晶片接合至該第二半導體結構過後移除該第一應力膜及該第二應力膜的該複合材料。
在實施例中，該第一半導體結構可更具有形成在其該第二側上的第一介電質層，而在該第一半導體結構的第二側上形成第一應力膜及第二應力膜的複合材料可包括在該第一半導體結構的該第一介電質層上形成第一應力膜及第二應力膜的複合材料。舉例而言，該第一半導體結構可更具有形成在該第一介電質層上的第一基板，而該方法可更包括在該第一半導體結構的該第一介電質層上形成第一應力膜及該第二應力膜的複合材料之前，移除該第一基板以露出該第一介電質層。
在實施例中，該第一半導體結構的該第一側可使用附接材料而附接至該承載基板，而將該承載基板及該第一半導體結構分離可包括加熱該附接材料，使得該承載基板與該第一半導體結構分離。
在實施例中，該方法可更包括將該第一應力膜圖案化以形成第一圖案化應力膜，而將該第一應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片可包括將該第一圖案化應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片。舉例而言，該第一圖案化應力膜可被形成以具有至少一應力區域，而該第二應力膜可形成在該至少一應力區域內。作為另一示例，該第二應力膜可進一步形成在該第一圖案化應力膜上。在實施例中，該第一圖案化應力膜可經由基於遮罩的微影工具、紫外(UV)交聯或直寫微影工具而形成。舉例而言，該第一圖案化應力膜可經由該直寫微影工具使用數位光處理(DLP)晶片、柵狀光閥或雷射電流計而形成。在實施例中，該方法可更包括在該至少一小晶片接合至該第二半導體結構過後移除該第一圖案化應力膜及該第二應力膜的該複合材料。
本揭露的複數態樣提供在半導體結構上形成小晶片的另一方法。舉例而言，該方法可包括提供第一半導體結構，該第一半導體結構具有形成在其第一側上的第一電路及第一佈線結構，以及將該第一半導體結構的該第一側附接至承載基板。該方法可更包括在該第一半導體結構的第二側上形成第一應力膜及第二應力膜的複合材料，以及將該第一應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片。該方法可更包括將該承載基板及該至少一小晶片分離，以及將該至少一小晶片接合至具有第二電路及第二佈線結構的第二半導體結構，使該第二佈線結構連接至該第一佈線結構。
在實施例中，該方法可更包括將該第一應力膜圖案化以形成第一圖案化應力膜，而將該第一應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片可包括將該第一圖案化應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片。舉例而言，該第一圖案化應力膜可被形成以具有至少一應力區域，而該第二應力膜可形成在該至少一應力區域內。作為另一示例，該第二應力膜可進一步形成在該第一圖案化應力膜上。在實施例中，該第一圖案化應力膜可經由基於遮罩的微影工具、UV交聯或直寫微影工具而形成。
在實施例中，該第一半導體結構可更具有形成在其該第二側上的第一介電質層，而在該第一半導體結構的第二側上形成第一應力膜及第二應力膜的複合材料可包括在該第一半導體結構的該第一介電質層上形成第一應力膜及第二應力膜的複合材料。舉例而言，該第一半導體結構可更具有形成在該第一介電質層上的第一基板，而該方法可更包括在該第一半導體結構的該第一介電質層上形成第一應力膜及該第二應力膜的複合材料之前，移除該第一基板以露出該第一介電質層。
在實施例中，該第一半導體結構的該第一側可使用附接材料而附接至該承載基板，而將該第一應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片可包括將該第一應力膜及該第二應力膜的該複合材料、該第一半導體結構及該附接材料進行切割以界定出至少一小晶片。舉例而言，將該第一應力膜及該第二應力膜的該複合材料、該第一半導體結構及該附接材料進行切割以界定出至少一小晶片可包括將該第一應力膜及該第二應力膜的該複合材料、該第一半導體結構、該附接材料及該承載基板的一部分進行切割以界定出至少一小晶片。
此發明內容章節並未指明本揭露或所請發明的所有實施例及/或漸進的新穎態樣。反而，此發明內容僅提供對不同實施例的初步討論，以及對於傳統技術的相應新穎重點。關於本發明及實施例的額外細節及/或可行觀點，將讀者導向如進一步敘述於下的本揭露的實施方式章節及相應圖式。
3D整合(即，複數裝置的垂直堆疊)的目標在於藉由在體積中而非在面積中提高電晶體密度而克服平面裝置所經歷的微縮限制。雖然裝置堆疊已由快閃記憶體產業透過採用3DNANO而成功展示及實施，但應用至隨機邏輯設計係困難得多。目前正在追求邏輯晶片(中央處理單元(CPU)、圖像處理單元(GPU)、場域可編程閘極陣列(FPGA)、單晶片系統(SoC))的3D整合。
隨著在晶圓上製造微電子裝置，晶圓本身承受著來自不同材料的添加、移除，以及處理步驟(例如，退火)的各種應力。此應力可能會從晶圓彎曲、翹曲及曲率而造成重疊問題。這些問題可能會隨著晶圓堆疊在晶圓而增加。本文中的技術包括用以緩解來自堆疊晶圓及小晶片的晶圓應力複雜的系統及方法。
本文中的技術可包括選擇性應力(或應力源)膜技術，並且可製造相對薄的小晶片以附接或接合至半導體結構(例如，晶圓或晶粒)。一或更多應力膜可沉積在小晶片的表面(例如，背側、第二側或非主動側，或是相反於前側、第一側、主動側或工作側)上。在實施例中，直寫微影曝光工具可用於在將小晶片進行切割並放置在晶圓上或接合至晶圓之前，在小晶片的背側上寫入經校正的應力圖案。小晶片可接收用於局部應力區域的相同或不同應力膜以及相同或不同應力-校正圖案。由於小晶片的厚度可大幅縮減，故能夠使堆疊較高密度的3D小晶片成為可能。這些技術還能夠達成每一晶圓較高的晶粒產量，原因在於晶圓的彎曲或曲率較低而能夠進行較高精準度的光微影術。
本文所述的不同步驟的討論順序已為了清晰的目的而呈現。通常，這些步驟得以任何合適順序加以執行。另外，雖然本文中的不同特徵、技術、配置等各者可在本揭露的不同處討論，但其用意在於該等概念各者可彼此獨立執行或彼此結合執行。因此，本發明得以許多不同方式加以實施及檢視。
圖1~圖10為複數橫截面圖，其係根據本揭露的一些實施例而繪示在半導體結構上形成小晶片的第一示例性方法。如圖1所顯示，可提供第一半導體結構100。在實施例中，第一半導體結構100可具有形成在第一半導體結構100的第一側100A(或前側、主動側或工作側)上的第一電路(或第一主動電路)110及第一佈線結構120。舉例而言，第一電路110可形成在第一半導體結構100的主體矽105中。作為另一示例，第一佈線結構120可包括通孔及銅層。在實施例中，可將第一電路110及第一佈線結構120使用作為小晶片。本文中的小晶片可構件裝置或積體電路，或是其部分，該部分為較大模組、組件、封裝或積體電路的構件。小晶片可切割自較大裝置或晶圓(例如，第一半導體結構100)。圖1顯示的虛線可識別出示例小晶片。
在實施例中，第一半導體結構100可更具有形成在第一半導體結構100的第二側(或背側或非主動側)100B上的第一介電質層130及第一基板140。舉例而言，第一基板140可為矽基板。在第一半導體結構100的製造中，可提供由第一基板140、第一介電質層130及主體矽105所構成的絕緣層上矽(SOI)基板，第一電路110可經由光微影術而形成在主體矽105中，第一佈線結構120可形成以連接該第一電路110。
圖1進一步顯示第一半導體結構100待附接至的承載基板150。舉例而言，該承載基板150可為矽晶圓。
如圖2所顯示，可使用附接材料210將第一半導體結構100的第一側100A附接至載體晶圓150。舉例而言，附接材料210可具體指定為膠層、接合層、複數晶圓(其後續可被移除)、半導體對具有介電質介面的原生氧化物的半導體、金屬對金屬、具有氧化物塗層的金屬、具有SiC塗層的金屬、具有SiCN塗層的金屬、具有附接膜(其包括具有塗層的半導體，該塗層係由一或更多元素所組成)的金屬的接合方法，或其組合。
如圖3所顯示，可將第一基板140移除以露出第一介電質層130。舉例而言，可經由化學機械平坦化(或稱作化學機械研磨)(CMP)將第一半導體結構100平坦化，該CMP係停止在第一介電質層130處以移除第一基板140並露出該第一介電質層130。
如圖4所顯示，應力膜410可形成在第一介電質層130上。藉由將應力膜410附接或形成在介電質層130上，可將任何類型的應力(即，壓縮或拉伸)引進主體矽105中。舉例而言，可經由旋轉塗佈將光阻層塗覆或沉積在第一介電質層130上以作為應力膜410。作為另一示例，應力膜410可包括矽氮化物、矽氧化物等，例如Si 3N 4、SiO xN y、Si及SiO 2。應力膜410還可為紫外(UV)交聯應力膜，其包括旋塗材料(例如，苯并環丁烯(BCB))及具有交聯性質的其他材料。舉例而言，可利用直寫曝光術將旋塗材料進行曝光，接著進行烘烤以完成處理，從而建構所欲的應力圖案並用於示例性方法的任一者。
如圖5所顯示，可任選地將應力膜410圖案化以形成圖案化應力膜510。在實施例中，可將應力膜410圖案化、曝光及顯影以移除經反應(例如，正性)光阻層，並形成圖案化應力膜510。舉例而言，可將光罩用於形成圖案化應力膜510。作為另一示例，可利用直寫(或無遮罩)微影工具對應力膜410(例如，光阻層)進行圖案化，其中該直寫微影工具同時投射或使用掃描動作以在光阻層或具有光反應性試劑的層上投射應力修正圖案。接著，可將該圖案化光阻層顯影以產生地形圖案。此地形圖案可作為應力膜，或是轉移至下方層中而成為圖案化應力膜510。舉例而言，可使用數位光處理(DLP)晶片。作為另一示例，可使用柵狀光閥或雷射電流計。直寫系統能夠使用處理引擎以控制在待曝光的基板或膜上的任何給定點處的光量/強度。可基於相應膜的光反應性試劑而使用任何各種常規的光波長(或是可基於可用的光波長選擇膜組成)。對於應力減輕，較低解析度的曝光術係足以產生所欲的應力修正(或圖案化應力膜510)。本文中的應力修正圖案(或圖案化應力膜510)可使由應力膜(或圖案化應力膜)所引起的應力區域相比於第一寫入工具已移除該應力膜的減低應力或無應力區域，這將會使該基板更平坦而使光微影術的精確度為最佳的。
如圖6所顯示，可移除附接材料210使第一半導體結構100與承載基板150分離。舉例而言，附接材料210可為膠層或接合層，而該膠層或該接合層可被加熱或汽化，使第一半導體結構100可與承載基板150分離。
如圖7所顯示，可經由蝕刻將第一半導體結構100伴隨圖案化應力膜510(或應力膜410)進行切割，以例如界定出複數小晶片750。隨著圖案化應力膜510(或應力膜410)形成在第一半導體結構100上(這可允許該第一半導體結構100(及小晶片750)接收用於局部應力區域的相同或不同應力膜及相同或不同應力-校正圖案，並具有較不複雜的晶圓應力)，該第一半導體100(及該等小晶片750)可具有減少的厚度，並且可堆疊較高密度的3D小晶片。該等小晶片750的一或更多者可接合至另一半導體結構。舉例而言，小晶片750可接合至第二半導體結構700，該第二半導體結構700具有第二電路710，以及與第一半導體結構100的第一佈線結構120對應的第二佈線結構720。
如圖8所顯示，小晶片750可接合至第二半導體結構700，其中小晶片750的第一佈線結構120係與第二半導體結構700的第二佈線結構720連接。
如圖9所顯示，可將圖案化應力膜510(或應力膜410)移除以露出第一介電質層130。舉例而言，可經由CMP移除圖案化應力膜510(或應力膜410)，其中該CMP停止在第一介電質層130處以露出第一介電質層130。
如圖10所顯示，可移除第一介電質層130。舉例而言，可經由CMP移除第一介電質層130。在實施例中，可在單一CMP處理中移除圖案化應力膜510(或應力膜410)及第一介電質層130。因此，接合至第二半導體結構700的小晶片750可為非常薄的。
圖11~圖16為複數橫截面圖，其根據本揭露的一些實施例繪示用於在半導體結構上形成小晶片的第二示例性方法。第二示例性方法與第一示例性方法的不同之處在於：在第二示例性方法中，在形成應力膜410之前係將第一基板140及第一介電質層130均移除，這可使最佳應力轉移成為可能。如圖11所顯示(其接續在圖2後)，第一基板140及第一介電質層130被移除。舉例而言，第一基板140及第一介電質層130可在單一CMP處理被移除，或是在二個別CMP處理中被移除，以露出第一半導體結構100的第二側(或背側或非主動側)100B。
如圖12所顯示，應力膜410可形成在第一半導體結構100的第二側100B上，並且與第一半導體結構100的主體矽105直接接觸。舉例而言，可在第二側100B上沉積光阻層而作為應力膜410。
如圖13所顯示，可任選地將應力膜410圖案化以形成圖案化應力膜510。在實施例中，可將應力膜410圖案化、暴露及顯影以移除經反應(例如，正性)光阻層並形成圖案化應力膜510。舉例而言，可將光罩用於形成圖案化應力膜510。作為另一示例，可利用直寫技術對應力膜410(例如，光阻層)進行圖案化。舉例而言，可使用DLP晶片。作為另一示例，可使用柵狀光閥或雷射電流計。可基於相應膜的光反應性試劑而使用任何各種常規的光波長(或是可基於可用的光波長選擇膜組成)。對於應力減輕，較低解析度的曝光術係足以產生所欲的應力修正(或圖案化應力膜510)。本文中的應力修正圖案(或圖案化應力膜510)可使由應力膜(或圖案化應力膜)所引起的應力區域相比於第一寫入工具已移除該應力膜的減低應力或無應力區域，這將會使該基板更平坦而使光微影術的精確度為最佳的。雖然該圖案係顯示成僅部分延伸通過應力膜410/圖案化應力膜510，但應當理解到，該圖案可完全延伸通過以進一步修正應力特性。
如圖14所顯示，可移除附接材料210使第一半導體結構100與承載基板150分離。舉例而言，附接材料210可為膠層或接合層，而該膠層或該接合層可被加熱或汽化，使第一半導體結構100可與承載基板150分離。
如圖15所顯示，可經由蝕刻將第一半導體結構100伴隨圖案化應力膜510(或應力膜410)進行切割，以例如界定出複數小晶片1550。該等小晶片1550的一或更多者可接合至另一半導體結構。舉例而言，小晶片1550可接合至第二半導體結構700，該第二半導體結構700具有第二電路710及第二佈線結構720，該第二佈線結構720係對應於第一半導體結構100的第一佈線結構120。
如圖16所顯示，小晶片1550可接合至第二半導體結構700，其中小晶片1550的第一佈線結構120係與第二半導體結構700的第二佈線結構720連接。接著，可將圖案化應力膜510(或應力膜410)移除以提供圖10所顯示的結構。舉例而言，可經由CMP移除圖案化應力膜510(或應力膜410)。
圖17~圖20為複數橫截面圖，其根據本揭露的一些實施例繪示用於在半導體結構上形成小晶片的第三示例性方法。第三示例性方法與第一及第二示例性方法的不同之處在於：在第三示例性方法中，第一半導體結構100伴隨第一圖案應力膜510(或應力膜410)係被切割以界定小晶片750/1550，其中承載基板150及附接材料210係保持在原位，而該等小晶片750/1550在小晶片層級的後續步驟時係與承載基板150分離。第三示例性方法得以利用較厚的下方基板來控制小晶片的切割。如圖17所顯示(其接續在圖5後)，可經由蝕刻依序對圖案化應力膜510(或應力膜410)及第一半導體結構100(其包括第一介電質層130、第一電路110及第一佈線結構120)及附接材料210進行切割，以例如界定小晶片750。在實施例中，切割處理可停止在承載基板150處，如圖17所示。在另一實施例中，在切割處理中可對承載基板150進行部分蝕刻。在又另一實施例，切割處理可停止在附接層210處。圖17亦可接續在圖13後，並且可依序對圖案化應力膜510(或應力膜410)及第一半導體結構100(其包括第一介電質層130、第一電路110及第一佈線結構120)(以及任選地附接材料210及/或承載基板150的頂部部分)進行蝕刻以界定小晶片1550。
如圖18所顯示，小晶片支撐件1810可任選地形成在小晶片750(或小晶片1550)各者的圖案化應力膜510(或應力膜410)上，並可經由加熱而移除附接材料210以例如將承載基板150與小晶片750(或小晶片1550)分離。在實施例中，小晶片支撐件1810可用於在後續處理步驟(例如，切割處理步驟)期間將小晶片750(或小晶片1550)固持在原位。舉例而言，小晶片支撐件1810可為附著劑。作為另一示例，小晶片支撐件1810得以隨機位置而形成在小晶片750(或小晶片1550)各者的圖案化應力膜510的表面上。小晶片支撐件1810得以任何形狀形成，例如圖18所示為方格狀。
如圖19所顯示，小晶片750(或小晶片1550)的一或更多者可接合至另一半導體結構。舉例而言，小晶片750(或小晶片1550)可接合至第二半導體結構700，該第二半導體結構700具有第二電路710及第二佈線結構720，該第二佈線結構720係對應於第一半導體結構100的第一佈線結構120。
如圖20所顯示，小晶片750(或小晶片1550)可接合至第二半導體結構700，其中小晶片750(或小晶片1550)的第一佈線結構120係與第二半導體結構700的第二佈線結構720連接。接著，可將小晶片支撐件1810、圖案化應力膜510(或應力膜410)及第一介電質層130移除以提供圖10所顯示的結構。舉例而言，可在單一處理或複數處理中經由CMP移除小晶片支撐件1810、圖案化應力膜510及第一介電質層130。
圖21係一流程圖，其根據本揭露的一些實施例繪示用於在半導體結構上形成小晶片的第四示例性方法2100。在實施例中，所顯示的第四示例性方法2100的其中一些步驟可被同時執行或以不同於所顯示的順序加以執行、可被其他方法步驟取代，或是可被省略。亦可根據需求而執行額外方法步驟。在另一實施例中，第四示例性方法2100可對應於圖1~圖16所顯示的第一及第二示例性方法。
在步驟S2110處，可提供第一半導體結構。在實施例中，第一半導體結構(例如，第一半導體結構100)可包括形成在第一半導體結構的第一側(例如，第一側100A)上的第一電路(例如，第一電路110)及第一佈線結構(例如，第一佈線結構120)，以及形成在第一半導體結構的第二側(例如，第二側100B)上的第一介電質層(例如，第一介電質層130)及第一基板(例如，第一基板140)。
在步驟S2120處，可將第一半導體結構的第一側附接至承載基板。舉例而言，可使用附接材料210將第一半導體100的第一側100A附接至承載基板150。
在步驟S2130處，可移除第一基板(及第一介電質層)。舉例而言，可經由CMP移除第一基板140(及第一介電質層130)。
在步驟S2140處，可在第一半導體結構的第二側(或第一介電質層)上形成應力膜。舉例而言，可在第一介電質層130上形成應力膜410，如圖4所示。作為另一示例，可在第一半導體結構100的第二側100B上形成應力膜410，如圖12所示。
在步驟S2150處，可任選地對應力膜進行圖案化以形成圖案化應力膜。舉例而言，可利用直寫對應力膜410進行圖案化以形成圖案化應力膜510。
在步驟S2160處，可將第一半導體結構與承載基板分離。舉例而言，可將附接層210加熱或汽化，使第一半導體結構100可與承載基板150分離。
在步驟S2170處，可將第一半導體結構伴隨圖案化應力膜(或應力膜)進行切割以界定複數小晶片。舉例而言，可經由蝕刻將第一半導體結構100伴隨圖案化應力膜510(或應力膜410)進行切割以例如界定小晶片750/1550。
在步驟S2180處，可將該等小晶片的一或更多者接合至另一半導體結構。舉例而言，可將小晶片750/1550接合至第二半導體結構700，該第二半導體結構700具有第二電路710及第二佈線結構720，其中該小晶片750/1550的第一佈線結構120係與該第二半導體結構700的第二佈線結構720連接。
在步驟S2190處，可移除圖案化應力膜(或應力膜)(及第一介電質層)。舉例而言，可經由CMP移除圖案化應力膜510(或應力膜410)(及第一介電質層130)。
圖22係一流程圖，其根據本揭露的一些實施例繪示用於在半導體結構上形成小晶片的第五示例性方法2200。在實施例中，所顯示的第五示例性方法2200的其中一些步驟可被同時執行或以不同於所顯示的順序加以執行、可被其他方法步驟取代，或是可被省略。亦可根據需求而執行額外方法步驟。在另一實施例中，第五示例性方法2200可對應於圖17~圖20所顯示的第三示例性方法。第五示例性方法2200亦可包括步驟S2110~S2150。
在步驟S2260處，可將第一半導體結構伴隨圖案化應力膜(或應力膜)進行切割以界定複數小晶片。舉例而言，可經由蝕刻將第一半導體結構100伴隨圖案化應力膜510(或應力膜410)進行切割以例如形成小晶片750/1550，其中承載基板150及附接材料210係保持在原位，而該等小晶片750/1550在小晶片層級的後續步驟時係與承載基板150分離。
在步驟S2265處，可任選地在該等小晶片各者的圖案化應力膜(或應力膜)上形成小晶片支撐件。舉例而言，可在小晶片750(或小晶片1550)各者的圖案化應力膜510(或應力膜410)上形成小晶片支撐件1810。
在步驟S2270處，可將小晶片與承載基板分離。舉例而言，可將附接材料210加熱或汽化，使小晶片750/1550可與承載基板150分離。
在步驟S2280處，可將該等小晶片的一或更多者接合至另一半導體結構。舉例而言，可將小晶片750/1550接合至第二半導體結構700，該第二半導體結構700具有第二電路710及第二佈線結構720，其中該小晶片750/1550的第一佈線結構120係與該第二半導體結構700的第二佈線結構720連接。
在步驟S2290處，可移除小晶片支撐件及圖案化應力膜(或應力膜)(及第一介電質層)。舉例而言，可經由CMP移除小晶片支撐件1810及圖案化應力膜510(或應力膜)(及第一介電質層130)。
在先前的實施方式中已闡述特定細節，例如處理系統的特定幾何形狀，以及在該處理系統中所使用的各種構件及處理的描述。然而，應當理解的是，本技術可在背離這些特定細節的其他實施例中實行，且這樣的細節係為了說明而非限制的目的。本文中所揭露的實施例已參照隨附圖式而加以說明。同樣地，為了說明的目的，已闡述特定數量、材料、及配置以提供透徹的理解。然而，實施例可在不具此特定細節的情況下實行。具有實質上相同功能構造的構件以相同的元件符號表示，且因此可省略任何冗餘描述。
各種技術係已描述成多個分散的操作以協助理解各種實施例。敘述的順序不應被視為暗指這些操作必須與順序相關。實際上，這些操作不必以所呈現的順序執行。所描述的操作可透過與所述實施例不同的順序而執行。在額外實施例中，可執行各種額外操作及/或可省略所描述的操作。
本文中所使用之「基板」或「目標基板」通常係指根據本發明所進行處理的物件。基板可包含裝置的任何材料部分或結構，特別是半導體或其他電子裝置，且可例如係基礎基板結構(例如半導體晶圓)，或在基礎基板結構上或上覆的層(例如，薄膜)。因此，基板並不限於經圖案化或未經圖案化的任何特定基礎結構、下伏層或上覆層，反而係預期包括任何這樣的層或基礎結構，以及層及/或基礎結構的任何組合。說明內容可參照特定類型的基板，但這僅係作為說明性的目的。
本發明所屬技術領域中具有通常知識者亦將理解的是，可對解釋於上的技術操作做出許多變更，而仍可達成本發明的相同目的。這些變更係意旨於被本揭露的範疇所涵蓋。因此，先前對本發明實施例的敘述並不意旨於限制。反而，對本發明實施例的任何限制係呈現在下列申請專利範圍中。
3D整合(即，複數裝置的垂直堆疊)的目標在於藉由在體積中而非在面積中提高電晶體密度而克服平面裝置所經歷的微縮限制。雖然裝置堆疊已由快閃記憶體產業透過採用3DNANO而成功展示及實施，但應用至隨機邏輯設計係困難得多。目前正在追求邏輯晶片(中央處理單元(CPU)、圖像處理單元(GPU)、場域可編程閘極陣列(FPGA)、單晶片系統(SoC))的3D整合。
隨著在晶圓上製造微電子裝置，晶圓本身承受著來自不同材料的添加、移除，以及處理步驟(例如，退火)的各種應力。此應力可能會從晶圓彎曲、翹曲及曲率而造成重疊問題。這些問題可能會隨著晶圓堆疊在晶圓而增加。本文中的技術包括用以緩解來自堆疊晶圓及小晶片的晶圓應力複雜的系統及方法。
本文中的技術可包括選擇性應力(或應力源)膜技術，並且可製造相對薄的小晶片以附接或接合至半導體結構(例如，晶圓或晶粒)。一或更多應力膜可沉積在小晶片的表面(例如，背側、第二側或非主動側，或是相反於前側、第一側、主動側或工作側)上。在實施例中，直寫微影曝光工具可用於在將小晶片進行切割並放置在晶圓上或接合至晶圓之前，在小晶片的背側上寫入經校正的應力圖案。小晶片可接收用於局部應力區域的相同或不同應力膜以及相同或不同應力-校正圖案。由於小晶片的厚度可大幅縮減，故能夠使堆疊較高密度的3D小晶片成為可能。這些技術還能夠達成每一晶圓較高的晶粒產量，原因在於晶圓的彎曲或曲率較低而能夠進行較高精準度的光微影術。
在本文中所描述的不同步驟的討論順序係為清楚的目的而呈現。一般而言，這些步驟得以任何合適順序執行。另外，雖然本文中不同特徵、技術、配置的各者可能在本揭露的不同處進行討論，但其用意在於所述概念的各者可彼此獨立、或是彼此結合而執行。因此，本發明得以許多不同方式而加以實施及檢視。
圖23~圖31為複數橫截面圖，其係根據本揭露的一些實施例而繪示在半導體結構上形成小晶片的第一示例性方法。如圖23所顯示，可提供第一半導體結構100。在實施例中，第一半導體結構100可具有形成在第一半導體結構100的第一側100A(或前側、主動側或工作側)上的第一電路(或第一主動電路)110及第一佈線結構120。舉例而言，第一電路110可形成在第一半導體結構100的主體矽105中。作為另一示例，第一佈線結構120可包括通孔及銅層。在實施例中，可將第一電路110及第一佈線結構120使用作為小晶片。本文中的小晶片可構件裝置或積體電路，或是其部分，該部分為較大模組、組件、封裝或積體電路的構件。小晶片可切割自較大裝置或晶圓(例如，第一半導體結構100)。圖1顯示的虛線可識別出示例小晶片。
在實施例中，第一半導體結構100可更具有形成在第一半導體結構100的第二側(或背側或非主動側)100B上的第一介電質層130及第一基板140。舉例而言，第一基板140可為矽基板。在第一半導體結構100的製造中，可提供由第一基板140、第一介電質層130及主體矽105所構成的絕緣層上矽(SOI)基板，第一電路110可經由光微影術而形成在主體矽105中，第一佈線結構120可形成以連接該第一電路110。
圖23進一步顯示第一半導體結構100待附接至的承載基板150。舉例而言，該承載基板150可為矽晶圓。
如圖24所顯示，可使用附接材料210將第一半導體結構100的第一側100A附接至載體晶圓150。舉例而言，附接材料210可具體指定為膠層、接合層、複數晶圓(其後續可被移除)、半導體對具有介電質介面的原生氧化物的半導體、金屬對金屬、具有氧化物塗層的金屬、具有SiC塗層的金屬、具有SiCN塗層的金屬、具有附接膜(其包括具有塗層的半導體，該塗層係由一或更多元素所組成)的金屬的接合方法，或其組合。
如圖25所顯示，可將第一基板140移除以露出第一介電質層130。舉例而言，可經由化學機械平坦化(或稱作化學機械研磨)(CMP)將第一半導體結構100平坦化，該CMP係停止在第一介電質層130處以移除第一基板140並露出該第一介電質層130。
如圖26所顯示，第一應力膜410可形成在第一介電質層130上。藉由將第一應力膜410附接或形成在介電質層130上，可將任何類型的應力(即，壓縮或拉伸)引進主體矽105中。舉例而言，可經由旋轉塗佈將光阻層塗覆或沉積在第一介電質層130上以作為第一應力膜410。作為另一示例，應力膜410可包括矽氮化物、矽氧化物等，例如Si 3N 4、SiO xN y、Si及SiO 2。第一應力膜410還可為紫外(UV)交聯應力膜，其包括旋塗材料(例如，苯并環丁烯(BCB))及具有交聯性質的其他材料。舉例而言，可利用直寫曝光術將旋塗材料進行曝光，接著進行烘烤以完成處理，從而建構所欲的應力圖案並用於示例性方法的任一者。
如圖27所顯示，可任選地將第一應力膜410圖案化以形成具有應力區域510A的第一圖案化應力膜510。舉例而言，應力區域510A可為第一圖案化應力膜510中的開口。在實施例中，可將第一應力膜410圖案化、曝光及顯影以移除經反應(例如，正性)光阻層，並形成第一圖案化應力膜510。舉例而言，可將光罩用於形成第一圖案化應力膜510。作為另一示例，可利用直寫(或無遮罩)微影工具對第一應力膜410(例如，光阻層)進行圖案化，其中該直寫微影工具同時投射或使用掃描動作以在光阻層或具有光反應性試劑的層上投射應力修正圖案。接著，可將該圖案化光阻層顯影以產生地形圖案。此地形圖案可作為應力膜，或是轉移至下方層中而成為第一圖案化應力膜510。舉例而言，可使用數位光處理(DLP)晶片。作為另一示例，可使用柵狀光閥或雷射電流計。直寫系統能夠使用處理引擎以控制在待曝光的基板或膜上的任何給定點處的光量/強度。可基於相應膜的光反應性試劑而使用任何各種常規的光波長(或是可基於可用的光波長選擇膜組成)。對於應力減輕，較低解析度的曝光術係足以產生所欲的應力修正(或第一圖案化應力膜510)。本文中的應力修正圖案(或第一圖案化應力膜510)可使由應力膜(或圖案化應力膜)所引起的應力區域相比於第一寫入工具已移除該應力膜的減低應力或無應力區域，這將會使該基板更平坦而使光微影術的精確度為最佳的。雖然該圖案係顯示成僅部分延伸通過第一應力膜410/第一圖案化應力膜510，但應當理解到，該圖案可完全延伸通過以進一步修正應力特性。
圖27進一步顯示可在第一圖案化應力膜510的應力區域510A內沉積並形成第二應力膜520。舉例而言，應力區域510A可為第一圖案化應力膜510中的開口，而第二應力膜520可填充該開口並與第一圖案化應力膜510相鄰。因此，可在第一介電質層130上形成第一圖案化應力膜510及第二應力膜520的複合材料。在第一圖案化應力膜510的應力區域510A內沉積並形成第二應力膜520過後，可執行CMP以將第二應力膜520平坦化。在實施例中，第二應力膜520可僅形成在第一圖案化應力膜510的應力區域510A內，如圖27所示。在另一實施例中，第二應力膜520可進一步形成在第一圖案化應力膜510上。在又另一實施例中，第一應力膜410並未進行圖案化，而第二應力膜520可沉積並形成在第一應力膜410上，以形成第一應力膜410及第二應力膜520的複合材料。第二應力膜520可用於增加或減少第一半導體結構100及小晶片(其將會在後續處理步驟中形成)的特定區域中的應力。舉例而言，第二應力膜520可與第一應力膜410(及第一圖案化應力膜510)不同或相同，以將整個區域上方的第一半導體結構100及小晶片保持在平衡的應力。
如圖28所顯示，可移除附接材料210使第一半導體結構100與承載基板150分離。舉例而言，可將附接材料210加熱或汽化，使第一半導體結構100可與承載基板150分離。圖28進一步顯示第二半導體結構600，其可接合至第一半導體結構100。舉例而言，第二半導體結構600可具有第二電路610，以及與第一半導體結構100的第一佈線結構120對應的第二佈線結構620。
如圖29所顯示，可經由蝕刻將第一半導體結構100伴隨第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)進行切割，以例如界定出複數小晶片750。隨著第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)形成在第一半導體結構100上(這可允許該第一半導體結構100(及小晶片750)接收用於局部應力區域的相同或不同應力膜及相同或不同應力-校正圖案，並具有較不複雜的晶圓應力)，該第一半導體100(及該等小晶片750)可具有減少的厚度，並且可堆疊較高密度的3D小晶片。該等小晶片750的一或更多者可接合至另一半導體結構。舉例而言，小晶片750可接合至第二半導體結構600，該第二半導體結構600具有第二電路610，以及與第一半導體結構100的第一佈線結構120對應的第二佈線結構620。
如圖30所顯示，小晶片750可接合至第二半導體結構600，其中小晶片750的第一佈線結構120係與第二半導體結構600的第二佈線結構620連接。
如圖31所顯示，可將第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)移除以露出第一介電質層130。舉例而言，可經由CMP移除第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)，其中該CMP停止在第一介電質層130處以露出第一介電質層130。圖31進一步顯示第一介電質層130可被移除。舉例而言，可經由CMP移除第一介電質層130。在實施例中，可在單一CMP處理中移除第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)與第一介電質層130。因此，接合至第二半導體結構600的小晶片750可為非常薄的。
圖32~圖36為複數橫截面圖，其根據本揭露的一些實施例繪示用於在半導體結構上形成小晶片的第二示例性方法。第二示例性方法與第一示例性方法的不同之處在於：在第二示例性方法中，在形成第一應力膜410之前係將第一基板140及第一介電質層130均移除，這可使最佳應力轉移成為可能。如圖32所顯示(其接續在圖24後)，第一基板140及第一介電質層130被移除。舉例而言，第一基板140及第一介電質層130可在單一CMP處理被移除，或是在二個別CMP處理中被移除，以露出第一半導體結構100的第二側(或背側或非主動側)100B。
如圖33所顯示，第一應力膜410可形成在第一半導體結構100的第二側100B上，並且與第一半導體結構100的主體矽105直接接觸。舉例而言，可在第二側100B上沉積光阻層而作為第一應力膜410。
如圖34所顯示，可任選地將第一應力膜410圖案化以形成具有應力區域510A的第一圖案化應力膜510。舉例而言，可將光罩用於形成第一圖案化應力膜510。作為另一示例，可利用直寫技術對第一應力膜410(例如，光阻層)進行圖案化。接著，可將該圖案化光阻層顯影以產生地形圖案。此地形圖案可作為應力膜，或是轉移至下方層中而成為第一圖案化應力膜510。舉例而言，可使用DLP晶片。作為另一示例，可使用柵狀光閥或雷射電流計。圖35進一步顯示可在第一圖案化應力膜510的應力區域510A內及該第一圖案化應力膜510上沉積並形成第二應力膜520。因此，可在第一介電質層130上形成第一圖案化應力膜510及第二應力膜520的複合材料。在第一圖案化應力膜510的應力區域510A內及該第一圖案化應力膜510上沉積並形成第二應力膜520過後，可執行CMP以將第二應力膜520平坦化。在實施例中，第二應力膜520可形成在第一圖案化應力膜510的應力區域510A內及該第一圖案化應力膜510上，如圖35所示。在另一實施例中，第二應力膜520可僅形成在第一圖案化應力膜510的應力區域510A內。在又另一實施例中，第一應力膜410並未進行圖案化，而第二應力膜520可沉積並形成在第一應力膜410上，以形成第一應力膜410及第二應力膜520的複合材料。
如圖35所顯示，可移除附接材料210使第一半導體結構100與承載基板150分離。舉例而言，可將附接材料210加熱或汽化，使第一半導體結構100可與承載基板150分離。圖35進一步顯示可經由蝕刻將第一半導體結構100伴隨第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)進行切割，以例如界定出複數小晶片1350。該等小晶片1350的一或更多者可接合至另一半導體結構。舉例而言，小晶片1350可接合至第二半導體結構600，該第二半導體結構600具有第二電路610，以及與第一半導體結構100的第一佈線結構120對應的第二佈線結構620。圖35進一步顯示小晶片1350可接合至第二半導體結構600，其中小晶片1350的第一佈線結構120係與第二半導體結構600的第二佈線結構620連接。
如圖36所顯示，可將第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)移除。舉例而言，可經由CMP移除第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)，其中該CMP停止在第一半導體結構100的主體矽105處(其為第一電路110所形成之處)。因此，接合至第二半導體結構600的小晶片1350可為非常薄的。
圖37~圖39為複數橫截面圖，其根據本揭露的一些實施例繪示用於在半導體結構上形成小晶片的第三示例性方法。第三示例性方法與第一及第二示例性方法的不同之處在於：在第三示例性方法中，第一半導體結構100伴隨第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)係被切割以界定小晶片750/1550，其中承載基板150及附接材料210係保持在原位，而該等小晶片750/1550在小晶片層級的後續步驟時係與承載基板150分離。第三示例性方法得以利用較厚的下方基板來控制小晶片的切割。如圖37所顯示(其接續在圖34後)，可經由蝕刻依序對第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)及第一半導體結構100(其包括第一介電質層130及第一電路110)(及附接材料210)進行切割，以例如界定小晶片1350。在實施例中，切割處理可停止在承載基板150處，如圖37所示。在另一實施例中，在切割處理中可對承載基板150進行部分蝕刻。圖37亦可接續在圖27後，並且可依序對第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)及第一半導體結構100(其包括第一電路110、第一佈線結構120及第一介電質層130)(及附接材料210)(及任選地承載基板150的頂部部分)進行蝕刻以界定小晶片750。
如圖38所顯示，小晶片支撐件1610可任選地形成在小晶片1350(或小晶片750)各者的第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)上，並可經由加熱而移除附接材料210以例如將承載基板150與小晶片1350(或小晶片750)分離。舉例而言，小晶片支撐件1610可形成在小晶片1350(或小晶片750)各者的第一圖案化應力膜510(或第一應力膜410)及/或第二應力膜520上。圖38進一步顯示小晶片1350(或小晶片750)的一或更多者可接合至另一半導體結構。舉例而言，小晶片1350(或小晶片750)可接合至第二半導體結構600，該第二半導體結構600具有第二電路610及第二佈線結構620，該第二佈線結構620係對應於第一半導體結構100的第一佈線結構120。在實施例中，小晶片支撐件1610可用於在後續處理步驟(例如，切割處理步驟)期間將小晶片750(或小晶片1350)固持在原位。舉例而言，小晶片支撐件1610可為附著劑。作為另一示例，小晶片支撐件1610得以隨機位置而形成在小晶片750(或小晶片1350)各者的第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)的表面上。小晶片支撐件1610得以任何形狀形成，例如圖38所示為方格狀。
如圖39所顯示，小晶片1350(或小晶片750)可接合至第二半導體結構600，其中小晶片1350(或小晶片750)的第一佈線結構120係與第二半導體結構600的第二佈線結構620連接。接著，可將小晶片支撐件1810，以及第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)(以及小晶片750的第一介電質層130) 移除。舉例而言，可在單一處理或複數處理中經由CMP移除小晶片支撐件1810、第一圖案化應力膜510及第二應力膜520 的複合材料(或第一應力膜410及第二應力膜520的複合材料)，以及第一介電質層130。
圖40~圖44為複數橫截面圖，其根據本揭露的一些實施例繪示用於在半導體結構上形成小晶片的第四示例性方法。第四示例性方法與第一及第二示例性方法的不同之處在於：在第四示例性方法中，可在第一半導體結構100的第二側100B上沉積二或更多層的雙重應力膜堆疊，而省略對第二應力膜520執行的CMP處理。在實施例中，如圖40所示(其係接續在圖32後)，可在第一半導體結構100的第二側100B上沉積並形成二或更多層的雙重應力膜堆疊(例如，第一應力膜1810及第二應力膜1820的複合材料)。在另一實施例中(其係接續在圖25後)，可在第一介電質層130上沉積並形成第一應力膜1810及第二應力膜1820的複合材料。舉例而言，可經由旋轉塗佈將光阻層塗覆或沉積在第一介電質層130上以作為第一應力膜1810(或第二應力膜1820)。作為另一示例，第一應力膜1810(或第二應力膜1820)可包括矽氮化物、矽氧化物等。第一應力膜1810(或第二應力膜1820)亦可為包括旋塗材料的UV交聯應力膜。
如圖41所顯示，可任選地將雙重應力膜堆疊進行圖案化。舉例而言，可將第一應力膜1810圖案化以形成具有應力區域1910A的第一圖案化應力膜1910。舉例而言，可將光罩用於形成第一圖案化應力膜1910。作為另一示例，可利用直寫微影工具對第一應力膜1810(例如，光阻層)進行圖案化。接著，可將該圖案化光阻層顯影以產生地形圖案。此地形圖案可作為應力膜，或是轉移至下方層中而成為第一圖案化應力膜1910。舉例而言，可使用DLP晶片。作為另一示例，可使用柵狀光閥或雷射電流計。因此，可在第一半導體結構100的第二側100B上形成第一圖案化應力膜1910及第二應力膜1820的複合材料。
如圖42所顯示，可移除附接材料210使第一半導體結構100與承載基板150分離。舉例而言，可將附接材料210加熱或汽化，使第一半導體結構100可與承載基板150分離。圖42進一步顯示可經由蝕刻將第一半導體結構100伴隨第一圖案化應力膜1910及第二應力膜1820的複合材料(第一應力膜1810及第二應力膜1820的複合材料)進行切割，以例如界定出複數小晶片2050。該等小晶片2050的一或更多者可接合至另一半導體結構。舉例而言，小晶片2050可接合至第二半導體結構600，該第二半導體結構600具有第二電路610，以及與第一半導體結構100的第一佈線結構120對應的第二佈線結構620。
或者，可將第一半導體結構100伴隨第一圖案化應力膜1910及第二應力膜1820的複合材料(第一應力膜1810及第二應力膜1820的複合材料)進行切割以界定出小晶片2050，接著可移除附接材料210使承載基板150與該等小晶片2050分離。
如圖43所顯示，小晶片2050可接合至第二半導體結構600，其中小晶片2050的第一佈線結構120係與第二半導體結構600的第二佈線結構620連接。
如圖44所顯示，可將第一圖案化應力膜1910及第二應力膜1820的複合材料(第一應力膜1810及第二應力膜1820的複合材料)移除。舉例而言，可經由CMP移除第一圖案化應力膜1910及第二應力膜1820的複合材料(第一應力膜1810及第二應力膜1820的複合材料)，其中該CMP停止在第一半導體結構100的主體矽105處(其為第一電路110所形成之處)。
圖45係一流程圖，其根據本揭露的一些實施例繪示用於在半導體結構上形成小晶片的第五示例性方法2300。在實施例中，所顯示的第五示例性方法2300的其中一些步驟可被同時執行或以不同於所顯示的順序加以執行、可被其他方法步驟取代，或是可被省略。亦可根據需求而執行額外方法步驟。在另一實施例中，第五示例性方法2300可對應於圖23~圖36及圖40~圖44所顯示的第一、第二及第四示例性方法。
在步驟S2310處，可提供第一半導體結構。在實施例中，第一半導體結構(例如，第一半導體結構100)可包括形成在第一半導體結構的第一側(例如，第一側100A)上的第一電路(例如，第一電路110)及第一佈線結構(例如，第一佈線結構120)，以及形成在第一半導體結構的第二側(例如，第二側100B)上的第一介電質層(例如，第一介電質層130)及第一基板(例如，第一基板140)。
在步驟S2320處，可將第一半導體結構的第一側附接至承載基板。舉例而言，可使用附接材料210將第一半導體100的第一側100A附接至承載基板150。
在步驟S2330處，可移除第一基板(及第一介電質層)。舉例而言，可經由CMP移除第一基板140(及第一介電質層130)。
在步驟S2340處，可在第一半導體結構的第二側(或第一介電質層)上形成第一應力膜及第二應力膜的複合材料。舉例而言，可在第一半導體結構100的第二側100B上形成第一應力膜1810及第二應力膜1820的複合材料，如圖40所示。作為另一示例，可在第一半導體結構100的第一介電質層130上形成第一應力膜1810及第二應力膜1820的複合材料。
在步驟S2350處，可對第一應力膜進行圖案化以形成第一圖案化應力膜。舉例而言，可利用直寫對第一應力膜進行圖案化以形成第一圖案化應力膜510及第二應力膜520的複合材料，如圖27所示。作為另一示例，可將第一應力膜進行圖案化以形成第一圖案化應力膜1910及第二應力膜1820的複合材料，如圖41所示。
在步驟S2360處，可將第一半導體結構與承載基板分離。舉例而言，可將附接層210加熱或汽化，使第一半導體結構100可與承載基板150分離。
在步驟S2370處，可將第一半導體結構伴隨第一圖案化應力膜及第二應力膜的複合材料(或第一應力膜及第二應力膜的複合材料)進行切割以界定複數小晶片。舉例而言，可經由蝕刻將第一半導體結構100伴隨第一圖案化應力膜1910/510及第二應力膜1820/520的複合材料(或第一應力膜1810/410及第二應力膜1820/520的複合材料)進行切割以例如界定小晶片750/1550/2050。
在步驟S2380處，可將該等小晶片的一或更多者接合至另一半導體結構。舉例而言，可將小晶片750/1550/2050接合至第二半導體結構600，該第二半導體結構600具有第二電路610及第二佈線結構620，其中該小晶片750/1550/2050的第一佈線結構120係與該第二半導體結構600的第二佈線結構620連接。
在步驟S2390處，可移除第一圖案化應力膜及第二應力膜的複合材料(或第一應力膜及第二應力膜的複合材料)(及第一介電質層)。舉例而言，可經由CMP移除第一圖案化應力膜1910/510及第二應力膜1820/520的複合材料(或第一應力膜1810/410及第二應力膜1820/520的複合材料)(及第一介電質層130)。
圖46係一流程圖，其根據本揭露的一些實施例繪示用於在半導體結構上形成小晶片的第六示例性方法2400。在實施例中，所顯示的第六示例性方法2400的其中一些步驟可被同時執行或以不同於所顯示的順序加以執行、可被其他方法步驟取代，或是可被省略。亦可根據需求而執行額外方法步驟。在另一實施例中，第六示例性方法2400可對應於圖37~圖39所顯示的第三示例性方法。第六示例性方法2400亦可包括步驟S2310~S2350。
在步驟S2460處，可將第一半導體結構伴隨第一圖案化應力膜及第二應力膜的複合材料(或第一應力膜及第二應力膜的複合材料)進行切割以界定複數小晶片。舉例而言，可經由蝕刻將第一半導體結構100伴隨第一圖案化應力膜510及第二應力膜520的複合材料進行切割以例如形成小晶片750，其中承載基板150及附接材料210係保持在原位，而該等小晶片750在小晶片層級的後續步驟時係與承載基板150分離。
在步驟S2465處，可任選地在該等小晶片各者的第一圖案化應力膜及第二應力膜的複合材料(或第一應力膜及第二應力膜的複合材料)上形成小晶片支撐件。舉例而言，可在小晶片750各者的第一圖案化應力膜510及第二應力膜520的複合材料上形成小晶片支撐件1610。
在步驟S2470處，可將小晶片與承載基板分離。舉例而言，可將附接材料210加熱或汽化，使小晶片750可與承載基板150分離。
在步驟S2480處，可將該等小晶片的一或更多者接合至另一半導體結構。舉例而言，可將小晶片750接合至第二半導體結構600，該第二半導體結構600具有第二電路610及第二佈線結構620，其中該小晶片750的第一佈線結構120係與該第二半導體結構600的第二佈線結構620連接。
在步驟S2490處，可移除小晶片支撐件及第一圖案化應力膜及第二應力膜的複合材料(或第一應力膜及第二應力膜的複合材料)(及第一介電質層)。舉例而言，可經由CMP移除小晶片支撐件1610及第一圖案化應力膜510及第二應力膜520的複合材料(及第一介電質層130)。
根據本揭露的一些實施例，任何應力組合皆係可行的。在半導體裝置、晶粒或晶圓上的不同區域中的應力膜可為壓縮、拉伸或中性的。本文中的實施例包括相同應力類型但為不同應力值二或更多壓縮或拉伸(或者其可為位於同一晶圓上的不同應力區域，即壓縮及拉伸)。本文中的示例顯示二應力膜，但亦可使用多於二的應力膜。位於小晶片的背側上的複數類型應力膜可對於光微影的增強提供另一自由度。
在先前的實施方式中已闡述特定細節，例如處理系統的特定幾何形狀，以及在該處理系統中所使用的各種構件及處理的描述。然而，應當理解的是，本技術可在背離這些特定細節的其他實施例中實行，且這樣的細節係為了說明而非限制的目的。本文中所揭露的實施例已參照隨附圖式而加以說明。同樣地，為了說明的目的，已闡述特定數量、材料、及配置以提供透徹的理解。然而，實施例可在不具此特定細節的情況下實行。具有實質上相同功能構造的構件以相同的元件符號表示，且因此可省略任何冗餘描述。
各種技術係已描述成多個分散的操作以協助理解各種實施例。敘述的順序不應被視為暗指這些操作必須與順序相關。實際上，這些操作不必以所呈現的順序執行。所描述的操作可透過與所述實施例不同的順序而執行。在額外實施例中，可執行各種額外操作及/或可省略所描述的操作。
本文中所使用之「基板」或「目標基板」通常係指根據本發明所進行處理的物件。基板可包含裝置的任何材料部分或結構，特別是半導體或其他電子裝置，且可例如係基礎基板結構(例如半導體晶圓)，或在基礎基板結構上或上覆的層(例如，薄膜)。因此，基板並不限於經圖案化或未經圖案化的任何特定基礎結構、下伏層或上覆層，反而係預期包括任何這樣的層或基礎結構，以及層及/或基礎結構的任何組合。說明內容可參照特定類型的基板，但這僅係作為說明性的目的。
本發明所屬技術領域中具有通常知識者亦將理解的是，可對解釋於上的技術操作做出許多變更，而仍可達成本發明的相同目的。這些變更係意旨於被本揭露的範疇所涵蓋。因此，先前對本發明實施例的敘述並不意旨於限制。反而，對本發明實施例的任何限制係呈現在下列申請專利範圍中。
100:第一半導體結構 100A:第一側 100B:第二側 105:主體矽 110:第一電路 120:第一佈線結構 130:第一介電質層 140:第一基板 150:承載基板 210:附接材料 410:應力膜 510:圖案化應力膜 510A:應力區域 520:第二應力膜 600:第二半導體結構 610:第二電路 620:第二佈線結構 700:第二半導體結構 710:第二電路 720:第二佈線結構 750:小晶片 1350:小晶片 1550:小晶片 1610:小晶片支撐件 1810:小晶片支撐件 1810:第一應力膜 1820:第二應力膜 1910:第一圖案化應力膜 1910A:應力區域 2050:小晶片 2100:方法 S2110~S2190:步驟 2200:方法 S2110~S2290:步驟 2300:方法 S2310~S2390:步驟 2400:方法 S2310~S2490:步驟
本揭露被提出作為示例的實施例將參照隨附圖式而詳細進行描述，其中類似的元件符號代表類似元件，其中：
圖1~圖10係根據本揭露的一些實施例繪示在半導體結構上形成小晶片的第一示例方法的橫截面圖；
圖11~圖16係根據本揭露的一些實施例繪示在半導體結構上形成小晶片的第二示例方法的橫截面圖；
圖17~圖20係根據本揭露的一些實施例繪示在半導體結構上形成小晶片的第三示例方法的橫截面圖；以及
圖21係根據本揭露的一些實施例繪示在半導體結構上形成小晶片的第四示例方法的流程圖。
圖22係根據本揭露的一些實施例繪示在半導體結構上形成小晶片的第五示例方法的流程圖。
圖23~圖31係根據本揭露的一些實施例繪示在半導體結構上形成小晶片的第一示例方法的橫截面圖；
圖32~圖36係根據本揭露的一些實施例繪示在半導體結構上形成小晶片的第二示例方法的橫截面圖；
圖37~圖39係根據本揭露的一些實施例繪示在半導體結構上形成小晶片的第三示例方法的橫截面圖；
圖40~圖44係根據本揭露的一些實施例繪示在半導體結構上形成小晶片的第四示例方法的橫截面圖；
圖45係根據本揭露的一些實施例繪示在半導體結構上形成小晶片的第五示例方法的流程圖；以及
圖46係根據本揭露的一些實施例繪示在半導體結構上形成小晶片的第六示例方法的流程圖。
2100:方法
S2110~S2190:步驟

Claims (40)

  1. 一種方法，包括： 提供第一半導體結構，該第一半導體結構具有形成在其第一側上的第一電路及第一佈線結構； 將該第一半導體結構的該第一側附接至承載基板； 在該第一半導體結構的第二側上形成應力膜； 將該承載基板及該第一半導體結構分離； 將該應力膜及該第一半導體結構進行切割以界定出至少一小晶片；以及 將該至少一小晶片接合至具有第二電路及第二佈線結構的第二半導體結構，使該第二佈線結構連接至該第一佈線結構。
  2. 如請求項1之方法，更包括將該應力膜圖案化以形成經圖案化應力膜，其中將該應力膜及該第一半導體結構進行切割以界定出至少一小晶片包括將該經圖案化應力膜及該第一半導體結構進行切割以界定出至少一小晶片。
  3. 如請求項2之方法，其中該經圖案化應力膜係經由基於遮罩的微影工具、直寫微影工具或紫外(UV)交聯而形成。
  4. 如請求項3之方法，其中該經圖案化應力膜係經由該直寫微影工具使用數位光處理(DLP)晶片、柵狀光閥或雷射電流計而形成。
  5. 如請求項2之方法，更包括在該至少一小晶片接合至該第二半導體結構過後移除該經圖案化應力膜。
  6. 如請求項1之方法，更包括在該至少一小晶片接合至該第二半導體結構過後移除該應力膜。
  7. 如請求項1之方法，其中該第一半導體結構更具有形成在其該第二側上的第一介電質層，而在該第一半導體結構的第二側上形成應力膜包括在該第一半導體結構的該第一介電質層上形成應力膜。
  8. 如請求項7之方法，其中該第一半導體結構更具有形成在該第一介電質層上的第一基板，而該方法更包括在該第一半導體結構的該第一介電質層上形成應力膜之前，移除該第一基板以露出該第一介電質層。
  9. 如請求項1之方法，其中該第一半導體結構的該第一側係使用附接材料而附接至該承載基板，而將該承載基板及該第一半導體結構分離包括加熱該附接材料，使得該承載基板與該第一半導體結構分離。
  10. 一種方法，包括： 提供第一半導體結構，該第一半導體結構具有形成在其第一側上的第一電路及第一佈線結構； 將該第一半導體結構的該第一側附接至承載基板； 在該第一半導體結構的第二側上形成應力膜； 將該應力膜及該第一半導體結構進行切割以界定出至少一小晶片； 將該承載基板及該至少一小晶片分離；以及 將該至少一小晶片接合至具有第二電路及第二佈線結構的第二半導體結構，使該第二佈線結構連接至該第一佈線結構。
  11. 如請求項10之方法，更包括將該應力膜圖案化以形成經圖案化應力膜，其中將該應力膜及該第一半導體結構進行切割以界定出至少一小晶片包括將該經圖案化應力膜及該第一半導體結構進行切割以界定出至少一小晶片。
  12. 如請求項11之方法，其中該經圖案化應力膜係經由基於遮罩的微影工具、直寫微影工具或UV交聯而形成。
  13. 如請求項12之方法，其中該經圖案化應力膜係經由該直寫微影工具使用DLP晶片、柵狀光閥或雷射電流計而形成。
  14. 如請求項10之方法，其中該第一半導體結構更具有形成在其該第二側上的第一介電質層，而在該第一半導體結構的第二側上形成應力膜包括在該第一半導體結構的該第一介電質層上形成應力膜。
  15. 如請求項14之方法，其中該第一半導體結構更具有形成在該第一介電質層上的第一基板，而該方法更包括在該第一半導體結構的該第一介電質層上形成應力膜之前，移除該第一基板以露出該第一介電質層。
  16. 如請求項10之方法，其中該第一半導體結構的該第一側係使用附接材料而附接至該承載基板，而將該應力膜及該第一半導體結構進行切割以界定出至少一小晶片包括將該應力膜、該第一半導體結構及該附接材料進行切割以界定出至少一小晶片。
  17. 如請求項16之方法，其中將該應力膜、該第一半導體結構及該附接材料進行切割以界定出至少一小晶片包括將該應力膜、該第一半導體結構、該附接材料及該承載基板的一部分進行切割以界定出至少一小晶片。
  18. 如請求項10之方法，其中該第一半導體結構的該第一側係使用附接材料而附接至該承載基板，而將該承載基板及該至少一小晶片分離包括加熱該附接材料，使得該承載基板與該至少一小晶片分離。
  19. 如請求項10之方法，更包括在將該承載基板及該至少一小晶片分離之前，在該至少一小晶片的該應力膜上形成小晶片支撐件。
  20. 如請求項19之方法，更包括在該至少一小晶片接合至該第二半導體結構過後移除該小晶片支撐件及該應力膜。
  21. 一種方法，包括： 提供第一半導體結構，該第一半導體結構具有形成在其第一側上的第一電路及第一佈線結構； 將該第一半導體結構的該第一側附接至承載基板； 在該第一半導體結構的第二側上形成第一應力膜及第二應力膜的複合材料； 將該承載基板及該第一半導體結構分離； 將該第一應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片；以及 將該至少一小晶片接合至具有第二電路及第二佈線結構的第二半導體結構，使該第二佈線結構連接至該第一佈線結構。
  22. 如請求項21之方法，更包括在該至少一小晶片接合至該第二半導體結構過後移除該第一應力膜及該第二應力膜的該複合材料。
  23. 如請求項21之方法，其中該第一半導體結構更具有形成在其該第二側上的第一介電質層，而在該第一半導體結構的第二側上形成第一應力膜及第二應力膜的複合材料包括在該第一半導體結構的該第一介電質層上形成第一應力膜及第二應力膜的複合材料。
  24. 如請求項23之方法，其中該第一半導體結構更具有形成在該第一介電質層上的第一基板，而該方法更包括在該第一半導體結構的該第一介電質層上形成第一應力膜及該第二應力膜的複合材料之前，移除該第一基板以露出該第一介電質層。
  25. 如請求項21之方法，其中該第一半導體結構的該第一側係使用附接材料而附接至該承載基板，而將該承載基板及該第一半導體結構分離包括加熱該附接材料，使得該承載基板與該第一半導體結構分離。
  26. 如請求項21之方法，更包括將該第一應力膜圖案化以形成第一圖案化應力膜，其中將該第一應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片包括將該第一圖案化應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片。
  27. 如請求項26之方法，其中該第一圖案化應力膜係被形成以具有至少一應力區域，而該第二應力膜係形成在該至少一應力區域內。
  28. 如請求項27之方法，其中該第二應力膜係進一步形成在該第一圖案化應力膜上。
  29. 如請求項26之方法，其中該第一圖案化應力膜係經由基於遮罩的微影工具、紫外(UV)交聯或直寫微影工具而形成。
  30. 如請求項29之方法，其中該第一圖案化應力膜係經由該直寫微影工具使用數位光處理(DLP)晶片、柵狀光閥或雷射電流計而形成。
  31. 如請求項26之方法，更包括在該至少一小晶片接合至該第二半導體結構過後移除該第一圖案化應力膜及該第二應力膜的該複合材料。
  32. 一種方法，包括： 提供第一半導體結構，該第一半導體結構具有形成在其第一側上的第一電路及第一佈線結構； 將該第一半導體結構的該第一側附接至承載基板； 在該第一半導體結構的第二側上形成第一應力膜及第二應力膜的複合材料； 將該第一應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片； 將該承載基板及該至少一小晶片分離；以及 將該至少一小晶片接合至具有第二電路及第二佈線結構的第二半導體結構，使該第二佈線結構連接至該第一佈線結構。
  33. 如請求項32之方法，更包括將該第一應力膜圖案化以形成第一圖案化應力膜，其中將該第一應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片包括將該第一圖案化應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片。
  34. 如請求項33之方法，其中該第一圖案化應力膜係被形成以具有至少一應力區域，而該第二應力膜係形成在該至少一應力區域內。
  35. 如請求項34之方法，其中該第二應力膜係進一步形成在該第一圖案化應力膜上。
  36. 如請求項33之方法，其中該第一圖案化應力膜係經由基於遮罩的微影工具、UV交聯或直寫微影工具而形成。
  37. 如請求項32之方法，其中該第一半導體結構更具有形成在其該第二側上的第一介電質層，而在該第一半導體結構的第二側上形成第一應力膜及第二應力膜的複合材料包括在該第一半導體結構的該第一介電質層上形成第一應力膜及第二應力膜的複合材料。
  38. 如請求項37之方法，其中該第一半導體結構更具有形成在該第一介電質層上的第一基板，而該方法更包括在該第一半導體結構的該第一介電質層上形成第一應力膜及該第二應力膜的複合材料之前，移除該第一基板以露出該第一介電質層。
  39. 如請求項32之方法，其中該第一半導體結構的該第一側係使用附接材料而附接至該承載基板，而將該第一應力膜及該第二應力膜的該複合材料及該第一半導體結構進行切割以界定出至少一小晶片包括將該第一應力膜及該第二應力膜的該複合材料、該第一半導體結構及該附接材料進行切割以界定出至少一小晶片。
  40. 如請求項39之方法，其中將該第一應力膜及該第二應力膜的該複合材料、該第一半導體結構及該附接材料進行切割以界定出至少一小晶片包括將該第一應力膜及該第二應力膜的該複合材料、該第一半導體結構、該附接材料及該承載基板的一部分進行切割以界定出至少一小晶片。
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