TWI588882B - 薄化積體電路裝置與其製作流程 - Google Patents

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Description

薄化積體電路裝置與其製作流程
本揭露係關於一種薄化積體電路裝置與其製作流程，特別關於一種減少元件剝離程序的薄化積體電路裝置製作流程以及此製作流程所製作的薄化積體電路裝置。
積體電路(integrated circuit,IC)現在已經是人類生活中很常見的電子產品的組成元件之一。而提高單位面積/體積內的邏輯閘或電路數量，一直是積體電路工程師所努力的方向。其中，三維積體電路構裝(3D IC integration)相較於一般傳統封裝形式擁有許多優點，例如元件尺寸較小、較少的訊號損失與較好的電性性能。
晶圓薄化是推動三維積體電路整合構裝(3D IC integration)發展的關鍵技術之一，而目前技術可將晶圓薄化至100微米以下。一般薄化完成之晶圓是將矽穿孔裸露出來並進行後續製程如背面的電路重分佈製程等，背面製程完成後會將承載物解除鍵合(剝離)，完成中介層之製作。然而現今晶圓薄化方法的缺點在於承載物在解除鍵合時容易損壞且薄化步驟繁複，因此現今的晶圓薄化良率不高，而成本很高。
依據本揭露一實施例所提出的一種薄化積體電路裝置，包含第一基板、至少一個矽穿孔、至少一個第一凸塊、第一積體電路晶片、熱介質層與第一導熱蓋。其中，第一基板包含第一表面與相對於第一表面的第二表面。矽穿孔從第一表面穿透第一基板至第二表面，並且矽穿孔的第一端位於第一表面，矽穿孔的第二端位於第二表面。第一凸塊配置於第一表面且與矽穿孔的第一端電性連接。第一積體電路晶片具有第一側與第二側，並且以第一側連接於第一凸塊。熱介質層至少配置於第一積體電路晶片的第二側。而第一導熱蓋藉由熱介質層被附著於積體電路晶片以作為載體，第一導熱蓋用以冷卻第一積體電路晶片。
依據本揭露一實施例所提出的一種薄化積體電路裝置製作流程，包含於第一基板形成至少一個矽穿孔，矽穿孔的第一端暴露於第一基板的第一表面。並於第一基板的第一表面配置至少一個第一凸塊，使第一凸塊與矽穿孔電性連接。並於第一凸塊上配置第一積體電路晶片，第一積體電路晶片具有第一側與第二側，第一積體電路晶片的第一側連接於第一凸塊。並將熱介質層配置於第一積體電路晶片的第二側。藉由熱介質層將第一導熱蓋的下表面附著於第一積體電路晶片。並且，以導熱蓋作為載體，藉由固定第一導熱蓋來固定第一積體電路晶片與第一基板，以研磨第一基板相對 於第一表面的第二表面，使矽穿孔的第二端暴露於第二表面。
以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本揭露之精神與原理，並且提供本揭露之專利申請範圍更進一步之解釋。
10、10a~10g‧‧‧薄化積體電路裝置
100‧‧‧第一基板
100a‧‧‧第一表面
100b‧‧‧第二表面
110‧‧‧鈍化層
120‧‧‧矽穿孔
120a‧‧‧第一端
120b‧‧‧第二端
130‧‧‧第一凸塊
135‧‧‧底膠
140‧‧‧第一積體電路晶片
140a‧‧‧第一側
140b‧‧‧第二側
140’‧‧‧第二積體電路晶片
150‧‧‧熱介質層
160‧‧‧第一導熱蓋
160a‧‧‧下表面
160b‧‧‧上表面
160’‧‧‧第二導熱蓋
161、161’‧‧‧導熱板
163、163’‧‧‧支撐體
165‧‧‧凹陷平面
170‧‧‧第二凸塊
180‧‧‧第二基板
180a‧‧‧第三表面
180b‧‧‧第四表面
190‧‧‧第三凸塊
第1圖，係依據本揭露一實施例的薄化積體電路裝置部分剖面示意圖。
第2A圖至第2H圖，係分別依據本揭露一實施例的薄化積體電路裝置製作流程中各步驟的示意圖。
第3A圖，係依據本揭露一實施例中導熱蓋未挖設凹槽的俯視示意圖。
第3B圖，係依據本揭露一實施例中導熱蓋挖設凹槽的俯視示意圖。
第3C圖，係第3B圖的剖面示意圖。
第4圖，係依據本揭露另一實施例的薄化積體電路裝置剖面示意圖。
第5A圖，係依據本揭露另一實施例的薄化積體電路裝置剖面示意圖。
第5B圖，係依據本揭露又一實施例的薄化積體電路裝置剖面示意圖。
第6A圖，係依據本揭露再一實施例中的薄化積體電路裝 置剖面示意圖。
第6B圖，係依據本揭露另一實施例的薄化積體電路裝置剖面示意圖。
第7A圖，係依據本揭露再一實施例中的薄化積體電路裝置剖面示意圖。
第7B圖，係依據本揭露另一實施例的薄化積體電路裝置剖面示意圖。
第8A圖，係依據本揭露一實施例的薄化積體電路裝置製作流程圖。
第8B圖，係依據本揭露一實施例中接續於第8A圖的薄化積體電路裝置製作流程圖。
以下在實施方式中詳細敘述本揭露之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本揭露。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。
本揭露一實施例中的薄化積體電路裝置，請參照第1圖，係本揭露一實施例的薄化積體電路裝置剖面示意圖。如第1圖所示，薄化積體電路裝置10包含第一基板100、鈍化層110、至少一個矽穿孔120、至少一個第一凸塊130、底 膠135、第一積體電路晶片140、熱介質層150、第一導熱蓋/第一導熱板160與第二凸塊170。其中第一導熱蓋或第一導熱板依實際狀況使用，以下以第一導熱蓋為例。其中，第一基板100包含第一表面100a與相對於第一表面100a的第二表面100b。矽穿孔120從第一表面100a穿透第一基板100至第二表面100b，並且矽穿孔120的第一端120a位於第一表面100a，矽穿孔120的第二端120b位於第二表面100b。第一凸塊130配置於第一表面100a且與矽穿孔120的第一端120a電性連接。第一積體電路晶片140具有第一側140a與第二側140b，並且第一積體電路晶片140以第一側140a連接於第一凸塊130。而底膠135配置於第一基板100與第一積體電路晶片140之間，用來固定第一積體電路晶片140與第一凸塊130。熱介質層150至少配置於第一積體電路晶片140的第二側140b。而第一導熱蓋160藉由熱介質層150被附著於第一積體電路晶片140，第一導熱蓋160用以將第一積體電路晶片140所產生的熱能帶走。第一導熱蓋160具有連接於熱介質層150的下表面160a與相對的上表面160b。上表面160b的粗糙度可以小於一個門檻值，以適於與封裝蓋或散熱鰭片貼合。第二凸塊170可以配置於第二表面100b，並且可以與矽穿孔120電性連接。鈍化層110設置於第一基板100的第一表面100a上。
依據本揭露一實施例中，關於前述薄化積體電路 裝置10的製作流程，請參照第2A圖至第2G圖，其係分別依據本揭露一實施例的薄化積體電路裝置製作流程中各步驟的示意圖。如第2A圖所示，提供一第一基板100，並且在第一基板100的第一表面100a佈植一層金屬層，而後鈍化此金屬層以形成鈍化層110。鈍化層110是在之後的程序中準備用來重新配置電性連接關係。鈍化金屬層以形成鈍化層110的方法可以用化學藥劑使金屬層鈍化，或是將金屬層連接至一個電極，以電化學的原理使金屬層本身氧化而達到鈍化的效果，從而形成鈍化層110。
如第2B圖所示，於第一基板100形成至少一個矽穿孔120，矽穿孔120的第一端120a暴露於第一基板100的第一表面100a。形成矽穿孔120的方法，可以藉由機械穿孔、化學穿孔或雷射穿孔，在第一基板100的第一表面100a形成穿透鈍化層110與在第一基板100上的凹槽，而後以導電材料如銅、多晶矽、鎢等物質填滿凹槽，從而形成矽穿孔120。於此階段中，矽穿孔120並不需要穿透第一基板100。
再如第2C圖所示，於第一基板100的第一表面100a配置至少一個第一凸塊130，使第一凸塊130與矽穿孔120電性連接。並於第一凸塊130上配置第一積體電路晶片140，第一積體電路晶片140具有第一側140a與第二側140b，第一積體電路晶片140的第一側140a連接於第一凸塊130。於此步驟中，先依據電路佈局圖對鈍化層110進行重分佈線 路製程，其係以曝光顯影的方式在鈍化層110上定義新的導線圖案，接下來再利用電鍍及/或蝕刻技術製作新的金屬導線，以連結矽穿孔120的第一端120a和第一凸塊130將會放置的位置，達到線路重新分佈的目的。將第一積體電路晶片140在第一基板100的第一表面110a上定位好之後，配置第一凸塊130以使第一積體電路晶片140的內部電路透過第一凸塊130而電性連接至矽穿孔120。配置完第一凸塊130後，可以在第一積體電路晶片140與第一基板100之間填入底膠135(under filler)，以進一步固定第一積體電路晶片140。
如第2D圖所示，將熱介質層150配置於第一積體電路晶片140的第二側140b。藉由熱介質層150將第一導熱蓋160的下表面160a附著於第一積體電路晶片140。其中，熱介質層150的材料可以是陶瓷、氧化鈹、氮化鋁、氧化鋅、二氧化矽、相變金屬合金(phase change metal alloy,PCMA)或其他具有高導熱能力的材料，本揭露不加以限制。將前述材料調成膠狀而形成導熱膠或稱導熱介質，並塗佈於第一積體電路晶片140的第二側140b以形成導熱介質層150，再把第一導熱蓋160附著(黏著)到導熱介質層150。因此第一導熱蓋160藉由導熱介質層150而附著於第一積體電路晶片140的第二側140b。
如第2E圖所示，將第一導熱蓋160作為載體(carrier)，藉由固定第一導熱蓋160，使整個晶圓可以被固定， 以研磨第一基板100相對於第一表面100a的第二表面100b，直至使矽穿孔120的第二端120b曝露於第二表面100b。亦即等導熱介質層150固化，以第一導熱蓋160為承載裝置，固定第一導熱蓋160而開始對第一基板100的第二表面100b進行研磨。可以研磨至矽穿孔120的第二端120b曝露於第二表面100b，也可以在矽穿孔120的第二端120曝露於第二表面100b後，更進一步研磨直到第一基板100的第一厚度(也就是第一表面100a到第二表面100b的距離)等於一個預設厚度。本揭露一實施例中的製作流程可以到此為止，而所完成的包含積體電路晶片140的薄化積體電路裝置可以直接被施以進一步的封裝與測試流程。其中使用與第一基板100大小一樣或者大小大致相等的第一導熱蓋160(heat spreader wafer)，第一導熱蓋160材料為高導熱、低熱膨脹係數與具有足夠支撐整體結構做完後續製程(如晶圓研磨、電路層與絕緣層等製程)強度的材料即可。
於本揭露一實施例中，第一基板100可以選用一片矽晶圓或其它半導體材料，例如為8吋矽晶圓或12吋矽晶圓。第一基板100的第一表面100a上可以配置有多個第一積體電路晶片140，而第一導熱蓋160可以選擇與第一基板100大小形狀相同(或相近)。第一導熱蓋160藉由導熱介質層150而附著於前述多個第一積體電路晶片140的第二側140b。而後以第一導熱蓋160作為承載裝置(carrier)，固定第一導熱蓋 160於前述多個第一積體電路晶片140的第二側140b上，而開始對第一基板100的第二表面100b進行研磨。由於第一導熱蓋160的大小形狀的選擇，研磨所產生的應力會均勻的分佈到前述多個第一積體電路晶片140與第一導熱蓋160之間的導熱介質層150以及前述多個第一積體電路晶片140與第一基板100之間的底膠135上，從而降低第一積體電路晶片140及其對應的線路因為研磨所產生的應力而損壞的機率，提高良率。
另一方面，於本揭露另一實施例中，製作流程還可以包含下列圖示所述的程序。如第2F圖所示，於第一基板100的第二表面100b配置至少一個第二凸塊170，第二凸塊170其中至少之一與矽穿孔120的第二端120b電性連接。此時可以如圖所示直接將第二凸塊170連接至矽穿孔120。也可以對第二表面100b進行本揭露稍早所揭露的重分佈線路製程，以重新配置第二凸塊170的分布，並且只有部份的第二凸塊170與矽穿孔120電性連接。而後如第2G圖所示，對完成的結構進行切割(dicing)，被切割後每一份可以包含一個或多個第一積體電路晶片140與對應的第一導熱蓋160。並且，如第2H圖所示，可以將第二基板180配置在第一基板的第二表面100b，並且第二基板180與第二凸塊170相連接。而後在二基板180的另一面配置至少一個第三凸塊190(或稱錫球)。第二基板180經過適當的電路配置，因此第三凸塊190 其中之一可以電性連接至第二凸塊170其中之一。
於本揭露一實施例中，前述第一導熱蓋160可以是一個片狀(如第1圖所示)，然而，於本揭露其他實施例中，第一導熱蓋160可以不是片狀，關於其製作流程請參照第3A圖至第3C圖，其中第3A圖係依據本揭露一實施例中導熱蓋未挖設凹槽的俯視示意圖，第3B圖係依據本揭露一實施例中導熱蓋挖設凹槽的俯視示意圖，第3C圖係第3B圖的剖面示意圖。於本揭露一實施例中，如第3A圖所示，由於第一基板100是一片晶圓，第一導熱蓋160可以由一整片晶圓或者大小形狀相同的片狀物來製作，一開始整片晶圓並未被挖設凹槽。
而後如第3B圖與第3C圖所示，在晶圓表面上的特定位置挖設一個或多個凹槽。從而定義出位於凹槽底部的凹陷平面165(也就是第一導熱蓋160覆蓋於第一積體電路晶片140時的導熱蓋下表面160a)與環繞凹陷平面的支撐體163，使第一導熱蓋160覆蓋於第一基板100時，凹陷平面165藉由熱介質層150附著於第一積體電路晶片140，且支撐體163附著於第一基板100。更詳細的說，凹槽的深度要被適當地設計，從而使第一導熱蓋160覆蓋於第一積體電路晶片140時，第一導熱蓋160的導熱板161與支撐體163分別附著於第一積體電路晶片140(藉由熱介質層150)與第一基板100(藉由底膠135)。因此，當以第一導熱蓋160作為承載裝置，第一導熱蓋160附著於第一積體電路晶片140，接著並研磨第一 基板100的第二表面100b時，可以有更多的連接部(導熱板161與支撐體163)來分攤研磨所造成的側向應力，從而避免在研磨時所有的側向應力都集中在第一積體電路晶片140下方的底膠135與第一積體電路晶片140上方的熱介質層150。如此，可以進一步提高出產良率。
由前述此實施例所製作得到的薄化積體電路裝置，請參照第4圖，其係依據本揭露另一實施例的薄化積體電路裝置剖面示意圖。本實施例中的薄化積體電路裝置10a相較於第1圖中的薄化積體電路裝置10，差異在於：首先，第一導熱蓋160包含一體成形的兩部分：導熱板161與支撐體163。導熱板161藉由熱介質層150被附著於第一積體電路晶片140的第二側140b。而支撐體163則是附著於第一基板100的第一表面100a。並且，於此實施例中，底膠135並不只位於第一積體電路晶片140與第一基板100之間，更可位於支撐體163與第一基板100之間。此外，底膠135並未填滿第一積體電路晶片140與導熱蓋160之間的所有空間，因此，支撐體163、導熱板161、第一基板100上的底膠135與第一積體電路晶片140定義環繞於第一積體電路晶片140的一個散熱空腔。此散熱空腔中具有空氣，或可填入具有高導熱能力的材料(例如熱介質層150的材料)。於本實施例中，為適於積體電路封裝測試流程中可能的各種溫度變化，因此第一導熱蓋160的材料可以選擇為矽或者其他矽基材料等半導 體材料，以使第一導熱蓋160的熱物理特性與第一基板100以及第一積體電路晶片140相近甚至相同。而在一實施例中，為了增進導熱/散熱能力，第一導熱蓋160的材料可以選擇金屬(例如銅或鋁)或其他具有高導熱能力的材料，本揭露不加以限制。
關於本揭露另一實施例中的薄化積體電路裝置，請參照第5A圖，其係依據本揭露另一實施例的薄化積體電路裝置剖面示意圖。如第5A圖所示的薄化積體電路裝置10b，於第一基板100的第二表面100b更配置了至少一個第三凸塊130’以及第二積體電路晶片140’。經由電路重分佈，第三凸塊130’與部份的第二凸塊170電性連接，而第二積體電路晶片140’透過第三凸塊130’電性連接至部份的第二凸塊170。並且第二積體電路晶片140’與第一基板100的第二表面100b之間可以填入底膠135’來固定第二積體電路晶片140’。由於第二凸塊170的大小可以經過適當的選擇，以使第二凸塊170的高度大於等於一個第二積體電路晶片140’的厚度與第三凸塊130’的高度的總和，從而有效地利用這部份地空間。
關於本揭露又一實施例中的薄化積體電路裝置，請參照第5B圖，其係依據本揭露又一實施例的薄化積體電路裝置剖面示意圖。如第5B圖所示的薄化積體電路裝置10c，相較於第5A圖的實施例，差異在於：首先，第一導熱蓋160包含一體成形的兩部分：導熱板161與支撐體163。導 熱板161作為載體，藉由熱介質層150附著於第一積體電路晶片140的第二側140b。而支撐體163則是附著於第一基板100的第一表面100a。並且，於此實施例中，底膠135並不只位於第一積體電路晶片140與第一基板100之間，更位於支撐體163與第一基板100之間。此外，底膠135並未填滿第一積體電路晶片140與導熱蓋160之間的所有空間，因此，支撐體163、導熱板161、第一基板100上的底膠135與第一積體電路晶片140定義：環繞於第一積體電路晶片140的一個散熱空腔。
關於本揭露再一實施例中的薄化積體電路裝置，請參照第6A圖，其係依據本揭露再一實施例中的薄化積體電路裝置剖面示意圖。如第6A圖所示，薄化積體電路裝置10d相較於第1圖的薄化積體電路裝置10，更包含了第二基板180、至少一個第三凸塊190與第二導熱蓋160’。第二基板180具有第三表面180a與相對於該第三表面的第四表面180b，第三表面180a連接於第二凸塊170。第三凸塊190配置於第二基板180的第四表面180b，並且第三凸塊190可以與第二凸塊電性連接。第二導熱蓋160’可以配置於第一導熱蓋160的上表面160b。並且第二導熱蓋160’也可以包含一體成形的兩部分：導熱板161’與支撐體163’。導熱板161’藉由附著於第一導熱蓋160的上表面160b。而支撐體163’則可以如圖所示附著於第二基板180的第三表面180a，或是附著於 ，二基板180的側面。而如果把第4圖的薄化積體電路裝置10a的結構特徵加入第6A圖的薄化積體電路裝置10d，則可以得到如第6B圖所示的薄化積體電路裝置10e。此外，把第5A圖或第5B圖的結構特徵，第二積體電路晶片140’及相關元件的配置加入第6A圖或第6B圖，則可以分別得到如第7A圖所示的薄化積體電路裝置10f及第7B圖所示的薄化積體電路裝置10g。
根據上述方法及裝置，本揭露一實施例所揭示的薄化積體電路裝置製作流程可以參照第8A圖，其係依據本揭露一實施例的薄化積體電路裝置製作流程圖。如S810所示，於第一基板形成至少一個矽穿孔，矽穿孔的第一端曝露於第一基板的第一表面。如S820所示，於第一基板的第一表面配置至少一個第一凸塊，並使第一凸塊與矽穿孔電性連接。如S830所示，於凸塊上配置第一積體電路晶片，第一積體電路晶片具有第一側與第二側，第一積體電路晶片的第一側連接於凸塊。如S840所示，將熱介質層配置於第一積體電路晶片的第二側。如S850所示，將第一導熱蓋藉由熱介質層附著於第一積體電路晶片，此時第一導熱蓋作為載體。如S860所示，藉由固定第一導熱蓋來固定第一積體電路晶片，以研磨第一基板相對於第一表面的第二表面，使矽穿孔的第二端曝露於第二表面。藉此，由於第一導熱蓋可以直接作為散熱用，而無須再被剝離於第一積體電路晶片，因此無需更多的剝離流 程，從而降低第一積體電路晶片或者薄化積體電路裝置本身被損壞的機率，而提高了薄化積體電路裝置的出產良率。
於本揭露另一實施例中的薄化積體電路裝置製作流程可以有額外的流程，請參照第8B圖，其係依據本揭露一實施例中接續於第8A圖的薄化積體電路裝置製作流程圖。如S870所示，於第一基板的第二表面配置至少一個第二凸塊，其中至少一個第二凸塊與矽穿孔的第二端電性連接。如S880所示，於第一基板的第二表面配置至少一個第三凸塊，其中至少一個第三凸塊與前述第二凸塊其中至少之一電性連接。如S890所示，於第一基板的第二表面配置第二積體電路晶片，第二積體電路晶片透過第三凸塊與第二凸塊電性連接。並如S900所示，配置導線架，導線架透過第二凸塊與第一積體電路晶片或第二積體電路晶片電性連接。於另一些實施例中，導線架也可以用其他具有重分佈電路功能的裝置或元件取代，本揭露並不以此為限。
綜上所述，依據本揭露一個或多個實施例所揭示的薄化積體電路裝置製作流程，把導熱蓋/導熱板做為一個承載裝置或承載器或載體，固定導熱蓋/導熱板來對基板進行研磨，以得到適當的基板厚度。此外，由於導熱蓋/導熱板可以直接用作積體電路封裝時的散熱元件，因此導熱蓋/導熱板在完成研磨程序後毋須被剝離於積體電路晶片。從而依據本揭露的實施例所揭示的流程，相較於一般的薄化積體電路裝置 製作流程少了將承載裝置剝離的流程，因此積體電路晶片在習知技術的這個剝離流程中所可能受到的損傷不會發生於本揭露所揭示的製作流程中。總而言之，本揭露的多個實施例所揭示的薄化積體電路裝置製作流程的產出良率大幅的被提升了。
雖然本揭露以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。
10‧‧‧薄化積體電路裝置
100‧‧‧第一基板
100a‧‧‧第一表面
100b‧‧‧第二表面
110‧‧‧鈍化層
120‧‧‧矽穿孔
120a‧‧‧第一端
120b‧‧‧第二端
130‧‧‧第一凸塊
135‧‧‧底膠
140‧‧‧第一積體電路晶片
140a‧‧‧第一側
140b‧‧‧第二側
150‧‧‧熱介質層
160‧‧‧第一導熱蓋
160a‧‧‧下表面
160b‧‧‧上表面
170‧‧‧第二凸塊

Claims (12)

  1. 一種薄化積體電路裝置，包含：一第一基板，包含一第一表面與相對的一第二表面；至少一矽穿孔，從該第一表面穿透該第一基板至該第二表面，該矽穿孔的一第一端位於該第一表面，該矽穿孔的一第二端位於該第二表面；至少一第一凸塊，配置於該第一表面且與該矽穿孔的該第一端電性連接；一第一積體電路晶片，具有一第一側與一第二側，該第一側連接於該第一凸塊；一熱介質層，至少配置於該第一積體電路晶片的該第二側；一第一導熱蓋，作為一載體，具有一上表面與一下表面，該下表面藉由該熱介質層被附著於該第一積體電路晶片，且該第一導熱蓋用以將該第一積體電路晶片產生的熱能帶走；至少一第二凸塊，配置於該第一基板的該第二表面，且該第二凸塊其中至少之一與該矽穿孔的該第二端電性連接；一第二基板，具有一第三表面與相對於該第三表面的一第四表面，該第三表面連接於該第二凸塊； 至少一第三凸塊，配置於該第二基板的該第四表面，並與該第二凸塊電性連接；以及一第二導熱蓋，配置於該第一導熱蓋的該上表面，且附著於該第二基板；其中該第二導熱蓋與該第二基板定義了環繞於該第一積體電路晶片的一第二散熱空腔，且至少部分該第一積體電路晶片暴露於該第二散熱空腔。
  2. 如請求項1所述的薄化積體電路裝置，其中該第一導熱蓋包含：一導熱板，藉由該熱介質層被附著於該第一積體電路晶片；以及至少一支撐體，與該導熱板一體成形，附著於該第一基板的該第一表面。
  3. 如請求項2所述的薄化積體電路裝置，其中該支撐體環繞該第一積體電路晶片，並且該支撐體、該導熱板、該第一基板與該第一積體電路晶片定義了環繞於該第一積體電路晶片的一第一散熱空腔。
  4. 如請求項1所述的薄化積體電路裝置，其中該第一導熱的該下表面藉由該熱介質層附著於該第一積體電路晶片，該上表面的粗糙度小於一門檻值，以適於與一封裝蓋或一組散熱鰭片貼合。
  5. 如請求項1所述的薄化積體電路裝置，更包含： 至少一第四凸塊，配置於該第一基板的該第二表面，與部分的該第二凸塊電性連接；以及一第二積體電路晶片，配置於該第一基板的該第二表面，並透過該第四凸塊與部分的該第二凸塊電性連接。
  6. 如請求項5所述的薄化積體電路裝置，其中該第一積體電路晶片的工作功率大於該第二積體電路晶片的工作功率。
  7. 如請求項1所述的薄化積體電路裝置，其中該第二導熱蓋包含：一導熱板，附著於該第一導熱蓋的該上表面；以及至少一支撐體，與該導熱板一體成形，並附著於該第二基板。
  8. 一種薄化積體電路裝置製作流程，包含：於一第一基板形成至少一矽穿孔，該矽穿孔的一第一端暴露於該第一基板的一第一表面；於該第一基板的該第一表面配置至少一第一凸塊，並使該第一凸塊與該矽穿孔電性連接；於該第一凸塊上配置一第一積體電路晶片，該第一積體電路晶片具有一第一側與一第二側，該第一積體電路晶片的該第一側連接於該第一凸塊；將一熱介質層配置於該第一積體電路晶片的該第二側； 藉由該熱介質層將一第一導熱蓋的一下表面附著於該第一積體電路晶片，其中該第一導熱蓋的形狀大小與該第一基板的形狀大小相同；固定該第一導熱蓋，以研磨該第一基板相對於該第一表面的一第二表面，使該矽穿孔的一第二端暴露於該第二表面；於該第一基板的該第二表面配置至少一第二凸塊，該第二凸塊其中至少之一與該矽穿孔的該第二端電性連接；於該第一基板的該第二表面配置一第二基板，該第二基板具有一第三表面與相對於該第三表面的一第四表面，該第三表面連接於該第二凸塊；於該第二基板的該第四表面配置至少一第三凸塊；於該第二基板配置至少一導電路徑，以使該第三凸塊與該第二凸塊電性連接；以及於該第一導熱蓋相對於該下表面的一上表面，配置一第二導熱蓋；其中該第二導熱蓋與該第二基板定義了環繞於該第一積體電路晶片的一第二散熱空腔，且至少部分該第一積體電路晶片暴露於該第二散熱空腔。
  9. 如請求項8所述的薄化積體電路裝置製作流程，其中在藉由該熱介質層將該第一導熱蓋附著於該第一積體電路晶片的步驟前，更包含： 於該第一導熱蓋的一下表面產生至少一凹槽，以定義出位於該凹槽底部的一凹陷平面與環繞該凹陷平面的支撐體，使該第一導熱蓋覆蓋於該第一基板時，該凹陷平面藉由該熱介質層附著於該第一積體電路晶片，且該支撐體附著於該第一基板。
  10. 如請求項8所述的薄化積體電路裝置製作流程，更包含研磨該第一導熱蓋相對於該下表面的一上表面，以使該上表面的粗糙度小於一門檻值，以適於與一封裝蓋或一組散熱鰭片貼合。
  11. 如請求項8所述的薄化積體電路裝置製作流程，更包含：於該第一基板的該第二表面配置至少一第四凸塊，該第四凸塊與部分的該第二凸塊電性連接；以及於該第一基板的該第二表面配置一第二積體電路晶片，該第二積體電路晶片透過該第四凸塊與部分的該第二凸塊電性連接。
  12. 如請求項11所述的薄化積體電路裝置製作流程，其中該第一積體電路晶片的工作功率大於該第二積體電路晶片的工作功率。
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