JP2004228598A - マルチチップ半導体装置 - Google Patents

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美恵 松尾
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Abstract

【課題】 装置の平面面積が小さく、かつ放熱性に優れたマルチチップ半導体装置を提供すること。
【解決手段】 素子が集積形成されたシリコン基板２を有するチップ１1 ，１2 ，１3 を積層してなるマルチチップ半導体装置において、隣り合う上下の２つのチップ１1 ，１2 の間に、貫通孔内に導電性プラグ４が形成された接続基板３１1 を設け、チップ１1 ，１2 を導電性プラグ４を介して互いに電気的に接続し、かつチップ１1 ，１2 の放熱性を改善するために、接続基板３１1 内にそれよりも熱伝導率の高い金属プレート３２を設ける。チップ１2 ，１3 についても同様の手法により、チップ１2 ，１3 を接続し、かつチップ１2 ，１3 の放熱性を改善する。
【選択図】 図８

Description

本発明は、複数のチップを用いた半導体装置であるマルチチップ半導体装置に関する。
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、半導体基板上に集積化して形成した大規模集積回路（チップ）が多用されている。このため、機器全体の性能は、チップ単体の性能と大きく結び付いている。一方、複数のチップを用いて、機器全体の性能を図った、いわゆるマルチチップ半導体装置も提案されている。図１９〜図２４に、従来のマルチチップ半導体装置の断面図を示す。
図１９は、例えば、積層の配線基板８１上に複数のチップ８２を平面配置するタイプのマルチチップ半導体装置を示している。なお、図中、８３は半田バンプを示している。
図２０は、表面を向かい合わせ（Face to Face）にしてチップ同士を接続するタイプのマルチチップ半導体装置を示している。
図２１は、複数のチップ８２を積層板８４を用いて積層配置するタイプのマルチチップ半導体装置を示している。
図２２は、実装方法としてワイヤーボンディングを用いたマルチチップ半導体装置を示しており、Ｓｉチップ９１のパッド（不図示）はボンディングワイヤー９２によって積層板９３のリードフレーム９４と接続している。
図２３は、実装方法としてＴＡＢ（Tape Automated Bonding）を用いたマルチチップ半導体装置を示しており、Ｓｉチップ９１のパッドはハンダバンプ９５、ＴＡＢリード９６を介して積層板９３のパッド（不図示）に接続している。なお、図２２、図２３において、９７はソケット、９８はコネクタピンを示している。
図２４は、実装方法としてフリップチップを用いたマルチチップ半導体装置を示しており、Ｓｉチップ９１の全面に格子状に配置されたパッド１００は、ハンダバンプ１０２を介して、積層板９９の全面に同様に格子状に配置されたパッド１０１と接続している。
図２４において、１０３はフィラー入りのエポキシ樹脂系の接着剤を示しており、この接着剤１０３はＳｉチップ９１と積層板９９との間に充填され、これら９１，９３を密着固定する。また、１０４，１０５，１０７はパッド、１０６，１０８はハンダバンプを示している。
しかしながら、これらの従来のマルチチップ半導体装置にあっては、以下のような問題がある。
すなわち、図１９の従来のマルチチップ半導体装置は、複数のチップ８２を平面配置するため、装置の平面面積が大きいという問題がある。
図２０の従来のマルチチップ半導体装置は、複数のチップ８２を積層するため、装置の平面面積が大きくなるという問題はないが、積層枚数が２枚に限定されるという問題がある。また、装置の検査が困難であるという問題もある。
図２１の従来のマルチチップ半導体装置は、複数のチップ８２を積層できるので、装置の平面面積が大きくなる問題や、積層枚数が２枚に限定されるという問題はないが、特定のチップ８２上のバンプ８３を選択的に溶融させることができず、チップ８２のリペアが困難であるという問題がある。また、チップの動作時にチップは発熱するが、その熱を効果的に外部に逃がすことができないために、チップの動作特性が劣化したり、チップの寿命が短くなるという問題がある。
図２２の従来のマルチチップ半導体装置は、高集積化したＳｉチップ９１のピッチの狭いパッドを、ボンディングワイヤー９２によって、積層板９３のリードフレーム９４と接続するためには、積層板９３上に配線を形成すること、チップ・積層板間を高い精度で位置合わせする必要があり、接続が困難になってきている。
また、図２２および図２３の従来のマルチチップ半導体装置は、ソケット９７およびコネクタピン９８を用いて積層板９３同士を接続するため、ある程度の高さが必要となり、積層する際の接続ギャップが大きく、縦方向の集積化が困難であるという問題がある。
この種の問題は、図２４の従来のマルチチップ半導体装置を用いることによって解決できるが、図２４のマルチチップ半導体装置には以下のような問題がある。
ハンダバンプ１０２の形状は鼓形であるため、Ｓｉチップ９１の高集積化がさらに進んで、パッド１００，１０１のサイズやピッチ間隔がさらに縮小した場合には、Ｓｉチップ９１と積層板９９との間の距離（接続距離）を短くしてハンダバンプ１０２の径を小さくしないと、隣同士のハンダバンプ１０２がショートするという接続不良が生じる。
しかしながら、Ｓｉチップ９１はＳｉ基板を用いて形成されているのに対し、積層板９９はガラスエポキシ等からなるプラスチック基板を用いて形成されているために、Ｓｉチップ９１と積層板９９とは互いに熱膨張率が異なり、その結果として接続距離を短くすると、ハンダバンプ１０２に熱歪みが生じ、熱サイクルの繰り返しによって疲労破壊が生じる。接続距離が短いほど熱歪みは大きく、疲労寿命は短くなる。したがって、接続距離が短いほどＳｉチップ９１と積層板９９との間の接続の信頼性は低下する。
Ｓｉチップ９１と積層板９９との間に充填された接着剤１０３にはこのような熱歪みを小さくする役割があり、そのために両者の熱膨張率を近づけることができるＳｉＯ2 がフィラーとして混入されている。
フィラーの大きさは１０〜３０μｍ程度であるが、接続距離が短くなると、接着剤１０３が充填されない部分が生じるため、Ｓｉチップ９１と積層板９９との間の接続の信頼性を確保できず、その結果として上下のＳｉチップ９１間の接続の信頼性も確保できなくなるという問題が起こる。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、装置の平面面積が小さく、かつリペアを容易に行なえるマルチチップ半導体装置を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様に係わるマルチチップ半導体装置は、素子が集積形成された半導体基板を有するチップを複数積層してなるマルチチップ半導体装置において、隣り合う上下の２つのチップの間にが、貫通孔内に導電性プラグが形成された接続基板が設けられ、かつ前記２つのチップがそれぞれバンプを介して前記導電性プラグに電気的に接続し、かつ前記接続基板は発熱部を有することを特徴とする。
本発明によれば、複数のチップを積層しているので、複数のチップを平面配置する従来のマルチチップ半導体装置とは異なり、装置の平面面積を小さくすることができる。しかも、接続基板の発熱部により、不良なチップに接続したバンプを溶融することで、接続基板から不良なチップを分離することができるので、チップのリペアを容易に行なえるようになる。
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るマルチチップ半導体装置の断面図である。
このマルチチップ半導体装置は、２つのチップ１1 ，１2 がセラミック製の積層配線基板９を介して接続された構成となっている。チップ１1 ，１2 は、大きく分けて、素子が集積形成されたシリコン基板２と、素子を所定の関係に接続するための多層配線層３とから構成されている。
チップ１1 の多層配線層３に設けられたパッド６は、半田バンプ８を介して、積層配線基板９に設けられたパッド６に電気的に接続している。このパッド６に電気的に接続している積層配線基板９に設けられた他のパッド６は、チップ１2 の多層配線層３に設けられたパッド６に電気的に接続している。このようにして、上下の２つのチップ1 ，チップ１2 は、これらの間に設けられた積層配線基板９を介して互いに電気的に接続されることになる。
また、チップ１2 には、シリコン基板２を貫通する導電性の貫通プラグ４（導電性プラグ）が設けられている。この貫通プラグ４は、チップ１2 に設けられたパッド６、その上のバンプ８を介して、積層配線基板９に設けられたパッド６に電気的に接続している。
貫通プラグ４は素子形成領域の外側に形成され、貫通プラグ４とシリコン基板２（貫通孔）との間には、絶縁膜５が設けられている。この絶縁膜５と貫通プラグ４とで接続プラグが構成されている。
また、チップ１2 の多層配線層３とは反対側のシリコン基板２のシリコン領域、つまり貫通プラグ４以外の領域は絶縁膜７で被覆されている。このような貫通プラグ４には、放熱を促進する効果がある。
放熱を促進する他の手段としては、積層配線基板９をチップ１1 ，１2 よりも熱伝導率の高い材料で形成することがあげられる。具体的には、Ｓｉチップの場合であれば、ＳｉＣやＳｉＮなどの絶縁材料があげられる。また、第２の実施形態で説明するように金属プレートを内部に埋め込んでも良い。
本実施形態によれば、チップ１1 上に積層配線基板９を介してチップ１2 を積層しているので、複数のチップを平面位置する従来のマルチチップ半導体装置とは異なり、装置の平面面積を小さくすることができる。
また、本実施形態によれば、積層配線基板９を介してチップ１1 に電気的に接続した貫通プラグ４を有するチップ１2 を使用しているため、貫通プラグ４に検査プローブをあてることにより、装置の検査を行なえる。ここで、貫通プラグ４は半導体基板２の裏面に露出しているため、貫通プラグ４に検査プローブを容易にあてることができる。したがって、本実施形態によれば、装置の検査を容易に行なえるようにある。
また、ここでは、チップが２個の場合について説明したが、本実施形態では、積層配線基板９によりチップ同士を接続しているので、Face to Face によりチップ同士を接続する従来のマルチチップ半導体装置とは異なり、チップの積層枚数が２枚に限定されるという問題はない。
したがって、本実施形態によれば、装置の平面面積が小さく、かつ装置の検査を容易に行なえ、かつ積層枚数が２枚に限定されないマルチチップ半導体装置を実現できるようになる。
なお、本実施形態では、貫通プラグ４をチップ１2 に設けたが、チップ１1 に設けても良いし、あるいはチップ１1 ，１2 の両方に設けても良い。
（第２の実施形態）
図２、図３は、図１のマルチチップ半導体装置の貫通プラグ４の形成方法を示す工程断面図である。なお、以下の図において、前出した図と同一符号は同一部分または相当部分を示し、詳細な説明は省略する。
まず、図２（ａ）に示すように、シリコン基板２を用意する。このシリコン基板２は、素子分離前、素子分離後、素子形成途中および素子形成後のいずれの段階のものでも良い。
図中、丸印で囲んだ領域に、素子形成前、ＳＴＩ素子分離後、ＭＯＳトランジスタ上に保護膜（ＢＰＳＧ）を形成した後（素子形成後）の基板を示す。素子形成後としては、他に配線を形成した後があげられる。
また、素子形成途中としては、例えば、イオン注入により必要なウェルを基板表面に形成した後の次の工程や、ゲート電極を形成した後の次の工程があげられる。
次に図２（ｂ）に示すように、ＳｉＯ2 からなる厚さ１μｍのマスクパターン１１をシリコン基板２上に形成した後、エッチングガスがＦ系ガスのＲＩＥを用いて、マスクパターン１１をマスクとしてシリコン基板２を選択的にエッチングし、シリコン基板２の表面に深さ１００μｍの溝１２を形成する。この溝１２は最終的には貫通孔となる。
なお、ここでは、構成材料がＳｉＯ2 のマスクパターン１１を用いたが、その代わりに、構成材料がＡｌやＡｌ2 Ｏ3 等のＳｉに対して高選択比を有する材料のマスクパターン１１を用いても良い。
また、溝１２（貫通孔）を形成する加工技術はＲＩＥに限定されるものではなく、光エッチング、ウエットエッチング、超音波加工、放電加工を用いることもできる。さらに、上記加工技術を適宜組み合わせても良い。なお、ＲＩＥまたは光エッチングと、ウエットエッチングとを組み合わせた方法については後で説明する。
次に図２（ｃ）に示すように、マスクパターン１１を除去した後、全面に厚さ１００ｎｍのＳｉＯ2 膜、厚さ１００ｎｍのＳｉ3 Ｎ4 膜をＬＰＣＶＤ法を用いて順次堆積して、ＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜からなる積層構造の絶縁膜５を形成する。なお、積層構造の絶縁膜５の代わりに、単層の絶縁膜を用いても良い。
次に図２（ｄ）に示すように、貫通プラグとなる、Ｂ等の不純物がドープされた低抵抗の多結晶シリコン膜４を、溝１２から溢れる厚さに全面に形成して、溝１２内を多結晶シリコン膜４で埋め込む。
多結晶シリコン膜４の形成方法としては、例えば、ＣＶＤ法、スパッタ法を用いる。また、多結晶シリコン膜４の代わりに、金属膜を用いる場合には、メッキ法を用いることもできる。
なお、ここでは、貫通プラグとなる導電性膜として、不純物がドープされた多結晶シリコン膜４を用いたが、その代わりに、不純物がドープされたアモルファスシリコン膜を用いても良い。さらに、Ｗ膜、Ｍｏ膜、Ｎｉ膜、Ｔｉ膜等の金属、またはこれらの金属シリサイド膜を用いても良い。
次に図３（ａ）に示すように、ＣＭＰ法やエッチバック法等の方法を用いて、シリコン基板２の表面が露出するまで、多結晶シリコン膜４、絶縁膜５を後退させる。この結果、溝１２内に絶縁膜５を介して多結晶シリコン膜（貫通プラグ）４が埋め込まれた構造が形成される。
次に図３（ｂ）に示すように、貫通プラグ４が形成された側のシリコン基板２上に多層配線層３を形成する。この多層配線層３を形成する前に、素子分離、素子形成は行なっておく。次いでこの多層配線層３の表面に溝を形成した後、この溝にパッド６を形成する。
次に図３（ｃ）に示すように、貫通プラグ４が形成された側と反対側のシリコン基板２の表面（以下、裏面という）を、溝１２の底部の絶縁膜５が露出するまで、シリコン基板２を後退させる。シリコン基板２の後退（薄化）は、例えば、ＣＭＰ、化学研磨、機械研磨、ウエットエッチング、プラズマエッチングまたはガスエッチングの加工技術を用いた方法、またはこれら加工技術を組み合わせた方法により行なう。
次に図３（ｄ）に示すように、溝１２の底部の絶縁膜５より上の、溝１２の側壁の絶縁膜５が露出するまで、シリコン基板２の裏面を選択的にエッチングする。このエッチングには、例えば、ＣＤＥ、ＲＩＥまたはウエットエッチングを用いる。
次に同図（ｄ）に示すように、プラズマＣＶＤ法を用いて、シリコン基板２の裏面にＳｉＯ2 からなる絶縁膜７（第２の絶縁膜）を堆積する。
なお、低温プロセスが要求される場合には、ＳｉＯ2 からなる絶縁膜７の代わりに、ＳＯＧ膜等の塗布膜を用いると良い。また、シリコン基板２が受ける応力を小さくしたい場合には、ＳｉＯ2 の代わりに、ポリイミド等の有機材料からなる絶縁膜を用いると良い。
次に図３（ｅ）に示すように、シリコン基板２の裏面が露出するまで、ＣＭＰ法を用いて貫通プラグ４、絶縁膜５，７を研磨する。
この結果、貫通孔（溝１２）に貫通プラグ（多結晶シリコン膜４）が埋め込まれ、かつシリコン基板２の裏面のシリコン領域が絶縁膜７で被覆された構造が形成される。
以上述べたように、本実施形態では、シリコン基板２の表面に該シリコン基板２を貫通しない溝１２を形成した後、裏面からシリコン基板２等を研磨することにより、貫通孔（溝１２）が貫通プラグ（多結晶シリコン膜４）で埋め込まれた構造を形成している。
したがって、本実施形態によれば、もとのシリコン基板２が厚くても（通常は厚い）、深い貫通孔を形成する必要がないので、貫通孔（溝１２）が接続プラグ（多結晶シリコン膜４、絶縁膜５）で埋め込まれた構造を容易に形成できるようになる。
なお、裏面のシリコン領域を絶縁膜７で覆う必要がない場合には、図３（ｃ）の工程で、多結晶シリコン膜４が露出するまで、シリコン基板２および絶縁膜５を研磨することで、貫通孔（溝１２）が接続プラグ（多結晶シリコン膜４、絶縁膜５）で埋め込まれた構造が完成する。
また、シリコン基板２の研磨（後退）は、シリコン基板２をウェハから切り出した後に行なうことが好ましい。何故なら、ウェハは一般に大きく、機械的強度が弱いので、均一に研磨（後退）を行なうのが困難であるからである。
図４に、種々の構造の接続プラグの断面図を示す。これは図３（ｂ）の工程に相当する断面図である。なお、図において、多層配線層３、パッド６、絶縁膜７は省略してある。
図４（ａ）は、低ストレス膜１３を有する接続プラグを示している。
すなわち、この接続プラグの外側は導電性膜４ａで構成され、内側は半導体基板２ａとの熱膨脹係数の差が、導電性膜４ａよりも小さい低ストレス膜１３で構成されている。
低ストレス膜１３は、絶縁膜、半導体膜、金属膜のいずれでも良い。このような接続プラグを用いることにより、シリコン基板２が受ける応力を低減できるようになる。
なお、本実施形態のように、貫通プラグ（多結晶シリコン膜４）と半導体基板（シリコン基板２）との構成材料（シリコン）が同じ場合には、このような構造は必ずしも必要ではない。
図４（ｂ）は、キャップ金属膜１４を有する接続プラグを示している。すなわち、多結晶シリコン膜４は、貫通孔の途中の深さまでしか形成されておらず、この多結晶シリコン膜４の上面には、貫通孔を充填するようにキャップ金属膜１４が形成されている。また、図４（ｃ）は、キャップ金属膜１４の代わりに、キャップ絶縁膜１５を用いた接続プラグを示している。
図５は、溝１２の他の形成方法を示す工程断面図である。これは、ＲＩＥまたは光エッチングと、ウエットエッチングとを組み合わせた形成方法である。
まず、図５（ａ）に示すように、主面が｛１００｝のシリコン基板２上にマスクパターン１１を形成した後、このマスクパターン１１をマスクにしてシリコン基板２をエッチングして、断面形状が長方形の溝１２1 を形成する。
ここで、エッチングとしては、ＲＩＥ、または光エッチング（光化学エッチング、光溶発（光アブレーション）エッチング）を用いる。特に光エッチングは、高速エッチング、低ダメージという利点を有するので、深い溝１２1 を形成するのに適している。光化学エッチングの場合には、例えば、エッチングガスとしてＣｌ2 ガス、励起光として紫外線を用いる。
次に図５（ｂ）に示すように、マスクパターン１１をマスクにしてシリコン基板２をウエットエッチングして、｛１１１｝面を露出させる。この結果、断面形状が三角形の溝１２2 が形成される。エッチング液としては、例えば、温度が６０〜９０℃のＫＯＨ溶液を用いる。
次に同図（ｂ）に示すように、溝１２2 内に、例えば、Ｎｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ等の金属ボール１６を配置する。具体的には、金属ボール１６を溝１２2 の底の部分に配置する。
次に図５（ｃ）に示すように、熱処理により、金属ボール１６とシリコン基板２とを反応させて、溝１２2 の下部のシリコン基板２に金属シリサイド膜１７を形成する。
次に図５（ｄ）に示すように、金属シリサイド膜１７を選択的にエッチング除去して、より深い溝１２3 を形成する。最後に、絶縁膜形成および金属埋め込みを行なった後、基板裏面を研磨することにより、深い貫通孔が得られる。
このように孔を段階的に深くすることにより、深い孔を容易に形成できるようになり、したがって、深い貫通孔を容易に形成できるようになる。
図６に、貫通プラグの他の形成方法を示す。
図６（ａ）は、全面に貫通プラグとしての導電ペースト１８を塗布した後、熱処理により導電ペースト１８を流動化させて、溝内に導電ペースト１８を埋め込むという方法を示している。この後、溝外の余分な導電ペースト１８は、ＣＭＰ法等を用いて除去する。
図６（ｂ）は、全面に貫通プラグとしての複数の金属微粒子１９を堆積して、溝内を微粒子１９で埋め込んだ後、溝外の余分な金属微粒子１９をＣＭＰ法等を用いて除去するという方法を示している。
なお、金属微粒子１９の代わりに、金属粒が分散された溶剤（懸濁液）を用いても良い。
図６（ｃ）は、全面にシリコン膜２０を堆積し、次にシリコン膜２０上にＴｉ膜等の高融点金属膜（不図示）を堆積した後、熱処理により貫通プラグとしての金属シリサイド膜２１を形成するという方法を示している。この後、溝外の余分な金属シリサイド膜２１をＣＭＰ法等を用いて除去する。
シリコン膜は絶縁膜上にコンフォーマルに堆積する。したがって、溝が深くても、シリコン膜２０は溝内の絶縁膜５の全体を被覆するので、溝の側面および底面の全面を被覆する金属シリサイド膜２１を形成することが可能となる。なお、溝内に空胴部が残った場合には、例えば低ストレス膜で埋めると良い。
図７に、貫通プラグのさらに別の形成方法を示す。
まず、図７（ａ）に示すように、溝１２の側面および底面の全面を被覆するが、溝１２の内部を充填しない厚さのシリコン膜２２を形成する。この後、同図（ａ）に示すように、溝１２内に直径１０μｍ程度のＮｉ粒２３（金属ボール）を配置する。
次に図７（ｂ）に示すように、熱処理により、シリコン膜２２とＮｉ粒２３とを反応させ、溝１２内に貫通プラグとしてのＮｉシリサイド膜２４を形成する。ここで、溝１２内には十分な量のシリコン膜２２およびＮｉ粒２３がないので、Ｎｉシリサイド膜２４の上部には空胴部が残る。
最後に、図７（ｃ）に示すように、全面にキャップ膜２５となる絶縁膜または金属膜を堆積した後、この絶縁膜または金属膜を研磨して、Ｎｉシリサイド膜２４の上部の空胴部をキャップ膜２５で埋める。
なお、貫通プラグを形成する方法はこれまでに述べた方法（ＣＶＤ法、スパッタ法、メッキ法、導電ペーストを用いた方法、金属微粒子を用いた方法、金属ボールを用いた方法、懸濁液を用いた方法）に限定されるものではなく、これらの方法を適宜組み合わせた方法など種々の方法が可能である。
（第３の実施形態）
図８は、本発明の第３の実施形態に係るマルチチップ半導体装置の断面図である。図９は、図８のマルチチップ半導体装置の接続基板の平面図である。
このマルチチップ半導体装置の特徴は、隣り合う上下の２つのチップを、貫通プラグおよびヒータを有する接続基板を介して、互いに電気的に接続したことにある。
すなわち、チップ１1 の多層配線層３に設けられたパッド６は半田バンプ８を介して接続基板３１1 の貫通プラグ４に接続し、この接続基板３１1 の貫通プラグ４は半田バンプ８を介してチップ１2 の貫通プラグ４に接続している。
このようにして、隣り合う上下の２つのチップ１1 ，１2 は、その間に設けられた接続基板３１1 の貫通プラグ４を介して、互いに電気的に接続することになる。同様にして、チップ１2 は、接続基板３１2 の貫通プラグ４を介して、チップ１3 と電気的に接続することになる。貫通プラグ４の形成方法は、第２の実施形態のそれに準じる。
また、接続基板３１1 ，３１2 は、チップ１1 〜１3 よりも熱伝導率が十分に高くなるように形成されている。
具体的には、接続基板３１1 ，３１2 の構成材料は、シリコン基板２の構成材料であるシリコンよりも熱伝導率の高い材料、例えばＳｉＣ、ＳｉＮ等の絶縁材料により形成されている。なお、図には、接続基板３１2 の構成材料が絶縁材料である場合のものを示している。このため、貫通プラグ４が埋め込まれた貫通孔の側面には絶縁膜は形成されていない。
さらに、接続基板本体（貫通プラグ４＋接続基板３１1 、貫通プラグ４＋接続基板３１2 ）の内部には、それよりも熱伝導率の高い金属プレート３２が埋め込まれている。この金属プレート３２の構成材料は、例えばＷ、Ｃｕなどの金属である。なお、金属プレート３２は、接続基板３１1 ，３１2 の表面に設けても良いし、内部および表面の両方に設けても良い。
また、接続基板３１1 ，３１2 の表面および裏面には、それぞれ半田バンプ８の周辺部を囲むように、ヒータ３３が埋込み形成されている。ヒータ３３は、接続基板３１1 ，３１2 に設けられたＷ等からなる電源ライン３４を介して、外部電源に接続されている。
各電源ライン３４は独立に制御でき、これにより接続基板３１1 の表面および裏面にそれぞれ埋込み形成されたヒータ３３、ならびに接続基板３１2 の表面および裏面にそれぞれ埋込み形成されたヒータ３３、つまり４個のヒータをそれぞれ独立に制御できるようになっている。また、電源ライン３４はキャパシタを構成し、安定した電源の供給が可能となっている。
なお、図中、３５は配線基板、３６は多層配線層を示している。また、３１3 は接続基板３１1 ，３１2 と同様の接続基板を示しているが、チップ同士の接続には用いられない。この接続基板３１3 は放熱板として用いられるものであるが、必ずしも必要ではない。また、半導体基板の貫通孔側壁の絶縁膜は省略してある。
本実施形態では、接続基板３１1 ，３１2 が、チップ１1 〜１3 よりも熱伝導率が十分に高いことから、チップ１1 〜１3 の動作時にチップ１1 〜１3 が発熱しても、その熱は接続基板３１1 ，３１2 を介して外部に効果的に逃がすことができる。これにより、発熱によるチップ１1 〜１3 の動作特性の劣化や、チップ１1 〜１3 の短命化を防止できるようになる。
また、本実施形態によれば、接続基板３１1 ，３１2 に設けられた、独立に制御できるヒータ３３により、検査により不良と判定されたチップに接続したバンプのみを選択的に溶融することで、接続基板から不良なチップのみを選択的に分離することができるので、チップのリペアを容易に行なえるようになる。
図１０にリペアの様子を示す。なお、図には、説明に必要な参照番号のみしか付していないが、マルチチップ半導体装置の構成は図８に示したものと同じである（他の実施形態においても同様）。
図１０（ａ）は検査プローブによりチップの検査を行なっている様子を示しており、図１０（ｂ）は検査により不良と判定されたチップ１2 と、それに接続された接続基板３１2 を取り除く様子を示している。なお、図１０（ｂ）の工程でチップ１2 と、それに接続された接続基板３１1 を取り除いても良い。
この後、接続基板３１2 からチップ１2 を分離し、接続基板３１2 に新しいチップを接続する。次にこの新しいチップが接続された接続基板３１2 を元の通りに接続する。この後、チップの検査を行なって合格であれば、リペアは終了するが、不合格の場合には、合格になるまで上記ステップを繰り返す。
なお、本実施形態では、半田バンプ８の周辺部を囲むようにヒータ３３を形成し、半田バンプ８の周辺部を優先的に加熱する場合について説明したが、接続基板全体を加熱するようにヒータ３３を設けた場合でも、従来よりもリペアを容易に行なえる。
（第４の実施形態）
図１１は、本発明の第４の実施形態に係るマルチチップ半導体装置の断面図である。
本実施形態が第３の実施形態と異なる点は、接続基板３１1 〜３１3 に放熱フィン３７を設けたことにある。この放熱フィン３７は、例えば接着剤により接続基板３１1 〜３１3 に固定される。なお、メタライズすることにより固定するなど他の固定方法を用いても良い。
本実施形態によれば、接続基板３１1 〜３１3 から熱を逃がすだけではなく、それよりも熱伝導率の高い放熱フィン３７からも熱を逃がすることができるので、チップ１1 〜１3 から熱をより効果的に逃がすことができる。
（第５の実施形態）
図１２は、本発明の第５の実施形態に係るマルチチップ半導体装置の断面図である。
本実施形態が第４の実施形態と異なる点は、発熱量の大きいチップのみに放熱フィン３７を設けたことにある。ここでは、チップ１2 ，１3 がチップ１1 よりも発熱量が大きいとしている。この場合、チップ１3 に放熱板としての接続基板３１3 を設ける必要がなくなり、積層方向に関して装置の微細化を図ることができる。
（第６の実施形態）
図１３は、本発明の第６の実施形態に係るマルチチップ半導体装置の断面図である。
本実施形態が第３の実施形態と異なる点は、接続基板３１2 の内部を多層配線化し、配線を再配列したことにある。具体的には、半田バンプ８ａはその上の半田バンプ８ｂに接続せずに、プラグ３８ａ、配線層３９ａ、プラグ３８ｂを介して左上の半田バンプ８ｃに接続し、また、半田バンプ８ｄはその上の半田バンプ６ｃに接続せずに、プラグ３８ｃを介して配線層３９ｂに接続している。
なお、ヒータ３３はチップ１3 の表面および裏面に埋込み形成され、配線層３９ａ，３９ｂとから離れた位置に設けられているが、ヒータ３３をチップ１3 の内部に形成し、配線層３９ａ，３９ｂと同じレイヤに設けても良い。
（第７の実施形態）
図１４は、本発明の第７の実施形態に係るマルチチップ半導体装置の断面図である。
本実施形態が第３の実施形態と異なる点は、接続基板の内部にキャパシタを設け、チップに供給される電源の安定化を図ったことにある。接続基板３１3 について説明すると、電源線４０の上下にグランド線４１が存在するように、接続基板３１3 内に電源線４０、グランド線４１を形成する。これにより、上下方向に２つの直接接続されたキャパシタが形成される。
なお、接続基板３１3 の構成材料は絶縁材料である。また、図中、４２、４３は配線を示している。配線４２，４３はそれぞれパッドを介してバンプに接続するがこれらのパッドは省略してある。また、接続基板３１3 以外の他の接続基板（不図示）についても、同様なキャパシタが形成されている。
（第８の実施形態）
図１５は、本発明の第８の実施形態に係るマルチチップ半導体装置の断面図である。
本実施形態のマルチチップ半導体装置は、上層のＳｉチップ５１1 がＳｉで形成された積層配線基板５２1 ，５２2 によって下層のＳｉチップ５１2 ，５１3 に接続されている構成になっている。図中、５０はＳｉチップ５１1 〜５１3 の素子形成面を示している。
Ｓｉチップ５１1 に設けられたパッド５３は、ハンダバンプ５４を介して、積層配線基板５２1 に設けられたパッド５５に接続している。このパッド５５は、積層配線基板５２1 に形成された図示しない配線層、この配線層に接続した貫通プラグ４、積層配線基板５２1 に設けられたパッド５６およびハンダバンプ５７を介して、積層配線基板５２2 に設けられたパッド５８に接続している。ここでは、貫通プラグ４、上記配線層はその本来の目的を十分に発揮するためにＣｕ、Ａｌ等の金属を通常は使用するが、熱膨張率を同じにすることに重点を置きたい場合には、高不純物濃度のＳｉ膜で形成されたものを使用すると良い。
パッド５８は、積層配線基板５２2 に形成された図示しない配線層、この配線層に接続したパッド５９、およびハンダバンプ６０を介して、Ｓｉチップ５１2 ，５１に設けられたパッド６１に接続している。上記配線層は上述したように金属材料、もしくは高不純物濃度のＳｉ膜を使用する。
このようにして上層のＳｉチップ５１1 は、積層配線基板５２1 ，５２2 を介して下層のＳｉチップ５１2 ，５１3 に接続している。
また、積層配線基板５２1 は、パッド５６、ハンダバンプ５７、およびパッド５８を介して、積層配線基板５２2 に接続している。積層配線基板５２2 は、同様にして、パッド６２、ハンダバンプ６３、およびパッド６４を介して、プラスチック基板６５に接続している。プラスチック基板６５にはパッド６６、ハンダバンプ６７が設けられ、またプラスチック基板６５中にはパッド６４，６６間を接続する配線層６８が形成されている。
Ｓｉチップ５１1 と積層配線基板５２1 との間、Ｓｉチップ５１2 ，５１3 と積層配線基板５２2 とのそれぞれの間には、フィラーが混入されていない接着剤６９が充填されている。
接着剤６９にフィラーが混入されていなくても、Ｓｉチップ５１1 〜５１3 の構成材料と積層配線基板５２1 ，５２2 のそれとは同じＳｉであり、したがってＳｉチップ５１1 〜５１3 の熱膨張係数と積層配線基板５２1 ，５２2 のそれとが等しくなるため、信頼性の高い接続を得ることができる。
一方、積層配線基板５２2 とプラスチック基板６５とは互いに構成材料が異なるので、積層配線基板５２2 とプラスチック基板６５との間には、フィラーが混入された接着剤７０が充填されており、これら５２2 ，６５の間の接続の信頼性は確保されている。
ここで、積層配線基板５２1 ，５２2 には素子が形成されていないため、ハンダバンプ６３間のピッチを所望の値に設定できる。そのため、ハンダバンプ６３間に接着剤７０が確実に入る程度に、ハンダバンプ６３間のピッチを取ることができる。
以上述べたように実施形態では、積層配線基板５２1 ，５２2 とＳｉチップ５１1 〜５１3 とが同じＳｉで形成されているので、ハンダバンプ５４，６０に熱歪みはほとんど生じない。
したがって、Ｓｉチップ５１1 〜５１3 の高集積化がさらに進んで、Ｓｉチップ５１1 と積層配線基板５２1 との間の距離、Ｓｉチップ５１2 ，５１3 と積層配線基板５２2 との間の距離が短くなっても、これらの間の接続の信頼性は確保され、したがって上層のＳｉチップ５１1 と下層のＳｉチップ５１2 ，５１3 との間の接続の信頼性を確保できるようになる。
また、積層配線基板５２1 ，５２2 とＳｉチップ５１1 〜５１3 とが同じＳｉで形成されているので、これらの熱膨張率を近づける必要なく、したがってフィラーが入っていない接着剤６９を用いることができる。
したがって、Ｓｉチップ５１1 〜５１3 の高集積化がさらに進んで、Ｓｉチップ５１1 と積層配線基板５２1 との間の距離、Ｓｉチップ５１2 ，５１3 と積層配線基板５２2 との間の距離が短くなっても、接着剤６９が充填されない部分は生じないので、上層のＳｉチップ５１1 と下層のＳｉチップ５１2 ，５１3 との間の接続の信頼性を確保できるようになる。
また、第１の実施形態と同様の理由により、装置の平面面積を小さくすることができる。
また、本実施形態では、素子の形成されたＳｉチップ５１1 〜５１3 には貫通プラグを形成する必要がないので、コストの上昇を抑制できる。もちろん、貫通プラグを有するＳｉチップ５１1 〜５１3 を用いて、Ｓｉチップ５１1 とＳｉチップ５１2 ，５１3 とを積層配線基板５２1 だけを介して接続する構成にしても良い。
ここで、下記の（表１）に、チップに用いる半導体基板の構成材料や接続基板の構成材料に用いる主な物質の熱伝導率および線膨張率を示す。
Figure 2004228598
本実施形態における接続基板の構成材料は、例えば半導体基板の構成材料がＳｉの場合であれば、熱歪みの緩和の点では同材料のＳｉが最も良いが、Ｓｉと線膨張率がほぼ等しいシリコンカーバイト（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）でも良い。これらはＳｉよりも熱伝導率が高いので、放熱性の点でも優れている。
また、チップに用いる半導体基板の構成材料が化合物半導体の場合、例えばガリウム砒素（ＧａＡｓ）の場合には、ＧａＡｓ、ベリリア（ＢｅＯ）、アルミナ（Ａｌ2 Ｏ3 ）が適している。
熱膨張の差がどの程度許容できるかどうかは、接続端子（パッド）の大きさとピッチ、接続基板の大きさに依存するが、本発明の目的とするチップ間の接続の信頼性の確保のためには、接続基板の構成材料の熱膨張率と半導体基板の構成材料のそれとの差は、±５．０×１０-6以内であることが好ましい。
図１６〜図１８は、本実施形態のマルチチップ半導体装置の製造方法を示す工程断面図である。
まず、図１６（ａ）に示すように、Ｓｉ基板の素子形成面５０に図示しない素子を集積形成し、次にパッド５３を形成してＳｉチップ５１1 を作成し、続いてパッド５３上にハンダバンプ５４を形成する。
次に図１６（ｂ）に示すように、Ｓｉ基板にＳｉからなる貫通プラグ４および配線層、ならびにパッド５５を形成して積層配線基板５２1 を作成する。パッド５５はパッド３３に対応した位置に形成する。パッド３３，５５は一辺が２０μｍの正方形で、パッド３３，５５のピッチは３０μｍ（パッド間の距離は１０μｍ）である。
次に図１６（ｃ）に示すように、Ｓｉチップ５１1 のハンダバンプ５４と積層配線基板５２1 のパッド５５との位置合わせを行い、これら５４，５５を接合した後、Ｓｉチップ５１1 と積層配線基板５２1 との間にフィラーが混入されていないエポキシ系の接着剤６９を充填することによって、積層配線基板５２1 上にＳｉチップ５１1 がフリップチップボンディングされてなるユニット７１1 を形成する。
積層配線基板５２1 を構成するＳｉ基板とＳｉチップ５１1 を構成するＳｉ基板との距離は２０μｍとする。そのためには、ハンダバンプ５４の大きさは２０μｍφ程度で良い。
次に図１７（ｄ）に示すように、Ｓｉ基板の素子形成面５０に図示しない素子を集積形成し、次にパッド６１を形成してＳｉチップ５１2 を作成し、続いてＳｉチップ５１2 のパッド６１上にハンダバンプ６０を形成する。次に同図（ｄ）に示すように、同様にしてＳｉチップ５１2 を作成し、続いてＳｉチップ５１2 のパッド６１上にハンダバンプ６０を形成する。
次に図１７（ｅ）に示すように、Ｓｉ基板にＳｉからなる貫通プラグ４および配線層、パッド５８，５９，６２を形成して積層配線基板５２2 を作成し、次にパッド５８上にハンダバンプ５７を形成する。
次に図１７（ｆ）に示すように、ユニット７１1 の場合と同様に、位置合わせ、接合、接着剤６９の充填を行って、積層配線基板５２2 上にＳｉチップ５１2 ，５１3 がフリップチップボンディングされてなるユニット７１2 を形成する。
次に図１８（ｇ）に示すように、ハンダバンプ５８とパッド５６とを接合することによって、ユニット７１1 とユニット７１2 とを接続する。
このとき、積層配線基板５２1 ，５２2 、Ｓｉチップ５１2 〜５１3 がＳｉで形成されているので、熱膨張率の違いによる熱歪みは無い。そのため、各バンプの大きさとピッチの設計は、熱膨張率の違いによる熱歪みは考慮せずに、積層配線基板５２1 ，５２2 間のＳｉチップ５１2 ，５１3 の厚さだけを考慮して行えば良い。
積層配線基板５２2 の下面に形成されたパッド６２は、プラスチック基板６５のハンダバンプ６３と接続されるため、パッド６２の直径およびピッチはそれぞれ１００μｍ、２００μｍ程度以上取る必要がある。また、積層配線基板５２2 にはピッチを緩和するための配線層が形成されている。
最後に、図１８（ｈ）に示すように、パッド６４，６６、配線層６８を有するプラスチック基板６５を形成し、次にパッド６４，６６上にハンダバンプ６３，６７を形成し、次にプラスチック基板６５と、ユニット７１1 が接続されたユニット７１2 とを位置合わせして接合した後、プラスチック基板６５とユニット７１2 との間に歪みを緩和するためにＳｉＯ2 のフィラーが入った接着剤７０を充填して、図１５に示したマルチチップ半導体装置が完成する。
本実施形態では、積層配線基板５２1 ，５２2 の基板としてＳｉ基板を用いている。そのため、大量生産によって安価で均質な積層配線基板５２1 ，５２2 を形成することができる。
また、積層配線基板５２1 ，５２2 に形成する配線層のデザインルールは、Ｓｉチップ５１1 ，５１2 に形成する配線層のそれに比べて遥かに緩い（例えば数μｍのオーダー）。そのため、歩留まりもほぼ１００％を得ることができる。また、ＭＯＳトランジスタ、キャパシタ等の素子を形成する必要がないので、Ｓｉ基板の汚染を考慮する必要はほとんどなく、プロセスも簡略化できる。
なお、本実施形態では、チップの構成材料と積層配線基板の構成材料とが同じ場合について説明したが、熱膨張係数がほぼ等しければ、構成材料は異なっていても良い。また、この場合、チップよりも積層配線基板（接続基板）の放熱性が高くなる構成材料の組み合わせが良い。
また、同じ構成材料の場合には、積層配線基板に放熱フィン等の放熱手段を設けたり、あるいは積層配線基板に形成する貫通プラグに放熱機能を持たせることにより、例えば積層配線基板の構成材料よりも放熱性の高い材料で貫通プラグを形成すると良い。具体的には、チップおよび積層配線基板の構成材料がＳｉの場合であれば、表１からＳｉＣやＡｌＮを用いれば良いことが分かる。
第１の実施形態に係るマルチチップ半導体装置の断面図 第２の実施形態に係るマルチチップ半導体装置の貫通プラグの前半の形成方法を示す工程断面図 第２の実施形態に係るマルチチップ半導体装置の貫通プラグの前半の形成方法を示す工程断面図 貫通プラグを示す断面図 溝の形成方法を示す工程断面図 貫通プラグの他の形成方法を示す工程断面図 貫通プラグのさらに別の形成方法を示す工程断面図 第３の実施形態に係るマルチチップ半導体装置の断面図 図８のマルチチップ半導体装置の接続基板の平面図 図８のマルチチップ半導体装置のリペアの様子を示す図 第４の実施形態に係るマルチチップ半導体装置の断面図 第５の実施形態に係るマルチチップ半導体装置の断面図 第６の実施形態に係るマルチチップ半導体装置の断面図 第７の実施形態に係るマルチチップ半導体装置の断面図 第７の実施形態に係るマルチチップ半導体装置の断面図 図１５のマルチチップ半導体装置の製造方法を示す工程断面図 図１６に続く同マルチチップ半導体装置の製造方法を示す工程断面図 図１７に続く同マルチチップ半導体装置の製造方法を示す工程断面図 従来のマルチチップ半導体装置の断面図 従来の他のマルチチップ半導体装置の断面図 従来のさらに別のマルチチップ半導体装置の断面図 従来の実装方法としてワイヤーボンディングを用いたマルチチップ半導体装置の断面図 従来の実装方法としてＴＡＢを用いたマルチチップ半導体装置の断面図 従来の実装方法としてフリップチップを用いたマルチチップ半導体装置の断面図
符号の説明
１1 ，１2 ，１3 …チップ
２…シリコン基板
３…多層配線層
４…貫通プラグ（導電性プラグ）
４ａ…導電性膜
５…絶縁膜
６…パッド
７…絶縁膜
８…半田バンプ
９…積層配線基板（接続基板）
１１…マスクパターン
１２，１２1 〜１２3 …溝
１３…低ストレス膜
１４…キャップ金属膜
１５…キャップ絶縁膜
１６…金属ボール
１７…金属シリサイド膜
１８…導電ペースト
１９…金属微粒子
２０…シリコン膜
２１…金属シリサイド膜
２２…シリコン膜
２３…Ｎｉ粒
２４…Ｎｉシリサイド膜
２５…キャップ膜
３１1 〜３１3 …接続基板
３２…金属プレート（高熱伝導率部材、導電性プレート）
３３…ヒータ（発熱部）
３４…電源ライン
３５…配線基板
３６…多層配線層
３７…放熱フィン
３８ａ〜３８ｃ…プラグ
３９ａ，３９ｂ…配線層
４０…電源線
４１…グランド線
４２，４３…配線
５０…素子形成面
５１1 ，５１2 ，５１3 …Ｓｉチップ
５２1 ，５２2 …積層配線基板（接続基板）
５３…パッド
５４…ハンダバンプ
５５…パッド
５４…貫通プラグ
５６…パッド
５７…ハンダバンプ
５８，５９…パッド
６０…ハンダバンプ
６１，６２…パッド
６３…ハンダバンプ
６４…パッド
６５…プラスチック基板
６６…パッド
６７…ハンダバンプ
６８…配線層
６９…接着剤（フィラー無し）
７０…接着剤（フィラー入り）
７１1 ，７１2 …ユニット

Claims (5)

  1. 素子が集積形成された半導体基板を有するチップを複数積層してなるマルチチップ半導体装置において、
    隣り合う上下の２つのチップの間には、貫通孔内に導電性プラグが形成された接続基板が設けられ、かつ前記２つのチップはそれぞれバンプを介して前記導電性プラグに電気的に接続し、かつ前記接続基板は発熱部を有することを特徴とするマルチチップ半導体装置。
  2. 各接続基板の発熱部を独立に制御できることを特徴とする請求項１記載のマルチチップ半導体装置。
  3. 前記発熱部は、前記バンプを囲むように形成されていることを特徴とする請求項１記載のマルチチップ半導体装置。
  4. 前記接続基板内に多層配線が形成されていることを特徴とする請求項１記載のマルチチップ半導体装置。
  5. 前記接続基板の構成材料は絶縁材料であり、前記接続基板内に電源線を第１のキャパシタ電極、グランド線を第２のキャパシタ電極、前記接続基板をキャパシタ絶縁膜としたキャパシタが形成されていることを特徴とする請求項１記載のマルチチップ半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7906846B2 (en) 2005-09-06 2011-03-15 Nec Corporation Semiconductor device for implementing signal transmission and/or power supply by means of the induction of a coil
US8141243B2 (en) 2007-03-08 2012-03-27 Sony Corporation Method of manufacturing circuit board

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7906846B2 (en) 2005-09-06 2011-03-15 Nec Corporation Semiconductor device for implementing signal transmission and/or power supply by means of the induction of a coil
US8141243B2 (en) 2007-03-08 2012-03-27 Sony Corporation Method of manufacturing circuit board
US8461464B2 (en) 2007-03-08 2013-06-11 Sony Corporation Circuit board having interconnected holes

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