KR20160085367A - 전기 회로를 가진 구조체에서의 휨 감소 - Google Patents

전기 회로를 가진 구조체에서의 휨 감소 Download PDF

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Abstract

웨이퍼의 적어도 하나의 영역에서 휨을 감소시키기 위해, 응력/휨 관리 층(810)이 존재하는 휨을 과도-상쇄시키도록 그리고 그것의 방향을 변화시키도록 형성된다. 예를 들어, 영역의 중간이 영역의 경계에 비해 위로 불룩하면, 영역의 중간이 하향으로 불룩해질 수 있거나, 그 반대의 경우도 가능하다. 이어서, 응력/휨 관리 층이 과도-상쇄를 감소시키도록 처리된다. 예를 들어, 응력/관리 층이 선택된 위치에서 웨이퍼로부터 탈접합될 수 있거나, 리세스가 층 내에 형성될 수 있거나, 상 변화가 층 내에서 유도될 수 있다. 다른 실시예에서, 이러한 층은 휨을 과도-상쇄시킬 수 있거나 그렇지 않을 수 있는 탄탈륨-알루미늄이고; 이러한 층은 온도 변화에 맞게 동적으로 조절되어 휨을 감소시키는(가능하게는 웨이퍼를 열 사이클링을 통해 평평하게 유지시킴) 결정-상-의존적(crystal-phase-dependent) 응력으로 인해 휨을 감소시키는 것으로 여겨진다. 다른 특징이 또한 제공된다.

Description

전기 회로를 가진 구조체에서의 휨 감소{WARPAGE REDUCTION IN STRUCTURES WITH ELECTRICAL CIRCUITRY}
본 발명은 전기 회로에 관한 것으로, 보다 상세하게는 전기 회로를 가진 구조체에서의 휨(warpage) 감소에 관한 것이다. 예시적인 구조체는 반도체 집적 회로를 포함한다.
도 1은 솔더(solder)(130)로 기판(120)에 접합된 하나 이상의 반도체 집적 회로(integrated circuit, IC)(110)를 갖는 구조체의 측면도이다. 기판(120)은 다른 IC, 또는 인터포저(interposer)와 같은 패키징 기판, 또는 배선판(wiring board)일 수 있고; 기판(120)은 IC(110)를 서로 또는 다른 회로에 접속시키는 전도성 라인(conductive line)을 포함할 수 있다. 추가의 특징부, 예컨대 히트 싱크(heat sink)(160)가 존재할 수 있다. IC(110)와 기판(120)은 바람직하게는 도 1에서와 같이 평탄하여야 하지만, 그것들은 휘어질(warped) 수 있다(도 2 및 도 3). 휨 원인은 다양하다. 예를 들어, 도 4에서, IC(110)는 반도체 기판(410), 및 고온에서 침착된 다음에 냉각된 위에 놓인 층(420)(예컨대, 금속)을 포함한다. 냉각시, 층(420)이 기판(410)보다 더 수축되었으며(층(420)이 더 높은 열 팽창 계수(coefficient of thermal expansion, CTE)를 갖기 때문), 따라서 구조체가 저부보다 상부에서 더 수축되었다(상부의 압축 응력으로 인해). 휨은 또한 기판(410)이 층(420)보다 더 수축되면(상부의 인장 응력) 도 5에서와 같을 수 있다. 휨은 또한 침착 후 중합체 층의 경화로 인한 수축에 의해 유발될 수 있다. 또한, 휨은 불균일한 가열 및 냉각 속도; 재료의 선택; 압력, 조성, 주위 환경 등과 같은 제조 파라미터; 회로 설계; 및 구조적 특징, 예컨대 구조 요소와 그것들의 부착물 및 상호접속부의 특정 배치와 관련될 수 있다.
휨은 도 2 및 도 3에 예시된 바와 같이 구조 요소를 손상시킬 수 있다. 예를 들어, 도 2에서, IC(110)의 중간에 있는 솔더 접속부가 에지에서보다 기판(120)으로부터 더 멀리 떨어져 있다. 그 결과, 중간에 있는 솔더 접속부가 균열되거나 파괴되어, 전기적 기능성을 저해할 수 있다. 도 3의 에지 접속부도 마찬가지이다. 솔더 접속부가 바람직하게는 구조체의 측방향 크기를 감소시키기 위해 작아야 하지만, 솔더 접속부가 만일 그것들이 휨을 수용하여야 한다면 작게 만들어질 수 없다는 것이 중요하다. 따라서, 휨 감소가 매우 바람직하다.
휨은 다른 층에 의해 유발되는 휨 응력을 상쇄(balance)시키기 위해 IC 내에 추가의 층을 형성함으로써 감소될 수 있다. 예를 들어, 2007년 1월 30일자로 코넬(Connell) 등에게 허여된 미국 특허 제7,169,685호는 전면 상에 형성된 층에 의해 유발된 응력을 상쇄시키기 위해 웨이퍼(wafer)의 후면 상에 형성된 "응력 상쇄 층(stress balancing layer)"을 설명한다. 다른 예는 기판 위에 형성된 층 내에 응력-완화 패턴(stress-relieving pattern)을 형성하는 것을 설명하는, 서(Seo)에 의한 미국 특허 출원 제12/839,573호의 미국 출원 공개(Pre-Grant Publication) 제2010/0285654 A1호이다.
이 섹션은 본 발명의 일부 특징을 요약한다. 다른 특징은 후속 섹션에서 설명될 수 있다. 본 발명은 이 섹션에 참고로 포함되는 첨부된 청구범위에 의해 한정된다.
본 발명의 일부 제조 방법은 우선 휨을 과도-상쇄(over-balancing)시킴으로써, 즉 휨 방향을 역전시킴으로써 휨 감소를 달성한다. 예를 들어, 휨이 도 2에서와 같으면, 휨 방향이 도 3에서와 같도록 변화된다. 특히, 휨을 과도-상쇄시키는 층이 형성되고, 이러한 층은 휨을 감소시키도록 처리된다. 일부 실시예에서, 과도-상쇄는 이러한 층에 의해 이용가능해지는 휨 변형의 범위를 증가시킨다. 아래에서, 이러한 층은, 그것이 휨 감소와 다른 목적을 위해 사용될 수 있더라도(또는 그렇지 않을 수 있더라도), "응력/휨 관리 층(stress/warpage management layer)"으로 불린다.
일부 실시예에서, 과도-상쇄된 휨은 응력/휨 관리 층 내에 리세스(recess)를 형성하여 층에 의해 유도된 응력을 감소시킴으로써 감소된다. 대안적으로 또는 추가로, 층은 선택된 위치에서 구조체의 나머지로부터 탈접합될(debonded) 수 있다. (탈접합은 분자 결합의 약화 또는 파괴를 수반한다.) 다른 실시예에서, 층은 층 내에서 상 변화를 유도하도록 가열될 수 있다.
일부 실시예에서, 층은 층의 결정 구조 및 특히 온도에 맞게 동적으로 조절되는 결정 상 변화(crystal phase change)로 인해, 과도-상쇄 또는 추가의 처리 없이도 웨이퍼 휨을 감소시킨다. 예를 들어, 층은 10 중량% 내지 60 중량%의 알루미늄을 갖는 탄탈륨-알루미늄 합금일 수 있다. 상 조성(phase composition)(즉, 층을 통한 결정 상의 분포)은 온도 변화에 맞게 자동으로 조절되어 층을 평탄한 기하학적 구조로 가압시켜, 후속 열 사이클링에서(예컨대, 솔더 리플로우(solder reflow)에서 그리고/또는 회로 작업에서) 웨이퍼 휨을 감소시키거나 없앤다. 일부 실시예에서, 휨은 TaAl 층의 침착시 과도-상쇄되지 않음으로써 감소된다.
일부 실시예는 응력/관리 층 또는 전술된 다른 특징부를 가진 제조물을 제공한다.
본 발명은 첨부된 청구범위에 의해 한정되는 바를 제외하고는 전술된 특정 재료 또는 다른 특징부 또는 이점으로 제한되지 않는다.
도 1, 도 2, 도 3, 도 4, 도 5는 종래 기술에 따른 전기 회로를 가진 구조체의 측면도.
도 6은 본 발명의 일부 실시예에 따른 제조 공정의 흐름도.
도 7, 도 8, 도 9, 도 10은 본 발명의 일부 실시예에 따른 상이한 제조 단계에서의 전기 회로를 가진 구조체의 측단면도.
도 11은 본 발명의 일부 실시예에 사용되는 휨 측정을 예시하기 위한 전기 회로를 가진 구조체의 측단면도.
도 12 및 도 13은 본 발명의 일부 실시예에 사용되는 휨 측정을 예시하기 위한 전기 회로를 가진 구조체의 평면도.
도 14는 본 발명의 일부 실시예에 사용되는 휨 측정을 예시하기 위한 전기 회로를 가진 구조체의 측단면도.
도 15, 도 16은 본 발명의 일부 실시예에 따른 상이한 제조 단계에서의 전기 회로를 가진 구조체의 측단면도.
도 17은 본 발명의 일부 실시예에 따른 제조 공정의 흐름도.
도 18, 도 19, 도 20, 도 21은 본 발명의 일부 실시예에 따른 상이한 제조 단계에서의 전기 회로를 가진 구조체의 측단면도.
이 섹션에 설명된 실시예는 본 발명을 예시하지만 제한하지 않는다. 본 발명은 첨부된 청구범위에 의해 한정된다.
도 6은 본 발명의 일부 실시예에 따른 예시적인 제조 공정의 흐름도이다. 단계(610)에서, 웨이퍼, 예컨대 하나 이상의 층(720)으로 제조되는 웨이퍼(710)(도 7)가 획득된다. 이는 반도체 웨이퍼(즉, 단결정 규소 또는 일부 다른 재료와 같은 반도체 기판을 포함하는 웨이퍼), 또는 절연성 또는 전도성 기판을 갖는 웨이퍼일 수 있다. 웨이퍼는 예를 들어 트랜지스터, 저항기, 커패시터, 상호접속 라인, 및/또는 다른 회로 요소를 포함하는 전기 회로(도시되지 않음)를 통합한다. 웨이퍼는 임의의 제조 단계에, 가능하게는(반드시는 아니지만) 말기 단계에, 예컨대 전기 회로의 형성 후에 형성될 수 있다. 웨이퍼(710)는 추후 다이스(dice)(110)로 개별화될(singulated) 수 있거나(도 1에서와 같이), 비-개별화된 상태로 최종 제품에 사용될 수 있다. 도 7에서, 웨이퍼는 "마이너스(negative)" 휨을 갖는데, 즉 웨이퍼의 중간이 에지에 대해 상향으로 돌출된다. 그러나, "마이너스"는 참조의 용이함을 위해 본 명세서에 사용되는 상대적인 용어이며; 웨이퍼가 뒤집히면, 휨은 도 3에서와 같이 "플러스(positive)"일 것이다. 휨은 또한 웨이퍼의 일부 부분에서는 마이너스이고 다른 부분에서는 플러스일 수 있고/있거나, 일부 수직 단면에서는 마이너스이고 다른 수직 단면에서는 플러스일 수 있다(새들(saddle)-형상의 웨이퍼에서와 같이). 그러나, 일부 제조 공정에서, 휨은 웨이퍼 전반에 걸쳐 모두 마이너스이거나 모두 플러스이다. 일부 제조 공정에서, 휨은 적어도 웨이퍼 경계 상의 지점에 대해 모두 마이너스이거나 플러스인데, 즉 경계 지점은 모두 중심 부근의 웨이퍼의 지점 아래에, 또는 모두 그것 위에 있다. 본 발명은 임의의 특정 휨 기하학적 구조로 제한되지 않는다.
도 6의 단계(620)에서, 응력/휨 관리 층(810)(도 8)이 적어도 하나의 영역에서 또는 적어도 일부 경계 지점에 대해 웨이퍼 휨을 과도-상쇄시키기 위해 웨이퍼의 상부에 형성된다. 도 8의 예에서, 웨이퍼 휨은 마이너스로부터 플러스로 변화한다.
단계(630)에서, 층(810)이 웨이퍼 휨을 감소시키거나 없애도록 변형된다. 층 변형은 층(810)에 의해 도입된 응력을 약화시키도록 수행될 수 있다.
도 8의 예에서, 층(810)은 접착제 서브-층(sub-layer)(810.1) 및 응력/휨 관리 서브-층(820.2)을 포함한다. 단계(630)에서, 접착제(810.1)가 선택된 위치에서 탈접합될 것이다. 예를 들어, 접착제(810.1)는 핸들 웨이퍼(handle wafer) 또는 다이싱 테이프(dicing tape)에 대한 일시적인 부착을 위해 또는 다른 목적을 위해 종래 기술에 사용되는 유형일 수 있다. 예시적인 접착제는 쓰리엠™ 코포레이션(3M™ Corporation)으로부터 입수가능한 그리고 본 명세서에 참고로 포함되는 문헌[R. Webb, "Temporary bonding enables new processes requiring ultra-thin wafers", Solid State Technology (February 2010)]에 설명된 유형 LC-3200, LC-4200, LC-5200의 UV-경화성 접착제이다. 또한, 본 명세서에 참고로 포함되는 문헌["Production Proven: Temporary wafer bonding for advanced IC packaging" (3M™ Corporation, 2009)]을 참조한다. 이들 접착제는 자외선(UV) 광을 사용하여 탈접합될 수 있다. 층(810.1)의 예시적인 두께는 20 μm 이하이다. 접착제 층(810.1)은 얇은 탄소 층 위에 놓인 아크릴 층을 포함할 수 있고; 탄소 층은 레이저 광에 의해 탈접합될 수 있다. 본 발명은 특정 접착제, 치수, 또는 탈접합 방법으로 제한되지 않는다.
층(810.2)을 위한 재료 및 제조 공정의 선택은 처리 기술, 원하는 휨 감소, 및 다른 인자에 좌우된다. 예를 들어, 웨이퍼가 고온 처리를 받을 것이면, 층(810.2)은 그러한 처리를 견딜 수 있어야 한다. 온도 예산(temperature budget)이 소진되었으면, 층(810.2)은 저온에서 침착되어야 한다. 접착제(810.1)의 탈접합이 상부로부터 충돌하는 광을 채용할 것이면, 층(810.2)은 그러한 광에 대해 투과성이거나 반투과성이어야 한다. 위에 명시된 쓰리엠™ 접착제에 대해 그리고 상부로부터의 광에 의한 탈접합을 위해, 층(810.2)은 임의의 적합한 방법에 의해, 예를 들어 VVD(Vacuum Vapor Deposition(진공 증착)); CVD(Chemical Vapor Deposition(화학 증착)), 가능하게는 PECVD(Plasma Enhanced(플라즈마 강화) CVD)에 의해; 임의의 적합한 온도(일부 실시예에서 250℃ 미만)에서; 임의의 적합한 두께(예컨대, 2500 nm 이하, 가능하게는 20 내지 70 nm)로 침착되는, 예를 들어 이산화규소, 또는 질화규소, 탄화규소, 산질화규소, 또는 이들의 조합일 수 있다. 공정 파라미터는 휨을 과도-상쇄시키기 위해 압축력(도 4) 또는 인장력(도 5)을 제공하도록 제어될 수 있다. 예컨대, 응력 오프셋팅 특성(offsetting stress characteristics)을 가진 패시베이션(passivation) 층의 침착을 설명하는, 2013년 6월 13일자로 공개되고 본 명세서에 참고로 포함되는, 윤(Yoon) 등의 미국 특허 출원 공개 제2013/0147022 A1호를 참조한다. 일부 실시예에서, 층(810.1, 810.2)은 동일한 재료(접착제)로 제조되고, 단일 공정으로 형성된다(달리 말하면, 이러한 층들 중 임의의 것이 생략될 수 있음).
일부 실시예에서, 웨이퍼 휨은 층(810.2)을 형성하기 전에 측정되고, 층(810.2)의 두께는 이러한 측정 및 시험 웨이퍼로부터 또는 시뮬레이션으로부터 획득된 실험 결과에 기초하여 (예컨대, 룩업 테이블(look-up table)로부터) 선택된다. 휨 측정은 접착제(810.1)를 형성하기 전이나 후에 수행될 수 있다.
일부 실시예에서, 접착제(810.1)는 웨이퍼 휨에 측정가능한 영향을 미치지 않는다. 다른 실시예에서, 접착제(810.1)는 층(810.2)과 동일한 유형의 응력(압축 또는 인장)이 과도-상쇄 효과를 증가시키게 한다. 접착제(810.1.)는 또한 과도-상쇄 효과에 대항할 수 있고, 이러한 경우에 층(810.2)은 접착제(810.1)를 압도하도록 침착된다.
단계(630)(도 6)가 도 9에 예시되고; 광 빔(들)(910), 가능하게는 레이저 빔이 접착제(810.1.)에 의해 생성된 접합을 선택된 위치(920)에서 약화시켜 웨이퍼 휨을 감소시키기 위해 방출된다. 일부 실시예에서, 탈접합은 레이저에 의해 유도된 열에 기인한다. 필요하다면, 광 빔이 다른 위치에서의 층(810)의 탈접합을 방지하기 위해 집속된다. 도시된 실시예에서, 광은 상부로부터 층(810.2)을 통해 접착제에 도달하지만, 다른 실시예에서, 광은 저부로부터 아래에 있는 층(720)을 통해 접착제에 도달한다. 광은 접착제(810.1)와 층(810.2) 사이의, 또는 접착제(810.1.)와 층(720)의 상부 사이의, 또는 둘 모두의 접합을 약화시킬 수 있다. 위치(920)의 크기와 배치는 사전에 실험적으로 결정된다. 예를 들어, 일부 실시예에서, 웨이퍼 휨은 층(810.2)을 형성한 후에 그리고 접착제를 탈접합시키기 전에 측정되고; 위치(920)는 휨 측정 및 사전에 획득된 실험 데이터에 기초하여 (예컨대, 룩업 테이블로부터) 결정된다. 다른 실시예에서, 위치(920)는 탈접합 공정 동안 수행된 측정에 기초하여 적어도 부분적으로 결정될 수 있다. 예를 들어, 일부 실시예에서, 후보 위치(920)가 시험 웨이퍼에 수행된 측정에 기초하여 사전에 결정된다. 모든 후보 위치(920)의 세트가 서브세트(subset)로 세분된다. 단계(630)는 여러 번 반복되어 수행되며, 이때 각각의 반복은 광(910)을 위치(920)의 단지 하나의 서브세트에 제공한다. 각각의 서브세트 후에, 휨이 측정되고, 원한다면 이어서 휨 측정에 의해 결정되는 바와 같이 광(910)이 다른 서브세트 또는 서브세트들에 제공된다. 다른 실시예에서, 위치(920)는 시험 웨이퍼에 의존함이 없이, 처리될 웨이퍼(710)에 수행된 측정에 기초하여 전적으로 결정된다. 일부 실시예에서, 각각의 위치(920)의 크기(최대 측방향 치수)는 2 μm 내지 30 μm이지만, 이는 제한적이지 않다. 단일 위치(920)에서의 탈접합이 휨을 단지 작은 값만큼 변화시키면, 휨은 엄격히 제어될 수 있다.
일부 실시예에서, 위치(920)는 선이고; 위치(920)는 예를 들어 전술된 서(Seo)에 의한 미국 특허 출원 제12/839,573호의 미국 출원 공개 제2010/0285654 A1호에 설명된 바와 같이 웨이퍼(710)를 분할하는(그리고 가능하게는 웨이퍼 내의 각각의 다이(die)를 분할하는) 선이다(또는 그것을 포함함).
단계(640)(도 6)에서, 웨이퍼가 다이(예컨대, 개별 IC(110))로 개별화된다. 도 10을 참조한다. 단계(640)는 생략될 수 있다. 필요에 따라 개별 다이(110) 또는 전체 웨이퍼(710)가 다른 기판 또는 전기 회로에 접합된다. 도 10의 예에서, 층(720)은 웨이퍼의 저부 표면에서 접촉 패드(contact pad)(930)를 포함한다. 솔더(130)가 저부 접촉 패드에 부착되며, 따라서 층(810)과 간섭되지 않는다. 층(720)은 또한 회로 요소(예컨대, 트랜지스터, 커패시터, 및/또는 다른 요소)를 형성하기 위해 사용되는 활성 영역(940)을 가진 반도체 기판(410)을 포함한다. 활성 영역은 기판의 저부 표면에 있다. 이들 상세 사항은 제한적이지 않으며, 활성 영역(940)이 기판(410)의 상부 표면에 있을 수 있고, 상부 표면에 형성된 회로 요소가 전도성 라인(예컨대, 금속화된 규소-관통 비아(through-silicon via))으로 접촉 패드(930)에 접속될 수 있다. 활성 영역(930)이 없을 수 있으며, 예컨대 웨이퍼(710)가 다른 IC들 사이의 상호접속부를 제공하는 그리고 다이오드 또는 트랜지스터를 갖지 않는 수동 인터포저(passive interposer)일 수 있다.
접촉 패드(930)는 또한 웨이퍼의 상부에 제공될 수 있다. 이러한 경우에, 층(810)은 접촉 패드를 노출시키도록 패턴화된다. 패턴화 작업은 광(910)에 대한 노출 전에, 동안에 또는 후에 그리고 개별화 전에 또는 후에 수행될 수 있다.
층(810)은 웨이퍼 또는 IC를 다른 구조 요소에 접합시킨 후에 최종 구조체 내의 적소에 남겨지거나 부분적으로 또는 완전히 제거될 수 있다.
일부 실시예에서, 웨이퍼는 층(810)의 침착 전에 또는 층(810)의 침착 후에, 그러나 부분 탈접합(예를 들어 광(910)에 의한) 전에 개별화된다. 이는 개별화가 휨에 영향을 미칠 수 있기 때문에 유리하고, 탈접합이 각각의 다이(110)에 별도로 수행되기 때문에, 탈접합이 각각의 다이의 휨에 맞게 조절될 수 있다.
휨이 초기에 플러스인 경우에(도 3에서와 같이), 또는 휨 방향이 웨이퍼를 가로질러 달라지는 경우에, 동일한 제조 기술이 사용될 수 있다. 층(810)은 휨을 적어도 하나의 웨이퍼 영역에서 과도-상쇄시킨다. 탈접합은 과도-상쇄 효과를 감소시키기 위해, 단지 휨이 과도-상쇄되는 그러한 영역에서 수행될 수 있다. 다른 영역에서, 휨은 층(810)에 의해 증대될 수 있고, 층(810)은 이들 다른 영역에서 제거될 수 있다(예컨대, 마스킹된 에칭에 의해). 또한, 또는 대안에서, 제2 응력/휨 관리 층(도시되지 않음)이 층(810) 위에 또는 웨이퍼의 반대편 면 상에 형성되어, 이들 다른 영역에서 휨을 과도-상쇄시킬 수 있다. 제2 층은 이어서 이러한 과도-상쇄를 감소시키도록 처리될 수 있다. 제2 층은 층(810)과 동일한 기술에 의해 또는 후술되는 다른 기술에 의해 형성되고 처리될 수 있다. 필요에 따라 다른 응력/휨 관리 층이 그러한 기술에 의해 추가되고 처리될 수 있다.
일부 실시예에서, 휨은 10% 이상만큼 개선되는데, 즉 웨이퍼(710) 또는 다이(110)의 최종 휨은 층(810)이 없을 때 획득될(단독으로 또는 다른 응력/휨 관리 층과 조합되어) 휨의 최대 90%이다. 휨 값은 도 11 내지 도 14에 예시된 기술들 중 임의의 것에 의해 한정될 수 있다.
도 11을 참조하면, 휨은 웨이퍼 표면들 중 하나, 예컨대 도 11의 저부 표면을 따른 높이 h의 최대 변동으로 정의될 수 있다. 보다 구체적으로, 웨이퍼는 웨이퍼의 저부 표면 상의 적어도 3개의 지점이 수평 표면과 접촉하도록 수평 표면 상에 배치되고, 높이 h는 수직 치수를 따라 측정된다.
다른 실시예에서, 휨은 단지 웨이퍼 표면 상의 2개의 지점, 예컨대 도 12(평면도)의 지점 A 및 B에 대해 높이 h를 측정함으로써 정의된다. 이 실시예에서, 지점 A 및 B는 웨이퍼 상의 대향하는 지점들인데, 즉 그것들은 웨이퍼 직경 상에 놓인다. 다른 실시예에서, 웨이퍼는 대칭이 아니고, 지점 A 및 B는 웨이퍼가 평평하면 그것들 사이의 거리가 최대 거리(즉, 적어도 웨이퍼 표면 상의 임의의 다른 2개의 지점들 사이의 거리만큼 큼)이도록 위치된다. 높이 h는 웨이퍼가 평평하면 A와 B를 연결하는 직선일 선(1210)을 따라 측정된다. 휨은 최대 높이 값으로 정의된다. 다른 실시예에서, 지점 A 및 B의 다수의 쌍이 사용되고, 휨은 모든 그러한 쌍에 걸친 최대값으로 정의된다.
동일한 휨 정의가 다이(즉, 단일 IC(110))에 대해 사용될 수 있다. 다이(110)가 평평할 때(도 12) 직사각형이면, 지점 A 및 B는 2개의 대각선들 중 임의의 대각선 상의 대향하는 모서리들에 있을 수 있다. 일부 실시예에서, 휨은 임의로 선택된 대각선 상에서의 최대 높이, 또는 2개의 대각선에 걸친 최대값이다.
휨은 웨이퍼 또는 다이에 걸쳐 그의 부호(sign)를 변경시킬 수 있고(도 14 참조), 높이 h는 항상 절대값으로서 측정되며, 즉 결코 마이너스가 아니다. 다른 실시예에서, 플러스 및 마이너스 휨에 대해 별개의 h 값이 결정되고, 응력/휨 관리 층 또는 층들이 단지 플러스 또는 단지 마이너스 휨만을 개선하기 위해 사용된다.
일부 실시예에서, 웨이퍼 또는 적어도 하나의 다이에 대한 휨 개선은 20% 이상, 또는 30% 이상, 또는 40% 이상, 또는 50% 이상, 또는 60% 이상, 또는 70% 이상, 또는 80% 이상, 또는 90% 이상이다. 일부 실시예에서, 대각선을 따라 측정된 다이의 휨은 40 mm 이하의 각각의 변을 갖는 직사각형 다이에 대해 300 μm 초과로부터 100 μm 미만으로 변화한다.
일부 실시예에서, 단계(630)는 탈접합에 더하여 또는 그 대신에 하나 이상의 공정을 포함한다. 예를 들어, 층(810)이 예컨대 물리적 및/또는 화학적 에칭 및/또는 레이저 제거(laser ablation)에 의해 형성된 리세스에 의해 약화될 수 있다. 예를 들어, 일부 실시예에서, 단계(610)는 도 7과 관련하여 전술된 바와 같을 수 있다. 이어서, 단계(620)에서, 층(810)이 도 15에 도시된 바와 같이 휨을 과도-상쇄시키도록 침착되고, 단계(630)에서 휨 과도-상쇄를 감소시키기 위해 층(810) 내에 리세스(1610)를 형성하는 레이저 제거(도 16)에 의해 약화된다. 리세스(1610)는 층(810)을 통과할 수 있거나 그렇지 않을 수 있다. 층(810)을 위한 적합한 재료 및 제조 공정은 층(810.2)에 대해 전술된 것을 포함하지만, 층(810)이 투과성일 필요는 없다. 일부 실시예는 하기의 범주들 중 하나 이상 내의 하나 이상의 재료를 사용한다: 복합 재료, 중합체 재료, 유리, 세라믹, 전도성 재료. 일부 실시예에서, 그러한 재료는 성형, 또는 스핀 코팅(spin coating), 또는 PVD(Physical Vapor Deposition(물리 증착)), 또는 다른 적합한 방법에 의해, 0.1 μm 내지 20 μm 이상의 두께로(일부 실시예에서, 바람직한 두께는 50 μm 미만임) 침착된다. 이러한 실시예들 중 일부에서, 재료는 선택된 위치에서 두께의 약 10% 내지 85%를 제거하도록 리소그래피(lithography)(가능하게는 건식 리소그래피)에 의해 패턴화되고; 각각의 리세스(1610)는 크기(최대 측방향 치수)가 1 μm 내지 30 μm일 수 있다. 리세스(1610)의 크기 및 위치는 예컨대 휨 측정을 사용하여 위치(920)(도 9)에 대해서와 동일한 방식으로 결정될 수 있다.
일부 실시예에서, 층(810)은 상 변화에 의해 약화된다. 예를 들어, 층(810)은 적합한 방법(예컨대, PVD)에 의해 침착된 다음에 열에 의해(적외선 광 또는 다른 가열원을 사용하여) 약화되는 금속, 가능하게는 합금(예컨대, 탄탈륨 또는 그의 합금)일 수 있다.
일부 실시예에서, 층(810)은 휨을 과도-상쇄시킬 수 있거나 그렇지 않을 수 있지만, 여전히 휨을 감소시킨다. 예를 들어, 층(810)은 임의의 적합한 방법, 예컨대 PVD에 의해 적합한 두께, 예컨대 2 μm 이하로 침착되는, 10 중량% 내지 60 중량%의 알루미늄을 갖는 탄탈륨-알루미늄 합금일 수 있다. 이러한 층은 웨이퍼를 평탄한 상태로 가압시켜, 휨을 감소시키거나 가능하게는 없앤다. 이러한 가압력(urging force)(평탄화 힘(flattening force))은 온도가 매우 높아져 예컨대 합금을 용융시킬 때를 제외하고는 온도 변화 전반에 걸쳐 그대로 유지된다. 특히, 평탄화 힘은 온도가 전형적인 솔더 리플로우 온도, 즉 400℃ 이하(많은 솔더에 대해 260℃)를 초과하지 않으면 그대로 유지된다. 평탄화 힘의 그러한 지속은 온도에 맞게 동적으로 조절되어 웨이퍼 내의 응력을 동적으로 조절하는 상 조성에 기인하는 것으로 여겨진다. 그러나, 본 발명은 임의의 특정 이론에 의존하지 않는다.
위에서 논의된 제조 기술은 특정 요건에 적합한 바와 같은 다른 기술로 강화될 수 있다. 도 17은 예시적인 제조 공정의 흐름도이다. 단계(1710)에서, 회로가 웨이퍼(710) 내에 제조된다. 단계(1714)에서, 웨이퍼가 예컨대 웨이퍼 후면을 연삭 및/또는 에칭함으로써 그의 최종 두께로 박화된다. 이 단계에서, 웨이퍼가 휘어질 수 있다(예컨대, 도 7과 관련하여 전술된 바와 같이).
층(810)을 후면 상에 형성하기 전에, 후면은 추가의 층으로 보호될 수 있다. 예를 들어, 웨이퍼 후면이 비-절연성 반도체 재료(예컨대, 규소) 또는 전도성 재료(예컨대, 전도성 라인)를 포함하면, 단계(1720)에서, 유전체 층(1810)(도 18)이 후면 상에 형성될 수 있다. 일부 실시예에서, 유전체(1810)는 CVD(화학 증착), 가능하게는 PECVD에 의해 200 nm 미만의 두께로 형성되는 규소 화합물(예컨대, 산화물 또는 질화물 또는 산질화물)이다.
선택적으로, 이어서 단계(1724)에서 가능하게는 휨을 과도-상쇄시킴이 없이(즉, 휨은 그의 부호를 변경시키지 않음) 웨이퍼 휨을 감소시키도록 안정화 층(stabilizing layer)(1820)(도 18)이 형성된다. 예를 들어, 안정화 층은 산화규소, 또는 질화규소, 또는 금속, 또는 이러한 처리 단계에 적합한 임의의 공정에 의해 형성되는 다른 층 또는 층들일 수 있다(예컨대, 온도 예산을 고려하여). 예를 들어, TaAl 층이 침착되고 가열되어 층(810)에 대해 전술된 바와 같이 웨이퍼-평탄화 상 변화를 유도할 수 있다.
단계(1730)에서, 웨이퍼 휨이 측정되고, 단계(1734)에서, 층(810)이 예를 들어 휨을 과도-상쇄시키도록 도 8 또는 도 15에서와 같이 형성된다. 도 19를 참조한다. 단계(1740)에서, 층(810)이 도 9 및 도 16과 관련하여 전술된 바와 같이 약화된다. 추가의 처리는 예를 들어 다이싱 테이프(가능하게는 하나 이상의 중합체 층으로 형성됨)를 층(810) 위에 부착하는 것, 및 웨이퍼를 개별화하는 것을 포함할 수 있다. 다른 보호 층이 다이싱 테이프를 부착하기 전에 형성될 수 있다.
도 20 및 도 21은 장벽 층(barrier layer)을 응력/휨 관리 층(810)으로서 사용하는 다른 실시예를 예시한다. 이들 도면은 제조 공정 중에 있는 웨이퍼(710)(예컨대, 인터포저)의 수직 단면을 예시한다. 비아 또는 비아들(2010)이 기판(2020)(예컨대, 단결정 규소 또는 일부 다른 반도체, 또는 절연체, 또는 전도체 재료) 내에 형성된다. 필요하다면(예컨대, 기판이 절연성이 아니면), 절연성 층(2030)이 웨이퍼 표면 상에 형성된다. 장벽 층(810)이 절연체(2030) 상에 형성된다. 전도체(2040)(예컨대, 금속)가 비아(2010) 내에 침착되어, 가능하게는 비아를 충전한다. 전도체(2040)는 다마신(damascene) 상호접속부, 및/또는 후면 접점(후면 접점은 기판(2020)과 절연체(2030)가 저부로부터 에칭될 때 획득됨), 및/또는 다른 특징부를 형성하기 위해 사용될 수 있다. 이러한 단계까지 사용하기에 적합한 공정이 예를 들어, 둘 모두 본 명세서에 참고로 포함되는, 2006년 5월 23일자로 사바스티오크(Savastiouk) 등에게 허여된 미국 특허 제7,049,170호; 및 2012년 1월 31일자로 코센코(Kosenko) 등에 의해 출원된 미국 특허 출원 제13/362,898호의 미국 출원 공개 제2013/0177281호에 설명되어 있다.
예를 들어, 일부 실시예에서, 전도체(2040)는 시드 층(seed layer)(가능하게는 또한 구리, 별도로 도시되지 않음) 상에 전기도금되는 구리이다. 전기도금 공정은 비아(2010)를 과충전할 수 있으며, 따라서 도금 후에 구리가 웨이퍼의 상부로부터 제거될 수 있다. 이는 예를 들어 화학적 기계적 폴리싱(chemical mechanical polishing, CMP)에 의해 수행될 수 있다. 구리(시드 층을 포함함)는 비아(2010)의 영역 내에서 유지된다. 그러나, 종래 기술의 공정과 달리, CMP는 장벽 층(810)을 제거하지 않으며, 이러한 장벽 층은 웨이퍼를 계속해서 덮는다. 장벽 층은 예를 들어 20 nm 내지 100 nm 두께의 탄탈륨일 수 있다(본 발명은 임의의 특정 두께로 제한되지 않음). 장벽 층은 이어서 웨이퍼 휨을 감소시키도록 패턴화된다(도 21). 웨이퍼의 상부에 있는 장벽(810)의 개별 부분은 전기적 기능성을 갖지 않을 수 있고, 휨 감소 외에 다른 기능을 갖지 않을 수 있다.
웨이퍼는 추후 필요에 따라 처리될 수 있다. 예를 들어, 웨이퍼가 인터포저이면, 재배선 층(redistribution layer)(상호접속 층)이 전도체(2040)에 접속되도록 웨이퍼의 상부에 형성될 수 있고; 필요에 따라, 웨이퍼가 전도체(2040)로부터 후면 접점을 생성하기 위해 전도체(2040)를 노출시키도록 저부로부터 박화될 수 있으며; 기타 등등이다. 전술된 미국 특허 제7,049,170호 및 미국 출원 공개 제2013/0177281호를 참조한다.
본 발명의 일부 실시예는,
전기 회로를 포함하는 제1 구조체(예컨대, 가능하게는 1810 및/또는 1820을 가진 층(720))를 획득하는 단계로서, 제1 구조체는 제1 표면(예컨대, 도 7의 상부 표면) 및 제1 표면 반대편의 제2 표면을 포함하고, 제1 및 제2 표면들 중 적어도 하나는 휘어진 제1 영역을 포함하는, 획득하는 단계;
제1 영역의 휨을 과도-상쇄시키도록 제1 층(예컨대, 810)을 제1 표면 상에 형성하는 단계; 및
제1 영역의 휨을 감소시키도록 제1 층을 처리하는 단계를 포함하는, 제조 방법을 제공한다.
일부 실시예는,
전기 회로를 포함하는 제1 구조체(예컨대, 가능하게는 1810 및/또는 1820을 가진 층(720))를 획득하는 단계로서, 제1 구조체는 제1 표면 및 제1 표면 반대편의 제2 표면을 포함하고, 제1 및 제2 표면들 중 적어도 하나는 휘어진 제1 영역을 포함하는, 획득하는 단계;
탄탈륨-알루미늄 합금의 제1 층(예컨대, 810)을 제1 표면 상에 형성하는 단계로서, 알루미늄 함량은 10 중량% 내지 60 중량%이고, 휨은 제1 층을 형성한 것의 결과로서 감소되는, 형성하는 단계를 포함하는, 제조 방법을 제공한다.
일부 실시예에서, 제1 층은 물리 증착에 의해 형성된다.
일부 실시예에서, 제1 층은 2 μm 이하의 두께를 갖는다.
일부 실시예는,
전기 회로를 포함하는 제1 부분(예컨대, 가능하게는 1810 및/또는 1820을 가진 720)으로서, 제1 부분은 제1 표면 및 제1 표면 반대편의 제2 표면을 포함하고, 제1 및 제2 표면들 중 적어도 하나는 제1 영역을 포함하는, 제1 부분; 및
제1 표면 상의 제1 층(예컨대, 810)으로서, 제1 층은 접착제를 포함하고, 접착제는, 접착제가 제1 영역으로부터 탈접합되는 하나 이상의 선택된 위치들을 제외하고는, 제1 영역 전체에 걸쳐 제1 층을 제1 표면에 접합시키는, 제1 층을 포함하는, 제조물을 제공한다.
일부 실시예는,
제1 표면, 제1 표면 반대편의 제2 표면, 및 제1 표면과 제2 표면 사이의 전기 회로를 포함하는 제1 부분(예컨대, 가능하게는 1810 및/또는 1820을 가진 720)으로서, 제1 및 제2 표면들 중 하나는 제1 영역을 포함하는, 제1 부분;
제1 표면 상의 제1 층(예컨대, 810)으로서, 제1 층은 하기의 상태들 (A) 및 (B), 즉
(A) 제1 층이 제1 표면에 균일하게 접합되지 않는 상태;
(B) 제1 층이 하나 이상의 리세스들을 포함하는 상태 중 하나 이상을 충족시키는, 제1 층을 포함하고,
제1 층이 없으면, 제1 영역이 제1 휨을 가질 것이고,
제1 층이 상태들 (A) 및 (B) 중 상기 하나 이상을 충족시키지 못하면, 제1 영역은 제1 휨과 반대 부호의 제2 휨을 가질 것인, 제조물을 제공한다.
일부 실시예는,
전기 회로를 포함하는 제1 부분(예컨대, 가능하게는 1810 및/또는 1820을 가진 720)으로서, 제1 부분은 제1 표면 및 제1 표면 반대편의 제2 표면을 포함하고, 제1 및 제2 표면들 중 적어도 하나는 제1 영역을 포함하는, 제1 부분; 및
제1 표면 상의 제1 층으로서, 제1 층은 탄탈륨-알루미늄 합금의 층이고, 알루미늄 함량은 10 중량% 내지 60 중량%인, 제1 층을 포함하는, 제조물을 제공한다.
본 발명은 첨부된 청구범위에 의해 한정되는 바를 제외하고는 특정 재료, 침착 기술, 휨 측정 기술, 또는 전술된 다른 특징으로 제한되지 않는다. 다른 실시예 및 변형이 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 범주 내에 있다.

Claims (31)

  1. 제조 방법으로서,
    전기 회로를 포함하는 제1 구조체를 획득하는 단계로서, 상기 제1 구조체는 제1 표면 및 상기 제1 표면 반대편의 제2 표면을 포함하고, 상기 제1 및 제2 표면들 중 적어도 하나는 휘어진(warped) 제1 영역을 포함하는, 상기 획득하는 단계;
    상기 제1 영역의 휨(warpage)을 과도-상쇄(over-balance)시키도록 제1 층을 상기 제1 표면 상에 형성하는 단계; 및
    상기 제1 영역의 휨을 감소시키도록 상기 제1 층을 처리하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 층은 상기 제1 표면에 접착식으로 접합되고,
    상기 제1 층을 처리하는 단계는 상기 제1 층을 하나 이상의 선택된 위치들에서 탈접합(debonding)시키는 것을 포함하는, 방법.
  3. 제2항에 있어서, 상기 제1 층은 제1 서브-층(sub-layer) 및 상기 제1 서브-층을 상기 제1 표면에 접합시키는 접착제를 포함하고, 상기 제1 서브-층은 상기 접착제와 상이한 조성을 갖는, 방법.
  4. 제2항에 있어서, 상기 탈접합은 광 및/또는 열을 사용하여 수행되는, 방법.
  5. 제1항에 있어서, 상기 제1 층을 처리하는 단계는 상기 제1 층 내에서 상 변화를 유도하도록 상기 제1 층의 적어도 일부분을 가열하는 것을 포함하는, 방법.
  6. 제1항에 있어서, 상기 제1 층을 처리하는 단계는 하나 이상의 선택된 위치들에서 상기 제1 층의 하나 이상의 부분들을 제거하는 것을 포함하는, 방법.
  7. 제1항에 있어서, 상기 제1 구조체는 상기 전기 회로에 대한 접속을 위한 하나 이상의 접촉 패드(contact pad)들을 포함하고,
    상기 제1 층을 처리한 후에, 상기 방법은 상기 접촉 패드들 중 하나 이상을 하나 이상의 제2 구조체들 내의 하나 이상의 전도성 라인(conductive line)들에 부착하는 단계를 포함하는, 방법.
  8. 제1항에 있어서, 상기 제1 영역은 상기 구조체의 제1 면 상의 상기 구조체의 전체 영역인, 방법.
  9. 제1항에 있어서, 상기 제1 구조체는 하나 이상의 반도체 집적 회로들을 포함하고, 상기 제1 영역은 상기 반도체 집적 회로들 중 하나 이상을 포함하거나 상기 반도체 집적 회로들 중 하나 이상에 직접 부착되는 웨이퍼(wafer) 또는 다이(die)의 영역인, 방법.
  10. 제조 방법으로서,
    전기 회로를 포함하는 제1 구조체를 획득하는 단계로서, 상기 제1 구조체는 제1 표면 및 상기 제1 표면 반대편의 제2 표면을 포함하고, 상기 제1 및 제2 표면들 중 적어도 하나는 휘어진 제1 영역을 포함하는, 상기 획득하는 단계;
    탄탈륨-알루미늄 합금의 제1 층을 상기 제1 표면 상에 형성하는 단계로서, 상기 알루미늄 함량은 10 중량% 내지 60 중량%이고, 상기 휨은 상기 제1 층을 형성한 것의 결과로서 감소되는, 상기 형성하는 단계를 포함하는, 방법.
  11. 제10항에 있어서, 상기 제1 층은 물리 증착(physical vapor deposition)에 의해 형성되는, 방법.
  12. 제10항에 있어서, 상기 제1 층은 2 μm 이하의 두께를 갖는, 방법.
  13. 제조물로서,
    전기 회로를 포함하는 제1 부분으로서, 상기 제1 부분은 제1 표면 및 상기 제1 표면 반대편의 제2 표면을 포함하고, 상기 제1 및 제2 표면들 중 적어도 하나는 제1 영역을 포함하는, 상기 제1 부분; 및
    상기 제1 표면 상의 제1 층으로서, 상기 제1 층은 접착제를 포함하고, 상기 접착제는, 상기 접착제가 상기 제1 영역으로부터 탈접합되는 하나 이상의 선택된 위치들을 제외하고는, 상기 제1 영역 전체에 걸쳐 상기 제1 층을 상기 제1 표면에 접합시키는, 상기 제1 층을 포함하는, 제조물.
  14. 제13항에 있어서, 각각의 상기 위치는 상기 제1 영역에 접합되는 상기 접착제에 의해 둘러싸이는, 제조물.
  15. 제13항에 있어서, 상기 제1 층은 제1 서브-층 및 상기 제1 서브-층을 상기 제1 표면에 접합시키는 접착제를 포함하고, 상기 제1 서브-층은 상기 접착제와 상이한 조성을 갖는, 제조물.
  16. 제13항에 있어서, 적어도 상기 위치에서, 상기 탈접합된 접착제의 영역의 최대 측방향 치수는 3 μm 내지 5 μm인, 제조물.
  17. 제13항에 있어서, 상기 제1 부분은 하나 이상의 제2 구조체들 내의 하나 이상의 전도성 라인들에 부착되는 하나 이상의 접촉 패드들을 포함하는, 제조물.
  18. 제13항에 있어서, 상기 제1 영역은 상기 제1 부분의 제1 면 상의 구조체의 전체 영역인, 제조물.
  19. 제13항에 있어서, 상기 제1 부분은 하나 이상의 반도체 집적 회로들을 포함하고, 상기 제1 영역은 상기 반도체 집적 회로들 중 하나 이상을 포함하거나 상기 반도체 집적 회로들 중 하나 이상에 직접 부착되는 웨이퍼 또는 다이의 영역인, 제조물.
  20. 제조물로서,
    제1 표면, 상기 제1 표면 반대편의 제2 표면, 및 상기 제1 표면과 제2 표면 사이의 전기 회로를 포함하는 제1 부분으로서, 상기 제1 및 제2 표면들 중 하나는 제1 영역을 포함하는, 상기 제1 부분;
    상기 제1 표면 상의 제1 층으로서, 상기 제1 층은 하기의 상태들 (A) 및 (B), 즉
    (A) 상기 제1 층이 상기 제1 표면에 균일하게 접합되지 않는 상태;
    (B) 상기 제1 층이 하나 이상의 리세스(recess)들을 포함하는 상태 중 하나 이상을 충족시키는, 상기 제1 층을 포함하고,
    상기 제1 층이 없으면, 상기 제1 영역이 제1 휨을 가질 것이고,
    상기 제1 층이 상기 상태들 (A) 및 (B) 중 상기 하나 이상을 충족시키지 못하면, 상기 제1 영역은 상기 제1 휨과 반대 부호(sign)의 제2 휨을 가질 것인, 제조물.
  21. 제20항에 있어서, 상기 상태들 (A) 및 (B) 중 상기 하나 이상은 상기 상태 (A)로 구성되는, 제조물.
  22. 제20항에 있어서, 상기 상태들 (A) 및 (B) 중 상기 하나 이상은 상기 상태 (B)로 구성되는, 제조물.
  23. 제20항에 있어서, 상기 상태들 (A) 및 (B) 중 상기 하나 이상은 상기 상태들 (A) 및 (B)로 구성되는, 제조물.
  24. 제20항에 있어서, 상기 제1 부분은 하나 이상의 제2 구조체들 내의 하나 이상의 전도성 라인들에 부착되는 하나 이상의 접촉 패드들을 포함하는, 제조물.
  25. 제20항에 있어서, 상기 제1 영역은 상기 제조물의 제1 면의 전부인, 제조물.
  26. 제20항에 있어서, 상기 제1 부분은 하나 이상의 반도체 집적 회로들을 포함하고, 상기 제1 영역은 상기 반도체 집적 회로들 중 하나 이상을 포함하거나 상기 반도체 집적 회로들 중 하나 이상에 직접 부착되는 웨이퍼 또는 다이의 영역인, 제조물.
  27. 제조물로서,
    전기 회로를 포함하는 제1 부분으로서, 상기 제1 부분은 제1 표면 및 상기 제1 표면 반대편의 제2 표면을 포함하고, 상기 제1 및 제2 표면들 중 적어도 하나는 제1 영역을 포함하는, 상기 제1 부분; 및
    상기 제1 표면 상의 제1 층으로서, 상기 제1 층은 탄탈륨-알루미늄 합금의 층이고, 상기 알루미늄 함량은 10 중량% 내지 60 중량%인, 상기 제1 층을 포함하는, 제조물.
  28. 제27항에 있어서, 상기 제1 층은 2 μm 이하의 두께를 갖는, 제조물.
  29. 제27항에 있어서, 상기 제1 부분은 하나 이상의 제2 구조체들 내의 하나 이상의 전도성 라인들에 부착되는 하나 이상의 접촉 패드들을 포함하는, 제조물.
  30. 제27항에 있어서, 상기 제1 영역은 상기 제1 부분의 제1 면 상의 구조체의 전체 영역인, 제조물.
  31. 제27항에 있어서, 상기 제1 부분은 하나 이상의 반도체 집적 회로들을 포함하고, 상기 제1 영역은 상기 반도체 집적 회로들 중 하나 이상을 포함하거나 상기 반도체 집적 회로들 중 하나 이상에 직접 부착되는 웨이퍼 또는 다이의 영역인, 제조물.
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