KR20060051496A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명에서는, 층간 절연막(1) 상에 에칭 스토퍼막(2)이 형성되고, 에칭 스토퍼막(2) 상에 도전층(3)이 형성되고, 도전층(3)을 덮도록 에칭 스토퍼막(4)이 형성되며, 에칭 스토퍼막(4) 상에는 층간 절연막(5)이 형성된다. 상기 구조에서는, 우선 제 1 에칭 조건에서 층간 절연막(5)을 상하로 관통하여 에칭 스토퍼막(4)의 표면을 노출시키는 홀이 형성된다. 그 후, 제 2 에칭 조건에서 상기 홀의 저면을 구성하는 에칭 스토퍼막(4)이 제거되어, 도전층(3)에 이르는 홀이 형성되고, 홀에 접속 배선(8)이 매설된다.
Description
도 1은 실시태양의 반도체 장치의 구조를 설명하기 위한 도면이다.
도 2 내지 도 6은 실시태양의 반도체 장치의 제조방법을 설명하기 위한 도면이다.
도 7 및 도 8은 비교예의 반도체 장치의 제조방법을 설명하기 위한 도면이다.
도면의 주요 부분에 대한 부호의 설명
1: 층간 절연막(interlayer insulating film)
2: 에칭 스토퍼막(etching stopper film)
3: 도전층 4: 에칭 스토퍼막
5: 층간 절연막 6: 레지스트막
7: 홀 8: 접속 배선
본 발명은 반도체 기판의 상방에 위치하는 도전층에 접속된 접속 배선을 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
종래부터, 제 1 층간 절연막 상에 형성된 도전층을 덮는 제 2 층간 절연막을 관통(貫通)하여 도전층에 이르는 홀을 형성하는 공정을 갖는 반도체 장치의 제조방법이 사용되고 있다. 이 반도체 장치의 제조방법에서는, 홀의 형성 위치가 도전층의 위치로부터 어긋나 있는 경우에는 홀이 도전층 하측의 제 1 층간 절연막까지 도달해 버린다. 이러한 홀의 정렬 어긋남(misalignment)에 기인하는 관통(突拔)은 미세화된 최근의 반도체 장치에서는 그 발생 확률이 높아지고 있다.
상기와 같은 홀의 정렬 어긋남에 의해 도전층 하측의 제 1 절연막까지 홀이 관통되어 버리는 것을 방지하기 위한 기술로서, 일본 특허공개 제 1993-299515 호 공보에는 도전층의 측벽에만 에칭 스토퍼막이 설치되는 기술이 개시되어 있다. 또한, 일본 특허공개 제 2000-294631 호 공보에는 다마신(damascene) 구조에 있어서 에칭 방지막이 2중으로 설치되는 기술이 개시되어 있다. 또한, 일본 특허공개 제 1997-007970 호 공보에는 도전층의 하측에만 에칭 스토퍼막이 설치되는 기술이 개시되어 있다.
그러나, 어느 기술에 의해서도 제 1 층간 절연막에 홀이 도달해 버리는 문제를 완전히 해소할 수는 없다.
본 발명의 목적은 도전층에 이르는 홀이 도전층 아래에 설치된 층간 절연막까지 도달해 버리는 것이 방지된 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 반도체 장치는 제 1 층간 절연막, 제 1 층간 절연막 상에 형성된 제 1 에칭 스토퍼막, 제 1 에칭 스토퍼막 상에 형성된 도전층, 및 적어도 제 1 에칭 스토퍼막 상에 형성된 제 2 에칭 스토퍼막을 구비하고 있다. 또한, 상기 반도체 장치는 제 2 에칭 스토퍼막 및 도전층을 덮도록 형성된 제 2 층간 절연막, 및 제 2 층간 절연막을 두께 방향으로 관통하여 도전층에 접촉하도록 형성된 접속 배선을 구비하고 있다.
상기 반도체 장치에 따르면, 도전층이 제 1 에칭 스토퍼막 및 제 2 에칭 스토퍼막에 의해 협지된 샌드위치 구조가 형성되어 있다. 그 때문에, 후술하는 바와 같은 반도체 장치의 제조방법을 사용하면, 접속 배선이 매설되어 있는 홀을 형성할 때 제 1 절연층까지 홀이 도달해 버리는, 소위 홀의 관통이 방지된다.
본 발명의 반도체 장치의 제조방법은 제 1 층간 절연막을 형성하는 단계, 제 1 층간 절연막 상에 제 1 에칭 스토퍼막을 형성하는 단계, 및 제 1 에칭 스토퍼막 상에 도전층을 형성하는 단계를 구비하고 있다. 또한, 상기 반도체 장치의 제조방법은 제 1 에칭 스토퍼막 및 도전층을 덮도록 제 2 에칭 스토퍼막을 형성하는 단계, 제 2 에칭 스토퍼막 상에 제 2 층간 절연막을 형성하는 단계, 제 2 층간 절연막을 두께 방향으로 관통하여 도전층에 이르는 홀을 형성하는 단계, 및 홀 내에 접 속 배선을 형성하는 단계를 구비하고 있다. 상기 홀을 형성하는 단계는 제 1 에칭 조건에서 제 2 층간 절연막을 에칭하는 단계, 및 제 1 에칭 조건과는 다른 제 2 에칭 조건에서 제 2 에칭 스토퍼막을 에칭하는 단계를 갖고 있다.
상기 제 1 에칭 스토퍼막 및 제 2 에칭 스토퍼막은 각각 실리콘 질화막 및 실리콘 풍부 산화막 중의 어느 한쪽을 포함하고 있을 수도 있다.
본 발명의 상기 및 기타의 목적, 특징, 국면 및 이점은 첨부된 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명백해질 것이다.
이하, 본 발명의 실시태양의 반도체 장치 및 그 제조방법을 도면에 기초하여 설명한다. 우선, 도 1을 이용하여 본 발명의 실시태양의 반도체 장치의 구조를 설명한다.
도 1에 도시된 바와 같이, 본 실시태양의 반도체 장치는 반도체 기판의 상방에 설치된 층간 절연막(1)을 구비하고 있다. 층간 절연막(1) 상에는 에칭 스토퍼막(2)이 형성되어 있다. 또한, 에칭 스토퍼막(2) 상에는 도전층(3)이 형성되어 있다. 또한, 에칭 스토퍼막(2)의 상측 표면, 도전층(3)의 한쪽 측면, 및 도전층(3)의 상측 표면의 일부를 덮도록 에칭 스토퍼막(4)이 형성되어 있다. 또한, 에칭 스토퍼막(4)을 덮도록 층간 절연막(5)이 형성되어 있다. 또한, 층간 절연막(5)을 두께 방향으로 관통하여 도전층(3)에 이르는 접속 배선(8)이 형성되어 있다.
상기 구성에 따르면, 접속 배선(8)이 매설되는 홀이 형성될 때, 에칭 스토퍼막(2)의 일부만이 에칭되지만 층간 절연막(1)까지 홀이 도달하지 않는다. 그 결과, 반도체 장치의 신뢰성이 향상된다.
상기 도 1에 도시된 반도체 장치를 제조하는 방법을 도 2 내지 도 6을 이용하여 설명한다.
우선, 반도체 기판의 상방에 층간 절연막(1)을 형성한다. 다음으로, 층간 절연막(1) 상에 에칭 스토퍼막(2)을 형성한다. 다음으로, 에칭 스토퍼막(2) 상에 도전층(3)을 형성한다. 이로써, 도 2에 도시된 구조가 얻어진다.
다음으로, 도 3에 도시된 바와 같이, 에칭 스토퍼막(2) 및 도전층(2)의 상측 표면 및 양 측면을 덮도록 에칭 스토퍼막(4)을 형성한다. 다음으로, 에칭 스토퍼막(4)을 덮도록 층간 절연막(5)을 형성한다. 다음으로, 도전층(3)에 이르는 홀을 형성하기 위한 패터닝이 수행된 레지스트막(6)을 형성한다. 이로써, 도 4에 도시된 구조가 얻어진다.
다음으로, 도 5에 도시된 바와 같이, 레지스트막(6)을 에칭 마스크로 하여 층간 절연막(5)을 에칭한다. 이로써, 에칭 스토퍼막(4)이 노출된다. 다음으로, 층간 절연막(5)을 에칭하기 위한 에칭 조건과는 다른 에칭 조건에서 에칭 스토퍼막(4)을 에칭한다. 이로써, 도 6에 도시된 바와 같이, 도전층(3)에 이르는 홀(7)이 형성된다. 홀(7)의 저면에는 도전층(3)이 노출되어 있다.
또한, 도 6에 도시된 바와 같이, 홀(7)이 도전층(3)의 위치로부터 어긋나고 도전층(3)의 양 측면 중의 어느 한쪽이 노출되도록 에칭 스토퍼막(4)이 제거되는 경우를 고려한다. 이 경우에도, 에칭 스토퍼막(4)의 하측에는 에칭 스토퍼막(2)이 설치되어 있기 때문에 홀(7)의 저면은 에칭 스토퍼막(4)을 관통하여 에칭 스토퍼막(2)에 이르지만 층간 절연막(1)에 이르지는 않는다.
상기한 바와 같은 본 실시태양의 반도체 장치의 제조방법에 따르면, 도전층(3)을 상하로부터 협지하는 2개의 에칭 스토퍼막을 갖는 상태에서, 우선 도전층(3)의 상방에 위치하는 층간 절연막(5)이 에칭되고, 그 후 도전층(3) 상에 위치하는 에칭 스토퍼막(4)이 제거된다. 그 때문에, 층간 절연막(1)에 홀(7)이 이르게 되는 문제점이 방지되고 있다. 그 결과, 반도체 장치의 신뢰성이 향상된다.
한편, 에칭 스토퍼막(2)의 막 두께는 약 20nm 내지 200nm이다. 도전층(3)은 텅스텐 또는 알루미늄 등으로 이루어진 막으로서, 약 200nm의 막이다. 또한, 에칭 스토퍼막(4)의 막 두께는 50nm이다. 또한, 상기 층간 절연막(5)의 에칭은 RIE(Reactive Ion Etching) 등의 건식 에칭에 의해 수행된다. 또한, 에칭 스토퍼막(2 및 4)으로서는 각각 O/Si의 조성비가 1.2 정도인 Si 풍부 절연막, 즉 SRO(Silicon Rich 0xide)막이 사용되는 것이 바람직하다. 또한, 에칭 스토퍼막(2 및 4)은 각각 실리콘 질화막일 수도 있다.
또한, 본 발명의 제 1 에칭 조건에서 사용되는 에칭 가스는, 기본적으로는, C 및 F를 포함하는 CF계 가스인 C4F8, C5F8, C4F6, C2F4 또는 C3F6 등의 가스에 O2 및 CO 중의 적어도 어느 한쪽 또는 Ar을 첨가한 가스이다. 이 가스를 사용하여 우선, 도 5에 도시된 바와 같이, 층간 절연막(실리콘 산화막; 5)의 에칭이 수행된다. 또한, 상기 에칭 가스는 에칭 스토퍼막(4)에 대하여 선택적으로 층간 절연막(5)을 에칭할 수 있는 가스의 일례이며, 층간 절연막(5)을 에칭하기 위한 가스는 상기 에칭 가스에 한정되지 않는다.
또한, 본 발명의 제 2 에칭 조건에서 사용되는 에칭 가스는 C, F 및 H를 포함하는 가스 CHF3 또는 CH2F2에 O2 및 CO 중의 적어도 어느 한쪽 또는 Ar을 첨가한 가스이다. 이 가스를 사용하여, 도 6에 도시된 바와 같이, 노출되어 있는 에칭 스토퍼막(4)이 에칭된다. 그 결과, 홀(7)의 저면에는 도전층(3)이 노출된다. 또한, 상기 에칭 가스는 에칭 스토퍼막(4)을 효율적으로 에칭하기 위한 가스의 일례이며, 에칭 스토퍼막(4)을 에칭하기 위한 가스는 상기 가스에 한정되지 않는다.
한편, 상기 본 발명의 실시태양에 따른 구조의 반도체 장치의 비교예로서 도 7 및 도 8에 도시된 구조의 반도체 장치가 고려된다.
도 7에서는, 도전층(3) 상에 에칭 스토퍼막(4)이 설치되어 있지만 도전층(3) 아래에 에칭 스토퍼막(2)이 설치되어 있지 않다. 이 구조이면, 층간 절연막(5)을 에칭한 후, 에칭 조건을 바꾸어 에칭 스토퍼막(4)을 에칭하여 도전층(3)을 노출시킬 필요가 있다. 이 때, 홀(7)의 형성 위치가 도전층(3)의 단부로부터 어긋나 있으면, 홀(7)의 저면이 에칭 스토퍼막(4)을 관통하여 층간 절연막(1)까지 이르게 된다.
또한, 도 8에서는, 도전층(3) 아래에 에칭 스토퍼막(2)이 설치되어 있지만 도전층(3) 상에 에칭 스토퍼막(4)이 설치되어 있지 않다. 이 구조이면, 층간 절연막(5)을 에칭하여 도전층(3)을 노출시킬 때, 층간 절연막(5)의 두께 방향의 거리가 길기 때문에, 도전층(3)이 노출된 시점에서 에칭을 정지시키는 것이 곤란하다. 이 때문에, 특히 홀(7)의 형성 위치가 20nm 이하라는 작은 값 만큼 도전층(3)의 단부 로부터 어긋나 있는 경우에는, 홀(7)의 저면이 에칭 스토퍼막(2)을 관통하여 층간 절연막(1)에 이르게 된다.
상기 도 7 및 도 8의 비교예의 구조와 도 1 내지 도 6에 도시된 본 실시태양의 구조를 비교하면 알 수 있는 바와 같이, 도전층(3)을 상측 및 하측으로부터 협지하는 에칭 스토퍼막(2 및 4)이 설치됨으로써, 비로소 층간 절연막(1)에 이르는 홀(7)의 관통이 효과적으로 방지된다.
본 발명을 상세하게 설명하여 나타내었지만, 이는 예시를 위한 것일 뿐 한정하는 것이 아니며 발명의 정신과 범위는 첨부된 특허청구범위에 의해서만 한정됨이 명백히 이해될 것이다.
이상과 같이, 본 발명의 반도체 장치 및 그 제조방법에 따르면, 도전층을 상하로 협지하는 2개의 에칭 스토퍼막이 설치됨으로써, 접속 배선이 매설되는 홀을 형성할 때 홀이 도전층 아래의 층간 절연막까지 도달해 버리는 것이 효과적으로 방지되어, 반도체 장치의 신뢰성이 향상된다.
Claims (4)
- 제 1 층간 절연막,상기 제 1 층간 절연막 상에 형성된 제 1 에칭 스토퍼막,상기 제 1 에칭 스토퍼막 상에 형성된 도전층,적어도 상기 제 1 에칭 스토퍼막을 덮도록 형성된 제 2 에칭 스토퍼막,상기 제 2 에칭 스토퍼막 및 상기 도전층을 덮도록 형성된 제 2 층간 절연막, 및상기 제 2 층간 절연막을 두께 방향으로 관통하여 상기 도전층에 접촉하도록 형성된 접속 배선을 구비한 반도체 장치.
- 제 1 항에 있어서,상기 제 1 에칭 스토퍼막 및 상기 제 2 에칭 스토퍼막은 각각 실리콘 질화막 및 실리콘 풍부 산화막 중의 어느 한쪽을 포함하는 반도체 장치.
- 제 1 층간 절연막을 형성하는 단계,상기 제 1 층간 절연막 상에 제 1 에칭 스토퍼막을 형성하는 단계,상기 제 1 에칭 스토퍼막 상에 도전층을 형성하는 단계,상기 제 1 에칭 스토퍼막 및 상기 도전층을 덮도록 제 2 에칭 스토퍼막을 형성하는 단계,상기 제 2 에칭 스토퍼막 상에 제 2 층간 절연막을 형성하는 단계,상기 제 2 층간 절연막을 두께 방향으로 관통하여 상기 도전층에 이르는 홀을 형성하는 단계, 및상기 홀 내에 접속 배선을 형성하는 단계를 구비하고,상기 홀을 형성하는 단계는,상기 제 1 에칭 조건에서 상기 제 2 층간 절연막을 에칭하는 단계, 및상기 제 1 에칭조건과는 다른 제 2 에칭 조건에서 상기 제 2 에칭 스토퍼막을 에칭하는 단계를 갖는, 반도체 장치의 제조방법.
- 제 3 항에 있어서,상기 제 1 에칭 스토퍼막 및 상기 제 2 에칭 스토퍼막은 각각 실리콘 질화막 및 실리콘 풍부 산화막 중의 어느 한쪽을 포함하는 반도체 장치의 제조방법.
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