KR20100008623A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

본 발명은 고집적 반도체 장치 내 단위셀 형성시 공정상 오차로 인한 접촉 불량이 일어나거나 누설 전류가 커지는 것을 방지하고 이온 주입시 주입된 이온의 깊이를 안정적으로 유지할 수 있는 반도체 소자의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 국부 다마신 영역을 제외한 나머지 영역 내에 제 1 하드마스크막을 형성하는 단계 및 상기 국부 다마신 영역을 포함한 게이트 영역에 리세스 게이트를 형성하는 단계를 포함한다.
반도체, 핀 트랜지스터, 리세스 게이트 전극

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD OF FABRICATING SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR APPARATUS FABRICATED THEREBY}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 안정적으로 동작하는 단위셀을 제조하는 방법에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지 스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도를 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하하는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다. 이하에서는 3차원 채널 구조를 가진 셀 트랜지스터로서 사용되는 리세스 게이트를 포함하는 트랜지스터의 구조와 제조 공정을 설명한다.
도 1a 및 도 1b는 통상적인 반도체 기억 장치의 단위셀의 구조를 설명하기 위한 평면도이다.
반도체 기억 장치의 단위셀은 크기에 따라 도 1a에 도시된 8F2 단위셀과 도 1b에 도시된 6F2 단위셀로 구분할 수 있다. 여기서, 8F2 단위셀은 일측 길이가 4F(여기서, F는 디자인 규칙에 따른 최소 패턴 선폭), 타측 길이가 2F인 평면 내에 단위셀이 형성됨을 의미하고, 6F2 단위셀은 일측 길이가 3F, 타측 길이가 2F인 평면 내에 단위셀이 형성됨을 의미한다.
도 1a 및 도 1b를 참조하면, 단위셀의 액티브 영역(소스/드레인 영역)은 가로 방향으로 형성되어 있고, 액티브 영역은 그외 영역에 형성된 소자분리막에 의해 정의된다. 또한, 액티브 영역 상부에는 가로방향의 비트 라인이 형성된다. 반면, 세로 방향으로는 리세스 게이트가 형성되고 리세스 게이트의 상부에는 워드 라인이 형성된다. 이때, 가로 방향의 액티브 영역 사이에 있는 격리 절연막 영역에는 게이트 형성을 위한 격리 절연막 리세스(recess)를 형성하지 않는다. 이를 위해, 국부 다마신 영역 형성을 위한 콘택 마스크는 국부 다마신 영역이 아닌 부분만 크롬을 제거하여 국부 다마신 영역이 아닌 나머지 영역 중 액티브 영역 사이를 노출한 형태로 만든다.
도 1a에 도시된 바와 같이, 8F2의 크기를 가지는 단위셀로 구성된 셀 어레이(cell array)에서는 국부 다마신 영역에만 리세스 게이트가 형성되며 하나의 액티브 영역을 가로지르도록 설계되어 있다. 반면, 도 1b에 도시된 6F2의 크기를 가지는 단위셀로 구성된 셀 어레이에서는 국부 다마신 영역에 형성되는 하나의 리세스 게이트가 두 개의 액티브 영역을 가로지르도록 설계되어 있다. 8F2 및 6F2의 크기를 가지는 단위셀 모두에서 국부 다마신 영역에 형성된 리세스 게이트들은 상부에 형성되는 라인 형태의 워드 라인을 통해 서로 연결된다. 이하에서는 도 1b에 도시된 6F2의 크기를 가지는 단위셀로 구성된 셀 어레이의 형성 방법을 보다 구체적으로 살펴본다.
도 2a ~ 2o는 도 1에 도시된 마스크 패턴을 사용하여 통상적인 반도체 장치의 새들형 핀 트랜지스터를 제조하는 방법을 설명하기 위한 사시도이다.
도 2a에 도시된 바와 같이, 반도체 기판(202)의 상부에 패드 산화막(204)과 패드 질화막(206)을 형성한다. 패드 질화막(206)은 통상적으로 SiN을 증착하여 형성한다.
도 2b를 참조하면, 패드 질화막(204) 상에 제 1 감광막(미도시)을 도포한 뒤 액티브 마스크를 사용한 노광 공정을 진행하여 액티브 영역이 형성될 부분에 제 1 감광막이 남도록 패터닝한다. 이후, 제 1 감광막의 패턴 사이에 노출된 패드 질화막(206)과 패드 산화막(204)을 식각하고 감광막 패턴을 제거한다.
도 2c에 도시된 바와 같이, 액티브 영역이 형성될 부분에 남아있는 패드 산화막(204)과 패드 질화막(206)을 식각 마스크로 사용하여 반도체 기판(202)을 식각하여 트랜치를 형성한다. 이렇게 형성된 트랜치에는 도 2d에 도시된 바와 같이 격리 산화막(208)을 채운 뒤, 화학적 기계적 연마공정(CMP)을 진행하여 평탄화한다.
도 2e를 참조하면, 평탄화된 패드 질화막(206)과 격리 산화막(208)의 상부에 제 2 감광막(210)을 도포한 뒤 국부 다마신 영역 형성을 위한 마스크를 사용하여 제 2 감광막(210)을 패터닝한다. 이때, 마스크는 도 1b에서 설명한 바와 같이 국부 다마신 영역을 제외한 나머지 영역에 액티브 영역 사이를 노출한다.
도 2f를 참조하면, 패터닝된 제 2 감광막(210)에 의해 노출된 영역에 격리 산화막(208)을 패드 질화막(206) 및 패드 산화막(204)의 두께만큼 식각한다. 이후, 제 2 감광막(210)은 제거된다. 여기서, 국부 다마신 영역은 도 1b에 도시된 바와 같이 게이트 전극의 형성을 위해 리세스(recess)되는 영역으로, 제 2 감광막(210)에 의해 노출되지 않아 격리 산화막(208)은 식각되지 않는다.
이후, 도 2g에 도시된 바와 같이, 국부 다마신 영역 및 그외 영역 모두에 질화막(212)을 형성한다. 이때, 질화막(212)은 패드 질화막(206)과 같이 SiN으로 구성할 수 있다. 질화막(212)의 형성 후, 도 2h에 도시된 바와 같이, 격리 산화막(208)과 패드 질화막(206)이 노출될 때까지 화학적 기계적 연마공정(CMP)을 진행하여 평탄화한다. 결과적으로, 도 1b에 도시된 마스크에 의해 노출된 영역에 질화막(212)이 남게 된다.
도 2i에 도시된 바와 같이, 평탄화된 패드 질화막(206), 격리 산화막(208), 및 질화막(212) 상부에 제 3 감광막(214)을 형성한 후 라인 형태의 핀(fin) 형성 마스크를 사용하여 셀 트랜지스터의 핀 영역이 형성될 부분에 대응하는 제 3 감광막(214)을 제거하는 패터닝을 한다. 이렇게 패터닝된 제 3 감광막(214)을 기준으로, 도 2j에 도시된 바와 같이 노출된 격리 산화막(208)을 식각한다. 이 과정에서 제 3 감광막(214)에 의해 덮여지지 않는 노출된 격리 산화막(208)은 핀 영역의 높이에 대응하는 만큼 식각되는 반면에, 노출된 질화막(212)은 식각되지 않아 질화막(212) 하부의 격리 산화막(208)은 반도체 기판(202)과 동일한 높이로 남아있게 된다.
이후, 도 2k에 도시된 바와 같이 패드 질화막(206) 상에 패터닝된 제 3 감광막(214)을 제거한 뒤, 도 2l에 도시된 바와 같이 반도체 기판(202)이 노출되도록 패드 질화막(206)과 패드 산화막(204)을 제거한다.
도 2m에 도시된 바와 같이, 노출된 반도체 기판(202)의 표면에 게이트 산화막(미도시)을 성장시키고, 게이트 산화막 상부에 게이트 하부 전극으로 사용되는 도전 물질인 다결정 실리콘층을 증착한 후 화학적 기계적 연마공정(CMP)으로 평탄화한다. 다결정 실리콘층 상부에 금속층인 게이트 상부 전극을 증착하고 게이트 전극의 보호를 위한 게이트 하드마스크 절연막을 증착하여 게이트 물질층(216)을 형성한다.
이후, 도 2n를 참조하면, 제 4 감광막(미도시)을 도포하고 게이트 마스크를 사용하여 게이트 전극이 형성되지 않을 부분에 대응하는 제 4 감광막을 부분적으로 제거한 후, 노출된 게이트 하드마스크 절연막, 게이트 상부 전극, 게이트 하부 전 극으로 구성된 게이트 물질층(216)을 식각하여 패터닝한다.. 이후 패터닝된 게이트 물질층(216)의 상부에 남아있는 제 4 감광막을 제거한다.
도 2o를 참조하면, 셀 트랜지스터의 핀 영역과 게이트 패턴이 대응되는 구조를 살펴볼 수 있다. 구체적으로, 도 2o에서는 도 2n에서 형성된 핀 영역 상부에 패터닝된 게이트 물질층(216)을 투명하게 도시하여 패터닝된 게이트 물질층(216) 하부에 핀 영역의 반도체 패턴(202)의 관계를 알 수 있도록 도시하였다. 특히, 리세스 게이트 영역은 국부 다마신 영역 내에만 형성하고 국부 다마신 영역을 제외한 나머지 영역의 격리 산화막(208)은 식각되지 않으므로, 라인 형태의 게이트 패턴의 형성시 게이트 패턴의 하부 리세스 영역 사이에 단절된 것을 알 수 있다.
전술한 리세스 게이트를 형성하는 방법, 즉 부분적으로 함몰된 게이트 하부 전극을 갖는 핀 셀 트랜지스터(Local Damascene Fin Cell Transistor)를 형성하는 방법에 있어서, 국부 다마신 영역(Local Damascene)을 형성하기 위한 마스크를 사용할 때 도 2e~2h에 도시된 바와 같이 국부 다마신 영역을 제외한 나머지 영역 내에 액티브 영역 사이에 격리 산화막(208)을 식각하고, 질화막(212)의 증착한 뒤, 및 평탄화를 위한 화학적 기계적 연마공정(CMP)을 추가로 수행하여야 했다. 이로 인하여, 셀 트랜지스터의 웰(well) 및 채널(channel) 영역에 불순물을 도핑하는 경우, 도 2h에 도시된 바와 같이 패드 질화막(206)이 액티브 영역 상부를 덮고 있는 상태에서 이온 주입을 진행하거나 도 2l에 도시된 바와 같이 패드 질화막(206)을 제거한 후 반도체 기판(202)을 노출한 상태에서 이온 주입을 진행해야 한다.
먼저, 도 2h에 도시된 바와 같이 패드 질화막(206)과 질화막(212)이 액티브 영역 상부를 덮고 있는 상태에서 이온 주입을 진행하는 경우, 웰(well) 및 채널(channel) 영역의 형성을 위해 주입되는 이온이 패드 질화막(206)을 통과하여 반도체 기판(202)에 도핑되기 때문에 이온주입시 이온주입 깊이(projected range, Rp)가 얕아지게 되고 이를 극복하기 위해 보다 큰 이온주입을 위한 에너지(Implant Energy)가 요구된다. 이로 인해, 이온주입 공정의 어려움이 발생하고 에너지에 따라 이온주입 깊이의 변화량(△Rp)역시 증가될 수 있는 단점이 있다.
또한, 도 2l에 도시된 바와 같이 패드 질화막(206)을 제거한 후 반도체 기판(202)을 노출한 상태에서 이온 주입을 진행하는 경우, 액티브 영역 상부의 패드 질화막(206)이 제거되어 이온주입 깊이(Rp)를 제어하기는 쉬워질 수 있다. 그러나, 패드 질화막(206)이 제거되는 경우, 이온주입 과정에서 이온주입 에너지로 인해 격리 산화막(208)이 추가 식각될 우려가 있다. 만약 노출된 격리 산화막(208)이 이온주입 과정으로 인해 식각되면, 이후 콘택 등의 형성 과정에서 정렬 오차가 발생할 수 있다. 이러한 정렬 오차는 곧 자기정렬 콘택(self aligned contact, SAC)의 형성에 불량이 발생하거나 드레인 누설전류(Gate Induced Drain Leakage, GIDL)가 증가하는 등의 문제점을 야기한다.
나아가, 전술한 부분적으로 함몰된 게이트 하부 전극을 갖는 핀 셀 트랜지스터를 형성하는 방법은 일반적으로 사용되는 핀 셀 트랜지스터를 제조하는 경우에만 사용이 가능하며 반도체 기판을 식각하여 핀 영역을 형성하는 새들형 핀(Saddle Fin) 트랜지스터를 제조하는 데에는 적용이 불가능한 단점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 장치 내 단위셀 형성시 공정상 오차로 인한 접촉 불량이 일어나거나 누설 전류가 커지는 것을 방지하고 이온 주입시 주입된 이온의 깊이를 안정적으로 유지할 수 있는 방법을 제공한다.
본 발명은 국부 다마신 영역을 제외한 나머지 영역 내에 제 1 하드마스크막을 형성하는 단계 및 상기 국부 다마신 영역을 포함한 게이트 영역에 게이트를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 반도체 기판에 소자 분리막을 형성하여 액티브 영역을 정의하는 단계 및 상기 액티브 영역에 이온주입 공정을 통해 웰 영역 및 채널 영역을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 제 1 하드마스크막을 형성하는 단계는 상기 소자분리막 및 상기 액티브 영역 상부에 상기 제 1 하드마스크막을 증착하는 단계 및 상기 국부 다마신 영역을 정의한 마스크를 이용하여 상기 제 1 하드마스크막을 식각하는 단계를 포함한다.
바람직하게는, 상기 마스크는 상기 국부 다마신 영역을 정의하는 포지티브 마스크(positive mask) 혹은 네거티브 마스크(nagative mask)인 것을 특징으로 한다.
바람직하게는, 상기 게이트를 형성하는 단계는 게이트 영역을 정의한 마스크를 기준으로 반도체 기판 및 소자분리막을 식각하여 새들 핀(Saddle Fin) 채널 영역을 형성하는 단계; 상기 핀 채널 영역 상부에 게이트 산화막을 형성하는 단계; 및 상기 게이트 산화막 상부에 게이트 패턴을 형성하는 단계를 포함한다.
바람직하게는, 상기 새들 핀 채널 영역을 형성하는 단계는 상기 제 1 하드마스크막을 포함하는 구조물 상부에 제 2 하드마스크막을 형성하는 단계, 상기 제 2 하드마스크막 상에 반사방지막을 형성하는 단계, 상기 반사방지막 상에 감광막 패턴을 형성하는 단계, 및 상기 감광막 패턴을 식각마스크로 하여 상기 반사방지막, 상기 제 2 하드마스크막을 식각하는 단계, 및 상기 반도체 기판과 소자 분리막을 식각하는 단계를 포함한다.
바람직하게는, 상기 제 1 하드마스크막은 상기 제 2 하드마스크막과 다른 식각 선택비를 가지는 것을 특징으로 한다.
바람직하게는, 상기 제 1 하드마스크막은 질화막을 포함하고, 상기 제 2 하드마스크막은 비정질 탄소막을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 하드마스크막은 비정질 탄소막을 포함하고, 상기 제 2 하드마스크막은 질화막을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 게이트를 형성하는 단계는 게이트 영역을 정의한 마스크를 기준으로 소자분리막만을 식각하여 핀(Fin) 채널 영역을 형성하는 단계, 상기 핀 채널 영역 상부에 게이트 산화막을 형성하는 단계, 및 상기 게이트 산화막 상부에 게이트 패턴을 형성하는 단계를 포함한다.
바람직하게는, 상기 게이트 산화막 상부에 게이트 패턴을 형성하는 단계는 게이트 하부 전극을 증착하는 단계, 상기 게이트 하부 전극 상에 확산 방지 금속막을 증착하는 단계, 및 상기 확산 방지 금속막 상에 게이트 상부 전극을 증착하는 단계를 포함한다.
바람직하게는, 상기 게이트 하부 전극은 다결정 실리콘막, 다결정 실리콘 게르마늄막, 다결정 실리콘막과 다결정 실리콘 게르마늄막을 포함한 복합물질, TiN, TaN, 및 실리사이드 중 어느 하나 이상을 포함하는 것을 특징으로 한다.
본 발명은 반도체 장치의 제조에 있어서 액티브 영역 상에 질화막이 형성된 상태에서 실시하던 이온 주입으로 인해 이온주입 깊이를 보장하기 어려웠던 단점을 극복하고 이온주입 에너지에 대응하여 이온주입 깊이의 편차와 변화가 크지 않도록 억제할 수 있어 이온주입 공정의 효율적인 제어가 가능하도록 한 장점이 있다.
또한, 본 발명은 웰(Well) 영역 및 채널(channel) 영역의 형성을 위한 이온 주입 공정을 핀(fin) 모양이 형성되기 전에 실시함으로써 핀 모양의 형성 후 이온 주입을 수행할 때 발생할 수 있는 격리 산화막의 추가적인 식각으로 인한 정렬 오차를 방지할 수 있어 정렬 오차로 인해 발생하는 자기정렬 콘택의 불량 및 드레인 누설전류의 증가 등의 부작용을 방지할 수 있다.
나아가, 본 발명은 국부 다마신 영역 내에 핀 영역 형성을 위한 소자분리막 및 반도체 기판을 식각하는 동안 국부 다마신 영역을 제외한 나머지 영역 내에 하드마스크막을 증착하여 나머지 영역 내에 소자분리막이 식각되는 것을 방지할 수 있도록 함으로써 핀 영역의 형성시 반도체 기판을 식각하지 않는 일반형 핀(Conventional Fin, C-Fin) 트랜지스터뿐만 아니라 새들형 핀( Saddle Fin, S-Fin) 트랜지스터의 제조를 용이하게 할 수 있는 장점을 가진다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a ~ 3c는 본 발명의 일 실시예에 따른 반도체 장치 내 국부 다마신 영역 상에 하드마스크를 제조하기 위한 마스크 패턴을 설명하기 위한 평면도이다.
도 3a와 도 3b는 도 1a 및 도 1b에 도시된 바와 같이 반도체 장치 내 단위셀의 크기에 따라 액티브 영역, 비트라인, 리세스 게이트 영역, 및 워드라인의 구조를 도시하고 있다. 반면, 종래에서 국부 다마신 영역이 게이트 형성을 위한 리세스의 형성시 식각되는 것을 방지하기 위한 질화막 형성을 위한 마스크에 비하여, 본 발명에서 사용된 마스크는 공정 오차를 감안하여 종래 기술보다 더 넓은 영역을 지정하고 있다.
종래의 경우, 국부 다마신 영역 내 게이트 전극이 형성될 리세스를 형성할 때, 국부 다마신 영역을 제외한 나머지 영역 내에 이웃한 액티브 영역 사이에 형성된 격리 산화막을 제거한 뒤 질화막으로 덮어 격리 산화막이 식각되지 않도록 하였다. 하지만, 나머지 영역 내에 일부 격리 산화막을 제거하기 위한 마스크를 제조하는데 동작 마진이 작은 단점이 있었다. 그러나, 본 발명의 경우 국부 다마신 영역을 제외한 나머지 영역 내에 액티브 영역 사이에 리세스가 형성되지 않도록 격리 산화막과 액티브 영역 상에 하드마스크막을 증착하는 방법을 사용하므로, 하드마스크막을 패터닝하기 위한 마스크를 리세스 형성을 막는 영역 범위보다 크게 설계할 수 있어 동작 마진이 개선될 뿐만 아니라 반도체 장치에서 누설전류를 줄일 수 있다.
국부 다마신 영역을 제외한 나머지 영역 내에 액티브 영역 사이가 식각되지 않도록 하는 것은 게이트 전극이 형성될 영역과 액티브 영역이 교차하는 핀 영역을 감싸기 위한 리세스 게이트 전극이 불필요한 영역까지 형성되는 것을 막기 위함이다. 따라서, 도 3c에 도시된 바와 같이, 8F2의 크기를 가지는 단위셀의 제조 시 리세스를 형성할 영역만을 노출시키고 그외 영역을 덮는 마스크를 사용하는 것도 가능하다. 결과적으로, 본 발명에서는 나머지 영역 내에 격리 산화막을 식각하여 질화막을 형성하는 것이 아니라 격리 산화막 상부에 하드마스크막을 증착하는 방법을 사용함으로써 제조 공정상 동작 마진이 증가한다.
도 4a ~ 4g는 도 3b에 도시된 마스크 패턴을 사용하여 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도이다. 특히, 도 3b의 X-X'와 Y-Y'의 두 개의 축에 단면도를 도시한 도 4a ~ 4g는 새들형 핀 트랜지스터를 반도체 기억 장치 내 셀 트랜지스터로서 형성하는 경우를 설명한다.
도 4a를 참조하면, STI (Shallow Trench Isolation) 공정을 실시하여 반도체 기판(402) 내에 격리 절연막(408)을 형성한다. 이때, STI 공정은 다음과 같은 방법으로 실시된다. 먼저, 반도체 기판(402) 상에 도시되지 않은 패드 산화막과 패드 질화막을 순차적으로 적층(산화공정과 증착공정을 진행)한 후 액티브 영역을 정의하는 액티브 마스크를 이용한 식각공정을 실시하여 반도체 기판(402) 내에 트렌치(trench)를 형성한다. 이후, 트렌치가 매립되도록 격리 절연막(408)을 증착한 후 화학적 기계적 연마공정(CMP)을 실시하여 패드 질화막을 노출시키고 트렌치 내부에는 격리 절연막(408)이 남도록 한다. 이후, 노출된 패드 질화막과 패드 산화막을 순차적으로 제거한다.
이후, 노출된 반도체 기판(402)의 상부에 버퍼 산화막(405)을 형성한다. 버퍼 산화막(405)의 형성 후 이온주입 마스크를 사용한 노광 공정을 수행하여 이온을 주입할 영역에 제 1 감광막(미도시)을 선택적으로 제거한다. 이후, 이온 주입을 실시하여 반도체 기판(402) 내 웰 및 채널 영역을 도핑하고, 남아있는 제 1 감광막을 제거한다.
도 4b를 참조하면, 버퍼 산화막(405) 및 격리 절연막(408) 상에 제 1 하드마스크막(412)을 증착하고, 제 1 하드마스크막(412) 상에 제 2 감광막(미도시)을 도포한 뒤 도 3b에 도시된 마스크를 사용한 노광 공정을 통해 제 2 감광막을 패터닝한다. 이후, 패터닝된 제 2 감광막을 식각 마스크로 하여 노출된 제 1 하드마스크막(412)을 제거하여 국부 다마신 영역을 제외한 나머지 영역 상에는 제 1 하드마스크막(412)이 남도록 한다. 이후 남아있는 제 2 감광막을 제거한다.
제 1 하드마스크막(412)을 포함하는 구조물 상부에 도 4c에 도시된 바와 같이 제 2 하드마스크막(413)을 형성한다. 제 2 하드마스크막(413) 상에는 반사 방지막(415)을 형성한 뒤 제 3 감광막(414)을 도포한다. 핀 영역을 형성하기 위해 리세 스 게이트 영역을 정의하는 마스크를 사용하여 제 3 감광막(414)을 패터닝한다.
도 4d를 참조하면, 패터닝된 제 3 감광막(414)을 식각마스크로 하여 노출된 반사 방지막(415)과 제 2 하드마스크막(413), 버퍼 산화막(405), 및 반도체 기판(402) 및 격리 절연막(408)을 순차적으로 식각한다. 이때, 제 1 하드마스크막(412)이 형성된 영역에서는 격리 산화막 혹은 반도체 기판(402)이 식각되지 않고 제 1 하드마스크막(412)만 조금 식각되는데, 이는 제 1 하드마스크막(412)이 제 2 하드마스크막(413), 버퍼 산화막(405), 및 반도체 기판(402) 및 격리 절연막(408)보다 동일한 식각 환경에서 식각 속도가 다른 물질로 형성되어 있기 때문이다. 일례로, 제 1 하드마스크막(412)이 질화막으로 구성되어 있는 경우, 제 2 하드마스크막(413)을 비정질 탄소막으로 구성할 수 있다. 반대로, 제 1 하드마스크막(412)은 비정질 탄소막으로 구성하고, 제 2 하드마스크막(413)은 질화막으로 구성하는 것도 가능하다. 이러한 식각 과정을 통해, 격리 절연막(408)의 높이보다 낮은 높이에 형성되는 핀 영역을 가지는 새들형 핀 트랜지스터의 형성이 가능하다.
이후, 도 4e에 도시된 바와 같이, 버퍼 산화막(405) 및 격리 절연막(408) 상부에 남아있는 제 1 및 제 2 하드마스크막(412, 413)을 모두 제거한다.
도 4f를 참조하면, 노출된 버퍼 산화막(405)을 제거하고 게이트 산화막(417)을 형성한 뒤, 게이트 산화막(417) 및 격리 절연막(408) 상에 게이트 물질층(416)을 증착한다. 게이트 물질층(416)의 상부에는 게이트 하드마스크막(418)을 증착한다.
도 4g를 참조하면, 제 4 감광막(미도시)을 도포한 뒤 게이트 마스크를 사용 한 노광 공정을 통해 패터닝하고, 패터닝된 제 4 감광막을 식각 마스크로하여 노출된 게이트 하드마스크막(418)과 게이트 물질층(416)을 식각하여 게이트 패턴을 완성한다. 도시되지 않았지만, 게이트 물질층(416)은 하나의 도전 물질이 아닌 게이트 하부 전극, 게이트 하부 전극 상에 확산 방지 금속막, 상기 확산 방지 금속막 상에 게이트 상부 전극을 순차적으로 증착하여 게이트 패턴을 형성할 수도 있다. 이 경우, 게이트 하부 전극은 다결정 실리콘막 또는 다결정 실리콘 게르마늄막 중 어느 하나로 구성할 수 있으며, 다결정 실리콘막과 다결정 실리콘 게르마늄막을 모두를 포함하여 구성할 수도 있다. 또한, 게이트 하부 전극은 TiN, TaN 또는 실리사이드 중 어느 하나로 구성하는 것도 가능하다.
게이트 패턴이 완성된 이후에는 트랜지스터의 고전계 현상이나 핀치오프 현상 등을 방지하기 위한 LDD (Lightly Doped Drain)영역의 형성, 게이트 패턴의 측벽 절연막의 형성, 셀 콘택 형성, 비트라인 콘택 및 비트라인 형성, 캐패시터 콘택과 캐패시터 형성 등의 공정을 진행한다.
도 5a ~ 5g는 도 3b에 도시된 마스크 패턴을 사용하여 본 발명의 다른 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도이다. 특히, 도 5a ~ 5g는 일반적인(Conventional Fin, C-Fin) 핀 트랜지스터를 반도체 기억 장치 내 셀 트랜지스터로서 형성하는 경우를 설명한다.
여기서, 도 5a ~ 도 5c까지의 공정은 도 4a ~ 도 4c의 공정과 동일하므로 구체적인 설명을 생략한다.
도 5d를 참조하면, 도 4d와 달리 감광막 패턴(514)에 의해 노출된 반사방지 막(515), 제 2 하드마스크막(513), 버퍼 산화막(505)를 순차적으로 식각하고, 노출된 격리 산화막(508)은 식각하되 노출된 반도체 기판(502)는 식각하지 않는다. 이 경우도 도 4d의 경우와 마찬가지로 국부 다마신 영역에 형성된 격리 산화막(508)은 제 1 하드마스크막(512)에 의해 식각되지 않고 보호된다. 새들형 핀 트랜지스터를 형성하는 경우 반도체 기판(402)을 식각하였던 것과 달리, 이러한 과정은 제 1 하드마스크막(512)의 두께 혹은 식각 선택비의 조절이나 식각 조건의 조정을 통해 반도체 기판(502)이 식각되지 않도록 한다.
이후, 도 5e ~ 도 5g를 참조하면, 도 4e ~ 도 4g와 유사한 방법으로 게이트 산화막(517), 게이트 물질층(516), 및 게이트 하드마스크막(518)을 형성한 뒤 게이트 마스크를 사용한 노광 공정을 수행하여 게이트 패턴을 완성한다. 게이트 패턴의 완성 후에는 전술한 바와 마찬가지로 LDD 영역의 형성, 게이트 패턴의 측벽 절연막의 형성, 셀 콘택 형성, 비트라인 콘택 및 비트라인 형성, 캐패시터 콘택과 캐패시터 형성 등의 공정을 진행한다.
전술한 반도체 장치의 제조 방법에서는 질화막이 아닌 버퍼 산화막이 형성된 상태에서 이온주입을 할 수 있어, 종래의 부분적으로 함몰된 게이트 전극을 갖는 반도체 장치 (즉, 국부 다마신(Local Damascene, LD) 핀 셀 트랜지스터를 가지는 반도체 기억 장치) 의 제조 방법에서 질화막이 있는 상태에서 이온 주입을 통한 웰(well) 및 채널(channel) 영역을 도핑하는 경우 이온 주입 깊이(Rp)가 일정하지 않아 변화량(△Rp)이 커지고 이온 주입 깊이(Rp)를 제어하기 힘들었던 문제점을 제거할 수 있다.
아울러, 본 발명에서는 STI 공정 후 이온주입을 수행함으로써, 종래에서 트랜지스터의 핀 영역을 형성한 후 질화막을 제거한 후 이온주입 공정을 수행하는 경우 핀 영역 주변에 식각된 격리 산화막의 폭이 증가하여 이후 콘택 형성과정에서 불량을 일으키거나 동작시 누설 전류를 증가시켰던 문제점을 개선할 수 있다.
또한, 본 발명에서는 하드마스크막을 국부 다마신 영역을 제외한 나머지 영역 상에 형성하여 함몰된 핀 영역의 형성을 위해 반도체 기판을 식각하는 환경에서도 나머지 영역에 형성된 격리 절연막이 식각되지 않도록 보호할 수 있어, 종래의 기술에서와 같이 질화막을 사용하는 경우 새들형 핀 트랜지스터의 함몰된 핀 영역의 형성이 어려웠던 점을 극복할 수 있다. 또한, 본 발명에서는 핀 영역의 형성시 반도체 기판의 식각을 선택적으로 진행할 수 있도록 조정하는 경우 새들형 핀( Saddle Fin, S-Fin) 트랜지스터 및 일반형 핀(Conventional Fin, C-Fin) 트랜지스터를 선택적으로 제조할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 통상적인 반도체 기억 장치의 단위셀의 구조를 설명하기 위한 평면도.
도 2a ~ 2o는 도 1b에 도시된 마스크 패턴을 사용하여 통상적인 반도체 장치의 새들형 핀 트랜지스터를 제조하는 방법을 설명하기 위한 사시도.
도 3a ~ 3c는 본 발명의 일 실시예에 따른 반도체 장치 내 국부 다마신 영역 상에 하드마스크를 제조하기 위한 마스크 패턴을 설명하기 위한 평면도.
도 4a ~ 4g은 도 3b에 도시된 마스크 패턴을 사용하여 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도.
도 5a ~ 5g는 도 3b에 도시된 마스크 패턴을 사용하여 본 발명의 다른 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도.

Claims (12)

  1. 국부 다마신 영역을 제외한 나머지 영역 내에 제 1 하드마스크막을 형성하는 단계; 및
    상기 국부 다마신 영역을 포함한 게이트 영역에 게이트를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    반도체 기판에 소자 분리막을 형성하여 액티브 영역을 정의하는 단계; 및
    상기 액티브 영역에 이온주입 공정을 통해 웰 영역 및 채널 영역을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제 1 하드마스크막을 형성하는 단계는
    상기 소자분리막 및 상기 액티브 영역 상부에 상기 제 1 하드마스크막을 증착하는 단계; 및
    상기 국부 다마신 영역을 정의한 마스크를 이용하여 상기 제 1 하드마스크막을 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 마스크는 상기 국부 다마신 영역을 정의하는 포지티브 마스크(positive mask) 혹은 네거티브 마스크(nagative mask)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 게이트를 형성하는 단계는
    게이트 영역을 정의한 마스크를 기준으로 반도체 기판 및 소자분리막을 식각하여 새들 핀(Saddle Fin) 채널 영역을 형성하는 단계;
    상기 핀 채널 영역 상부에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막 상부에 게이트 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 새들 핀 채널 영역을 형성하는 단계는
    상기 제 1 하드마스크막을 포함하는 구조물 상부에 제 2 하드마스크막을 형성하는 단계;
    상기 제 2 하드마스크막 상에 반사방지막을 형성하는 단계;
    상기 반사방지막 상에 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 하여 상기 반사방지막, 상기 제 2 하드마스크막을 식각하는 단계; 및
    상기 반도체 기판과 소자 분리막을 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제 1 하드마스크막은 상기 제 2 하드마스크막과 다른 식각 선택비를 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제 1 하드마스크막은 질화막을 포함하고, 상기 제 2 하드마스크막은 비정질 탄소막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 제 1 하드마스크막은 비정질 탄소막을 포함하고, 상기 제 2 하드마스크막은 질화막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 게이트를 형성하는 단계는
    게이트 영역을 정의한 마스크를 기준으로 소자분리막만을 식각하여 핀(Fin) 채널 영역을 형성하는 단계;
    상기 핀 채널 영역 상부에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막 상부에 게이트 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제5항에 있어서,
    상기 게이트 산화막 상부에 게이트 패턴을 형성하는 단계는
    게이트 하부 전극을 증착하는 단계;
    상기 게이트 하부 전극 상에 확산 방지 금속막을 증착하는 단계; 및
    상기 확산 방지 금속막 상에 게이트 상부 전극을 증착하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 게이트 하부 전극은 다결정 실리콘막, 다결정 실리콘 게르마늄막, 다결정 실리콘막과 다결정 실리콘 게르마늄막을 포함한 복합물질, TiN, TaN 및 실리사이드 중 어느 하나 이상을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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