KR20070069717A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 소자분리막을 구비한 반도체 기판의 접합 예정 영역의 일부분을 리세스하여 접합 예정 영역을 단차지도록 만드는 단계와, 접합 예정 영역들 사이의 기판 부분 상에 게이트를 형성하는 단계와, 단차진 접합 예정 영역에 불순물을 이온주입해서 단차진 접합영역을 형성하는 단계와, 단차진 접합영역 및 게이트를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계와, 층간절연막을 식각하여 단차진 접합영역의 단차부를 노출시키는 콘택홀을 형성하는 단계와, 콘택홀을 매립하도록 층간절연막 상에 비트라인을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semicondutor device}
도 1은 종래 기술에 따른 반도체 소자의 제조방법 및 그 문제점을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3 내지 도 5는 본 발명의 다른 실시예에 따라 형성한 반도체 소자를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 반도체 기판 210 : 소자분리막
220 : 게이트절연막 230 : 게이트도전막
240 : 하드마스크막 250 : 게이트
260 : 스페이서 270 : 접합영역
280 : 층간절연막 290 : 비트라인
M : 마스크패턴 H : 비트라인용 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 주변회로영역 및 코아영역에서의 접합영역과 비트라인간 콘택 저항을 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자 중에서 디램(DRAM)은 셀영역(cell region)과 주변회로영역(periphery region) 및 코아영역(core region)으로 구분된다. 여기서, 셀영역은 데이타(data)를 저장하는 장소이고, 주변회로영역은 외부 전압을 내부 전압으로 변환시키거나 셀(cell)을 포함하는 반도체 칩(chip) 내부와 외부 간의 신호 전달을 매개하는 장소이다. 한편, 코아영역은 셀에 데이타를 쓰거나 셀에 저장된 데이타를 읽기 위해 해당 셀과 연결된 워드라인(word line)과 비트라인(bit line)을 선택적으로 제어하는 장소이다.
한편, 상기 디램(DRAM)과 같은 반도체 소자에서의 비트라인(Bit line)은 셀영역의 접합영역과 콘택되도록 형성되어, 채널을 통해 캐패시터에 전하가 저장되도록 전류를 접합영역에 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 코아영역의 증폭소자(sense amplifier)에 전달하는 역할을 한다.
상기 셀영역에서의 비트라인과 통상 동일한 단계에서 동일한 재질로 함께 형성하는 주변회로영역 및 코아영역의 배선은 셀영역의 비트라인과는 그 역할에 있어서 차이가 있기는 하지만, 그 형성 단계 및 재질이 셀영역의 비트라인과 동일하기 때문에 비트라인이라 명명한다.
여기서, 상기 셀영역에서의 비트라인은 통상 접합영역 상에 형성된 도핑된 폴리실리콘막 재질의 랜딩플러그(landing plug) 상에 형성되고, 주변회로영역 및 코아영역에서의 비트라인은 접합영역에 해당하는 도핑된 실리콘막 상에 직접 형성된다.
이하에서는 도 1을 참조하여 주변회로영역 및 코아영역에서의 비트라인 형성방법을 포함한 반도체 소자의 제조방법 및 그 문제점을 설명하도록 한다.
도 1을 참조하면, 주변회로영역 및 코아영역에서의 비트라인(190)의 형성은, 게이트(150) 및 접합영역(170)을 구비한 반도체 기판(100) 상에 게이트(150)를 덮도록 층간절연막(180)을 형성하고, 상기 층간절연막(180)을 식각하여 접합영역(170)을 노출시키는 비트라인용 콘택홀(H)을 형성한 후, 상기 비트라인용 콘택홀(H)을 매립하도록 층간절연막(180) 상에 텅스텐과 같은 비트라인용 도전막을 증착하고, 상기 도전막을 패터닝하는 방식으로 진행된다. 미설명된 도면부호 110은 소자분리막을, 120은 게이트절연막을, 130은 게이트도전막을, 140은 하드마스크막을, 그리고, 160은 스페이서를 각각 나타낸다.
그런데, 반도체 소자의 고집적화에 따라 접합영역에서의 콘택 크기는 감소하고 있으며, 접합영역의 깊이는 얕아(shallow)지고 있는 추세이고, 이에 따라, 접합영역과 비트라인 사이의 콘택 저항이 점차 높아지고 있다.
특히, 주변회로영역 및 코아영역에서는 접합영역과 비트라인이 직접 콘택하기 때문에 접합영역의 면적 감소에 따라 콘택 저항이 급격히 증가하게 되는데, 이러한 주변회로영역 및 코아영역에서의 콘택 저항 증가는 전압 강하(voltage drop)를 일으킬 뿐만 아니라 구동 전류(driving current) 특성을 열화시켜 소자의 동작 특성을 열화시키고 고속 동작을 저해한다. 특별히, 콘택 저항 증가에 따른 코아영역에서 증폭소자의 구동 특성 열화는 수율 감소의 직접적인 원인이 되고 있다.
그러므로, 고집적 소자, 특히 그래픽(Graphic) 디램(DRAM)과 같이 저전압 및 고속 동작을 요하는 소자의 구현을 위해서는 상기한 주변회로영역 및 코아영역에서의 콘택 저항 증가 문제를 반드시 극복해야 한다.
한편, 셀영역에서는 접합영역의 전면과 콘택되는 랜딩플러그 상에 비트라인을 형성하기 때문에, 그리고, 상기 랜딩플러그 형성시 접합영역이 150∼200Å 정도 손실(loss)되어 콘택 면적이 어느 정도 증가하기 때문에 주변회로영역 및 코아영역에 비하여 접합영역과 비트라인간 콘택 저항은 상대적으로 낮은 편이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 주변회로영역 및 코아영역에서의 접합영역과 비트라인간 콘택 저항을 개선하여 소자의 구동 전류 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 소자분리막을 구비한 반도체 기판의 접합 예정 영역의 일부분을 리세스하여 접합 예정 영역을 단차지도록 만드는 단계; 접합 예정 영역들 사이의 기판 부분 상에 게이트를 형성하는 단계; 단차진 접합 예정 영역에 불순물을 이온주입해서 단차진 접합영역을 형성하는 단계; 단차진 접합영역 및 게이트를 덮도록 기판 전면 상에 층간 절연막을 형성하는 단계; 층간절연막을 식각하여 단차진 접합영역의 단차부를 노출시키는 콘택홀을 형성하는 단계; 및 콘택홀을 매립하도록 층간절연막 상에 비트라인을 형성하는 단계;를 포함한다.
여기서, 상기 접합 예정 영역의 일부분을 리세스하는 단계는 접합 예정 영역의 중앙부를 리세스하거나, 또는, 소자분리막에 인접한 접합 예정 영역 부분을 리세스한다. 이때, 접합 예정 영역의 중앙부를 리세스하는 단계는 50∼200Å의 폭이 식각되도록 수행한다.
상기 접합 예정 영역의 일부분을 리세스하는 단계는 접합 예정 영역이 100∼1000Å의 깊이로 식각되도록 수행한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 소자분리막을 구비한 반도체 기판의 게이트 형성 영역을 리세스하여 홈을 형성함과 아울러 접합 예정 영역의 일부분을 리세스하여 접합 예정 영역을 단차지도록 만드는 단계; 홈 상에 리세스 게이트를 형성하는 단계; 단차진 접합 예정 영역에 불순물을 이온주입해서 단차진 접합영역을 형성하는 단계; 단차진 접합영역 및 리세스 게이트를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 층간절연막을 식각하여 단차진 접합영역의 단차부를 노출시키는 콘택홀을 형성하는 단계; 및 콘택홀을 매립하도록 층간절연막 상에 비트라인을 형성하는 단계;를 포함한다.
여기서, 상기 접합 예정 영역의 일부분을 리세스하는 단계는 접합 예정 영역의 중앙부를 리세스하거나, 또는, 소자분리막에 인접한 접합 예정 영역 부분을 리세스한다. 이때, 접합 예정 영역의 중앙부를 리세스하는 단계는 50∼200Å의 폭이 식각되도록 수행한다.
상기 접합 예정 영역의 일부분을 리세스하는 단계는 접합 예정 영역이 100∼1000Å의 깊이로 식각되도록 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 주변회로영역 또는 코아영역에서의 활성영역을 한정하는 소자분리막(210)을 구비한 반도체 기판(100)을 마련한 후, 상기 기판 상에 활성영역의 접합 예정 영역 중앙부를 노출시키는 마스크패턴(M)을 형성한다. 여기서, 상기 마스크패턴(M)의 개구부는 50∼200Å의 폭을 갖는다.
그런 다음, 상기 마스크패턴(M)을 식각장벽으로 이용해서 노출된 접합 예정 영역 부분을 리세스하여 접합 예정 영역을 단차지도록 만든다. 이때, 상기 접합 예정 영역을 리세스하는 단계는 접합 예정 영역이 100∼1000Å의 깊이로 식각되도록, 바람직하게는, 500Å의 깊이로 식각되도록 수행한다. 또한, 상기 마스크패턴(M)의 개구부가 50∼200Å의 폭을 갖기 때문에 상기 리세스되는 접합 예정 영역의 폭도 50∼200Å 정도이다.
도 2b를 참조하면, 마스크패턴을 제거한 상태에서, 상기 접합 예정 영역들 사이의 기판 부분 상에 게이트절연막(220), 게이트도전막(230) 및 하드마스크막 (240)의 적층막으로 이루어진 게이트(250)를 형성한 후, 상기 게이트(250) 양측벽에 절연 스페이서(260)를 형성한다. 그런 다음, 상기 스페이서(260)를 포함한 게이트(250) 양측의 접합 예정 영역 내에 불순물을 이온주입하여 단차진 접합영역(270)을 형성한다.
다음으로, 상기 단차진 접합영역(270) 및 게이트(250)를 덮도록 기판 전면 상에 층간절연막(280)을 형성하고, 그 표면을 평탄화한다.
도 2c를 참조하면, 상기 층간절연막(280)을 식각하여 단차진 접합영역의 단차부를 노출시키는 비트라인용 콘택홀(H)을 형성한 후, 상기 비트라인용 콘택홀(H)을 매립하도록 층간절연막(280) 상에 텅스텐과 같은 도전막을 형성한다. 그런 다음, 상기 도전막을 패터닝하여 단차진 접합영역(270)과 콘택하는 비트라인(290)을 형성한다.
이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.
이와 같이, 본 발명은 주변회로영역 및 코아영역에서의 반도체 소자를 제조함에 있어서, 접합 예정 영역의 일부분을 리세스하여 접합 예정 영역을 단차지도록 한 후, 상기 단차진 접합 예정 영역 내에 불순물을 이온주입하여 단차진 접합영역을 형성하므로 비트라인과 콘택하는 접합영역의 유효 면적을 크게 증가시킬 수 있다. 한편, 도 2c에서는 하나의 비트라인용 콘택홀(H)에 의해 노출되는 접합영역(270)의 단차부가 한 개인 경우에 대해 도시하였지만, 만약 리세스된 접합 예정 영역 중앙부 폭이 50∼100Å 정도로 좁은 경우 리세스된 영역 모두가 비트라인용 콘 택홀(H)에 의해 노출되어, 하나의 비트라인용 콘택홀(H)에 의해 노출되는 접합영역(270)의 단차부가 두 개가 되므로 비트라인(290)과 접합영역(270) 간이 콘택 면적이 더욱 증가한다.
실제로, 70nm 정도의 선폭을 갖는 고집적 반도체 소자를 제조함에 있어서, 본 발명의 방법을 적용하는 경우 종래 보다 유효 콘택 면적을 2배 이상 증가시킬 수 있다. 즉, 70nm 정도의 선폭을 갖는 고집적 반도체 소자를 제조함에 있어서, 종래 기술에서는 비트라인과 콘택되는 유효 접합영역이 100nm 정도의 지름을 갖는데 비해, 본 발명의 방법을 따르면 비트라인과 콘택되는 유효 접합영역이 150nm 정도의 지름을 갖는다.
그러므로, 본 발명은 고집적화로 접합영역의 면적 및 비트라인용 콘택홀이 축소하여 주변회로영역 및 코아영역에서 구동 능력이 저하되는 문제를 효과적으로 방지하고, 우수한 구동 능력을 가져 고속 동작에 유리한 반도체 소자를 제조할 수 있다. 특히, 본 발명은 코아영역의 증폭소자를 종래 보다 저전압에서 동작하도록 만들 수 있어서, 증폭소자의 구동 능력 저하에 따른 수율 저하 문제를 개선할 수 있다.
한편, 전술한 본 발명의 제1실시예에 따른 본 발명의 반도체 소자의 제조방법에서는 접합 예정 영역의 중앙부를 리세스하였지만, 본 발명이 제2실시예에서는 도 3에 도시된 바와 같이, 소자분리막(210)에 인접한 접합 예정 영역 부분을 리세스할 수도 있다. 이 경우에도 접합 예정 영역을 100∼1000Å, 바람직하게는 500Å 정도 식각하는데, 단차진 접합영역(270)의 단차부와 비트라인(290)이 콘택되기 때 문에 접합영역과 비트라인간 유효 콘택 면적이 증가된다.
또한, 본 발명은 제1 및 제2실시예에서와 같이 플래너(planar) 게이트를 갖는 반도체 소자에 적용할 수 있을 뿐만 아니라, 도 4 및 도 5에 도시된 바와 같이, 리세스(recess) 게이트를 갖는 반도체 소자에도 적용할 수 있다. 이 경우, 기판의 접합 예정 영역을 리세스할 때, 게이트 형성 영역을 동시에 리세스하여 홈을 형성하고, 상기 홈 상에 리세스 게이트(250a)를 형성한 다음, 제1실시예에서와 마찬가지 방식으로, 단차진 접합영역(270)의 단차부와 콘택하는 비트라인(290)을 형성한다. 도 4는 접합 예정 영역의 중앙부를 리세스한 경우에 해당하고, 도 5는 소자분리막(210)과 인접한 접합 예정 영역 부분을 리세스한 경우에 해당하는데, 상기 리세스되는 접합 예정 영역의 폭 및 깊이는 제1 및 제2실시예에서의 그것과 동일하다.
도 4 및 도 5에 도시된 바와 같이, 리세스 게이트(250a)를 갖는 반도체 소자를 제조하는 경우, 채널(channel)의 유효 길이가 플래너 게이트를 형성하는 경우 보다 증가하기 때문에 주변회로영역 및 코아영역에서의 소자 오프(Off) 특성이 향상된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 주변회로영역 및 코아영역에서의 반도체 소자를 제조함에 있어서, 접합 예정 영역의 일부분을 리세스하여 접합 예정 영역을 단차지도록 한 후, 상기 단차진 접합 예정 영역 내에 불순물을 이온주입하여 단차진 접합영역을 형성함으로써, 비트라인과 콘택하는 접합영역의 유효 면적을 크게 증가시킬 수 있다.
그러므로, 본 발명은 고집적화로 접합영역의 면적 및 비트라인용 콘택홀이 축소하여 주변회로영역 및 코아영역에서 구동 능력이 저하되는 문제를 효과적으로 억제하고, 우수한 구동 능력을 가져 고속 동작에 유리한 반도체 소자를 제조할 수 있다. 특히, 본 발명은 코아영역의 증폭소자를 종래 보다 저전압에서 동작하도록 만들 수 있어서, 증폭소자의 구동 능력 저하에 따른 수율 저하 문제를 개선할 수 있다.

Claims (8)

  1. 소자분리막을 구비한 반도체 기판의 접합 예정 영역의 일부분을 리세스하여 접합 예정 영역을 단차지도록 만드는 단계;
    상기 접합 예정 영역들 사이의 기판 부분 상에 게이트를 형성하는 단계;
    상기 단차진 접합 예정 영역에 불순물을 이온주입해서 단차진 접합영역을 형성하는 단계;
    상기 단차진 접합영역 및 게이트를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 단차진 접합영역의 단차부를 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 매립하도록 층간절연막 상에 비트라인을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 접합 예정 영역의 일부분을 리세스하는 단계는 접합 예정 영역의 중앙부를 리세스하거나, 또는, 소자분리막에 인접한 접합 예정 영역 부분을 리세스하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 접합 예정 영역의 중앙부를 리세스하는 단계는 50∼200Å의 폭이 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 접합 예정 영역의 일부분을 리세스하는 단계는 접합 예정 영역이 100∼1000Å의 깊이로 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 소자분리막을 구비한 반도체 기판의 게이트 형성 영역을 리세스하여 홈을 형성함과 아울러 접합 예정 영역의 일부분을 리세스하여 접합 예정 영역을 단차지도록 만드는 단계;
    상기 홈 상에 리세스 게이트를 형성하는 단계;
    상기 단차진 접합 예정 영역에 불순물을 이온주입해서 단차진 접합영역을 형성하는 단계;
    상기 단차진 접합영역 및 리세스 게이트를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 단차진 접합영역의 단차부를 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 매립하도록 층간절연막 상에 비트라인을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 접합 예정 영역의 일부분을 리세스하는 단계는 접합 예정 영역의 중앙부를 리세스하거나, 또는, 소자분리막에 인접한 접합 예정 영역 부분을 리세스하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 접합 예정 영역의 중앙부를 리세스하는 단계는 50∼200Å의 폭이 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 5 항에 있어서, 상기 접합 예정 영역의 일부분을 리세스하는 단계는 접합 예정 영역이 100∼1000Å의 깊이로 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Publication number Priority date Publication date Assignee Title
KR101139464B1 (ko) * 2010-09-13 2012-05-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
WO2013176426A1 (ko) * 2012-05-25 2013-11-28 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
KR101368793B1 (ko) * 2012-05-25 2014-03-03 주식회사 네패스 반도체 패키지 및 그 제조 방법

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* Cited by examiner, † Cited by third party
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