CN110890363A - 集成电路器件 - Google Patents

集成电路器件 Download PDF

Info

Publication number
CN110890363A
CN110890363A CN201910572864.3A CN201910572864A CN110890363A CN 110890363 A CN110890363 A CN 110890363A CN 201910572864 A CN201910572864 A CN 201910572864A CN 110890363 A CN110890363 A CN 110890363A
Authority
CN
China
Prior art keywords
fin
active region
insulating
type active
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910572864.3A
Other languages
English (en)
Other versions
CN110890363B (zh
Inventor
姜明吉
朴范琎
裵金钟
金洞院
梁正吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110890363A publication Critical patent/CN110890363A/zh
Application granted granted Critical
Publication of CN110890363B publication Critical patent/CN110890363B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种集成电路(IC)器件可以包括：鳍型有源区，从衬底突出并沿第一水平方向延伸；第一纳米片，设置在鳍型有源区的上表面之上，其间具有第一分离空间；第二纳米片，设置在第一纳米片之上，其间具有第二分离空间；栅极线，在与第一水平方向交叉的第二水平方向上在衬底上延伸，栅极线的至少一部分设置在第二分离空间中；和底部绝缘结构，设置在第一分离空间中。

Description

集成电路器件
技术领域
本发明构思涉及集成电路(IC)器件，更具体地，涉及包括水平纳米片场效应晶体管的IC器件。
背景技术
随着IC器件尺寸的减小，需要增加衬底上电场效应晶体管的集成度，因此，已经开发了包括堆叠在同一布局区域上的多个水平纳米片的水平纳米片场效应晶体管hNSFET。然而，随着半导体器件的集成度增加并且器件的尺寸减小到极端状态，纳米片电场效应晶体管的电特性可能由于不想要的寄生晶体管而劣化。因此，纳米片电场效应晶体管需要能够通过抑制不想要的寄生晶体管的形成来改善其电特性的新结构。
发明内容
本发明构思的示例性实施方式提供一种具有一结构的集成电路(IC)器件，通过该结构，可以抑制不需要的寄生电容器的形成并且电特性可以改善。
根据本发明构思的一方面，提供一种IC器件，该IC器件可以包括：鳍型有源区，从衬底突出并沿第一水平方向延伸；第一纳米片，设置在鳍型有源区的上表面之上，其间具有第一分离空间；第二纳米片，设置在第一纳米片之上，其间具有第二分离空间；栅极线，在与第一水平方向交叉的第二水平方向上在衬底上延伸，栅极线的至少一部分设置在第二分离空间中；和底部绝缘结构，设置在第一分离空间中。
根据本发明构思的另一方面，提供一种IC器件，该IC器件可以包括：鳍型有源区，从衬底突出并沿第一水平方向延伸；一对源极/漏极区，设置在鳍型有源区上；纳米片堆叠结构，面对鳍型有源区的上表面，其间有第一分离空间，纳米片堆叠结构包括其在第一水平方向上的宽度由所述一对源极/漏极区限定的多个纳米片；栅极线，包括至少一个子栅极部分，所述至少一个子栅极部分在与第一水平方向交叉的第二水平方向上在鳍型有源区上延伸并且设置在所述多个纳米片之间的第二分离空间内；栅极电介质层，插置在所述多个纳米片与所述栅极线之间；和底部绝缘结构，填充第一分离空间并且具有比栅极电介质层的厚度大的厚度。
根据本发明构思的另一方面，提供一种IC器件，该IC器件可以包括：在衬底上沿第一水平方向延伸的鳍型有源区；至少一个源极/漏极区，沿第一水平方向在鳍型有源区上设置成一行；至少一个纳米片堆叠结构，设置在鳍型有源区上，包括最靠近鳍型有源区的第一纳米片和设置在第一纳米片之上的第二纳米片；至少一条栅极线，覆盖纳米片堆叠结构且在鳍型有源区上，并且沿与第一水平方向交叉的第二水平方向延伸；栅极电介质层，设置在纳米片堆叠结构与栅极线之间；和底部绝缘结构，插置在鳍型有源区与纳米片堆叠结构之间，并一体连接到栅极电介质层。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的示例性实施方式，其中：
图1是根据实施方式的集成电路(IC)器件的平面图；
图2A是沿图1的X-X'线截取的截面图，图2B是沿图1的Y-Y'线截取的截面图；
图3A是由图2A的“X1”表示的局部区域的放大截面图，图3B是由图2B的“Y1”表示的局部区域的放大截面图；
图4A和图4B是用于说明根据实施方式的IC器件的截面图；
图5A和图5B是用于说明根据实施方式的IC器件的截面图；
图6至图10分别是用于说明根据实施方式的IC器件的截面图；
图11至图28B是用于说明根据实施方式的制造IC器件的方法的截面图，其中图11、图12A、图13A、图14A、图15A、图16A、图17-22、图23A、图24A、图25A、图26A、图27A和图28A是用于说明制造IC器件的一部分的方法的截面图，其对应于沿图1的X-X'线截取的截面，图12B、图13B、图14B、图15B、图16B、图23B、图24B、图25B、图26B、图27B和图28B是用于说明制造IC器件的一部分的方法的截面图，其对应于沿图1的Y-Y'线截取的截面；
图29A至图29C是用于说明根据实施方式的制造IC器件的方法的截面图；
图30A至图30D是用于说明根据实施方式的制造IC器件的方法的截面图；和
图31A至图31D是用于说明根据实施方式的制造IC器件的方法的截面图。
具体实施方式
在下文中，将参照附图更全面地描述本发明构思，附图中示出了本发明构思的实施方式。应理解，在这里呈现的所有实施方式都是示例性的，并不限制本发明构思的范围。附图中相同的附图标记表示相同的元件，因此将省略其描述。在以下描述中提供的实施方式不排除与也在这里提供的或在这里没有提供但与本发明构思一致的另一示例或另一实施方式的一个或更多个特征相关联。例如，即使在具体示例或实施方式中描述的事情未在另外不同的示例或实施方式中描述，但是这些事情可以被理解为与所述不同的示例或实施方式相关或组合，除非在其描述中另外提及。
将理解，当元件或层被称为“在……之上”、“上方”、“在……上”、“连接到”或“联接到”另一元件或层时，它可以直接在所述另一元件或层之上、上方、上、连接或联接到所述另一元件或层、或者可以存在居间的元件或层。相反，当一元件被称为“直接在……之上”、“直接在……上方”、“直接在……上”、“直接连接到”或“直接联接到”另一元件或层时，不存在居间元件或层。相同的附图标记始终表示相同的元件。在这里使用时，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。
这里可以使用空间关系术语，诸如“在……下面”、“在……下方”、“下”、“在……之上”、“在……上方”、“上”等，以便于描述以描述一个元素或特征与图中所示的另一元件(们)或特征(们)的关系。将理解，除了图中所描绘的取向之外，空间相对术语旨在还包括装置在使用或操作中的其它不同取向。例如，如果图中的装置被翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件将取向为“在”其它元件或特征“上方”。因此，术语“在……下方”可以涵盖之上和之下两种取向。装置也可以有其它取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。
图1是根据实施方式的集成电路(IC)器件100的平面图。图2A是沿图1的X-X'线截取的截面图，图2B是沿图1的Y-Y'线截取的截面图。图3A是由图2A的“X1”表示的局部区域的放大截面图，图3B是由图2B的“Y1”表示的局部区域的放大截面图。
参照图1至图3B，IC器件100包括多个鳍型有源区FA(其中每个鳍型有源区FA从衬底102突出并沿第一水平方向(X方向)延伸)以及在与所述多个鳍型有源区FA分离的位置处面对所述多个鳍型有源区FA的各个上表面FT的多个纳米片堆叠结构NSS。
衬底102可以包括诸如Si或Ge的半导体，或诸如SiGe、SiC、GaAs、InAs或InP的化合物半导体。限定所述多个鳍型有源区FA的沟槽T1可以形成在衬底102中，并且可以用隔离层114填充。隔离层114可以由氧化物层、氮化物层或其组合形成。
在所述多个鳍型有源区FA上，多条栅极线160中的每一条在垂直于第一水平方向(X方向)的第二水平方向(Y方向)上延伸。
在所述多个鳍型有源区FA与所述多条栅极线160交叉的区域中，多个纳米片堆叠结构NSS可以设置在所述多个鳍型有源区FA的各个上表面的每一个上。所述多个纳米片堆叠结构NSS面对鳍型有源区FA的上表面FT，并且通过具有第一高度H11的分离空间而与鳍型有源区FA的上表面FT分开。除非另外定义，否则这里使用的术语“高度”意指Z方向上的尺寸，即，垂直方向上的厚度。所述多个纳米片堆叠结构NSS中的每一个可包括多个纳米片N1、N2、N3和N4，其中每个纳米片平行于鳍型有源区FA的上表面FT延伸。
如图1所示，在衬底102上的XY平面上，所述多个纳米片堆叠结构NSS中的每一个可具有比每个鳍型有源区FA和每条栅极线160彼此重叠的区域的平面面积大的平面面积。尽管每个纳米片堆叠结构NSS的平面形状在图1中近似为矩形，但是实施方式不限于此。根据每个鳍型有源区FA的平面形状和每条栅极线160的平面形状，每个纳米片堆叠结构NSS可以具有各种平面形状。
所述多个纳米片N1、N2、N3和N4可以包括顺序堆叠在鳍型有源区FA的上表面FT上的第一纳米片N1、第二纳米片N2、第三纳米片N3和第四纳米片N4。所述多个纳米片N1、N2、N3和N4当中的最靠近鳍型有源区FA的第一纳米片N1可以面对鳍型有源区FA的上表面FT，并且可以与上表面分离，其中第一高度H11的分离空间设置在它们之间。第二纳米片N2可以面对鳍型有源区FA的上表面FT且第一纳米片N1设置在它们之间，并且可以利用第二高度H12的分离空间与第一纳米片N1分离，第二高度H12大于第一高度H11。第二纳米片N2和第三纳米片N3之间的分离空间的高度以及第三纳米片N3和第四纳米片N4之间的分离空间的高度可以各自等于或类似于第二高度H12。
本实施方式示出了其中多个纳米片堆叠结构NSS和多条栅极线160形成在单个鳍型有源区FA上的结构，并且所述多个纳米片堆叠结构NSS在单个鳍型有源区FA上设置成沿第一水平方向(X方向)的一行。然而，根据本发明构思，设置在单个鳍型有源区FA上的纳米片堆叠结构NSS的数量不受特别限制。例如，一个纳米片堆叠结构NSS可以形成在一个鳍型有源区FA上。尽管本实施方式示出了其中所述多个纳米片堆叠结构NSS中的每一个包括四个纳米片N1、N2、N3和N4的情况，但是本发明构思不限于此。例如，所述多个纳米片堆叠结构NSS中的每一个可以包括至少两个纳米片，并且每个纳米片堆叠结构NSS中包括的纳米片的数量不受特别限制。
所述多个纳米片N1、N2、N3和N4中的每一个可以具有沟道区。沟道可以形成在所述多个纳米片N1、N2、N3和N4当中的除了第一纳米片N1之外的第二至第四纳米片N2、N3和N4中的每一个的上表面和下表面周围。沟道可以形成在第一纳米片N1的上表面周围，但是没有沟道形成在第一纳米片N1的面对鳍型有源区FA的下表面周围。
根据一些实施方式，所述多个纳米片N1、N2、N3和N4中的每一个可以在垂直方向上具有在约4.5nm至约5.5nm的范围内的厚度。根据一些实施方式，所述多个纳米片N1、N2、N3和N4可以具有基本相同的厚度。所述多个纳米片N1、N2、N3和N4可以由相同的材料形成。根据一些实施方式，所述多个纳米片N1、N2、N3和N4可以由与用于形成衬底102的材料相同的材料形成。
所述多条栅极线160可以围绕所述多个纳米片N1、N2、N3和N4的至少一部分，同时覆盖在鳍型有源区FA上的所述多个纳米片堆叠结构NSS。所述多条栅极线160中的每一条可以包括覆盖每个纳米片堆叠结构NSS的上表面并沿第二水平方向(Y方向)延伸的主栅极部分160M、以及与主栅极部分160M一体连接并且设置在所述多个纳米片N1、N2、N3和N4之间的分离空间中的多个子栅极部分160S。在垂直方向(Z方向)上，所述多个子栅极部分160S中的每一个的厚度可以小于主栅极部分160M的厚度。所述多条栅极线160不延伸到鳍型有源区FA与第一纳米片N1之间的空间，因此，所述多条栅极线160中的每一条不具有设置在鳍型有源区FA与第一纳米片N1之间的子栅极部分。因此，如图2B和图3B所示，如从沿Y方向的截面看到的，所述多个纳米片N1、N2、N3和N4当中的除了第一纳米片N1之外的第二至第四纳米片N2、N3和N4可以具有完全由栅极线160围绕的环栅(GAA)结构。相反，第一纳米片N1可以不具有GAA结构。更详细地，第一纳米片N1的面向鳍型有源区FA的下表面可以不被栅极线160覆盖，并且仅第一纳米片N1的面对第二纳米片N2的上表面和其在Y方向上的两个侧壁可以被栅极线160覆盖。因此，第一纳米片N1的面对第二纳米片N2的上表面周围的区域和第一纳米片N1的在Y方向上的两个侧壁周围的区域可以用作沟道区域，但是第一纳米片N1的面对鳍型有源区FA的下表面周围的区域可以不用作沟道区。第一纳米片N1与鳍型有源区FA之间的空间可以填充有相对厚的底部绝缘结构，因此第一纳米片N1可以构成完全耗尽的器件。
栅极线160可以由金属、金属氮化物、金属碳化物或其组合形成。金属可以选自Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd。金属氮化物可以选自TiN和TaN。金属碳化物可以是TiAlC。
栅极电介质层152形成在纳米片堆叠结构NSS与栅极线160之间。栅极电介质层152可以覆盖所述多个纳米片N1、N2、N3和N4中的每一个的表面以具有第一厚度TH11。栅极电介质层152的第一厚度TH11可以小于鳍型有源区FA与第一纳米片N1之间的分离空间的第一高度H11。根据一些实施方式，第一厚度TH11可以小于第一高度H11，并且可以小于或等于第一高度H11的1/2。根据实施方式，第一厚度TH11可以大于第一高度H11的1/2。
根据一些实施方式，栅极电介质层152可以是界面层和高k电介质层的叠层。界面层可以由具有约9或更小的介电常数的低介电材料层形成，例如，硅氧化物层、硅氮氧化物层或其组合。根据一些实施方式，可以不形成界面层。高k电介质层可以包括具有大于硅氧化物层的介电常数的介电常数的材料。例如，高k电介质层可以具有约10至约25的介电常数。高k电介质层可以是但不限于由铪氧化物形成。
如图2B和图3B所示，如从Y方向的截面看到的，所述多个纳米片N1、N2、N3和N4当中的除了第一纳米片N1之外的第二至第四纳米片N2、N3和N4可以被栅极电介质层152完全围绕。仅第一纳米片N1的面对第二纳米片N2的上表面以及第一纳米片N1的在Y方向上的两个侧壁可以被栅极电介质层152覆盖。
多个源极/漏极区130可以形成在鳍型有源区FA上。如图2A和图3A所示，所述多个纳米片N1、N2、N3和N4中的每一个在X方向上的两个侧壁可以接触源极/漏极区130。所述多个纳米片N1、N2、N3和N4中的每一个在X方向上的宽度可以由存在于所述多个纳米片N1、N2、N3和N4两侧的一对源极/漏极区130限定。所述多个源极/漏极区130中的每一个的下表面水平LV11可以低于鳍型有源区FA的上表面FT的水平LV12。所述多个源极/漏极区130可以由外延生长的半导体层形成。例如，所述多个源极/漏极区130可以由Si层、SiGe层或SiC层形成。
第一纳米片N1的下表面与鳍型有源区FA之间的分离空间可以填充有底部绝缘结构154。底部绝缘结构154可以具有与栅极电介质层152一体连接的结构。底部绝缘结构154的至少一部分可以包括与栅极电介质层152中包括的材料相同的材料。例如，底部绝缘结构154可以包括硅氧化物层、具有比硅氧化物层的介电常数高的介电常数的高k电介质层、气隙或其组合。这里使用的术语“空气”可以意指在制造过程中可能存在的大气或其它气体。
底部绝缘结构154可以包括填充第一纳米片N1的下表面与鳍型有源区FA之间的分离空间的第一绝缘部分154A、以及沿第二水平方向(Y方向)从第一绝缘部分154A延伸并且插置在隔离层114与栅极线160之间的第二绝缘部分154B。第二绝缘部分154B可以形成在第一绝缘部分154A在Y方向上的两侧。第二绝缘部分154B在垂直方向上的厚度可以小于第一绝缘部分154A在垂直方向上的厚度。第一绝缘部分154A可以具有第二厚度TH12，第二厚度TH12大于栅极电介质层152的第一厚度TH11。第二厚度TH12可以基本上等于第一高度H11。第二绝缘部分154B的厚度可以基本上等于栅极电介质层152的第一厚度TH11。如图2B和图3B所示，底部绝缘结构154可以在衬底102与栅极线160之间沿Y方向延伸，并且可以在Y方向上具有可变的厚度。
金属硅化物层182可以形成在所述多个源极/漏极区130中的每个的上表面上。金属硅化物层182可以由钛硅化物形成，但是实施方式不限于此。可以不形成金属硅化物层182。
覆盖栅极线160的侧壁的多个第一绝缘间隔物118形成在所述多个纳米片堆叠结构NSS上。所述多个第一绝缘间隔物118和多个源极/漏极区130可以被保护绝缘层142覆盖。第一绝缘间隔物118和保护绝缘层142可以覆盖主栅极部分160M的侧壁。第一绝缘间隔物118和保护绝缘层142中的每一个可以由SiN、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC、SiO2或其组合形成。根据一些实施方式，可以不形成保护绝缘层142。
与源极/漏极区130接触的第二绝缘间隔物120形成在所述多个纳米片N1、N2、N3和N4之间的空间中。一些第二绝缘间隔物120可以插置在子栅极部分160S与源极/漏极区130之间。如图2A所示，在IC器件100中的三个子栅极部分160S中的每一个的两个侧壁可以被第二绝缘间隔物120覆盖，栅极电介质层152设置在它们之间。底部绝缘结构154的第一绝缘部分154A在X方向上的两个侧壁可以被第二绝缘间隔物120当中的最靠近鳍型有源区FA的第二绝缘间隔物120B覆盖。第二绝缘间隔物120B可以插置在底部绝缘结构154与源极/漏极区130之间。每个第二绝缘间隔物120B在垂直方向上的厚度可以小于其它第二绝缘间隔物120的每个在垂直方向上的厚度。
底部绝缘结构154在X方向上的宽度可以由覆盖底部绝缘结构154的两个侧壁的一对第二绝缘间隔物120B限定。底部绝缘结构154在X方向上的宽度可以小于所述多个纳米片N1、N2、N3和N4中的每一个在X方向上的宽度。
根据一些实施方式，第一绝缘间隔物118和第二绝缘间隔物120可以由相同的材料形成。根据实施方式，第一绝缘间隔物118和第二绝缘间隔物120可以由不同的材料形成。根据一些实施方式，第二绝缘间隔物120可以由SiN、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC、SiO2或其组合形成。根据实施方式，第二绝缘间隔物120可以包括气隙。
如图2A所示，栅极间绝缘层144和层间绝缘层174顺序地形成在所述多个源极/漏极区130上。栅极间绝缘层144和层间绝缘层174均可以由硅氧化物层形成。
多个接触插塞184可以经由所述多个金属硅化物层182连接到所述多个源极/漏极区130。所述多个接触插塞184可以穿透层间绝缘层174、栅极间绝缘层144和保护绝缘层142，并且可以连接到所述多个金属硅化物层182。所述多个接触插塞184均可以由金属、导电金属氮化物或其组合形成。例如，所述多个接触插塞184均可以由W、Cu、Al、Ti、Ta、TiN、TaN、其合金或其组合形成。
在上面参照图1至图3B描述的IC器件100中，所述多个纳米片N1、N2、N3和N4当中的最靠近鳍型有源区FA的第一纳米片N1与鳍型有源区FA之间的空间填充有底部绝缘结构154，并且没有子栅部分形成在第一纳米片N1与鳍型有源区FA之间。因此，可以抑制在鳍型有源区FA的面对第一纳米片N1的下表面的上表面FT周围形成不需要的沟道，并且没有不需要的寄生晶体管可以形成在鳍型有源区FA的上表面FT周围。因此，可以防止可能由寄生晶体管引起的电特性的劣化，诸如寄生电容增加、漏电流增加和亚阈值摆幅增加。
图4A和图4B是用于说明根据实施方式的IC器件200的截面图。图4A是对应于由图2A的“X1”表示的局部区域的区域的放大截面图，图4B是对应于由图2B的“Y1”表示的局部区域的区域的放大截面图。图4A和图4B中与图1至图3B中相同的附图标记和数字表示相同的元件，因此这里将省略对它们的描述。
参考图4A和图4B，IC器件200具有与上面参照图1至图3B描述的IC器件100几乎相同的结构。然而，IC器件200包括底部绝缘结构254而不是底部绝缘结构154。底部绝缘结构254可以包括存在于第一纳米片N1与鳍型有源区FA之间的分离空间内的气隙254AG、设置在分离空间内并限定气隙254AG的第一绝缘部分254A、以及沿Y方向从第一绝缘部分254A的两侧延伸的第二绝缘部分254B。气隙254AG的上限和下限可以由第一绝缘部分254A限定。
在IC器件200中，第一纳米片N1的下表面与鳍型有源区FA之间的分离空间可以具有第一高度H21。第二纳米片N2可以以大于第一高度H21的第二高度H22的分离空间与第一纳米片N1分离。第一高度H21可以大于栅极电介质层152的第一厚度TH11的两倍。
第一绝缘部分254A可以具有第二厚度TH22，第二厚度TH22大于栅极电介质层152的第一厚度TH11。第二厚度TH22可以基本上等于第一高度H21。气隙254AG的高度AH22可以小于或等于栅极电介质层152的第一厚度TH11。第二绝缘部分254B可以插置在隔离层114和栅极线160之间。第一绝缘部分254A可以与栅极电介质层152一体地连接。
栅极线160可以包括朝向底部绝缘结构254的气隙254AG突出的突起160P。气隙254AG在Y方向上的宽度可以由栅极线160的突起160P限定。底部绝缘结构254的详细描述与上面参照图1至图3B制造的底部绝缘结构154的详细描述大致相同。
图5A和图5B是用于说明根据实施方式的IC器件300的截面图。图5A是与由图2A的“X1”表示的局部区域对应的区域的放大截面图，图5B是与由图2B的“Y1”表示的局部区域对应的区域的放大截面图。图5A和图5B中与图1至图3B中相同的附图标记和数字表示相同的元件，因此这里将省略对它们的描述。
参考图5A和图5B，IC器件300具有与上面参照图1至图3B描述的IC器件100几乎相同的结构。然而，IC器件300包括纳米片堆叠结构NSS3而不是纳米片堆叠结构NSS。纳米片堆叠结构NSS3可以包括多个纳米片N31、N2、N3和N4。所述多个纳米片N31、N2、N3和N4中的至少一些可以具有不同的厚度。例如，所述多个纳米片N31、N2、N3和N4当中的最靠近鳍型有源区FA的第一纳米片N31在垂直方向上的厚度可以小于第二至第四纳米片N2、N3和N4中的每一个在垂直方向上的厚度。例如，第一纳米片N31可以在垂直方向上具有在约1nm至约3nm的范围内的厚度。第一纳米片N31的详细描述与上面参考图1至图3B进行的对第一纳米片N1的详细描述大致相同。
图6是用于说明根据实施方式的IC器件400的截面图。图6示出了IC器件400的一部分的截面结构，其对应于沿图1的X-X'线截取的截面。图6中与图1至图3B中相同的附图标记和数字表示相同的元件，因此这里将省略对它们的描述。
参考图6，IC器件400具有与上面参照图1至图3B描述的IC器件100的结构几乎相同的结构。然而，IC器件400不包括在IC器件100中包括的第二绝缘间隔物120，并且包括多条栅极线460而不是所述多条栅极线160，并且包括栅极电介质层452而不是栅极电介质层152。
所述多条栅极线460中的每一条可以包括覆盖每个纳米片堆叠结构NSS的上表面并沿Y方向延伸的主栅极部分460M、以及与其主栅极部分460M一体地连接且设置在所述多个纳米片N1、N2、N3和N4之间的分隔空间内的多个子栅极部分460S。在垂直方向上，所述多个子栅极部分460S中的每一个的厚度可以小于主栅极部分460M的厚度。所述多条栅极线460中的每一条不包括设置在鳍型有源区FA与第一纳米片N1之间的子栅极部分。
在X方向上，所述多个子栅极部分460S中的每一个的宽度SGW可以大于主栅极部分460M的宽度MGW。所述多个子栅极部分460S中的每一个可以与源极/漏极区130分离，且栅极电介质层452设置在它们之间。
第一纳米片N1的下表面与鳍型有源区FA之间的空间可以填充有底部绝缘结构454。底部绝缘结构454可以具有与栅极电介质层452一体连接的结构。底部绝缘结构454在X方向上的宽度可以等于或类似于所述多个纳米片N1、N2、N3和N4中的每一个在X方向上的宽度。在X方向上，底部绝缘结构454的两个侧壁可以接触设置在栅极线460的两侧的一对源极/漏极区130。底部绝缘结构454在X方向上的宽度454W可以由一对源极/漏极区130限定。底部绝缘结构454在X方向上的宽度454W可以大于所述多个子栅极部分460S中的每一个的宽度SGW。栅极线460、栅极电介质层452和底部绝缘结构454的详细描述大致与上面参照图1至图3B进行的对栅极线160、栅极电介质层152和底部绝缘结构154的详细描述相同。
图7是用于说明根据实施方式的IC器件500的截面图。图7示出了IC器件500的一部分的截面结构，其对应于沿图1中的X-X'线截取的截面。图7中与图1至图3B中相同的附图标记和数字表示相同的元件，因此这里将省略对它们的描述。
参考图7，IC器件500具有与上面参照图1至图3B描述的IC器件100的结构几乎相同的结构。然而，在IC器件500中，多个源极/漏极区530形成在鳍型有源区FA上。
在每个纳米片堆叠结构NSS中包括的所述多个纳米片N1、N2、N3和N4当中的第二至第四纳米片N2、N3和N4中的每一个的两个侧壁可以接触多个源极/漏极区530。第一纳米片N1的上表面可以接触所述多个源极/漏极区530中的每一个的下表面。第一纳米片N1可以包括与所述多个源极/漏极区530垂直重叠的部分。第一纳米片N1的被所述多个源极/漏极区530垂直重叠的部分的厚度可以小于第一纳米片N1的被每条栅极线160垂直重叠的部分的厚度。根据一些实施方式，第一纳米片N1的厚度可以不同于第二至第四纳米片N2、N3和N4中的每一个的厚度。例如，第一纳米片N1的厚度可以小于第二至第四纳米片N2、N3和N4中的每一个的厚度。例如，第二至第四纳米片N2、N3和N4中的每一个可以具有在约4.5nm至约5.5nm范围内的厚度，并且第一纳米片N1可以具有在约1nm至约3nm范围内的厚度。根据实施方式，第一纳米片N1的厚度可以基本上等于或类似于第二至第四纳米片N2、N3和N4中的每一个的厚度。
IC器件500可以包括在鳍型有源区FA的上表面FT上沿X方向延伸的底部绝缘结构554。底部绝缘结构554可以包括填充第一纳米片N1与鳍型有源区FA之间的空间的第一绝缘部分554A、沿Y方向从第一绝缘部分554A的两侧延伸并且插置在隔离层114与栅极线160之间的第二绝缘部分154B(参见图2B)、以及沿X方向从第一绝缘部分554A的两侧延伸并且插置在鳍型有源区域FA与源极/漏极区530之间的第三绝缘部分554C。第一绝缘部分554A和第三绝缘部分554C可以彼此一体地连接，并且可以具有彼此基本相同的厚度。第一绝缘部分554A和第三绝缘部分554C中的每一个的厚度可以大于第二绝缘部分154B的厚度(参见图2B)，并且可以大于栅极电介质层152的厚度。底部绝缘结构554可以具有与栅极电介质层152一体连接的结构。
所述多个源极/漏极区530中的每一个的下表面水平可以高于底部绝缘结构554的上表面水平。底部绝缘结构554可以与源极/漏极区530分离，且第一纳米片N1设置在它们之间。一个底部绝缘结构554可以设置在一个鳍型有源区FA上，并且多个纳米片堆叠结构NSS、多条栅极线160和多个源极/漏极区530可以设置在单个鳍型有源区FA上的单个底部绝缘结构554上。可以参考上面参照图1至图3B进行的对底部绝缘结构154和源极/漏极区130的描述，以便描述用于形成底部绝缘结构554和源极/漏极区530的材料。
类似于上面参照图1至图3B描述的IC器件100，IC器件500可以包括形成在所述多个纳米片N1、N2、N3和N4之间的空间中并且接触源极/漏极区530的第二绝缘间隔物120。然而，与IC器件100相比，IC器件500可以不包括设置在鳍型有源区FA与第一纳米片N1之间的第二绝缘间隔物120B。
图8是用于说明根据实施方式的IC器件500的截面图。图8示出了IC器件600的一部分的截面结构，其对应于沿图1中的X-X'线截取的截面。图8中与图1至图3B中相同的附图标记和数字表示相同的元件，因此这里将省略对它们的描述。
参考图8，IC器件600具有与上面参照图7描述的IC器件500几乎相同的结构。然而，IC器件600可以包括底部绝缘结构654。底部绝缘结构654可以包括填充第一纳米片N1与鳍型有源区FA之间的空间的第一绝缘部分654A、沿Y方向从第一绝缘部分654A的两侧延伸并且插置在隔离层114与栅极线160之间的第二绝缘部分154B(见图2B)、以及沿X方向从第一绝缘部分654A的两侧延伸并且插置在鳍型有源区FA与源极/漏极区530之间的第三绝缘部分654C。第一绝缘部分654A和第三绝缘部分654C可以彼此一体地连接，并且可以具有彼此基本相同的厚度。第一绝缘部分654A和第三绝缘部分654C中的每一个的厚度可以大于第二绝缘部分154B的厚度(见图2B)，并且可以大于栅极电介质层152的厚度。底部绝缘结构654可以具有与栅极电介质层152一体连接的结构。
所述多个源极/漏极区530中的每一个的下表面水平可以高于底部绝缘结构654的上表面水平。底部绝缘结构654可以与源极/漏极区530分离，且第一纳米片N1设置在它们之间。多个底部绝缘结构654可以设置在单个鳍型有源区FA上。一个纳米片堆叠结构NSS和一条栅极线160可以设置在单个鳍型有源区FA上的单个底部绝缘结构654上。可以参考上面参照图1至图3B进行的对底部绝缘结构154的详细描述，从而说明用于形成底部绝缘结构654的材料。
半导体图案604可以插置在鳍型有源区FA的上表面FT与源极/漏极区530之间。底部绝缘结构654在X方向上的宽度可以由半导体图案604限定。每个源极/漏极区530可以与鳍型有源区FA分离，且半导体图案604和第一纳米片N1设置在它们之间。半导体图案604可以由与用于形成第一纳米片N1的材料不同的材料形成。根据一些实施方式，半导体图案604可以由SiGe形成。
图9是用于说明根据实施方式的IC器件700的截面图。图9示出了IC器件700的一部分的截面结构，其对应于沿图1中的X-X'线截取的截面。图9中与图1至图3B中相同的附图标记和数字表示相同的元件，因此这里将省略对它们的描述。
参考图9，IC器件700具有与上面参照图1至图3B描述的IC器件100几乎相同的结构。然而，在IC器件700中，多个源极/漏极区730形成在鳍型有源区FA上。所述多个纳米片N1、N2、N3和N4中的每一个的两个侧壁可以接触所述多个源极/漏极区730。
根据一些实施方式，第一纳米片N1的厚度可以与第二至第四纳米片N2、N3和N4中的每一个的厚度不同。例如，第一纳米片N1的厚度可以小于第二至第四纳米片N2、N3和N4中的每一个的厚度。根据实施方式，第一纳米片N1的厚度可以基本上等于或类似于第二至第四纳米片N2、N3和N4中的每一个的厚度。
IC器件700可以包括在鳍型有源区FA的上表面FT上沿X方向延伸的底部绝缘结构754。底部绝缘结构754可以包括填充第一纳米片N1与鳍型有源区FA之间的空间的第一绝缘部分754A、沿Y方向从第一绝缘部分754A的两侧延伸并且插置在隔离层114与栅极线160之间的第二绝缘部分154B(见图2B)、以及沿X方向从第一绝缘部分754A的两侧延伸并且插置在鳍型有源区FA与源极/漏极区730之间的第三绝缘部分754C。第一绝缘部分754A和第三绝缘部分754C可以彼此一体地连接，并且第三绝缘部分754C的厚度可以小于第一绝缘部分754A的厚度。底部绝缘结构754可以具有与栅极电介质层152一体连接的结构。
底部绝缘结构754的上表面可以接触所述多个源极/漏极区730中的每一个的下表面。底部绝缘结构754的被所述多个源极/漏极区730垂直重叠的部分的厚度可以小于底部绝缘结构754的被每条栅极线160垂直重叠的部分的厚度。所述多个源极/漏极区730中的每一个的下表面水平可以高于鳍型有源区FA的上表面FT的水平。一个底部绝缘结构754可以设置在一个鳍型有源区FA上，并且多个纳米片堆叠结构NSS、多条栅极线160和多个源极/漏极区730可以设置在单个鳍型有源区FA上的单个底部绝缘结构754上。可以参考上面参照图1至图3B进行的对底部绝缘结构154和源极/漏极区130的描述，从而说明用于形成底部绝缘结构754和源极/漏极区730的材料。
类似于上面参照图1至图3B描述的IC器件100，IC器件700可以包括形成在所述多个纳米片N1、N2、N3和N4之间的空间中并且接触源极/漏极区730的第二绝缘间隔物120。然而，与IC器件100相比，IC器件700可以不包括设置在鳍型有源区FA和第一纳米片N1之间的第二绝缘间隔物120B。
图10是用于说明根据其它实施方式的IC器件800的截面图。图10示出了IC器件800的一部分的截面结构，其对应于沿图1中的X-X'线截取的截面。图10中与图1至图3B中相同的附图标记和数字表示相同的元件，因此这里将省略对它们的描述。
参考图10，IC器件800具有与上面参照图9描述的IC器件700几乎相同的结构。然而，IC器件800可以包括在鳍型有源区FA的上表面FT上沿X方向延伸的底部绝缘结构854。底部绝缘结构854可以包括填充第一纳米片N1与鳍型有源区FA之间的空间的第一绝缘部分854A、沿Y方向从第一绝缘部分854A的两侧延伸并且插置在隔离层114与栅极线160之间的第二绝缘部分154B(见图2B)、以及沿X方向从第一绝缘部分854A的两侧延伸并且插置在鳍型有源区FA与源极/漏极区730之间的第三绝缘部分854C。第一绝缘部分854A和第三绝缘部分854C可以彼此一体地连接，并且第三绝缘部分854C的厚度可以小于第一绝缘部分854A的厚度。底部绝缘结构854可以具有与栅极电介质层152一体连接的结构。
所述多个源极/漏极区730中的每一个的下表面水平可以高于鳍型有源区FA的上表面FT的水平。底部绝缘结构854可以接触源极/漏极区730。多个底部绝缘结构854可以设置在单个鳍型有源区FA上。一个纳米片堆叠结构NSS和一条栅极线160可以设置在单个鳍型有源区FA上的单个底部绝缘结构854上。可以参考上面参照图1至图3B进行的对底部绝缘结构154的详细描述，从而说明用于形成底部绝缘结构854的材料。
半导体图案804可以插置在鳍型有源区FA的上表面FT与源极/漏极区730之间。底部绝缘结构854在X方向上的宽度可以由半导体图案804限定。每个源极/漏极区730可以与鳍型有源区FA分离，且半导体图案804设置在它们之间。半导体图案804可以由与用于形成第一纳米片N1的材料不同的材料形成。根据一些实施方式，半导体图案804可以由SiGe形成。
在上面参考图4A至图10描述的IC器件200、300、400、500、600、700和800中，在所述多个纳米片N1、N2、N3和N4当中和所述多个纳米片N31、N2、N3和N4当中的最靠近鳍型有源区FA的第一纳米片N1和N31与鳍型有源区FA之间的空间填充有底部绝缘结构154、254、454、554、654、754和854，栅极线160和460不包括设置在第一纳米片N1和N31与鳍型有源区FA之间的子栅极部分。因此，可以抑制在鳍型有源区FA的面对第一纳米片N1和N31的上表面FT周围形成不需要的沟道，因此不会形成不需要的寄生晶体管。因此，可以防止由寄生晶体管引起的电特性劣化。
图11至图28B是用于说明根据实施方式的制造IC器件的方法的截面图。现在将参照图11至图28B描述制造图1至图3B的IC器件100的方法。图11、图12A、图13A、图14A、图15A、图16A、图17-22、图23A、图24A、图25A、图26A、图27A和图28A是用于说明制造IC器件100的一部分的方法的截面图，其对应于沿图1的X-X'线截取的截面图，图12B、图13B、图14B、图15B、图16B、图23B、图24B、图25B、图26B、图27B和图28B是用于说明制造IC器件100的一部分的方法的截面图，其对应于沿图1中的Y-Y'线截取的截面。图11至图28B中与图1至图3B中相同的附图标记和数字表示相同的元件，因此这里将省略对它们的描述。
参考图11，在衬底102上交替地堆叠多个牺牲半导体层104和多个纳米片半导体层NS。
所述多个牺牲半导体层104当中的最靠近衬底102的牺牲半导体层104B的高度可以小于每个其它牺牲半导体层104的高度。根据实施方式，最靠近衬底102的牺牲半导体层104B的高度可以小于或等于每个其它牺牲半导体层104的1/2。
根据实施方式，形成所述多个牺牲半导体层104的半导体材料可以与形成所述多个纳米片半导体层NS的半导体材料相同或不同。根据实施方式，所述多个牺牲半导体层104可以由SiGe形成，所述多个纳米片半导体层NS可以由Si形成。根据实施方式，所述多个牺牲半导体层104当中的最靠近衬底102的牺牲半导体层104B可以由具有与每个其它牺牲半导体层104的蚀刻选择性不同的蚀刻选择性的材料形成。例如，所述多个牺牲半导体层104中的每一个可以由SiGe层形成，但是最靠近衬底102的牺牲半导体层104B的Ge含量比可以与其它牺牲半导体层104的Ge含量比不同。
参考图12A和12B，在所述多个牺牲半导体层104和所述多个纳米片半导体层NS的叠层上形成掩模图案MP。掩模图案MP可以由多个线图案形成，每个线图案沿X方向彼此平行地延伸。掩模图案MP可以包括衬垫氧化物层图案512和硬掩模图案514。硬掩模图案514可以由硅氮化物、多晶硅、旋涂硬掩模(SOH)材料或其组合形成。SOH材料可以由烃化合物形成，所述烃化合物具有基于SOH材料的总重量的约85重量比至约99重量比的相对高的碳含量。
参考图13A和图13B，通过使用掩模图案MP作为蚀刻掩模来部分地蚀刻所述多个牺牲半导体层104、所述多个纳米片半导体层NS和衬底102，形成沟槽T1。结果，形成由沟槽T1限定的所述多个鳍型有源区FA，并且所述多个牺牲半导体层104和所述多个纳米片半导体层NS的叠层保留在所述多个鳍型有源区FA的每一个上。
参考图14A和图14B，在沟槽T1内形成隔离层114。
参考图15A和图15B，从图14A和图14B的所得结构去除掩模图案MP，并且执行用于部分地去除隔离层114的凹陷工艺，使得隔离层114的上表面可以是在与鳍型有源区FA的上表面FT的水平基本相同或相似的水平上。
参考图16A和图16B，在所述多个鳍型有源区FA上形成多个虚设栅极结构DGS。所述多个虚设栅极结构DGS中的每一个可以在与所述多个鳍型有源区FA中的每一个延伸的方向交叉的方向上延伸。所述多个虚设栅极结构DGS中的每一个可以具有其中氧化物层D112、虚设栅极层D114和覆盖层D116顺序堆叠的结构。根据一些实施方式，虚设栅极层D114可以由多晶硅形成，覆盖层D116可以由硅氮化物层形成。
参考图17，形成第一绝缘间隔物118以覆盖所述多个虚设栅极结构DGS的相应两个侧壁。第一绝缘间隔物118可以由单层或多层形成，所述单层或多层由SiN、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC、SiO2或其组合形成。
通过使用所述多个虚设栅极结构DGS和所述多个第一绝缘间隔物118作为蚀刻掩模来部分地蚀刻掉所述多个牺牲半导体层104和所述多个纳米片半导体层NS，形成暴露鳍型有源区FA的上表面的多个凹陷区R1。所述多个凹陷区R1中的每一个的下表面水平可以低于鳍型有源区FA的上表面FT的水平。
在形成所述多个凹陷区R1之后，所述多个纳米片半导体层NS可以被分成每个包括所述多个纳米片N1、N2、N3和N4的所述多个纳米片堆叠结构NSS。
参考图18，通过经由各向同性蚀刻部分地去除所述多个牺牲半导体层104的部分(其在所述多个纳米片堆叠结构NSS的相应两侧上暴露)，在每个纳米结构NSS的所述多个纳米片N1、N2、N3和N4之间形成凹进(indented)区104D。所述多个凹进区104D当中的最靠近鳍型有源区FA的凹进区104D的高度(在Z方向上的尺寸)可以小于每个其它凹进区104D的高度。
根据一些实施方式，在用于形成所述多个凹进区104D的各向同性蚀刻工艺期间，可以利用所述多个牺牲半导体层104的蚀刻选择性与所述多个纳米片N1、2、N3和N4的蚀刻选择性之间的差异。各向同性蚀刻工艺可以以干燥或湿润的方式进行。
参考图19，形成所述多个第二绝缘间隔物120以填充图18的所述多个凹进区104D。在所述多个第二绝缘间隔物120当中的最靠近鳍型有源区FA的第二绝缘间隔物120B的高度可以小于所述其它多个第二绝缘间隔物120中的每个的高度。
所述多个第二绝缘间隔物120可以通过原子层沉积(ALD)、化学气相沉积(CVD)、氧化或其组合来形成。
参考图20，通过从所述多个纳米片N1、N2、N3和N4的各个暴露的两个侧壁以及鳍型有源区FA的暴露表面外延生长半导体材料来形成所述多个源极/漏极区130。
参照图21，形成保护绝缘层142以覆盖其中已形成所述多个源极/漏极区130的所得结构，并且在保护绝缘层142上形成栅极间绝缘层144，然后，平坦化保护绝缘层142和栅极间绝缘层144，以暴露覆盖层D116的上表面。
参考图22，通过从图21的所得结构去除覆盖层D116，暴露虚设栅极层D114，并且部分地去除保护绝缘层142和栅极间绝缘层144以使得栅极间绝缘层144的上表面在与每个虚设栅极层D114的上表面基本上相同的水平。
参考图23A和图23B，通过从图22的所得结构去除虚设栅极层D114和在虚设栅极层D114下方的氧化物层D112来提供栅极空间GS，并且所述多个纳米片堆叠结构NSS通过栅极空间GS暴露。
参考图24A和图24B，经由栅极空间GS去除保留在鳍型有源区FA上的所述多个牺牲半导体层104，因此栅极空间GS扩展到所述多个纳米片N1、N2、N3和N4之间的空间。所述多个纳米片N1、N2、N3和N4可以经由扩展的栅极空间GS暴露。绝缘空间INS可以形成在第一纳米片N1的下表面与鳍型有源区FA的上表面FT之间。
参考图25A和图25B，形成栅极电介质层152和底部绝缘结构154以覆盖所述多个纳米片N1、N2、N3和N4以及鳍型有源区FA的暴露表面。
根据实施方式，可以同时形成栅极电介质层152和底部绝缘结构154。底部绝缘结构154的至少一部分可以由与用于形成栅极电介质层152的材料相同的材料形成。栅极电介质层152和底部绝缘结构154可以通过ALD形成。
当鳍型有源区FA的上表面与第一纳米片N1之间的垂直分隔距离小于或等于第一至第四纳米片N1、N2、N3和N4之间的垂直分隔距离的1/2时，鳍型有源区FA的上表面FT与第一纳米片N1之间的分隔空间可以填充有底部绝缘结构154，同时栅极电介质层152形成在第一至第四纳米片N1、N2、N3和N4之间。如图25B所示，底部绝缘结构154可以形成为包括填充鳍型有源区FA和第一纳米片N1之间的空间的第一绝缘部分154A、以及覆盖隔离层114的第二绝缘部分154B。
参考图26A和图26B，形成栅极形成导电层160L以覆盖栅极间绝缘层144的上表面，同时填充在栅极电介质层152和底部绝缘结构154上的栅极空间GS(见图25A和图25B)。
栅极形成导电层160L可以由金属、金属氮化物、金属碳化物或其组合形成。可以经由ALD形成栅极形成导电层160L。
参照图27A和图27B，通过从图26A和图26B的所得结构开始，从其上表面开始部分地去除栅极形成导电层160L直到栅极间绝缘层144的上表面暴露，形成所述多条栅极线160。所述多条栅极线160可以包括主栅极部分160M和所述多个子栅极部分160S。因为鳍型有源区FA与第一纳米片N1之间的空间填充有底部绝缘结构154，所以栅极线160可以不延伸到鳍型有源区FA的上表面FT与第一个纳米片N1之间的空间。因为在形成所述多条栅极线160的同时执行平坦化，所以保护绝缘层142和栅极间绝缘层144的各自的高度可以减小。
参照图28A和图28B，通过形成覆盖所述多条栅极线160的层间绝缘层174以及然后部分地蚀刻层间绝缘层174和栅极间绝缘层144，形成暴露所述多个源极/漏极区130的多个接触孔180。在所述多个源极/漏极区130的经由所述多个接触孔180暴露的相应上表面上形成金属硅化物层182，并且形成接触插塞184以填充接触孔180。以这种方式，可以形成图1至图3B的IC器件100。
根据上面参照图11至图28B描述的IC器件制造方法，当栅极电介质层152正形成在第一至第四纳米片N1、N2、N3和N4的相应表面上时，可以容易地在鳍型有源区FA和第一纳米片N1之间的空间内形成在垂直方向上具有比栅极电介质层152大的厚度的底部绝缘结构154。因此，可以抑制在鳍型有源区FA的面对第一纳米片N1的下表面的上表面FT周围形成不需要的沟道，因此可以抑制电特性劣化。
可以根据上面参考图11至图28B描述的方法制造图4A和图4B的IC器件200。然而，在图11的工艺中，在所述多个牺牲半导体层104当中的最靠近衬底102的牺牲半导体层104B可以形成为具有比每个其它牺牲半导体层104的高度小且比栅极电介质层152的第一厚度TH11的两倍大的高度。此外，在图25A和图25B的工艺中，可以形成图4A和图4B的底部绝缘结构254而不是底部绝缘结构154。第一绝缘部分254A和第二绝缘部分254B可以与栅极电介质层152的形成同时地形成。在形成第一绝缘部分254A的同时，其上限和下限由第一绝缘部分254A限定的气隙254AG可以形成在第一纳米片N1与鳍型有源区FA之间的空间中。此后，可以根据上面参考图26A至图27B描述的方法形成栅极线160。在形成每条栅极线160的同时，用于形成栅极线160的材料的一部分流向第一纳米片N1的下表面与鳍型有源区FA之间的空的空间，因此形成的栅极线160的突起160P。因此，气隙254AG的Y方向宽度可以由突起160P限定。
可以根据上面参考图11至图28B描述的方法制造图5A和图5B的IC器件300。然而，在图11的工艺中，在所述多个纳米片半导体层NS当中的最靠近衬底102的纳米片半导体层NS可以形成为具有比每个其它纳米片半导体层NS的高度(Z方向上的尺寸)的高度。
图29A至图29C是用于说明根据实施方式的制造IC器件的方法的截面图。现在将参考图29A至图29C描述制造图6的IC器件400的方法。图29A至图29C示出了根据制造工艺的IC器件400的一部分的截面结构，其对应于沿图1的X-X'线截取的截面。图29A至图29C中与图1至图28B中相同的附图标记和数字表示相同的元件，因此这里将省略对它们的描述。
参照图29A，根据上面参照图11至图17描述的方法形成覆盖所述多个虚设栅极结构DGS的相应两个侧壁的第一绝缘间隔物118，所述多个凹陷区R1形成为暴露鳍型有源区FA的上表面，然后根据上面参照图20描述的方法在所述多个凹陷区R1内的鳍型有源区FA上形成所述多个源极/漏极区130。所述多个源极/漏极区130可以形成为分别接触所述多个牺牲半导体层104的侧壁。
参考图29B，通过关于图29A的所得结构执行上面参照图21至图24B描述的工艺来形成栅极空间GS4，并且所述多个纳米片N1、N2、N3和N4通过栅极空间GS4暴露。绝缘空间INS4可以形成在第一纳米片N1和鳍型有源区FA之间。
参照图29C，通过关于图29B的所得结构执行上面参考图25A至图27B描述的工艺，同时形成填充图29B的绝缘空间INS4的底部绝缘结构454和栅极电介质层452，并且形成所述多条栅极线460。此后，可以根据上面参考图28A和图28B描述的工艺制造图6的IC器件400。
图30A至图30D是用于说明根据本发明构思的实施方式的制造IC器件的方法的截面图。现在将参考图30A至图30D描述制造图7的IC器件500的方法。图30A至图30D示出了根据制造工艺的IC器件500的一部分的截面结构，其对应于沿图1的X-X'线截取的截面。图30A至图30D中与图1至图28B中相同的附图标记和数字表示相同的元件，因此这里将省略对它们的描述。
参照图30A，根据与上面参照图11至图17描述的方法类似的方法形成覆盖所述多个虚设栅极结构DGS的相应两个侧壁的第一绝缘间隔物118，并且多个凹陷区R5形成为暴露鳍型有源区FA的上表面。然而，与图17的所述多个凹陷区R1相比，所述多个凹陷区域R5中的每一个的下表面水平可以高于所述多个纳米片N1、N2、N3和N4当中的最靠近鳍型有源区FA的第一纳米片N1的下表面水平。第一纳米片N1可以在所述多个凹陷区R5中的每一个的下表面上暴露。
参照图30B，根据与上面参照图18和图19描述的方法类似的方法形成所述多个第二绝缘间隔物120。然而，第二绝缘间隔物120B没有形成在鳍型有源区FA和第一纳米片N1之间。
参照图30C，根据与上面参照图20描述的方法类似的方法，在所述多个凹陷区R5内在第一纳米片N1上形成所述多个源极/漏极区530。
参考图30D，图7的IC器件500可以通过关于图30C的所得结构执行与上面参照图21至图28B描述的工艺类似的工艺来制造。具体地，当根据上面图24A和24B所述的工艺经由栅极空间GS去除保留在鳍型有源区FA上的所述多个牺牲半导体层104时，去除保留在图30C的所得结构中的牺牲半导体层104B。因此可以形成暴露鳍型有源区FA的上表面FT的绝缘空间(未示出)。该绝缘空间可以延伸到鳍型有源区FA与第一纳米片N1之间的区域的一部分，该部分与每个源极/漏极区530垂直地重叠。在根据上面参照图25A和图25B描述的工艺形成栅极电介质层152的同时，底部绝缘结构554可以形成在绝缘空间内。底部绝缘结构554可以形成为延伸到鳍型有源区FA与第一纳米片N1之间的该区域的该部分，该部分与每个源极/漏极区530垂直地重叠。
可以根据上面参考图30A至图30D描述的工艺来制造图8的IC器件600。然而，可以在上面参考图30D描述的工艺中形成底部绝缘结构654而不是底部绝缘结构554。为此，在根据上面图24A和图24B所述的工艺经由栅极空间GS去除保留在鳍型有源区FA上的所述多个牺牲半导体层104的同时，保留在图30C的所得结构中的牺牲半导体层104B的仅一部分可以被去除，并且牺牲半导体层104B的剩余部分可以保留作为鳍型有源区FA和源极/漏极区530之间的半导体图案604。结果，可以在鳍型有源区FA和第一纳米片N1之间形成其在X方向上的宽度由多个半导体图案604限定的多个绝缘空间(未示出)。该绝缘空间可以延伸到鳍型有源区FA与第一纳米片N1之间的区域的部分，所述部分与源极/漏极区530垂直地重叠。在根据上面参照图25A和图25B描述的工艺形成栅极电介质层152的同时，可以在所述多个绝缘空间内形成多个底部绝缘结构654。
图31A至图31D是用于说明根据实施方式的制造IC器件的方法的截面图。现在将参考图31A至图31D描述制造图9的IC器件700的方法。图31A至图31D示出了根据制造工艺的IC器件500的一部分的截面结构，其对应于沿图1的X-X'线截取的截面。图31A至图31D中与图1至图28B中相同的附图标记和数字表示相同的元件，因此这里将省略对它们的描述。
参照图31A，根据与上面参照图11至图17描述的方法类似的方法形成覆盖所述多个虚设栅极结构DGS的相应两个侧壁的第一绝缘间隔物118，并且形成多个凹陷区R7以暴露鳍型有源区FA的上表面。然而，与图17的所述多个凹陷区R1相比，所述多个凹陷区R7中的每一个的下表面水平可以高于鳍型有源区FA的上表面FT的水平。在所述多个牺牲半导体层104当中的最靠近衬底102的牺牲半导体层104B可以在所述多个凹陷区R7中的每个的下表面上暴露。
参照图31B，根据与上面参照图18和图19描述的方法类似的方法形成所述多个第二绝缘间隔物120。然而，第二绝缘间隔物120B没有形成在鳍型有源区FA与第一纳米片N1之间。
根据实施方式，在所述多个牺牲半导体层104当中的最靠近衬底102的牺牲半导体层104B可以由具有与每个其它牺牲半导体层104的蚀刻选择性不同的蚀刻选择性的材料形成。在这种情况下，在如上参考图18所述地在所述多个纳米片N1、N2、N3和N4之间形成所述多个凹进区104D从而形成所述多个第二绝缘间隔物120的同时，在每个凹陷区R7的下表面上暴露的牺牲半导体层104B的消耗量可以最小化，因此，鳍型有源区FA可以不在每个凹陷区R7的下表面上暴露。
根据实施方式，在所述多个牺牲半导体层104当中的最靠近衬底102的牺牲半导体层104B可以由与用于形成其它牺牲半导体层104的材料相同的材料形成。在这种情况下，当如上参考图18所述地在所述多个纳米片N1、N2、N3和N4之间形成所述多个凹进区104D的同时，在每个凹陷区R7的下表面上暴露的牺牲半导体层104B也可以被蚀刻，因此鳍型有源区FA可以在每个凹陷区R7的下表面上暴露。在这种情况下，在稍后将参考图31C描述的工艺中，可以获得具有与鳍型有源区FA接触的下表面的源极/漏极区(未示出)而不是源极/漏极区730。
参考图31C，通过关于图31B的所得结构执行与上面参考图20描述的方法类似的方法，在牺牲半导体层104B上在所述多个凹陷区R7内形成所述多个源极/漏极区730。
参考图31D，可以通过关于图31C的所得结构执行与上面参照图21至图28B描述的工艺类似的工艺来制造图9的IC器件700。具体地，在根据上述图24A和图24B的工艺经由栅极空间GS去除保留在鳍型有源区FA上的所述多个牺牲半导体层104的同时，去除保留在图31C的所得结构中的牺牲半导体层104B，因此可以形成暴露鳍型有源区FA的上表面FT的绝缘空间(未示出)。该绝缘空间可以延伸到源极/漏极区730与鳍型有源区FA之间的区域。在根据上面参照图25A和图25B描述的工艺形成栅极电介质层152的同时，可以在该绝缘空间内形成底部绝缘结构754。底部绝缘结构754可以形成为延伸到源极/漏极区730与鳍型有源区域FA之间的区域的部分，所述部分与源极/漏极区730垂直地重叠。
可以根据上面参考图31A至图31D描述的工艺来制造图10的IC器件800。然而，可以在上面参考图31D描述的工艺中形成底部绝缘结构854而不是底部绝缘结构754。为此，在根据上述图24A和图24B的工艺经由栅极空间GS去除保留在鳍型有源区FA上的所述多个牺牲半导体层104的同时，保留在图31C的所得结构中的牺牲半导体层104B的仅一部分可以被去除，并且牺牲半导体层104B的剩余部分可以保留作为鳍型有源区FA的上表面FT与源极/漏极区730之间的半导体图案804。结果，可以在鳍型有源区FA和第一纳米片N1之间形成其在X方向上的宽度由多个半导体图案804限定的多个绝缘空间(未示出)。该绝缘空间可以延伸到源极/漏极区730与鳍型有源区FA之间的区域的一部分。在根据上面参照图25A和图25B描述的工艺形成栅极电介质层152的同时，可以在所述多个绝缘空间内形成多个底部绝缘结构854。
根据上面参照图29A至图31B描述的IC器件制造方法，可以提供能够通过抑制在鳍型有源区的上表面周围形成不需要的沟道来抑制电特性劣化的结构。
尽管上面已经参照图11至图31D描述了制造图1至图10的IC器件100至700的方法，但是可以在本发明构思的技术精神内进行各种修改来制造具有各种结构的其它IC器件。
虽然已经参考本发明构思的实施方式具体示出和描述了本发明构思，但是应当理解，在不脱离以下权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。
本申请要求于2018年9月10日在韩国知识产权局提交的韩国专利申请第10-2018-0107892号的优先权，其公开内容通过引用整体合并于此。

Claims (20)

1.一种集成电路器件，包括：
鳍型有源区，从衬底突出并沿第一水平方向延伸；
第一纳米片，设置在所述鳍型有源区的上表面之上，其间具有第一分离空间；
第二纳米片，设置在所述第一纳米片之上，其间具有第二分离空间；
栅极线，在与所述第一水平方向交叉的第二水平方向上在所述衬底上延伸，所述栅极线的至少一部分设置在所述第二分离空间中；和
底部绝缘结构，设置在所述第一分离空间中。
2.根据权利要求1所述的集成电路器件，还包括设置在所述鳍型有源区上在所述栅极线的两侧的一对源极/漏极区，
其中所述第一纳米片在所述第一水平方向上的宽度由所述一对源极/漏极区限定。
3.根据权利要求1所述的集成电路器件，其中所述底部绝缘结构在所述第一水平方向上的宽度小于或等于所述第二纳米片在所述第一水平方向上的宽度。
4.根据权利要求1所述的集成电路器件，其中所述底部绝缘结构在所述第二水平方向上具有可变的厚度。
5.根据权利要求1所述的集成电路器件，还包括在所述衬底上的覆盖所述鳍型有源区的两个侧壁的隔离层，
其中，所述底部绝缘结构包括第一绝缘部分和第二绝缘部分，所述第一绝缘部分填充所述鳍型有源区的所述上表面与所述第一纳米片之间的所述第一分离空间，所述第二绝缘部分沿所述第二水平方向从所述第一绝缘部分延伸并插置在所述隔离层与所述栅极线之间，以及
其中所述第一绝缘部分的厚度大于所述第二绝缘部分的厚度。
6.根据权利要求1所述的集成电路器件，还包括设置在所述鳍型有源区上并与所述第一纳米片和所述第二纳米片接触的源极/漏极区，
其中，所述底部绝缘结构包括第一绝缘部分和第二绝缘部分，所述第一绝缘部分填充所述第一分离空间，所述第二绝缘部分沿所述第一水平方向从所述第一绝缘部分延伸并且插置在所述鳍型有源区与所述源极/漏极区之间。
7.根据权利要求1所述的集成电路器件，其中所述第一纳米片在垂直方向上的厚度不同于所述第二纳米片在垂直方向上的厚度。
8.如权利要求1所述的集成电路器件，还包括：
源极/漏极区，设置在所述鳍型有源区上并覆盖所述第一纳米片和所述第二纳米片的相应侧壁；
第一绝缘间隔物，覆盖所述栅极线的侧壁且在所述栅极线与所述源极/漏极区之间；和
第二绝缘间隔物，插置在所述底部绝缘结构与所述源极/漏极区之间。
9.根据权利要求1所述的集成电路器件，还包括与所述第一纳米片和所述第二纳米片接触的源极/漏极区，
其中所述底部绝缘结构的上表面与所述源极/漏极区接触。
10.根据权利要求1所述的集成电路器件，还包括设置在所述第一纳米片与所述栅极线之间以及在所述第二纳米片与所述栅极线之间的栅极电介质层，
其中所述底部绝缘结构的厚度大于所述栅极电介质层的厚度。
11.根据权利要求1所述的集成电路器件，其中所述栅极线的任何部分都不设置在所述第一分离空间中。
12.一种集成电路器件，包括：
鳍型有源区，从衬底突出并沿第一水平方向延伸；
一对源极/漏极区，设置在所述鳍型有源区上；
纳米片堆叠结构，面对所述鳍型有源区的上表面，其中在所述纳米片堆叠结构与所述上表面之间具有第一分离空间，所述纳米片堆叠结构包括在所述第一水平方向上的宽度由所述一对源极/漏极区限定的多个纳米片；
栅极线，包括至少一个子栅极部分，所述至少一个子栅极部分在与所述第一水平方向交叉的第二水平方向上在所述鳍型有源区上延伸，并且设置在所述多个纳米片之间的第二分离空间内；
栅极电介质层，插置在所述多个纳米片与所述栅极线之间；和
底部绝缘结构，填充所述第一分离空间并且具有比所述栅极电介质层的厚度大的厚度。
13.根据权利要求12所述的集成电路器件，其中所述底部绝缘结构在所述第一水平方向上的宽度小于或等于所述纳米片堆叠结构在所述第一水平方向上的宽度。
14.根据权利要求12所述的集成电路器件，其中所述多个纳米片在垂直方向上具有不同的厚度。
15.根据权利要求12所述的集成电路器件，其中所述一对源极/漏极区设置在所述鳍型有源区上在所述栅极线的两侧，并且与所述多个纳米片的相应侧壁接触，
其中所述一对源极/漏极区的下表面水平低于所述底部绝缘结构的下表面水平。
16.根据权利要求12所述的集成电路器件，其中所述一对源极/漏极区设置在所述鳍型有源区上在所述栅极线的两侧，并且与所述多个纳米片的相应侧壁接触，
其中所述底部绝缘结构的上表面与所述一对源极/漏极区接触。
17.根据权利要求16所述的集成电路器件，其中所述底部绝缘结构包括第一绝缘部分和一对第二绝缘部分，
其中所述第一绝缘部分填充所述第一分离空间，并且所述一对第二绝缘部分沿所述第一水平方向从所述第一绝缘部分的两侧延伸，并插置在所述鳍型有源区与所述一对源极/漏极区之间，以及
其中所述一对源极/漏极区的下表面与所述一对第二绝缘部分接触。
18.根据权利要求12所述的集成电路器件，其中所述底部绝缘结构包括第一绝缘部分和第二绝缘部分，以及
其中所述第一绝缘部分填充所述第一分离空间，所述第二绝缘部分沿所述第二水平方向从所述第一绝缘部分延伸并具有比所述第一绝缘部分的厚度小的厚度。
19.根据权利要求12所述的集成电路器件，其中所述底部绝缘结构包括气隙，所述气隙在所述第二水平方向上的宽度由所述栅极线限定。
20.一种集成电路器件，包括：
在衬底上沿第一水平方向延伸的鳍型有源区；
至少一个源极/漏极区，沿所述第一水平方向在所述鳍型有源区上设置成一行；
至少一个纳米片堆叠结构，设置在所述鳍型有源区上，包括最靠近所述鳍型有源区的第一纳米片和设置在所述第一纳米片之上的第二纳米片；
至少一条栅极线，覆盖所述纳米片堆叠结构且在所述鳍型有源区上，并且沿与所述第一水平方向交叉的第二水平方向延伸；
栅极电介质层，设置在所述纳米片堆叠结构与所述栅极线之间；和
底部绝缘结构，插置在所述鳍型有源区与所述纳米片堆叠结构之间，并一体连接到所述栅极电介质层。
CN201910572864.3A 2018-09-10 2019-06-28 集成电路器件 Active CN110890363B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180107892A KR102537527B1 (ko) 2018-09-10 2018-09-10 집적회로 소자
KR10-2018-0107892 2018-09-10

Publications (2)

Publication Number Publication Date
CN110890363A true CN110890363A (zh) 2020-03-17
CN110890363B CN110890363B (zh) 2024-02-23

Family

ID=69720052

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910572864.3A Active CN110890363B (zh) 2018-09-10 2019-06-28 集成电路器件

Country Status (3)

Country Link
US (4) US10930649B2 (zh)
KR (1) KR102537527B1 (zh)
CN (1) CN110890363B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113470A (zh) * 2020-03-30 2021-07-13 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN114078702A (zh) * 2020-08-14 2022-02-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102534246B1 (ko) 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
US10916630B2 (en) * 2019-04-29 2021-02-09 International Business Machines Corporation Nanosheet devices with improved electrostatic integrity
WO2020236354A1 (en) * 2019-05-20 2020-11-26 Applied Materials, Inc. Formation of bottom isolation
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
US11824116B2 (en) * 2019-12-18 2023-11-21 Intel Corporation Gate-all-around integrated circuit structures having devices with channel-to-substrate electrical contact
US11495682B2 (en) * 2020-02-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11257917B2 (en) 2020-06-05 2022-02-22 Qualcomm Incorporated Gate-all-around (GAA) transistors with additional bottom channel for reduced parasitic capacitance and methods of fabrication
US11271113B2 (en) * 2020-06-12 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
KR20220017554A (ko) 2020-08-04 2022-02-14 삼성전자주식회사 반도체 소자
US11791216B2 (en) 2020-09-15 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nanostructure field-effect transistor device and method of forming
KR20220077273A (ko) * 2020-12-01 2022-06-09 삼성전자주식회사 반도체 소자
US11670550B2 (en) * 2021-01-21 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Nanostructure field-effect transistor device and method of forming
TW202247463A (zh) * 2021-02-01 2022-12-01 美商應用材料股份有限公司 具全空乏矽晶絕緣體之環繞式閘極元件
US20230207652A1 (en) * 2021-12-28 2023-06-29 International Business Machines Corporation Nanosheet device having two bottom isolation layers
KR20230141032A (ko) * 2022-03-31 2023-10-10 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20240136398A1 (en) * 2022-10-24 2024-04-25 Samsung Electronics Co., Ltd. Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050023619A1 (en) * 2003-07-31 2005-02-03 Orlowski Marius K. Method of forming a transistor having multiple channels and structure thereof
CN104126228A (zh) * 2011-12-23 2014-10-29 英特尔公司 非平面栅极全包围器件及其制造方法
US20170179299A1 (en) * 2015-12-16 2017-06-22 Samsung Electronics Co., Ltd. Semiconductor device having a planar insulating layer
CN108511524A (zh) * 2016-03-02 2018-09-07 三星电子株式会社 半导体器件及用于制造其的方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176041B2 (en) 2003-07-01 2007-02-13 Samsung Electronics Co., Ltd. PAA-based etchant, methods of using same, and resultant structures
KR100555567B1 (ko) 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
TWI283066B (en) * 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
KR100585157B1 (ko) * 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
KR20070068736A (ko) 2005-12-27 2007-07-02 삼성전자주식회사 매몰절연막 상에 형성된 다중 채널을 갖는 모스트랜지스터를 구비하는 반도체 장치 제조 방법
WO2009040328A1 (en) * 2007-09-26 2009-04-02 Stmicroelectronics (Crolles 2) Sas Process for forming a wire portion in an integrated electronic circuit
US9892972B2 (en) * 2009-10-12 2018-02-13 Monolithic 3D Inc. 3D semiconductor device and structure
US8685823B2 (en) * 2011-11-09 2014-04-01 International Business Machines Corporation Nanowire field effect transistor device
CN107195671B (zh) 2011-12-23 2021-03-16 索尼公司 单轴应变纳米线结构
US9087863B2 (en) * 2011-12-23 2015-07-21 Intel Corporation Nanowire structures having non-discrete source and drain regions
CN104054181B (zh) * 2011-12-30 2017-10-20 英特尔公司 全包围栅晶体管的可变栅极宽度
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
CN103730366B (zh) * 2012-10-16 2018-07-31 中国科学院微电子研究所 堆叠纳米线mos晶体管制作方法
US8900959B2 (en) * 2013-03-12 2014-12-02 International Business Machines Corporation Non-replacement gate nanomesh field effect transistor with pad regions
US8969149B2 (en) 2013-05-14 2015-03-03 International Business Machines Corporation Stacked semiconductor nanowires with tunnel spacers
US9171843B2 (en) * 2013-08-02 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9263338B2 (en) * 2013-10-23 2016-02-16 Stmicroelectronics, Inc. Semiconductor device including vertically spaced semiconductor channel structures and related methods
US9257527B2 (en) 2014-02-14 2016-02-09 International Business Machines Corporation Nanowire transistor structures with merged source/drain regions using auxiliary pillars
US9543440B2 (en) 2014-06-20 2017-01-10 International Business Machines Corporation High density vertical nanowire stack for field effect transistor
EP3238242A4 (en) 2014-12-24 2018-09-05 Intel Corporation Ingaas epi structure and wet etch process for enabling iii-v gaa in art trench
CN105845725B (zh) * 2015-01-12 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
KR102415328B1 (ko) 2015-12-03 2022-06-30 삼성전자주식회사 전기적 특성을 개선할 수 있는 에스램 소자 및 이를 포함하는 로직 소자
KR102434993B1 (ko) * 2015-12-09 2022-08-24 삼성전자주식회사 반도체 소자
US9577038B1 (en) 2015-12-15 2017-02-21 International Business Machines Corporation Structure and method to minimize junction capacitance in nano sheets
US9905643B1 (en) * 2016-08-26 2018-02-27 International Business Machines Corporation Vertically aligned nanowire channels with source/drain interconnects for nanosheet transistors
US9660028B1 (en) * 2016-10-31 2017-05-23 International Business Machines Corporation Stacked transistors with different channel widths
US10546942B2 (en) * 2017-07-25 2020-01-28 International Business Machines Corporation Nanosheet transistor with optimized junction and cladding defectivity control
US10332985B2 (en) * 2017-08-31 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10229971B1 (en) 2017-11-16 2019-03-12 International Business Machines Corporation Integration of thick and thin nanosheet transistors on a single chip
US10170638B1 (en) * 2018-01-23 2019-01-01 International Business Machines Corporation Nanosheet substrate isolated source/drain epitaxy by dual bottom spacer
US10573521B2 (en) * 2018-01-30 2020-02-25 International Business Machines Corporation Gate metal patterning to avoid gate stack attack due to excessive wet etching
US10643899B2 (en) * 2018-07-27 2020-05-05 International Business Machines Corporation Gate stack optimization for wide and narrow nanosheet transistor devices
US10566248B1 (en) * 2018-07-27 2020-02-18 Globalfoundries Inc. Work function metal patterning for N-P spaces between active nanostructures using unitary isolation pillar
US11588052B2 (en) * 2018-08-06 2023-02-21 Intel Corporation Sub-Fin isolation schemes for gate-all-around transistor devices
KR102473659B1 (ko) * 2018-08-08 2022-12-02 삼성전자주식회사 반도체 소자
FR3085085B1 (fr) * 2018-08-17 2021-10-08 Commissariat Energie Atomique Transistor a barreaux superposes et structure double-grille
KR102513084B1 (ko) * 2018-08-27 2023-03-24 삼성전자주식회사 반도체 장치
US11043578B2 (en) * 2018-08-30 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire stack GAA device with inner spacer
US11329162B2 (en) * 2018-09-05 2022-05-10 Intel Corporation Integrated circuit structures having differentiated neighboring partitioned source or drain contact structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050023619A1 (en) * 2003-07-31 2005-02-03 Orlowski Marius K. Method of forming a transistor having multiple channels and structure thereof
CN104126228A (zh) * 2011-12-23 2014-10-29 英特尔公司 非平面栅极全包围器件及其制造方法
US8987794B2 (en) * 2011-12-23 2015-03-24 Intel Coporation Non-planar gate all-around device and method of fabrication thereof
US20170179299A1 (en) * 2015-12-16 2017-06-22 Samsung Electronics Co., Ltd. Semiconductor device having a planar insulating layer
CN108511524A (zh) * 2016-03-02 2018-09-07 三星电子株式会社 半导体器件及用于制造其的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113470A (zh) * 2020-03-30 2021-07-13 台湾积体电路制造股份有限公司 半导体结构及其形成方法
TWI793552B (zh) * 2020-03-30 2023-02-21 台灣積體電路製造股份有限公司 半導體結構及其製造方法
CN114078702A (zh) * 2020-08-14 2022-02-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US20200083219A1 (en) 2020-03-12
US11444081B2 (en) 2022-09-13
KR20200029264A (ko) 2020-03-18
US20230282642A1 (en) 2023-09-07
US20210242201A1 (en) 2021-08-05
US11923362B2 (en) 2024-03-05
US20220384432A1 (en) 2022-12-01
US10930649B2 (en) 2021-02-23
US11676964B2 (en) 2023-06-13
CN110890363B (zh) 2024-02-23
KR102537527B1 (ko) 2023-05-26

Similar Documents

Publication Publication Date Title
CN110890363B (zh) 集成电路器件
KR102673872B1 (ko) 집적회로 소자 및 그 제조 방법
US10141307B2 (en) Semiconductor device and manufacturing method thereof
US20200127117A1 (en) Semiconductor device and manufacturing method thereof
KR20220073718A (ko) 반도체 소자 및 이의 제조 방법
US10134844B2 (en) Semiconductor device including fin structures disposed over buffer structures
TW201926708A (zh) 半導體裝置
US10804403B2 (en) Method of fabricating semiconductor devices
KR20210152849A (ko) 집적회로 소자 및 그 제조 방법
CN111092053B (zh) 形成集成电路结构的方法以及集成电路
US20210376116A1 (en) Method of manufacturing a semiconductor device and semiconductor device
US11177215B2 (en) Integrated circuit device
US20130146966A1 (en) Semiconductor structure with enhanced cap and fabrication method thereof
US20210272951A1 (en) Semiconductor device and manufacturing method thereof
KR20240071836A (ko) 집적회로 소자
CN117995889A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant