KR20200029264A - 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 핀형 활성 영역과, 상기 핀형 활성 영역의 상면으로부터 제1 높이의 제1 이격 공간을 사이에 두고 이격된 제1 나노시트와, 제1 높이보다 더 큰 제2 높이의 제2 이격 공간을 사이에 두고 상기 제1 나노시트로부터 이격된 제2 나노시트와, 메인 게이트 부분 및 서브 게이트 부분을 포함하는 게이트 라인과, 상기 제1 나노시트 및 상기 제2 나노시트 각각의 표면을 제1 두께로 덮는 게이트 유전막과, 상기 제1 이격 공간에 배치되고 상기 제1 두께보다 더 큰 제2 두께를 가지고 상기 게이트 유전막과 일체로 연결된 바텀 절연 구조를 포함하는 집적회로 소자.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 수평 나노시트 전계효과 트랜지스터(field-effect transistor)를 구비한 집적회로 소자에 관한 것이다.
집적 회로 소자의 크기가 감소함에 따라, 기판 상에 전계 효과 트랜지스터의 집적도를 증가시킬 필요가 있으며, 이에 따라 동일한 레이아웃 영역 상에 적층된 복수의 수평 나노시트를 포함하는 수평 나노시트 전계 효과 트랜지스터(hNSFET)가 개발되었다. 그러나, 반도체 소자의 집적도가 높아지고 소자의 사이즈가 극한의 상태로 축소됨에 따라 나노시트 전계 효과 트랜지스터에서 원하지 않는 기생 트랜지스터로 인해 전기적 특성들이 열화될 수 있다. 따라서, 나노시트 전계 효과 트랜지스터에서 원하지 않는 기생 트랜지스터 형성을 억제하여 전기적 특성들을 향상시킬 수 있는 새로운 구조의 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 원하지 않는 기생 트랜지스터의 형성이 억제될 수 있고, 전기적 특성들을 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판으로부터 돌출되고 제1 수평 방향으로 연장되는 핀형 활성 영역과, 상기 핀형 활성 영역의 상면과 대면하고, 제1 높이의 제1 이격 공간을 사이에 두고 상기 상면으로부터 이격된 제1 나노시트와, 상기 제1 나노시트를 사이에 두고 상기 상면과 대면하고, 상기 제1 높이보다 더 큰 제2 높이의 제2 이격 공간을 사이에 두고 상기 제1 나노시트로부터 이격된 제2 나노시트와, 상기 기판 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장되는 메인 게이트 부분과, 상기 제2 이격 공간 내에 배치된 서브 게이트 부분을 포함하는 게이트 라인과, 상기 제1 나노시트와 상기 게이트 라인과의 사이, 및 상기 제2 나노시트와 상기 게이트 라인과의 사이에 개재되고 제1 두께를 가지는 게이트 유전막과, 상기 제1 이격 공간에 배치되고 상기 제1 두께보다 더 큰 제2 두께를 가지고 상기 게이트 유전막과 일체로 연결된 바텀 절연 구조를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판으로부터 돌출되고 제1 수평 방향으로 연장되는 핀형 활성 영역과, 상기 핀형 활성 영역 상에 형성된 한 쌍의 소스/드레인 영역과, 제1 이격 공간을 사이에 두고 상기 핀형 활성 영역의 상면과 대면하고 상기 한 쌍의 소스/드레인 영역에 의해 상기 제1 수평 방향의 폭이 한정되는 복수의 나노시트를 포함하는 나노시트 적층 구조와, 상기 핀형 활성 영역 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고 상기 복수의 나노시트 각각의 사이의 제2 이격 공간 내에 배치된 적어도 하나의 서브 게이트 부분을 포함하는 게이트 라인과, 상기 복수의 나노시트와 상기 게이트 라인과의 사이에 개재된 게이트 유전막과, 상기 제1 이격 공간을 채우고 상기 게이트 유전막의 두께보다 더 큰 두께를 가지는 바텀 절연 구조를 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 연장되는 핀형 활성 영역과, 상기 핀형 활성 영역 위에서 상기 제1 수평 방향을 따라 일렬로 배치된 복수의 소스/드레인 영역과, 상기 핀형 활성 영역 위에서 상기 복수의 소스/드레인 영역 각각의 사이에 1 개씩 배치되고, 각각 상기 핀형 활성 영역에 가장 가까운 제1 나노시트와 상기 제1 나노시트를 덮는 제2 나노시트를 포함하는 복수의 나노시트 적층 구조와, 상기 핀형 활성 영역 위에서 상기 복수의 나노시트 적층 구조를 덮으며 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장되는 복수의 게이트 라인과, 상기 복수의 나노시트 적층 구조와 상기 복수의 게이트 라인과의 사이에 개재된 복수의 게이트 유전막과, 상기 핀형 활성 영역과 상기 복수의 나노시트 적층 구조와의 사이에 개재되고, 상기 복수의 게이트 유전막 중 적어도 하나의 게이트 유전막과 일체로 연결된 적어도 하나의 바텀 절연 구조를 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 수평 나노시트 전계 효과 트랜지스터를 구성하는 복수의 나노시트 중 핀형 활성 영역에 가장 가까운 제1 나노시트와 핀형 활성 영역과의 사이의 공간이 바텀 절연 구조로 채워져 있으며, 제1 나노시트와 핀형 활성 영역과의 사이에는 서브 게이트 부분이 형성되지 않는다. 따라서, 제1 나노시트의 저면에 대면하는 핀형 활성 영역의 상면 부근에 원하지 않는 채널이 형성되는 것을 억제할 수 있으며, 핀형 활성 영역(FA)의 상면(FT) 부근에 원하지 않는 기생 트랜지스터가 형성될 염려가 없으며 전기적 특성 열화를 방지할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 평면 레이아웃 다이어그램이다.
도 2a는 도 1의 X - X' 선 단면도이고, 도 2b는 도 1의 Y - Y' 선 단면도이고, 도 3a는 도 2a의 국부 영역의 확대 단면도이고, 도 3b는 도 2b의 국부 영역의 확대 단면도이다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 6 내지 도 10은 각각 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 11 내지 도 28b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 11, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17 내지 도 22, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 및 도 28a는 각각 도 1의 X - X' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이고, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 및 도 28b는 각각 도 1의 Y - Y' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이다.
도 29a 내지 도 29c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 30a 내지 도 30d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 31a 내지 도 31d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 평면 레이아웃 다이어그램이고, 도 2a는 도 1의 X - X' 선 단면도이고, 도 2b는 도 1의 Y - Y' 선 단면도이다. 도 3a는 도 2a의 "X1"으로 표시한 국부 영역의 확대 단면도이고, 도 3b는 도 2b의 "Y1"으로 표시한 국부 영역의 확대 단면도이다.
도 1 내지 도 3b를 참조하면, 집적회로 소자(100)는 기판(102)으로부터 돌출되고 제1 수평 방향(X 방향)으로 연장되는 복수의 핀형 활성 영역(FA)과, 복수의 핀형 활성 영역(FA)으로부터 이격된 위치에서 복수의 핀형 활성 영역(FA)의 상면(FT)과 대면하는 복수의 나노시트 적층 구조(NSS)를 포함한다.
기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(102)에는 복수의 핀형 활성 영역(FA)을 한정하는 트렌치(T1)가 형성되고, 트렌치(T1)는 소자분리막(114)으로 채워질 수 있다. 소자분리막(114)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 핀형 활성 영역(FA) 상에는 복수의 게이트 라인(160)이 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)으로 연장되어 있다.
복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(160)이 교차하는 영역들에서 복수의 핀형 활성 영역(FA) 각각의 상면(FT) 위에 복수의 나노시트 적층 구조(NSS)가 배치될 수 있다. 복수의 나노시트 적층 구조(NSS)는 핀형 활성 영역(FA)의 상면(FT)과 대면하고, 제1 높이(H11)의 이격 공간을 사이에 두고 핀형 활성 영역(FA)의 상면(FT)으로부터 이격되어 있다. 본 명세서에서 사용되는 용어 "높이"는 별도의 정의가 없는 한 Z 방향을 따르는 크기, 즉 수직 방향의 두께를 의미한다. 복수의 나노시트 적층 구조(NSS)는 각각 핀형 활성 영역(FA)의 상면(FT)과 평행하게 연장되는 복수의 나노시트(N1, N2, N3, N4)를 포함할 수 있다.
도 1에서 볼 수 있는 바와 같이, 기판(102) 상의 X-Y 평면에서 복수의 나노시트 적층 구조(NSS)는 각각 핀형 활성 영역(FA)과 게이트 라인(160)이 중첩되는 영역의 평면적보다 더 큰 평면적을 가질 수 있다. 도 1에는 나노시트 적층 구조(NSS)의 평면 형상이 대략 사각형 형상을 가지는 경우를 예시하였으나, 이에 한정되는 것은 아니다. 나노시트 적층 구조(NSS)는 핀형 활성 영역(FA)의 평면 형상 및 게이트 라인(160)의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다.
복수의 나노시트(N1, N2, N3, N4)는 핀형 활성 영역(FA)의 상면(FT) 위에 차례로 적층된 제1 나노시트(N1), 제2 나노시트(N2), 제3 나노시트(N3), 및 제4 나노시트(N4)를 포함할 수 있다. 복수의 나노시트(N1, N2, N3, N4) 중 핀형 활성 영역(FA)에 가장 가까이 위치하는 제1 나노시트(N1)는 핀형 활성 영역(FA)의 상면(FT)과 대면하고 제1 높이(H11)의 이격 공간을 사이에 두고 상면(FT)으로부터 이격될 수 있다. 제2 나노시트(N2)는 제1 나노시트(N1)를 사이에 두고 핀형 활성 영역(FA)의 상면(FT)과 대면하고 제1 높이(H11)보다 더 큰 제2 높이(H12)의 이격 공간을 사이에 두고 제1 나노시트(N1)로부터 이격될 수 있다. 제2 나노시트(N2)와 제3 나노시트(N3)와의 사이의 이격 공간의 높이와, 제3 나노시트(N3)와 제4 나노시트(N4)와의 사이의 이격 공간의 높이는 각각 제2 높이(H12)와 동일 또는 유사할 수 있다.
본 예에서는 1 개의 핀형 활성 영역(FA) 위에 복수의 나노시트 적층 구조(NSS) 및 복수의 게이트 라인(160)이 형성되고, 1 개의 핀형 활성 영역(FA) 위에서 복수의 나노시트 적층 구조(NSS)가 제1 수평 방향(X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나, 본 발명의 기술적 사상에 의하면 1 개의 핀형 활성 영역(FA) 위에 배치되는 나노시트 적층 구조(NSS)의 수는 특별히 제한되지 않는다. 예를 들면, 1 개의 핀형 활성 영역(FA) 위에 1 개의 나노시트 적층 구조(NSS)가 형성될 수도 있다. 본 예에서, 복수의 나노시트 적층 구조(NSS)가 각각 4 개의 나노시트(N1, N2, N3, N4)를 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 복수의 나노시트 적층 구조(NSS)는 각각 적어도 2 개의 나노시트를 포함할 수 있으며, 나노시트 적층 구조(NSS)를 구성하는 나노시트의 개수는 특별히 제한되지 않는다.
복수의 나노시트(N1, N2, N3, N4)는 각각 채널 영역을 가질 수 있다. 복수의 나노시트(N1, N2, N3, N4) 중 제1 나노시트(N1)를 제외한 제2 내지 제4 나노시트(N2, N3, N4)는 이들 각각의 상면 및 저면 부근에 채널이 형성될 수 있다. 제1 나노시트(N1)의 상면 부근에는 채널이 형성될 수 있지만 핀형 활성 영역(FA)에 대면하는 제1 나노시트(N1)의 저면 부근에는 채널이 형성되지 않는다.
일부 실시예들에서, 복수의 나노시트(N1, N2, N3, N4)는 각각 약 4.5 ∼ 5.5 nm의 범위 내에서 선택되는 수직 방향 두께를 가질 수 있다. 일부 실시예들에서, 복수의 나노시트(N1, N2, N3, N4)는 실질적으로 동일한 두께를 가질 수 있다. 복수의 나노시트(N1, N2, N3, N4)는 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 나노시트(N1, N2, N3, N4)는 기판(102)의 구성 물질과 동일한 물질로 이루어질 수 있다.
복수의 게이트 라인(160)은 핀형 활성 영역(FA) 위에서 복수의 나노시트 적층 구조(NSS)를 덮으면서 복수의 나노시트(N1, N2, N3, N4)의 적어도 일부를 포위할 수 있다. 복수의 게이트 라인(160)은 각각 나노시트 적층 구조(NSS)의 상면을 덮으며 제2 수평 방향(Y 방향)으로 연장되는 메인 게이트 부분(160M)과, 메인 게이트 부분(160M)에 일체로 연결되고 복수의 나노시트(N1, N2, N3, N4) 각각의 사이의 이격 공간 내에 배치된 복수의 서브 게이트 부분(160S)을 포함할 수 있다. 수직 방향(Z 방향)에서, 복수의 서브 게이트 부분(160S)의 각각의 두께는 메인 게이트 부분(160M)의 두께보다 더 작을 수 있다. 복수의 게이트 라인(160)은 핀형 활성 영역(FA)과 제1 나노시트(N1)와의 사이의 공간까지 연장되지 않으며, 이에 따라 복수의 게이트 라인(160)은 핀형 활성 영역(FA)과 제1 나노시트(N1)와의 사이에 배치되는 서브 게이트 부분을 포함하지 않는다. 따라서, 도 2b 및 도 3b에서 볼 수 있는 바와 같이, Y 방향의 단면에서 볼 때 복수의 나노시트(N1, N2, N3, N4) 중 제1 나노시트(N1)를 제외한 나머지 제2 내지 제4 나노시트(N2, N3, N4)는 게이트 라인(160)으로 완전히 포위되는 GAA (gate-all-around) 구조를 가질 수 있다. 반면, 제1 나노시트(N1)는 GAA 구조를 가지지 않을 수 있다. 보다 상세히 설명하면, 제1 나노시트(N1) 중 핀형 활성 영역(FA)에 대면하는 저면은 게이트 라인(160)으로 덮이지 않고 제2 나노시트(N2)에 대면하는 상면과 Y 방향 양 측벽만 게이트 라인(160)으로 덮일 수 있다. 따라서, 제1 나노시트(N1) 중 제2 나노시트(N2)에 대면하는 상면 부근의 영역과 Y 방향 양 측벽 부근의 영역들은 채널 영역으로 이용될 수 있지만, 핀형 활성 영역(FA)에 대면하는 저면 부근의 영역은 채널 영역으로 이용될 수 없다. 또한, 제1 나노시트(N1)와 핀형 활성 영역(FA)과의 사이의 공간에 비교적 두꺼운 바텀 절연 구조가 채워짐으로써, 제1 나노시트(N1)는 완전 공핍형 소자(fully depleted device)를 구성할 수 있다.
게이트 라인(160)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택될 수 있다. 상기 금속 질화물은 TiN 및 TaN 중에서 선택될 수 있다. 상기 금속 탄화물은 TiAlC일 수 있다.
나노시트 적층 구조(NSS)와 게이트 라인(160)과의 사이에는 게이트 유전막(152)이 형성되어 있다. 게이트 유전막(152)은 복수의 나노시트(N1, N2, N3, N4) 각각의 표면을 제1 두께(TH11)로 덮을 수 있다. 게이트 유전막(152)의 제1 두께(TH11)는 핀형 활성 영역(FA)과 제1 나노시트(N1)와의 사이의 이격 공간의 제1 높이(H11)보다 더 작을 수 있다. 일부 실시예들에서, 제1 두께(TH11)는 제1 높이(H11)보다 더 작고 제1 높이(H11)의 1/2과 같거나 더 작을 수 있다. 다른 일부 실시예들에서, 제1 두께(TH11)는 제1 높이(H11)의 1/2보다 더 클 수 있다.
일부 실시예들에서, 게이트 유전막(152)은 인터페이스막(interfacial layer)과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스막은 유전율이 약 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 2b 및 도 3b에서 볼 수 있는 바와 같이, Y 방향의 단면에서 볼 때 복수의 나노시트(N1, N2, N3, N4) 중 제1 나노시트(N1)를 제외한 나머지 나노시트(N2, N3, N4)는 게이트 유전막(152)으로 완전히 포위될 수 있다. 제1 나노시트(N1) 중 제2 나노시트(N2)에 대면하는 상면과 Y 방향 양 측벽만 게이트 유전막(152)으로 덮일 수 있다.
핀형 활성 영역(FA) 위에는 복수의 소스/드레인 영역(130)이 형성되어 있다. 도 2a 및 도 3a에서 볼 수 있는 바와 같이, 복수의 나노시트(N1, N2, N3, N4) 각각의 X 방향 양 측벽은 소스/드레인 영역(130)에 접할 수 있다. 복수의 나노시트(N1, N2, N3, N4) 각각의 X 방향의 폭은 복수의 나노시트(N1, N2, N3, N4)의 양측에 있는 한 쌍의 소스/드레인 영역(130)에 의해 한정될 수 있다. 복수의 소스/드레인 영역(530) 각각의 저면 레벨(LV11)은 핀형 활성 영역(FA)의 상면(FT)의 레벨(LV12)보다 더 낮을 수 있다. 복수의 소스/드레인 영역(130)은 에피택셜 성장된 반도체층으로 이루어질 수 있다. 예를 들면, 복수의 소스/드레인 영역(130)은 Si 층, SiGe 층, 또는 SiC 층으로 이루어질 수 있다.
제1 나노시트(N1)의 저면과 핀형 활성 영역(FA)과의 사이의 이격 공간은 바텀 절연 구조(154)로 채워질 수 있다. 바텀 절연 구조(154)는 게이트 유전막(152)과 일체로 연결된 구조를 가질 수 있다. 바텀 절연 구조(154)의 적어도 일부는 게이트 유전막(152)의 구성 물질과 동일한 물질을 포함할 수 있다. 예를 들면, 바텀 절연 구조(154)는 실리콘 산화막, 상기 실리콘 산화막의 유전 상수보다 더 큰 유전 상수를 가지는 고유전막, 에어 갭(air gap), 또는 이들의 조합을 포함할 수 있다. 본 명세서에서 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 의미할 수 있다.
바텀 절연 구조(154)는 제1 나노시트(N1)의 저면과 핀형 활성 영역(FA)과의 사이의 이격 공간을 채우는 제1 절연부(154A)와, 제1 절연부(154A)로부터 제2 수평 방향(Y 방향)으로 연장되고 소자분리막(114)과 게이트 라인(160)과의 사이에 개재되는 제2 절연부(154B)를 포함할 수 있다. 제2 절연부(154B)는 제1 절연부(154A)를 중심으로 Y 방향을 따라 제1 절연부(154A)의 양측에 형성될 수 있다. 수직 방향에서 제2 절연부(154B)의 두께는 제1 절연부(154A)의 두께보다 더 작을 수 있다. 제1 절연부(154A)는 게이트 유전막(152)의 제1 두께(TH11)보다 더 큰 제2 두께(TH12)를 가질 수 있다. 제2 두께(TH12)는 제1 높이(H11)와 실질적으로 동일할 수 있다. 제2 절연부(154B)의 두께는 게이트 유전막(152)의 제1 두께(TH11)와 실질적으로 동일할 수 있다. 도 2b 및 도 3b에서 볼 수 있는 바와 같이, 바텀 절연 구조(154)는 기판(102)과 게이트 라인(160)과의 사이에서 Y 방향을 따라 길게 연장되고, Y 방향을 따라 가변적인 두께를 가질 수 있다.
복수의 소스/드레인 영역(130) 각각의 상면에는 금속 실리사이드막(182)이 형성될 수 있다. 금속 실리사이드막(182)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 금속 실리사이드막(182)은 생략 가능하다.
복수의 나노시트 적층 구조(NSS) 위에는 게이트 라인(160)의 측벽을 덮는 복수의 제1 절연 스페이서(118)가 형성되어 있다. 복수의 제1 절연 스페이서(118) 및 복수의 소스/드레인 영역(130)은 보호 절연막(142)으로 덮일 수 있다. 제1 절연 스페이서(118) 및 보호 절연막(142)은 메인 게이트 부분(160M)의 측벽을 덮을 수 있다. 제1 절연 스페이서(118) 및 보호 절연막(142)은 각각 SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, SiO2, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 보호 절연막(142)은 생략 가능하다.
복수의 나노시트(N1, N2, N3, N4) 각각의 사이의 공간에는 소스/드레인 영역(130)에 접하는 제2 절연 스페이서(120)가 형성되어 있다. 제2 절연 스페이서(120) 중 일부는 서브 게이트 부분(160S)과 소스/드레인 영역(130)과의 사이에 개재될 수 있다. 도 2a에 예시한 바와 같이, 집적회로 소자(100)에서 3 개의 서브 게이트 부분(160S) 각각의 양 측벽은 게이트 유전막(152)을 사이에 두고 제2 절연 스페이서(120)로 덮일 수 있다. 바텀 절연 구조(154)의 제1 절연부(154A)의 X 방향 양 측벽은 제2 절연 스페이서(120) 중 핀형 활성 영역(FA)에 가장 가까운 제2 절연 스페이서(120B)로 덮일 수 있다. 제2 절연 스페이서(120B)는 바텀 절연 구조(154)와 소스/드레인 영역(130)과의 사이에 개재될 수 있다. 수직 방향에서, 제2 절연 스페이서(120B)의 두께는 다른 제2 절연 스페이서(120)의 두께보다 더 작을 수 있다.
X 방향에서 바텀 절연 구조(154)의 폭은 바텀 절연 구조(154)의 양 측벽을 덮는 한 쌍의 제2 절연 스페이서(120B)에 의해 한정될 수 있다. X 방향에서 바텀 절연 구조(154)의 폭은 복수의 나노시트(N1, N2, N3, N4) 각각의 X 방향의 폭보다 더 작을 수 있다.
일부 실시예들에서, 제1 절연 스페이서(118) 및 제2 절연 스페이서(120)는 동일한 물질로 이루어질 수도 있다. 다른 일부 실시예들에서, 제1 절연 스페이서(118) 및 제2 절연 스페이서(120)는 서로 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 제2 절연 스페이서(120)는 SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, SiO2, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 제2 절연 스페이서(120)는 에어 갭을 포함할 수 있다.
도 2a에 예시한 바와 같이, 복수의 소스/드레인 영역(130) 위에는 게이트간 절연막(144) 및 층간절연막(174)이 차례로 형성되어 있다. 게이트간 절연막(144) 및 층간절연막(174)은 각각 실리콘 산화막으로 이루어질 수 있다.
복수의 콘택 플러그(184)가 복수의 금속 실리사이드막(182)을 통해 복수의 소스/드레인 영역(130)에 연결될 수 있다. 복수의 콘택 플러그(184)는 층간절연막(174), 게이트간 절연막(144), 및 보호 절연막(142)을 관통하여 금속 실리사이드막(182)에 연결될 수 있다. 복수의 콘택 플러그(184)는 각각 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 콘택 플러그(184)는 각각 W, Cu, Al, Ti, Ta, TiN, TaN, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
도 1 내지 도 3b를 참조하여 설명한 집적회로 소자(100)에서, 복수의 나노시트(N1, N2, N3, N4) 중 핀형 활성 영역(FA)에 가장 가까운 제1 나노시트(N1)와 핀형 활성 영역(FA)과의 사이의 공간이 바텀 절연 구조(154)로 채워져 있으며, 제1 나노시트(N1)와 핀형 활성 영역(FA)과의 사이에는 서브 게이트 부분이 형성되지 않는다. 따라서, 제1 나노시트(N1)의 저면에 대면하는 핀형 활성 영역(FA)의 상면(FT) 부근에 원하지 않는 채널이 형성되는 것을 억제할 수 있으며, 핀형 활성 영역(FA)의 상면(FT) 부근에 원하지 않는 기생 트랜지스터가 형성될 염려가 없다. 따라서, 기생 트랜지스터로 인해 야기될 수 있는 기생 커패시턴스의 증가, 누설 전류 증가, 서브쓰레숄드 스윙(subthreshold swing) 증가 등과 같은 전기적 특성 열화를 방지할 수 있다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다. 도 4a는 도 2a의 "X1"으로 표시한 국부 영역에 대응하는 영역의 확대 단면도이고, 도 4b는 도 2b의 "Y1"으로 표시한 국부 영역에 대응하는 영역의 확대 단면도이다. 도 4a 및 도 4b에서 도 1 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 및 도 4b를 참조하면, 집적회로 소자(200)는 도 1 내지 도 3b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 바텀 절연 구조(154) 대신 바텀 절연 구조(254)를 포함한다. 바텀 절연 구조(254)는 제1 나노시트(N1)와 핀형 활성 영역(FA)과의 사이의 이격 공간 내에 있는 에어 갭(254AG)과, 상기 이격 공간 내에 배치되고 에어 갭(254AG)을 한정하는 제1 절연부(254A)와, 제1 절연부(254A)로부터 Y 방향을 따라 양측으로 연장되는 제2 절연부(254B)를 포함할 수 있다. 에어 갭(254AG)의 상한 및 하한은 제1 절연부(254A)에 의해 한정될 수 있다.
집적회로 소자(200)에서, 제1 나노시트(N1)의 저면과 핀형 활성 영역(FA)과의 사이의 이격 공간은 제1 높이(H21)를 가질 수 있다. 제2 나노시트(N2)는 제1 높이(H21)보다 더 큰 제2 높이(H22)의 이격 공간을 사이에 두고 제1 나노시트(N1)로부터 이격될 수 있다. 제1 높이(H21)는 게이트 유전막(152)의 제1 두께(TH11)의 2 배 보다 더 클 수 있다.
제1 절연부(254A)는 게이트 유전막(152)의 제1 두께(TH11)보다 더 큰 제2 두께(TH22)를 가질 수 있다. 제2 두께(TH22)는 제1 높이(H21)와 실질적으로 동일할 수 있다. 에어 갭(254AG)의 높이(AH22)는 게이트 유전막(152)의 제1 두께(TH11)와 같거나 더 작을 수 있다. 제2 절연부(254B)는 소자분리막(114)과 게이트 라인(160)과의 사이에 개재될 수 있다. 제1 절연부(254A)는 게이트 유전막(152)과 일체로 연결될 수 있다.
게이트 라인(160)은 바텀 절연 구조(254)의 에어 갭(254AG)을 향해 돌출된 돌출부(160P)를 포함할 수 있다. 에어 갭(254AG)의 Y 방향의 폭은 게이트 라인(160)의 돌출부(160P)에 의해 한정될 수 있다. 바텀 절연 구조(254)에 대한 보다 상세한 구성은 도 1 내지 도 3b를 참조하여 바텀 절연 구조(154)에 대하여 설명한 바와 대체로 동일하다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다. 도 5a에는 도 2a의 "X1"으로 표시한 국부 영역에 대응하는 영역의 확대 단면도이고, 도 5b는 도 2b의 "Y1"으로 표시한 국부 영역에 대응하는 영역의 확대 단면도이다. 도 5a 및 도 5b에서 도 1 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a 및 도 5b를 참조하면, 집적회로 소자(300)는 도 1 내지 도 3b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 나노시트 적층 구조(NSS) 대신 나노시트 적층 구조(NSS3)를 포함한다. 나노시트 적층 구조(NSS3)는 복수의 나노시트(N31, N2, N3, N4)를 포함할 수 있다. 복수의 나노시트(N31, N2, N3, N4) 중 적어도 일부는 서로 다른 두께를 가질 수 있다. 예를 들면, 복수의 나노시트(N31, N2, N3, N4) 중 핀형 활성 영역(FA)에 가장 가까운 제1 나노시트(N31)의 수직 방향 두께는 제2 내지 제4 나노시트(N2, N3, N4)의 수직 방향 두께보다 더 작을 수 있다. 일 예에서, 제1 나노시트(N31)는 약 1 ∼ 3 nm의 범위 내에서 선택되는 수직 방향 두께를 가질 수 있다. 제1 나노시트(N31)에 대한 보다 상세한 구성은 도 1 내지 도 3b를 참조하여 제1 나노시트(N1)에 대하여 설명한 바와 대체로 동일하다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 6에는 도 1의 X - X' 선 단면에 대응하는 부분의 단면 구성이 예시되어 있다. 도 6에서 도 1 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6을 참조하면, 집적회로 소자(400)는 도 1 내지 도 3b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)는 집적회로 소자(100)에 포함된 제2 절연 스페이서(120)를 포함하지 않으며, 복수의 게이트 라인(160) 대신 복수의 게이트 라인(460)을 포함하고, 게이트 유전막(152) 대신 게이트 유전막(452)을 포함한다.
복수의 게이트 라인(460)은 각각 나노시트 적층 구조(NSS)의 상면을 덮고 Y 방향으로 연장되는 메인 게이트 부분(460M)과, 메인 게이트 부분(460M)에 일체로 연결되고 복수의 나노시트(N1, N2, N3, N4) 각각의 사이의 이격 공간 내에 배치된 복수의 서브 게이트 부분(460S)을 포함할 수 있다. 수직 방향에서 복수의 서브 게이트 부분(460S) 각각의 두께는 메인 게이트 부분(460M)의 두께보다 더 작을 수 있다. 복수의 게이트 라인(460)은 각각 핀형 활성 영역(FA)과 제1 나노시트(N1)와의 사이에 배치되는 서브 게이트 부분을 포함하지 않는다.
X 방향에서, 복수의 서브 게이트 부분(460S) 각각의 폭(SGW)은 메인 게이트 부분(460M)의 폭(MGW)보다 더 클 수 있다. 복수의 서브 게이트 부분(460S)은 각각 게이트 유전막(452)을 사이에 두고 소스/드레인 영역(130)과 이격될 수 있다.
제1 나노시트(N1)의 저면과 핀형 활성 영역(FA)과의 사이의 공간은 바텀 절연 구조(454)로 채워질 수 있다. 바텀 절연 구조(454)는 게이트 유전막(452)과 일체로 연결된 구조를 가질 수 있다. X 방향에서, 바텀 절연 구조(454)의 폭은 복수의 나노시트(N1, N2, N3, N4) 각각의 폭과 같거나 유사할 수 있다. X 방향에서, 바텀 절연 구조(454)의 양 측벽은 게이트 라인(160)의 양 측에 배치된 한 쌍의 소스/드레인 영역(130)에 접할 수 있다. X 방향에서, 바텀 절연 구조(454)의 폭(454W)은 한 쌍의 소스/드레인 영역(130)에 의해 한정될 수 있다. 바텀 절연 구조(454)의 폭(454W)은 서브 게이트 부분(460S)의 폭(SGW)보다 더 클 수 있다. 게이트 라인(460), 게이트 유전막(452), 및 바텀 절연 구조(454)에 대한 보다 상세한 구성은 도 1 내지 도 3b를 참조하여 게이트 라인(160), 게이트 유전막(152) 및 바텀 절연 구조(154)에 대하여 설명한 바와 대체로 동일하다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 7에는 도 1의 X - X' 선 단면에 대응하는 부분의 단면 구성이 예시되어 있다. 도 7에서 도 1 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7을 참조하면, 집적회로 소자(500)는 도 1 내지 도 3b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(500)에서, 핀형 활성 영역(FA) 위에는 복수의 소스/드레인 영역(530)이 형성되어 있다.
나노시트 적층 구조(NSS)에 포함된 복수의 나노시트(N1, N2, N3, N4) 중 제2 내지 제4 나노시트(N2, N3, N4) 각각의 양 측벽은 복수의 소스/드레인 영역(530)에 접할 수 있다. 제1 나노시트(N1)의 상면은 복수의 소스/드레인 영역(530) 각각의 저면과 접할 수 있다. 제1 나노시트(N1)는 복수의 소스/드레인 영역(530)과 수직으로 오버랩되는 부분들을 포함할 수 있다. 제1 나노시트(N1) 중 복수의 소스/드레인 영역(530)과 수직으로 오버랩되는 부분들의 두께는 제1 나노시트(N1) 중 게이트 라인(160)과 수직으로 오버랩되는 부분들의 두께보다 더 작을 수 있다. 일부 실시예들에서, 제1 나노시트(N1)의 두께는 제2 내지 제4 나노시트(N2, N3, N4) 각각의 두께와 다를 수 있다. 예를 들면, 제1 나노시트(N1)의 두께는 제2 내지 제4 나노시트(N2, N3, N4) 각각의 두께보다 더 작을 수 있다. 일 예에서, 제2 내지 제4 나노시트(N2, N3, N4)는 각각 약 4.5 ∼ 5.5 nm의 범위 내에서 선택되는 두께를 가지고, 제1 나노시트(N1)는 약 1 ∼ 3 nm의 범위 내에서 선택되는 두께를 가질 수 있다. 다른 일부 실시예들에서, 제1 나노시트(N1)의 두께는 제2 내지 제4 나노시트(N2, N3, N4) 각각의 두께와 실질적으로 동일하거나 유사할 수 있다.
집적회로 소자(500)는 핀형 활성 영역(FA)의 상면(FT) 위에서 X 방향으로 길게 연장되는 바텀 절연 구조(554)를 포함할 수 있다. 바텀 절연 구조(554)는 제1 나노시트(N1)과 핀형 활성 영역(FA)과의 사이의 공간을 채우는 제1 절연부(554A)와, 제1 절연부(554A)의 양측에서 Y 방향을 따라 연장되고 소자분리막(114)과 게이트 라인(160)과의 사이에 개재되는 제2 절연부(154B)(도 2b 참조)와, 제1 절연부(554A)의 양측에서 X 방향을 따라 연장되고 핀형 활성 영역(FA)과 소스/드레인 영역(530)과의 사이에 개재되는 제3 절연부(554C)를 포함할 수 있다. 제1 절연부(554A) 및 제3 절연부(554C)는 일체로 연결되고 실질적으로 동일한 두께를 가질 수 있다. 제1 절연부(554A) 및 제3 절연부(554C) 각각의 두께는 제2 절연부(154B)(도 2b 참조)의 두께보다 더 크고 게이트 유전막(152)의 두께보다 더 클 수 있다. 바텀 절연 구조(554)는 게이트 유전막(152)과 일체로 연결된 구조를 가질 수 있다.
복수의 소스/드레인 영역(530) 각각의 저면 레벨은 바텀 절연 구조(554)의 상면 레벨보다 더 높을 수 있다. 바텀 절연 구조(554)는 제1 나노시트(N1)를 사이에 두고 소스/드레인 영역(530)으로부터 이격될 수 있다. 1 개의 핀형 활성 영역(FA) 위에는 1 개의 바텀 절연 구조(554)가 배치되고, 1 개의 핀형 활성 영역(FA) 위에서 1 개의 바텀 절연 구조(554) 위에는 복수의 나노시트 적층 구조(NSS), 복수의 게이트 라인(160), 및 복수의 소스/드레인 영역(530)이 배치될 수 있다. 바텀 절연 구조(554) 및 소스/드레인 영역(530)의 구성 물질에 대한 상세한 구성은 도 1 내지 도 3b를 참조하여 바텀 절연 구조(154) 및 소스/드레인 영역(130)에 대하여 설명한 바를 참조한다.
집적회로 소자(500)는, 도 1 내지 도 3b를 참조하여 설명한 집적회로 소자(100)와 유사하게, 복수의 나노시트(N1, N2, N3, N4) 각각의 사이의 공간에서 소스/드레인 영역(530)에 접하는 제2 절연 스페이서(120)를 포함할 수 있다. 단, 집적회로 소자(100)에서와 달리, 집적회로 소자(500)는 핀형 활성 영역(FA)과 제1 나노시트(N1)와의 사이에 배치되는 제2 절연 스페이서(120B)는 포함하지 않는다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 8에는 도 1의 X - X' 선 단면에 대응하는 부분의 단면 구성이 예시되어 있다. 도 8에서 도 1 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8을 참조하면, 집적회로 소자(600)는 도 7을 참조하여 설명한 집적회로 소자(500)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(600)는 바텀 절연 구조(654)를 포함할 수 있다. 바텀 절연 구조(654)는 제1 나노시트(N1)와 핀형 활성 영역(FA)과의 사이의 공간을 채우는 제1 절연부(654A)와, 제1 절연부(654A)의 양측에서 Y 방향을 따라 연장되고 소자분리막(114)과 게이트 라인(160)과의 사이에 개재되는 제2 절연부(154B)(도 2b 참조)와, 제1 절연부(654A)의 양측에서 X 방향을 따라 연장되고 핀형 활성 영역(FA)과 소스/드레인 영역(530)과의 사이에 개재되는 제3 절연부(654C)를 포함할 수 있다. 제1 절연부(654A) 및 제3 절연부(654C)는 일체로 연결되고 실질적으로 동일한 두께를 가질 수 있다. 제1 절연부(654A) 및 제3 절연부(654C) 각각의 두께는 제2 절연부(154B)(도 2b 참조)의 두께보다 더 크고 게이트 유전막(152)의 두께보다 더 클 수 있다. 바텀 절연 구조(654)는 게이트 유전막(152)과 일체로 연결된 구조를 가질 수 있다.
복수의 소스/드레인 영역(530) 각각의 저면 레벨은 바텀 절연 구조(654)의 상면 레벨보다 더 높을 수 있다. 바텀 절연 구조(654)는 제1 나노시트(N1)를 사이에 두고 소스/드레인 영역(530)으로부터 이격될 수 있다. 1 개의 핀형 활성 영역(FA) 위에는 복수의 바텀 절연 구조(654)가 배치될 수 있다. 1 개의 핀형 활성 영역(FA) 위에서 1 개의 바텀 절연 구조(654) 위에는 1 개의 나노시트 적층 구조(NSS) 및 1 개의 게이트 라인(160)이 배치될 수 있다. 바텀 절연 구조(654)의 구성 물질에 대한 상세한 구성은 도 1 내지 도 3b를 참조하여 바텀 절연 구조(154)에 대하여 설명한 바를 참조한다.
핀형 활성 영역(FA)의 상면(FT)과 소스/드레인 영역(530)과의 사이에는 반도체 패턴(604)이 개재될 수 있다. 바텀 절연 구조(654)의 X 방향 폭은 반도체 패턴(604)에 의해 한정될 수 있다. 소스/드레인 영역(530)은 반도체 패턴(604) 및 제1 나노시트(N1)를 사이에 두고 핀형 활성 영역(FA)으로부터 이격되어 있을 수 있다. 반도체 패턴(604)은 제1 나노시트(N1)를 구성하는 물질과는 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 반도체 패턴(604)은 SiGe로 이루어질 수 있다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 9에는 도 1의 X - X' 선 단면에 대응하는 부분의 단면 구성이 예시되어 있다. 도 9에서 도 1 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9를 참조하면, 집적회로 소자(700)는 도 1 내지 도 3b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(700)에서, 핀형 활성 영역(FA) 위에는 복수의 소스/드레인 영역(730)이 형성되어 있다. 복수의 나노시트(N1, N2, N3, N4) 각각의 양 측벽은 복수의 소스/드레인 영역(730)에 접할 수 있다.
일부 실시예들에서, 제1 나노시트(N1)의 두께는 제2 내지 제4 나노시트(N2, N3, N4) 각각의 두께와 다를 수 있다. 예를 들면, 제1 나노시트(N1)의 두께는 제2 내지 제4 나노시트(N2, N3, N4) 각각의 두께보다 더 작을 수 있다. 다른 일부 실시예들에서, 제1 나노시트(N1)의 두께는 제2 내지 제4 나노시트(N2, N3, N4) 각각의 두께와 실질적으로 동일하거나 유사할 수 있다.
집적회로 소자(700)는 핀형 활성 영역(FA)의 상면(FT) 위에서 X 방향으로 길게 연장되는 바텀 절연 구조(754)를 포함할 수 있다. 바텀 절연 구조(754)는 제1 나노시트(N1)와 핀형 활성 영역(FA)과의 사이의 공간을 채우는 제1 절연부(754A)와, 제1 절연부(754A)의 양측에서 Y 방향을 따라 연장되고 소자분리막(114)과 게이트 라인(160)과의 사이에 개재되는 제2 절연부(154B)(도 2b 참조)와, 제1 절연부(754A)의 양측에서 X 방향을 따라 연장되고 핀형 활성 영역(FA)과 소스/드레인 영역(730)과의 사이에 개재되는 제3 절연부(754C)를 포함할 수 있다. 제1 절연부(754A) 및 제3 절연부(754C)는 일체로 연결되고, 제3 절연부(754C)의 두께는 제1 절연부(754A)의 두께보다 더 작을 수 있다. 바텀 절연 구조(754)는 게이트 유전막(152)과 일체로 연결된 구조를 가질 수 있다.
바텀 절연 구조(754)의 상면은 복수의 소스/드레인 영역(730) 각각의 저면과 접할 수 있다. 바텀 절연 구조(754) 중 복수의 소스/드레인 영역(730)과 수직으로 오버랩되는 부분들의 두께는 바텀 절연 구조(754) 중 게이트 라인(160)과 수직으로 오버랩되는 부분들의 두께보다 더 작을 수 있다. 복수의 소스/드레인 영역(730) 각각의 저면 레벨은 핀형 활성 영역(FA)의 상면(FT)의 레벨보다 더 높을 수 있다. 1 개의 핀형 활성 영역(FA) 위에는 1 개의 바텀 절연 구조(754)가 배치되고, 1 개의 핀형 활성 영역(FA) 위에서 1 개의 바텀 절연 구조(754) 위에는 복수의 나노시트 적층 구조(NSS), 복수의 게이트 라인(160), 및 복수의 소스/드레인 영역(730)이 배치될 수 있다. 바텀 절연 구조(754) 및 소스/드레인 영역(730)의 구성 물질에 대한 상세한 구성은 도 1 내지 도 3b를 참조하여 바텀 절연 구조(154) 및 소스/드레인 영역(130)에 대하여 설명한 바를 참조한다.
집적회로 소자(700)는, 도 1 내지 도 3b를 참조하여 설명한 집적회로 소자(100)와 유사하게, 복수의 나노시트(N1, N2, N3, N4) 각각의 사이의 공간에서 소스/드레인 영역(730)에 접하는 제2 절연 스페이서(120)를 포함할 수 있다. 단, 집적회로 소자(100)에서와 달리, 집적회로 소자(700)는 핀형 활성 영역(FA)과 제1 나노시트(N1)와의 사이에 배치되는 제2 절연 스페이서(120B)는 포함하지 않는다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 10에는 도 1의 X - X' 선 단면에 대응하는 부분의 단면 구성이 예시되어 있다. 도 10에서 도 1 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10을 참조하면, 집적회로 소자(800)는 도 9를 참조하여 설명한 집적회로 소자(700)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(800)는 핀형 활성 영역(FA)의 상면(FT) 위에서 X 방향으로 연장되는 바텀 절연 구조(854)를 포함할 수 있다. 바텀 절연 구조(854)는 제1 나노시트(N1)와 핀형 활성 영역(FA)과의 사이의 공간을 채우는 제1 절연부(854A)와, 제1 절연부(854A)의 양측에서 Y 방향을 따라 연장되고 소자분리막(114)과 게이트 라인(160)과의 사이에 개재되는 제2 절연부(154B)(도 2b 참조)와, 제1 절연부(854A)의 양측에서 X 방향을 따라 연장되고 핀형 활성 영역(FA)과 소스/드레인 영역(830)과의 사이에 개재되는 제3 절연부(854C)를 포함할 수 있다. 제1 절연부(854A) 및 제3 절연부(854C)는 일체로 연결되고, 제3 절연부(854C)의 두께는 제1 절연부(854A)의 두께보다 더 작을 수 있다. 바텀 절연 구조(854)는 게이트 유전막(152)과 일체로 연결된 구조를 가질 수 있다.
복수의 소스/드레인 영역(730) 각각의 저면 레벨은 핀형 활성 영역(FA)의 상면(FT)의 레벨보다 더 높을 수 있다. 바텀 절연 구조(854)는 소스/드레인 영역(730)에 접할 수 있다. 1 개의 핀형 활성 영역(FA) 위에는 복수의 바텀 절연 구조(854)가 배치될 수 있다. 1 개의 핀형 활성 영역(FA) 위에서 1 개의 바텀 절연 구조(854) 위에는 1 개의 나노시트 적층 구조(NSS) 및 1 개의 게이트 라인(160)이 배치될 수 있다. 바텀 절연 구조(854)의 구성 물질에 대한 상세한 구성은 도 1 내지 도 3b를 참조하여 바텀 절연 구조(154)에 대하여 설명한 바를 참조한다.
핀형 활성 영역(FA)의 상면(FT)과 소스/드레인 영역(730)과의 사이에는 반도체 패턴(804)이 개재될 수 있다. 바텀 절연 구조(854)의 X 방향 폭은 반도체 패턴(804)에 의해 한정될 수 있다. 소스/드레인 영역(730)은 반도체 패턴(804)을 사이에 두고 핀형 활성 영역(FA)으로부터 이격될 수 있다. 반도체 패턴(804)은 제1 나노시트(N1)를 구성하는 물질과는 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 반도체 패턴(804)은 SiGe로 이루어질 수 있다.
도 4a 내지 도 10을 참조하여 설명한 집적회로 소자(200, 300, 400, 500, 600, 700, 800)는 복수의 나노시트(N1, N2, N3, N4) 중 핀형 활성 영역(FA)에 가장 가까운 제1 나노시트(N1, N31)와 핀형 활성 영역(FA)과의 사이의 공간이 바텀 절연 구조(154, 254, 454, 554, 654, 754, 854)로 채워져 있으며, 게이트 라인(160, 460)은 제1 나노시트(N1, N31)와 핀형 활성 영역(FA)과의 사이에 배치되는 서브 게이트 부분을 포함하지 않는다. 따라서, 제1 나노시트(N1, N31)에 대면하는 핀형 활성 영역(FA)의 상면(FT) 부근에 원하지 않는 채널 형성이 억제되어 원하지 않는 기생 트랜지스터가 형성될 염려가 없다. 따라서, 기생 트랜지스터로 인해 야기될 수 있는 전기적 특성 열화를 방지할 수 있다.
도 11 내지 도 28b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 11 내지 도 28b를 참조하여, 도 1a 내지 도 3b에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 11 내지 도 28b에서, 도 11, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17 내지 도 22, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 및 도 28a는 각각 도 1의 X - X' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이고, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 및 도 28b는 각각 도 1의 Y - Y' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이다. 도 11 내지 도 28b에 있어서, 도 1 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11을 참조하면, 기판(102) 상에 복수의 희생 반도체층(104)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층한다.
복수의 희생 반도체층(104) 중 기판(102)에 가장 가까운 희생 반도체층(104B)의 높이는 다른 희생 반도체층(104)의 높이보다 더 작을 수 있다. 일부 실시예들에서, 기판(102)에 가장 가까운 희생 반도체층(104B)의 높이는 다른 희생 반도체층(104)의 1/2 이하일 수 있다.
복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)은 서로 다른 반도체 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 희생 반도체층(104)은 SiGe로 이루어지고, 복수의 나노시트 반도체층(NS)은 Si로 이루어질 수 있다. 일부 실시예들에서, 복수의 희생 반도체층(104)은 각각 동일한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 복수의 희생 반도체층(104) 중 기판(102)에 가장 가까운 희생 반도체층(104B)은 다른 희생 반도체층(104)과 식각 선택비 차이를 가지는 물질로 이루어질 수 있다. 예를 들면, 복수의 희생 반도체층(104)은 각각 SiGe 막으로 이루어지되, 기판(102)에 가장 가까운 희생 반도체층(104B)에서의 Ge 함량비와 다른 희생 반도체층(104)에서의 Ge 함량비가 서로 서로 다를 수 있디.
도 12a 및 도 12b를 참조하면, 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 마스크 패턴(MP)을 형성한다. 마스크 패턴(MP)은 X 방향으로 상호 평행하게 연장되는 복수의 라인 패턴으로 이루어질 수 있다. 마스크 패턴(MP)은 패드 산화막 패턴(512) 및 하드마스크 패턴(514)을 포함할 수 있다. 하드마스크 패턴(514)은 실리콘 질화물, 폴리실리콘, SOH(spin-on hardmask) 재료, 또는 이들의 조합으로 이루어질 수 있다. 상기 SOH 재료는 탄소 함량이 상기 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물로 이루어질 수 있다.
도 13a 및 도 13b를 참조하면, 마스크 패턴(MP)을 식각 마스크로 이용하여 복수의 희생 반도체층(104), 복수의 나노시트 반도체층(NS), 및 기판(102)의 일부를 식각하여 트렌치(T1)를 형성한다. 그 결과, 트렌치(T1)에 의해 정의되는 복수의 핀형 활성 영역(FA)이 형성되고, 복수의 핀형 활성 영역(FA) 각각의 위에는 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조가 남게 된다.
도 14a 및 도 14b를 참조하면, 트렌치(T1) 내에 소자분리막(114)을 형성한다.
도 15a 및 도 15b를 참조하면, 도 14a 및 도 14b의 결과물로부터 마스크 패턴(MP)을 제거하고, 소자분리막(114)을 일부 제거하기 위한 리세스 공정을 수행하여 소자분리막(114)의 상면이 핀형 활성 영역(FA)의 상면(FT)과 대략 동일하거나 유사한 레벨로 되도록 할 수 있다.
도 16a 및 도 16b를 참조하면, 복수의 핀형 활성 영역(FA) 위에 복수의 더미 게이트 구조체(DGS)을 형성한다. 복수의 더미 게이트 구조체(DGS)는 각각 복수의 핀형 활성 영역(FA)과 교차하는 방향으로 연장될 수 있다. 복수의 더미 게이트 구조체(DGS)는 각각 산화막(D112), 더미 게이트층(D114), 및 캡핑층(D116)이 차례로 적층된 구조를 가질 수 있다. 일부 실시예들에서, 더미 게이트층(D114)은 폴리실리콘으로 이루어지고, 캡핑층(D116)은 실리콘 질화막으로 이루어질 수 있다.
도 17을 참조하면, 복수의 더미 게이트 구조체(DGS) 각각의 양 측벽을 덮는 제1 절연 스페이서(118)를 형성한다. 제1 절연 스페이서(118)는 SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, SiO2, 또는 이들의 조합으로 이루어지는 단일막 또는 다중막으로 이루어질 수 있다.
복수의 더미 게이트 구조체(DGS) 및 복수의 제1 절연 스페이서(118)를 식각 마스크로 이용하여 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS) 각각의 일부를 식각에 의해 제거하여 핀형 활성 영역(FA)의 상면을 노출시키는 복수의 리세스 영역(R1)을 형성한다. 복수의 리세스 영역(R1)의 저면 레벨은 핀형 활성 영역(FA)의 상면(FT)의 레벨보다 더 낮을 수 있다.
복수의 리세스 영역(R1)이 형성된 후, 복수의 나노시트 반도체층(NS)은 복수의 나노시트(N1, N2, N3, N4)를 포함하는 복수의 나노시트 적층 구조(NSS)로 분할될 수 있다.
도 18을 참조하면, 등방성 식각 공정을 이용하여 복수의 나노시트 적층 구조(NSS) 각각의 양 측에서 노출되는 복수의 희생 반도체층(104)을 일부 제거하여, 복수의 나노시트(N1, N2, N3, N4) 각각의 사이에 인덴트 영역(104D)을 형성한다. 복수의 인덴트 영역(104D) 중 핀형 활성 영역(FA)에 가장 가까운 인덴트 영역(104D)의 높이(Z 방향 크기)는 다른 인덴트 영역(104D)의 높이(Z 방향 크기)보다 더 작을 수 있다.
일부 실시예들에서, 복수의 인덴트 영역(104D)을 형성하기 위한 등방성 식각 공정시 복수의 희생 반도체층(104)과 복수의 나노시트(N1, N2, N3, N4)와의 사이의 식각 선택비 차이를 이용할 수 있다. 상기 등방성 식각 공정은 습식 또는 건식으로 수행될 수 있다.
도 19를 참조하면, 복수의 인덴트 영역(104D)(도 18 참조)을 채우는 복수의 제2 절연 스페이서(120)를 형성한다. 복수의 제2 절연 스페이서(120) 중 핀형 활성 영역(FA)에 가장 가까운 제2 절연 스페이서(120B)의 높이는 다른 제2 절연 스페이서(120)의 높이보다 더 작을 수 있다.
복수의 제2 절연 스페이서(120)를 형성하기 위하여 ALD(atomic layer deposition) 공정, CVD(chemical vapor deposition) 공정, 산화 공정, 또는 이들의 조합을 이용할 수 있다.
도 20을 참조하면, 복수의 나노시트(N1, N2, N3, N4) 각각의 노출된 양 측벽과 핀형 활성 영역(FA)의 노출 표면들로부터 반도체 물질을 에피택셜 성장시켜 복수의 소스/드레인 영역(130)을 형성한다.
도 21을 참조하면, 복수의 소스/드레인 영역(130)이 형성된 결과물을 덮는 보호 절연막(142)을 형성하고, 보호 절연막(142) 위에 게이트간 절연막(144)을 형성한 후, 보호 절연막(142) 및 게이트간 절연막(144)을 평탄화하여 캡핑층(D116)의 상면을 노출시킨다.
도 22를 참조하면, 도 21의 결과물로부터 캡핑층(D116)을 제거하여 더미 게이트층(D114)을 노출시키고, 보호 절연막(142) 및 게이트간 절연막(144)을 일부 제거하여 게이트간 절연막(144)의 상면이 더미 게이트층(D114)의 상면과 대략 동일한 레벨에 위치하도록 한다.
도 23a 및 도 23b를 참조하면, 도 22의 결과물로부터 더미 게이트층(D114) 및 그 하부의 산화막(D112)을 제거하여 게이트 공간(GS)을 마련하고, 게이트 공간(GS)을 통해 복수의 나노시트 적층 구조(NSS)를 노출시킨다.
도 24a 및 도 24b를 참조하면, 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(104)을 게이트 공간(GS)을 통해 제거하여, 게이트 공간(GS)을 복수의 나노시트(N1, N2, N3, N4) 각각의 사이의 공간까지 확장한다. 확장된 게이트 공간(GS)을 통해 복수의 나노시트(N1, N2, N3, N4)가 노출될 수 있다. 제1 나노시트(N1)의 저면과 핀형 활성 영역(FA)의 상면(FT)과의 사이에는 절연 공간(INS)이 형성될 수 있다.
도 25a 및 도 25b를 참조하면, 복수의 나노시트(N1, N2, N3, N4) 및 핀형 활성 영역(FA)의 노출된 표면들을 덮는 게이트 유전막(152) 및 바텀 절연 구조(154)를 형성한다.
일부 실시예들에서, 게이트 유전막(152) 및 바텀 절연 구조(154)는 동시에 형성될 수 있다. 바텀 절연 구조(154)의 적어도 일부는 게이트 유전막(152)의 구성 물질과 동일한 물질로 이루어질 수 있다. 게이트 유전막(152) 및 바텀 절연 구조(154)를 형성하기 위하여 ALD 공정을 이용할 수 있다.
핀형 활성 영역(FA)의 상면과 제1 나노시트(N1)와의 사이의 수직 방향 이격 거리가 제1 내지 제4 나노시트(N1, N2, N3, N4) 각각의 사이의 수직 방향 이격 거리의 1/2과 같거나 더 작은 경우, 제1 내지 제4 나노시트(N1, N2, N3, N4) 각각의 사이의 공간에 게이트 유전막(152)이 형성되는 동안 핀형 활성 영역(FA)의 상면(FT)과 제1 나노시트(N1)와의 사이의 이격 공간이 바텀 절연 구조(154)로 채워질 수 있다. 도 25b에 예시한 바와 같이, 바텀 절연 구조(154)는 핀형 활성 영역(FA)과 제1 나노시트(N1)와의 사이의 공간을 채우는 제1 절연부(154A)와, 소자분리막(114)을 덮는 제2 절연부(154B)를 포함하도록 형성될 수 있다.
도 26a 및 도 26b를 참조하면, 게이트 유전막(152) 및 바텀 절연 구조(154) 위에서 게이트 공간(GS)(도 25a 및 도 25b 참조)을 채우면서 게이트간 절연막(144)의 상면을 덮는 게이트 형성용 도전층(160L)을 형성한다.
게이트 형성용 도전층(160L)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 게이트 형성용 도전층(160L)을 형성하기 위하여 ALD 공정을 이용할 수 있다.
도 27a 및 도 27b를 참조하면, 도 26a 및 도 26b의 결과물에서 게이트간 절연막(144)의 상면이 노출될 때까지 게이트 형성용 도전층(160L)을 그 상면으로부터 일부 제거하여 복수의 게이트 라인(160)를 형성한다. 복수의 게이트 라인(160)은 메인 게이트 부분(160M) 및 복수의 서브 게이트 부분(160S)을 포함할 수 있다. 핀형 활성 영역(FA)과 제1 나노시트(N1)와의 사이의 공간은 바텀 절연 구조(154)로 채워져 있으므로 게이트 라인(160)은 핀형 활성 영역(FA)의 상면(FT)과 제1 나노시트(N1)와의 사이의 공간까지 연장되지 않을 수 있다. 복수의 게이트 라인(160)를 형성하는 동안 평탄화 공정을 수행함에 따라 보호 절연막(142) 및 게이트간 절연막(144) 각각의 높이가 낮아질 수 있다.
도 28a 및 도 28b를 참조하면, 복수의 게이트 라인(160)을 덮는 층간절연막(174)을 형성한 후, 층간절연막(174) 및 게이트간 절연막(144)을 일부 식각하여 복수의 소스/드레인 영역(130)을 노출시키는 복수의 콘택홀(180)을 형성한다. 복수의 콘택홀(180)을 통해 노출되는 복수의 소스/드레인 영역(130) 각각의 상면에 금속 실리사이드막(182)을 형성하고, 금속 실리사이드막(182) 위에서 콘택홀(180)을 채우는 콘택 플러그(184)를 형성하여, 도 1 내지 도 3b에 예시한 집적회로 소자(100)를 형성할 수 있다.
도 11 내지 도 28b를 참조하여 설명한 집적회로 소자의 제조 방법에 따르면, 제1 내지 제4 나노시트(N1, N2, N3, N4)의 표면 위에 게이트 유전막(152)을 형성하는 동안 핀형 활성 영역(FA)과 제1 나노시트(N1)와의 사이의 공간에 게이트 유전막(152)보다 더 큰 수직 방향 두께를 가지는 바텀 절연 구조(154)를 용이하게 형성할 수 있다. 이에 따라, 제1 나노시트(N1)의 저면에 대면하는 핀형 활성 영역(FA)의 상면(FT) 부근에 원하지 않는 채널이 형성되는 것을 억제함으로써 전기적 특성 열화를 억제할 수 있다.
도 4a 및 도 4b에 예시한 집적회로 소자(200)를 제조하기 위하여 도 11 내지 도 28b를 참조하여 설명한 방법을 이용할 수 있다. 단, 도 11을 참조하여 설명한 공정에서, 복수의 희생 반도체층(104) 중 기판(102)에 가장 가까운 희생 반도체층(104B)의 높이는 다른 희생 반도체층(104)의 높이보다 더 작고 게이트 유전막(152)의 제1 두께(TH11)의 2 배 보다 더 크게 되도록 형성할 수 있다. 그리고, 도 25a 및 도 25b를 참조하여 설명한 공정에서 바텀 절연 구조(154) 대신 도 4a 및 도 4b를 참조하여 설명한 바텀 절연 구조(254)를 형성할 수 있다. 제1 절연부(254A) 및 제2 절연부(254B)는 게이트 유전막(152)과 동시에 형성될 수 있다. 제1 절연부(254A)를 형성하는 동안 제1 나노시트(N1)와 핀형 활성 영역(FA)과의 사이의 공간에 제1 절연부(254A)에 의해 상한 및 하한이 한정되는 에어 갭(254AG)이 형성될 수 있다. 그 후, 도 26a 내지 도 27b를 참조하여 설명한 바와 같은 방법으로 게이트 라인(160)을 형성할 수 있다. 게이트 라인(160)을 형성하는 동안, 게이트 라인(160) 형성 물질의 일부가 제1 나노시트(N1)의 저면과 핀형 활성 영역(FA)과의 사이의 빈 공간을 향해 유입되어 게이트 라인(160)의 돌출부(160P)가 형성되고, 그 결과 돌출부(160P)에 의해 에어 갭(254AG)의 Y 방향 폭이 한정될 수 있다.
도 5a 및 도 5b에 예시한 집적회로 소자(300)를 제조하기 위하여 도 11 내지 도 28b를 참조하여 설명한 방법을 이용할 수 있다. 단, 도 11을 참조하여 설명한 공정에서, 복수의 나노시트 반도체층(NS) 중 기판(102)에 가장 가까운 나노시트 반도체층(NS)의 높이(Z 방향 크기)를 다른 나노시트 반도체층(NS)의 높이(Z 방향 크기)보다 더 작게 형성할 수 있다.
도 29a 내지 도 29c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 29a 내지 도 29c를 참조하여, 도 6에 예시한 집적회로 소자(400)를 제조하기 위한 예시적인 방법을 설명한다. 도 29a 내지 도 29c에는 각각 도 1의 X - X' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 29a 내지 도 29c에 있어서, 도 1 내지 도 28b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 29a를 참조하면, 도 11 내지 도 17을 참조하여 설명한 바와 같은 방법으로 복수의 더미 게이트 구조체(DGS) 각각의 양 측벽을 덮는 제1 절연 스페이서(118)를 형성하고, 핀형 활성 영역(FA)의 상면을 노출시키는 복수의 리세스 영역(R1)을 형성한 후, 도 20을 참조하여 설명한 바와 같은 방법으로 복수의 리세스 영역(R1)에서 핀형 활성 영역(FA) 위에 복수의 소스/드레인 영역(130)을 형성한다. 복수의 소스/드레인 영역(130)은 각각 복수의 희생 반도체층(104)의 측벽에 접하도록 형성될 수 있다.
도 29b를 참조하면, 도 29a의 결과물에 대하여 도 21 내지 도 24b를 참조하여 설명한 바와 같은 공정들을 수행하여 게이트 공간(GS4)을 형성하고, 게이트 공간(GS4)을 통해 복수의 나노시트(N1, N2, N3, N4)를 노출시킨다. 제1 나노시트(N1)와 핀형 활성 영역(FA)과의 사이에는 절연 공간(INS4)이 형성될 수 있다.
도 29c를 참조하면, 도 29b의 결과물에 대하여 도 25a 내지 도 27b를 참조하여 설명한 바와 같은 공정들을 수행하여 게이트 유전막(452)과 절연 공간(INS4)(도 29b 참조)을 채우는 바텀 절연 구조(454)를 동시에 형성하고, 복수의 게이트 라인(460)를 형성한다. 그 후, 도 28a 및 도 28b를 참조하여 설명한 바와 같은 공정을 수행하여 도 6에 예시한 집적회로 소자(400)를 제조할 수 있다.
도 30a 내지 도 30d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 30a 내지 도 30d를 참조하여, 도 7에 예시한 집적회로 소자(500)를 제조하기 위한 예시적인 방법을 설명한다. 도 30a 내지 도 30d에는 각각 도 1의 X - X' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 30a 내지 도 30d에 있어서, 도 1 내지 도 28b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 30a를 참조하면, 도 11 내지 도 17을 참조하여 설명한 바와 유사한 방법으로 복수의 더미 게이트 구조체(DGS) 각각의 양 측벽을 덮는 제1 절연 스페이서(118)를 형성하고, 핀형 활성 영역(FA)의 상면을 노출시키는 복수의 리세스 영역(R5)을 형성한다. 단, 도 17에 예시한 복수의 리세스 영역(R1)과 달리, 복수의 리세스 영역(R5)의 저면 레벨은 복수의 나노시트(N1, N2, N3, N4) 중 핀형 활성 영역(FA)에 가장 가까운 제1 나노시트(N1)의 저면보다 더 높을 수 있다. 복수의 리세스 영역(R5) 각각의 저면에서 제1 나노시트(N1)가 노출될 수 있다.
도 30b를 참조하면, 도 18 및 도 19를 참조하여 설명한 바와 유사한 방법으로 복수의 제2 절연 스페이서(120)를 형성한다. 단, 핀형 활성 영역(FA)과 제1 나노시트(N1)와의 사이에 제2 절연 스페이서(120B)가 형성되지 않는다.
도 30c를 참조하면, 도 20을 참조하여 설명한 바와 유사한 방법으로 복수의 리세스 영역(R5)에서 제1 나노시트(N1) 위에 복수의 소스/드레인 영역(530)을 형성한다.
도 30d를 참조하면, 도 30c의 결과물에 대하여 도 21 내지 도 28b를 참조하여 설명한 바와 유사한 공정들을 수행하여 도 7에 예시한 집적회로 소자(500)를 제조할 수 있다. 특히, 도 24a 및 도 24b를 참조하여 설명한 공정에서와 같이 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(104)을 게이트 공간(GS)을 통해 제거하는 동안 도 30c의 결과물에 남아 있는 희생 반도체층(104B)이 제거되어 핀형 활성 영역(FA)의 상면(FT)을 노출시키는 절연 공간(도시 생략)이 형성될 수 있다. 상기 절연 공간은 핀형 활성 영역(FA)과 제1 나노시트(NS1)와의 사이의 영역 중 소스/드레인 영역(530)과 수직으로 오버랩되는 부분까지 연장될 수 있다. 그리고, 도 25a 및 도 25b를 참조하여 설명한 공정에서와 같이 게이트 유전막(152)을 형성하는 동안 상기 절연 공간 내에 바텀 절연 구조(554)가 형성될 수 있다. 바텀 절연 구조(554)는 핀형 활성 영역(FA)과 제1 나노시트(NS1)와의 사이에서 소스/드레인 영역(530)과 수직으로 오버랩되는 부분까지 절연 공간까지 연장되도록 형성될 수 있다.
도 8에 예시한 집적회로 소자(600)를 제조하기 위하여 도 30a 내지 도 30d를 참조하여 설명한 공정들을 이용할 수 있다. 단, 도 30d를 참조하여 설명한 공정에서 바텀 절연 구조(554) 대신 바텀 절연 구조(654)가 형성될 수 있다. 이를 위하여, 도 24a 및 도 24b를 참조하여 설명한 공정에서와 같이 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(104)을 게이트 공간(GS)을 통해 제거하는 동안 도 30c의 결과물에 남아 있는 희생 반도체층(104B)의 일부만 제거되고, 희생 반도체층(104B)의 나머지 일부는 핀형 활성 영역(FA)과 소스/드레인 영역(530)과의 사이에 반도체 패턴(604)으로 남게 될 수 있다. 그 결과, 핀형 활성 영역(FA)과 제1 나노시트(N1)와의 사이에는 복수의 반도체 패턴(604)에 의해 X 방향 폭이 한정되는 복수의 절연 공간(도시 생략)이 형성될 수 있다. 상기 절연 공간은 핀형 활성 영역(FA)과 제1 나노시트(NS1)와의 사이에서 소스/드레인 영역(530)과 수직으로 오버랩되는 부분까지 연장될 수 있다. 그리고, 도 25a 및 도 25b를 참조하여 설명한 공정에서와 같이 게이트 유전막(152)을 형성하는 동안 상기 복수의 절연 공간 내에 복수의 바텀 절연 구조(654)가 형성될 수 있다.
도 31a 내지 도 31d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 31a 내지 도 31d를 참조하여, 도 9에 예시한 집적회로 소자(700)를 제조하기 위한 예시적인 방법을 설명한다. 도 31a 내지 도 31d에는 각각 도 1의 X - X' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 31a 내지 도 31d에 있어서, 도 1 내지 도 28b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 31a를 참조하면, 도 11 내지 도 17을 참조하여 설명한 바와 유사한 방법으로 복수의 더미 게이트 구조체(DGS) 각각의 양 측벽을 덮는 제1 절연 스페이서(118)를 형성하고, 핀형 활성 영역(FA)의 상면을 노출시키는 복수의 리세스 영역(R7)을 형성한다. 단, 도 17에 예시한 복수의 리세스 영역(R1)과 달리, 복수의 리세스 영역(R7)의 저면 레벨은 핀형 활성 영역(FA)의 상면(FT)보다 더 높을 수 있다. 복수의 리세스 영역(R7) 각각의 저면에서 복수의 희생 반도체층(104) 중 기판(102)에 가장 가까운 희생 반도체층(104B)이 노출될 수 있다.
도 31b를 참조하면, 도 18 및 도 19를 참조하여 설명한 바와 유사한 방법으로 복수의 제2 절연 스페이서(120)를 형성한다. 단, 핀형 활성 영역(FA)과 제1 나노시트(N1)와의 사이에 제2 절연 스페이서(120B)가 형성되지 않는다.
일부 실시예들에서, 복수의 희생 반도체층(104) 중 기판(102)에 가장 가까운 희생 반도체층(104B)은 다른 희생 반도체층(104)과 식각 선택비 차이를 가지는 물질로 이루어질 수 있다. 이 경우, 복수의 제2 절연 스페이서(120)를 형성하기 위하여 도 18을 참조하여 설명한 바와 같이 복수의 나노시트(N1, N2, N3, N4) 각각의 사이에 복수의 인덴트 영역(104D)을 형성하는 동안, 리세스 영역(R7) 각각의 저면에서 노출되는 희생 반도체층(104B)의 소모량이 최소화되어 리세스 영역(R7) 각각의 저면에서 핀형 활성 영역(FA)이 노출되지 않을 수 있다.
다른 일부 실시예들에서, 복수의 희생 반도체층(104) 중 기판(102)에 가장 가까운 희생 반도체층(104B)이 다른 희생 반도체층(104)과 동일한 물질로 이루어질 수 있다. 이 경우, 도 18을 참조하여 설명한 바와 같이 복수의 나노시트(N1, N2, N3, N4) 각각의 사이에 복수의 인덴트 영역(104D)을 형성하는 동안, 리세스 영역(R7) 각각의 저면에서 노출되는 희생 반도체층(104B)이 함께 식각되어 리세스 영역(R7) 각각의 저면에서 핀형 활성 영역(FA)이 노출될 수 있다. 이 경우, 도 31c를 참조하여 후술하는 공정에서 소스/드레인 영역(730) 대신 핀형 활성 영역(FA)에 접하는 저면을 가지는 소스/드레인 영역(도시 생략)이 얻어질 수 있다.
도 31c를 참조하면, 도 31b의 결과물에 대하여 도 20을 참조하여 설명한 바와 유사한 방법으로 복수의 리세스 영역(R7)에서 희생 반도체층(104B) 위에 복수의 소스/드레인 영역(730)을 형성한다.
도 31d를 참조하면, 도 31c의 결과물에 대하여 도 21 내지 도 28b를 참조하여 설명한 바와 유사한 공정들을 수행하여 도 9에 예시한 집적회로 소자(700)를 제조할 수 있다. 특히, 도 24a 및 도 24b를 참조하여 설명한 공정에서와 같이 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(104)을 게이트 공간(GS)을 통해 제거하는 동안 도 31c의 결과물에 남아 있는 희생 반도체층(104B)이 제거되어 핀형 활성 영역(FA)의 상면(FT)을 노출시키는 절연 공간(도시 생략)이 형성될 수 있다. 상기 절연 공간은 소스/드레인 영역(730)과 핀형 활성 영역(FA)과의 사이의 영역까지 연장될 수 있다. 그리고, 도 25a 및 도 25b를 참조하여 설명한 공정에서와 같이 게이트 유전막(152)을 형성하는 동안 상기 절연 공간 내에 바텀 절연 구조(754)가 형성될 수 있다. 바텀 절연 구조(754)는 소스/드레인 영역(730)과 핀형 활성 영역(FA)과의 사이에서 소스/드레인 영역(730)과 수직으로 오버랩되는 부분까지 연장되도록 형성될 수 있다.
도 10에 예시한 집적회로 소자(800)를 제조하기 위하여 도 31a 내지 도 31d를 참조하여 설명한 공정들을 이용할 수 있다. 단, 도 31d를 참조하여 설명한 공정에서 바텀 절연 구조(754) 대신 바텀 절연 구조(854)가 형성될 수 있다. 이를 위하여, 도 24a 및 도 24b를 참조하여 설명한 공정에서와 같이 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(104)을 게이트 공간(GS)을 통해 제거하는 동안 도 31c의 결과물에 남아 있는 희생 반도체층(104B)의 일부만 제거되고, 희생 반도체층(104B)의 나머지 일부는 핀형 활성 영역(FA)의 상면(FT)과 소스/드레인 영역(530)과의 사이에 반도체 패턴(804)으로 남게 될 수 있다. 그 결과, 핀형 활성 영역(FA)과 제1 나노시트(N1)와의 사이에는 복수의 반도체 패턴(804)에 의해 X 방향 폭이 한정되는 복수의 절연 공간(도시 생략)이 형성될 수 있다. 상기 절연 공간은 소스/드레인 영역(730)과 핀형 활성 영역(FA)과의 사이의 일부 영역까지 연장될 수 있다. 그리고, 도 25a 및 도 25b를 참조하여 설명한 공정에서와 같이 게이트 유전막(152)을 형성하는 동안 상기 복수의 절연 공간 내에 복수의 바텀 절연 구조(854)가 형성될 수 있다.
도 29a 내지 도 31b를 참조하여 설명한 집적회로 소자의 제조 방법들에 따르면, 핀형 활성 영역의 상면 부근에 원하지 않는 채널이 형성되는 것을 억제함으로써 전기적 특성 열화를 억제할 수 있는 구조를 제공할 수 있다.
이상, 도 11 내지 도 31d을 참조하여 도 1 내지 도 10에 예시한 집적회로 소자의 제조 방법들을 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
154, 254, 454, 554, 654, 754, 854: 바텀 절연 구조, 604, 804: 반도체 패턴.

Claims (20)

  1. 기판으로부터 돌출되고 제1 수평 방향으로 연장되는 핀형 활성 영역과,
    상기 핀형 활성 영역의 상면과 대면하고, 제1 높이의 제1 이격 공간을 사이에 두고 상기 상면으로부터 이격된 제1 나노시트와,
    상기 제1 나노시트를 사이에 두고 상기 상면과 대면하고, 상기 제1 높이보다 더 큰 제2 높이의 제2 이격 공간을 사이에 두고 상기 제1 나노시트로부터 이격된 제2 나노시트와,
    상기 기판 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장되는 메인 게이트 부분과, 상기 제2 이격 공간 내에 배치된 서브 게이트 부분을 포함하는 게이트 라인과,
    상기 제1 나노시트와 상기 게이트 라인과의 사이, 및 상기 제2 나노시트와 상기 게이트 라인과의 사이에 개재되고 제1 두께를 가지는 게이트 유전막과,
    상기 제1 이격 공간에 배치되고 상기 제1 두께보다 더 큰 제2 두께를 가지고 상기 게이트 유전막과 일체로 연결된 바텀 절연 구조를 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 핀형 활성 영역 상에서 상기 게이트 라인의 양측에 배치된 한 쌍의 소스/드레인 영역을 더 포함하고,
    상기 제1 수평 방향에서 상기 제1 나노시트의 폭은 상기 한 쌍의 소스/드레인 영역에 의해 한정되는 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 수평 방향에서 상기 바텀 절연 구조의 폭은 상기 제2 나노시트의 폭과 같거나 더 작은 집적회로 소자.
  4. 제1항에 있어서,
    상기 바텀 절연 구조는 상기 제2 수평 방향을 따라 가변적인 두께를 가지는 집적회로 소자.
  5. 제1항에 있어서,
    상기 기판 상에서 상기 핀형 활성 영역의 양 측벽을 덮는 소자분리막을 더 포함하고,
    상기 바텀 절연 구조는 상기 핀형 활성 영역의 상기 상면과 상기 제1 나노시트와의 사이에서 상기 제1 이격 공간을 채우는 제1 절연부와, 상기 제1 절연부로부터 상기 제2 수평 방향으로 연장되고 상기 소자분리막과 상기 게이트 라인과의 사이에 개재되는 제2 절연부를 포함하고, 상기 제1 절연부의 두께는 상기 제2 절연부의 두께보다 더 큰 집적회로 소자.
  6. 제1항에 있어서,
    상기 핀형 활성 영역 상에 형성되고 상기 제1 나노시트 및 상기 제2 나노시트에 접하는 소스/드레인 영역을 더 포함하고,
    상기 바텀 절연 구조는 상기 제1 이격 공간을 채우는 제1 절연부와, 상기 제1 절연부로부터 상기 제1 수평 방향으로 연장되고 상기 핀형 활성 영역과 상기 소스/드레인 영역과의 사이에 개재된 제3 절연부를 포함하는 집적회로 소자.
  7. 제1항에 있어서,
    수직 방향에서 상기 제1 나노시트의 두께와 상기 제2 나노시트의 두께는 서로 다른 집적회로 소자.
  8. 제1항에 있어서,
    상기 핀형 활성 영역 상에 형성되고 상기 제1 나노시트 및 상기 제2 나노시트 각각의 측벽을 덮는 소스/드레인 영역과,
    상기 메인 게이트 부분과 상기 소스/드레인 영역과의 사이에서 상기 게이트 라인의 측벽을 덮는 제1 절연 스페이서와,
    상기 바텀 절연 구조와 상기 소스/드레인 영역과의 사이에 개재된 제2 절연 스페이서를 더 포함하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 제1 나노시트 및 상기 제2 나노시트에 각각 접하는 소스/드레인 영역을 더 포함하고,
    상기 바텀 절연 구조는 상기 소스/드레인 영역에 접하는 집적회로 소자.
  10. 기판으로부터 돌출되고 제1 수평 방향으로 연장되는 핀형 활성 영역과,
    상기 핀형 활성 영역 상에 형성된 한 쌍의 소스/드레인 영역과,
    제1 이격 공간을 사이에 두고 상기 핀형 활성 영역의 상면과 대면하고 상기 한 쌍의 소스/드레인 영역에 의해 상기 제1 수평 방향의 폭이 한정되는 복수의 나노시트를 포함하는 나노시트 적층 구조와,
    상기 핀형 활성 영역 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고 상기 복수의 나노시트 각각의 사이의 제2 이격 공간 내에 배치된 적어도 하나의 서브 게이트 부분을 포함하는 게이트 라인과,
    상기 복수의 나노시트와 상기 게이트 라인과의 사이에 개재된 게이트 유전막과,
    상기 제1 이격 공간을 채우고 상기 게이트 유전막의 두께보다 더 큰 두께를 가지는 바텀 절연 구조를 포함하는 집적회로 소자.
  11. 제10항에 있어서,
    상기 제1 수평 방향에서 상기 바텀 절연 구조의 폭은 상기 나노시트 적층 구조의 폭과 같거나 더 작은 집적회로 소자.
  12. 제10항에 있어서,
    수직 방향에서 상기 복수의 나노시트 중 적어도 일부는 서로 다른 두께를 가지는 집적회로 소자.
  13. 제10항에 있어서,
    상기 핀형 활성 영역 상에서 상기 게이트 라인의 양 측에 배치되고 상기 복수의 나노시트 각각의 측벽에 접하는 한 쌍의 소스/드레인 영역을 더 포함하고,
    상기 한 쌍의 소스/드레인 영역의 저면 레벨은 상기 바텀 절연 구조의 저면 레벨보다 더 낮은 집적회로 소자.
  14. 제10항에 있어서,
    상기 핀형 활성 영역 상에서 상기 게이트 라인의 양 측에 배치되고 상기 복수의 나노시트 각각의 측벽에 접하는 한 쌍의 소스/드레인 영역을 더 포함하고,
    상기 바텀 절연 구조는 상기 한 쌍의 소스/드레인 영역에 접하는 집적회로 소자.
  15. 제14항에 있어서,
    상기 바텀 절연 구조는 상기 제1 이격 공간을 채우는 제1 절연부와, 상기 제1 절연부의 양측에서 상기 제1 수평 방향을 따라 연장되고 상기 핀형 활성 영역과 상기 한 쌍의 소스/드레인 영역과의 사이에 개재된 한 쌍의 제3 절연부를 포함하고,
    상기 한 쌍의 소스/드레인 영역의 저면은 상기 한 쌍의 제3 절연부와 접하는 집적회로 소자.
  16. 제10항에 있어서,
    상기 바텀 절연 구조는 상기 제1 이격 공간을 채우는 제1 절연부와, 상기 제1 절연부로부터 상기 제2 수평 방향을 따라 연장되고 상기 제1 절연부의 두께보다 더 작은 두께를 가지는 제2 절연부를 포함하는 집적회로 소자.
  17. 제10항에 있어서,
    상기 바텀 절연 구조는 에어 갭을 포함하고, 상기 에어 갭의 상기 제2 수평 방향의 폭은 상기 게이트 라인에 의해 한정되는 집적회로 소자.
  18. 기판 상에서 제1 수평 방향으로 연장되는 핀형 활성 영역과,
    상기 핀형 활성 영역 위에서 상기 제1 수평 방향을 따라 일렬로 배치된 복수의 소스/드레인 영역과,
    상기 핀형 활성 영역 위에서 상기 복수의 소스/드레인 영역 각각의 사이에 1 개씩 배치되고, 각각 상기 핀형 활성 영역에 가장 가까운 제1 나노시트와 상기 제1 나노시트를 덮는 제2 나노시트를 포함하는 복수의 나노시트 적층 구조와,
    상기 핀형 활성 영역 위에서 상기 복수의 나노시트 적층 구조를 덮으며 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장되는 복수의 게이트 라인과,
    상기 복수의 나노시트 적층 구조와 상기 복수의 게이트 라인과의 사이에 개재된 복수의 게이트 유전막과,
    상기 핀형 활성 영역과 상기 복수의 나노시트 적층 구조와의 사이에 개재되고, 상기 복수의 게이트 유전막 중 적어도 하나의 게이트 유전막과 일체로 연결된 적어도 하나의 바텀 절연 구조를 포함하는 집적회로 소자.
  19. 제18항에 있어서,
    상기 제1 나노시트 및 상기 제2 나노시트는 각각 상기 제1 수평 방향에서 상기 복수의 소스/드레인 영역에 의해 한정되는 폭을 가지는 집적회로 소자.
  20. 제18항에 있어서,
    수직 방향에서 상기 제1 나노시트의 두께와 상기 제2 나노시트의 두께는 서로 다른 집적회로 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220036316A (ko) * 2020-09-15 2022-03-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 나노구조물 전계 효과 트랜지스터 디바이스 및 형성 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102534246B1 (ko) 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
US10916630B2 (en) * 2019-04-29 2021-02-09 International Business Machines Corporation Nanosheet devices with improved electrostatic integrity
WO2020236354A1 (en) * 2019-05-20 2020-11-26 Applied Materials, Inc. Formation of bottom isolation
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
US11824116B2 (en) * 2019-12-18 2023-11-21 Intel Corporation Gate-all-around integrated circuit structures having devices with channel-to-substrate electrical contact
US11495682B2 (en) * 2020-02-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
DE102020119428A1 (de) * 2020-03-30 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around-vorrichtungen mit optimierten gateabstandhaltern und gate-ende-dielektrikum
US11257917B2 (en) 2020-06-05 2022-02-22 Qualcomm Incorporated Gate-all-around (GAA) transistors with additional bottom channel for reduced parasitic capacitance and methods of fabrication
US11271113B2 (en) * 2020-06-12 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
KR20220017554A (ko) 2020-08-04 2022-02-14 삼성전자주식회사 반도체 소자
CN114078702A (zh) * 2020-08-14 2022-02-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20220077273A (ko) * 2020-12-01 2022-06-09 삼성전자주식회사 반도체 소자
US11670550B2 (en) * 2021-01-21 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Nanostructure field-effect transistor device and method of forming
TW202247463A (zh) * 2021-02-01 2022-12-01 美商應用材料股份有限公司 具全空乏矽晶絕緣體之環繞式閘極元件
US20230207652A1 (en) * 2021-12-28 2023-06-29 International Business Machines Corporation Nanosheet device having two bottom isolation layers
KR20230141032A (ko) * 2022-03-31 2023-10-10 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20240136398A1 (en) * 2022-10-24 2024-04-25 Samsung Electronics Co., Ltd. Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140225065A1 (en) * 2011-12-23 2014-08-14 Willy Rachmady Non-planar gate all-around device and method of fabrication thereof
US20140339507A1 (en) * 2013-05-14 2014-11-20 International Business Machines Corporation Stacked semiconductor nanowires with tunnel spacers
US20170162583A1 (en) * 2015-12-03 2017-06-08 Samsung Electronics Co., Ltd. Static random access memory (sram) device for improving electrical characteristics and logic device including the same
US20170263706A1 (en) * 2014-12-24 2017-09-14 Intel Corporation Ingaas epi structure and wet etch process for enabling iii-v gaa in art trench
US10229971B1 (en) * 2017-11-16 2019-03-12 International Business Machines Corporation Integration of thick and thin nanosheet transistors on a single chip

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176041B2 (en) 2003-07-01 2007-02-13 Samsung Electronics Co., Ltd. PAA-based etchant, methods of using same, and resultant structures
US6921700B2 (en) 2003-07-31 2005-07-26 Freescale Semiconductor, Inc. Method of forming a transistor having multiple channels
KR100555567B1 (ko) 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
TWI283066B (en) * 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
KR100585157B1 (ko) * 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
KR20070068736A (ko) 2005-12-27 2007-07-02 삼성전자주식회사 매몰절연막 상에 형성된 다중 채널을 갖는 모스트랜지스터를 구비하는 반도체 장치 제조 방법
WO2009040328A1 (en) * 2007-09-26 2009-04-02 Stmicroelectronics (Crolles 2) Sas Process for forming a wire portion in an integrated electronic circuit
US9892972B2 (en) * 2009-10-12 2018-02-13 Monolithic 3D Inc. 3D semiconductor device and structure
US8685823B2 (en) * 2011-11-09 2014-04-01 International Business Machines Corporation Nanowire field effect transistor device
CN107195671B (zh) 2011-12-23 2021-03-16 索尼公司 单轴应变纳米线结构
US9087863B2 (en) * 2011-12-23 2015-07-21 Intel Corporation Nanowire structures having non-discrete source and drain regions
CN104054181B (zh) * 2011-12-30 2017-10-20 英特尔公司 全包围栅晶体管的可变栅极宽度
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
CN103730366B (zh) * 2012-10-16 2018-07-31 中国科学院微电子研究所 堆叠纳米线mos晶体管制作方法
US8900959B2 (en) * 2013-03-12 2014-12-02 International Business Machines Corporation Non-replacement gate nanomesh field effect transistor with pad regions
US9171843B2 (en) * 2013-08-02 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9263338B2 (en) * 2013-10-23 2016-02-16 Stmicroelectronics, Inc. Semiconductor device including vertically spaced semiconductor channel structures and related methods
US9257527B2 (en) 2014-02-14 2016-02-09 International Business Machines Corporation Nanowire transistor structures with merged source/drain regions using auxiliary pillars
US9543440B2 (en) 2014-06-20 2017-01-10 International Business Machines Corporation High density vertical nanowire stack for field effect transistor
CN105845725B (zh) * 2015-01-12 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
KR102434993B1 (ko) * 2015-12-09 2022-08-24 삼성전자주식회사 반도체 소자
US9577038B1 (en) 2015-12-15 2017-02-21 International Business Machines Corporation Structure and method to minimize junction capacitance in nano sheets
KR102409962B1 (ko) * 2015-12-16 2022-06-16 삼성전자주식회사 반도체 장치
KR102340313B1 (ko) 2016-03-02 2021-12-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9905643B1 (en) * 2016-08-26 2018-02-27 International Business Machines Corporation Vertically aligned nanowire channels with source/drain interconnects for nanosheet transistors
US9660028B1 (en) * 2016-10-31 2017-05-23 International Business Machines Corporation Stacked transistors with different channel widths
US10546942B2 (en) * 2017-07-25 2020-01-28 International Business Machines Corporation Nanosheet transistor with optimized junction and cladding defectivity control
US10332985B2 (en) * 2017-08-31 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10170638B1 (en) * 2018-01-23 2019-01-01 International Business Machines Corporation Nanosheet substrate isolated source/drain epitaxy by dual bottom spacer
US10573521B2 (en) * 2018-01-30 2020-02-25 International Business Machines Corporation Gate metal patterning to avoid gate stack attack due to excessive wet etching
US10643899B2 (en) * 2018-07-27 2020-05-05 International Business Machines Corporation Gate stack optimization for wide and narrow nanosheet transistor devices
US10566248B1 (en) * 2018-07-27 2020-02-18 Globalfoundries Inc. Work function metal patterning for N-P spaces between active nanostructures using unitary isolation pillar
US11588052B2 (en) * 2018-08-06 2023-02-21 Intel Corporation Sub-Fin isolation schemes for gate-all-around transistor devices
KR102473659B1 (ko) * 2018-08-08 2022-12-02 삼성전자주식회사 반도체 소자
FR3085085B1 (fr) * 2018-08-17 2021-10-08 Commissariat Energie Atomique Transistor a barreaux superposes et structure double-grille
KR102513084B1 (ko) * 2018-08-27 2023-03-24 삼성전자주식회사 반도체 장치
US11043578B2 (en) * 2018-08-30 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire stack GAA device with inner spacer
US11329162B2 (en) * 2018-09-05 2022-05-10 Intel Corporation Integrated circuit structures having differentiated neighboring partitioned source or drain contact structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140225065A1 (en) * 2011-12-23 2014-08-14 Willy Rachmady Non-planar gate all-around device and method of fabrication thereof
US20140339507A1 (en) * 2013-05-14 2014-11-20 International Business Machines Corporation Stacked semiconductor nanowires with tunnel spacers
US20170263706A1 (en) * 2014-12-24 2017-09-14 Intel Corporation Ingaas epi structure and wet etch process for enabling iii-v gaa in art trench
US20170162583A1 (en) * 2015-12-03 2017-06-08 Samsung Electronics Co., Ltd. Static random access memory (sram) device for improving electrical characteristics and logic device including the same
US10229971B1 (en) * 2017-11-16 2019-03-12 International Business Machines Corporation Integration of thick and thin nanosheet transistors on a single chip

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220036316A (ko) * 2020-09-15 2022-03-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 나노구조물 전계 효과 트랜지스터 디바이스 및 형성 방법
US11791216B2 (en) 2020-09-15 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nanostructure field-effect transistor device and method of forming

Also Published As

Publication number Publication date
CN110890363A (zh) 2020-03-17
US20200083219A1 (en) 2020-03-12
US11444081B2 (en) 2022-09-13
US20230282642A1 (en) 2023-09-07
US20210242201A1 (en) 2021-08-05
US11923362B2 (en) 2024-03-05
US20220384432A1 (en) 2022-12-01
US10930649B2 (en) 2021-02-23
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