KR20070006441A - 혼성 ｃｍｏｓｆｅｔ 및 그 제조방법 - Google Patents

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Abstract

혼성 CMOSFET 및 그 제조방법을 개시한다. 본 발명에 따른 혼성 CMOSFET은 nMOSFET으로는 리세스 채널 MOSFET을 형성하고, pMOSFET으로는 소자분리막을 활성영역 아래로 내려 핀 타입 MOSFET을 형성한다. 다마신 게이트 공정을 적용하여 추가적인 마스크 도입 없이 이온주입을 위한 포토레지스트 마스크를 그대로 이용하고 식각 공정만 추가함으로써 리세스 트렌치와 핀을 형성하여 혼성 CMOSFET을 구현할 수 있다. 상기 혼성 CMOSFET은 VT 조절이 용이하고 단채널효과를 개선할 수 있다. 또한, 다마신 게이트 공정 적용이 어려운 경우에는 편평한 nMOSFET과 핀 타입 pMOSFET을 이용한 혼성 CMOSFET을 제작하는 것이 바람직하다. 보다 나은 특성 최적화를 위하여 SOI 반도체 기판 상에서도 동일한 공정이 적용 가능하다.

Description

혼성 ＣＭＯＳＦＥＴ 및 그 제조방법{Hybrid CMOSFET and fabricating method thereof}
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 혼성 CMOSFET을 설명하기 위한 사시도와 단면도이다.
도 2a 내지 도 2c는 활성영역에 n-well과 p-well을 형성한 상태를 나타낸 개략적인 도면들이다.
도 3a 내지 도 3c는 하드마스크 희생패턴을 형성하고, nMOS 영영의 활성영역에 리세스 트렌치를 형성한 상태를 나타낸 도면들이다.
도 4a 내지 도 4c는 pMOS 영역의 활성영역을 핀 타입으로 만든 상태를 나타낸 도면들이다.
도 5a 내지 도 5c는 하드마스크 희생패턴 안에 다마신 게이트를 형성한 상태를 나타낸 도면들이다.
도 6a 내지 도 6c는 게이트 주변에 게이트 스페이서를 형성한 상태를 나타낸 도면들이다.
도 7a 내지 도 7b는 본 발명의 다른 일 실시예에 따른 혼성 CMOSFET을 설명하기 위한 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명*
100...반도체 기판 120a, 120b...활성영역
122a...p-well 122b...n-well
124...리세스 트렌치 125a, 125b...소스/드레인
127a, 127b...소스/드레인 확장 128a, 128b...딥 소스/드레인
210...하드마스크 희생패턴 220a, 220b...포토레지스트 패턴
230...게이트 232...게이트 절연막
240...게이트 스페이서
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 FinFET(Fin Field Effect Transistor)과 리세스 채널 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화함에 따라 트랜지스터의 크기가 나노스케일로 축소되고 채널의 길이도 짧아지고 있다. 채널길이 축소에 따라 발생하는 단채널효과는 문턱전압 조절의 어려움, 누설 전류의 증가 등과 같은 여러가지 문제들을 일으키고 있다. 이에 대하여 고유전상수를 갖는 게이트 절연막이나 금속 게이트와 같은 대안이 시도되고 있으나 아직 신뢰성있는 대안으로 자리잡고 있지는 못하다.
단채널효과에 대한 구조적 대안으로 3D구조의 트랜지스터들이 연구되고 있 다. 리세스 채널 MOSFET은 트랜지스터의 채널이 될 영역에 리세스 트렌치가 형성된 구조의 소자이다. FinFET은 수직의 핀(fin : 물고기의 지느러미) 형태의 활성영역을 게이트가 핀의 한쪽면 또는 그 이상의 측면을 감싸고 있는 구조의 소자이다. 리세스 채널 MOSFET은 채널 길이를 증가시키고 FinFET은 채널의 면적을 넓힘으로써 디바이스 면적을 축소할 수 있도록 한다.
그러나 리세스 채널 MOSFET과 finFET이 nMOS와 pMOS에서 모두 좋은 특성을 나타내는 것은 아니다. finFET 구조에서는 nMOS의 VT 조절이 어렵고, 리세스 채널 구조에서는 pMOS의 얕은 소스/드레인 확장 접합을 얻기 어렵다.
본 발명이 이루고자 하는 기술적 과제는 nMOSFET과 pMOSFET에서 최적화된 성능을 갖는 CMOSFET의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 nMOSFET과 pMOSFET에서 최적화된 성능을 갖는 CMOSFET를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 혼성 CMOSFET 제조방법에 따르면, 반도체 기판에 활성영역을 한정하는 소자분리막을 형성한다. 상기 활성영역에 nMOS 영역과 pMOS 영역을 정의한다. 상기 nMOS 영역과 상기 pMOS 영역이 정의된 반도체 기판 상에 게이트 형성을 위한 상기 반도체 기판 영역을 노출하는 하드마스크 희생 패턴을 형성한다. 상기 하드마스크 희생 패턴과 pMOS 영역을 가리는 포토레지스트 패턴을 식각 보호막으로 하여, 상기 nMOS 영역의 상기 노출된 반도체 기판을 소정의 깊이로 식각하여 리세스 트렌치를 형성한다. 상기 하드마스크 희생 패턴과 nMOS 영역을 가리는 포토레지스트 패턴을 식각 보호막으로 삼고 상기 pMOS 영역 주변의 소자분리막을 소정의 깊이로 식각하여 상기 pMOS 영역의 적어도 대향된 두 측면을 노출시켜 상기 반도체 기판에서 돌출되고 표면 부분이 채널영역으로 이용되는 핀을 형성한다. 상기 리세스 트렌치 및 핀이 형성된 상기 반도체 기판 상에 게이트 절연막을 형성한다. 상기 하드마스크 희생 패턴을 정지막으로 한 다마신 방법을 이용하여 게이트를 형성한다.
상기 pMOS 영역 주변의 상기 소자분리막을 식각하는 깊이를 조절함으로써 상기 pMOS 영역의 상기 핀의 상기 채널영역의 면적을 조절할 수 있다.
상기 게이트 절연막은 고유전상수를 갖는 유전물질로 형성할 수 있고, 상기 게이트는 폴리실리콘, 금속 실리사이드 또는 금속으로 형성할 수 있다.
한편, 상기 반도체 기판은 내부에 매몰 절연막을 갖는 SOI 반도체 기판을 사용하여 혼성 CMOSFET을 형성할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 혼성 CMOSFET은 활성영역을 한정하는 소자분리막을 갖는 반도체 기판과 상기 활성영역에 형성된 리세스 트렌치에 일부가 매립된 게이트를 포함하는 nMOSFET 및 상기 소자분리막이 리세스되어 돌출된 핀 형태의 상기 활성영역의 대향하는 양측면과 상면을 감싸는 게이트를 포함하는 pMOSFET을 포함한다.
상기 게이트는 폴리실리콘, 금속 실리사이드 또는 금속을 포함하여 이루어질 수 있다.
한편, 상기 반도체 기판은 내부에 매몰 절연막을 갖는 SOI 반도체 기판일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일 태양에 따른 혼성 CMOSFET은 소자분리막에 의해 분리된 nMOSFET과 pMOSFET을 포함하고, 상기 nMOSFET은 반도체 기판의 표면 부근에 형성된 편평한 채널영역 및 상기 채널영역 상에 형성된 게이트를 포함하고, 상기 pMOSFET은 상기 소자분리막이 소정의 깊이로 리세스되어 대향하는 양측면과 상면이 돌출된 핀의 표면 부근에 형성된 채널영역 및 상기 핀의 상기 양측면과 상기 상면을 감싸는 게이트를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 기술하는 실시예에 한정되는 것으로 해석되어서는 안된다.
도 1a는 본 발명의 일 실시예에 의한 혼성 CMOSFET 구조를 nMOS 영역과 pMOS 영역으로 나누어 간략하게 나타낸 사시도이고 도 1b는 도 1a를 Ⅰ―Ⅰ방향으로 자른 단면도이다. 도 1a 및 도 1b를 참조하면, 반도체 기판(100)에서 소자분리막(130)에 의하여 활성영역(120)이 분리되어 있다. nMOS 영역의 게이트(230a)는 리세스 트렌치(124)에 게이트(230)의 일부를 매립하여 리세스 채널을 형성한다. pMOS 영역은 활성영역이(120b) 핀 형태의 구조를 가지며 게이트(230b)가 활성영역(120b)을 둘러싼 형태로 형성된다. 그리고 상기 게이트(230a, 230b) 양측면으로 반도체 기판에 소스/드레인(125a, 125b)이 형성되어 있다. 리세스 채널 구조의 nMOS는 핀 형태 구조의 nMOS보다 VT 조절이 용이하고, 핀 형태 구조의 pMOS는 리세스 채널 구조의 pMOS보다 얕은 소스/드레인 확장 접합을 얻기 쉽다. 이와 같이 nMOS와 pMOS 소자가 다른 형태의 구조를 가짐으로써 동일한 형태의 구조를 가질 때보다 VT를 조절하기 쉽고 단채널 효과를 개선하기에 유리하다.
도 2a 내지 도 6c는 본 발명의 다른 일 실시예에 의한 혼성 CMOSFET을 제조하는 방법을 설명하기 위하여 그 공정과정을 개략적으로 도시한 도면들이다. nMOS 영역과 pMOS 영역의 공정과정을 비교하여 나타내었다.
도 2a는 활성영역(120a,120b)에 well(122a, 122b)을 형성한 상태를 나타내는 평면도이다. 도 2b는 도 2a의 활성영역(120a,120b)을 장축(Ⅰ) 방향으로 자른 단면도이고, 도 2c는 도 2a의 pMOS 활성영역(120b)을 단축(Ⅱ) 방향으로 자른 단면도이다. 도 2a 내지 도 2c를 참조하면, 반도체 기판 상에 소자분리막(130)을 형성하여 활성영역(120a,120b)을 분리한다. 이어서, pMOS가 만들어질 n-well(122a)과 nMOS가 만들어질 p-well(122b)을 형성한다.
도 3a 내지 도 3c를 참조하면, 웰 형성 후 다마신 게이트를 형성하기 위하여 하드마스크 희생패턴(210)을 형성한다. 바람직하게는 상기 하드마스크 희생패턴(210)은 나이트라이드막으로 형성할 수 있다. 이어서 포토레지스트(220a)를 마스크로 하여 pMOS 영역을 가리고 nMOS 영역의 하드마스크 희생패턴(210)의 개구부에 의하여 드러난 반도체 기판을 식각하여 리세스 트렌치(124)를 형성한 후, nMOS 국부 채널 형성을 위한 이온 주입을 행한다. 다마신 게이트 공정을 이용하므로 nMOS 영 역의 리세스 트렌치(124)와 nMOS 국부 채널 이온 주입을 나이트라이드 희생패턴(210)과 포토레지스트(220a)를 이용한 자동 정렬에 의하여 형성할 수 있다.
도 4a 내지 도 4c를 참조하면, nMOS 영역을 포토레지스트(220b)로 마스킹하고 pMOS 영역의 하드마스크 희생패턴(210)의 개구부에 의해 드러난 소자분리막(130)을 소정의 깊이로 식각하여 리세스를 형성한다. pMOS 활성영역(120b)의 단축(Ⅱ) 방향에 나란한 측면에 접한 소자분리막(130)은 나이트라이드 희생패턴(210)에 의하여 가려져 있고, 나이트라이드 희생패턴(210)의 개구부에 의해 드러난 pMOS 활성영역(120b)의 장축(Ⅰ) 방향에 나란한 측면에 접한 소자분리막(130)이 식각된다. 이에 의하여 도 4c에 나타낸 바와 같이 장축(Ⅰ) 방향의 pMOS 활성영역(120b)의 측면이 소자분리막(130) 위로 드러나 핀 형태를 형성한다. 이어서 pMOS 국부 채널 형성을 위한 이온 주입을 행한다.
소자분리막(130)을 리세스하는 정도를 조절함으로써 pMOS 활성영역(120b)의 핀의 높이를 조절할 수 있다. 상기 핀의 높이가 높으면 활성영역(120b)이 게이트에 접하는 부분이 증가하므로 상기 핀 형태의 활성영역(120b)의 표면 부근에 형성될 채널영역의 면적이 증가한다. 일반적으로 캐리어의 이동도의 차이로 인하여 pMOS가 nMOS보다 전류가 두배 가량 낮다. 따라서 일반적인 MOS 구조에서 pMOS의 너비를 nMOS보다 크게 해주면 소자의 면적이 증가하여 집적화가 어려워진다. 본 발명에서는 상기 핀의 높이를 조절함으로써 더 넓은 pMOS의 너비를 확보하여 집적도를 향상시킬 수 있다.
도 5a 내지 도 5c를 참조하면, 나이트라이드 희생패턴(210)이 형성된 반도체 기판 위에 게이트 절연막(232)을 형성하고 폴리실리콘을 증착한 후 CMP하여 나이트라이드 희생패턴(210)의 개구부 안에 폴리실리콘 다마신 게이트(230)를 형성한다. nMOS 게이트(230)는 n형 불순물로 pMOS 게이트(230)는 p형 불순물로 도핑하여 듀얼 도핑 게이트를 형성한다.
도 6a 내지 도 6c를 참조하면, 듀얼 게이트 도핑 후 하드마스크 희생패턴(210)을 제거하고 오프셋 스페이서(미도시)를 형성한 후 포토레지스트(미도시)를 마스크로 하여 nMOS 영역의 소스/드레인 확장(127a) 이온 주입을 한다. 이어서 포토레지스트를 마스크(미도시)로 하여 pMOS 영역의 활성영역(120b)의 단축(Ⅱ) 방향에 나란한 측면에 접한 소자분리막(130)을 식각한 후 pMOS 영역 소스/드레인 확장(127b) 이온 주입을 한다. 이후 게이트 스페이서(240)를 형성하고 nMOS 영역과 pMOS 영역에 딥 소스/드레인(128a,128b) 이온 주입을 행한다. 그리고 게이트(230)와 소스/드레인(127a, 127b,128a,128b)에 코발트 샐리사이드(미도시)를 형성한다.
상기 실시예에서 다마신 게이트 공정을 이용하므로 리세스 채널 형성을 위한 반도체 기판 식각이나 채널 이온 주입시에 추가적인 마스킹 단계를 사용하지 않고 혼성 CMOSFET을 형성할 수 있다.
본 발명의 실시예에서는 일반적인 벌크 반도체 기판을 사용하였으나, 기판 내부에 매몰 절연막을 갖는 SOI 반도체 기판을 사용할 수도 있다.
또한, 다마신 게이트가 아닌 일반적인 게이트를 이용하여 편평한 구조의 nMOSFET과 핀 형태의 pMOSFET으로 이루어지는 혼성 CMOSFET을 형성할 수 있고, 이때 반도체 기판을 일반적인 반도체 기판 또는 SOI 반도체 기판을 사용할 수 있다.
도 7a 및 도 7b는 본 발명의 다른 일 실시예에 의한 편평한 채널의 nMOSFET과 핀 형태의 pMOSFET으로 구성된 혼성 CMOSFET을 벌크 반도체 기판에 형성한 구조의 단면도들이다. 다마신 게이트 공정의 적용이 어려운 경우, 편평한 채널에 일반 게이트 공정을 적용한 nMOSFET과 finFET 구조를 갖는 pMOSFET를 포함하는 혼성 CMOSFET을 형성하여 pMOS 소자 부분의 특성을 향상시킬 수 있다. 도 7a는 활성영역의 장축에 대한 단면도이고, 도 7b는 활성영역의 단축에 대한 단면도이다. nMOSFET의 게이트(230a)가 리세스 구조가 아닌 일반 게이트인 것을 제외하고는 1a 및 1b에서 살펴본 CMOSFET의 구조와 같다. 이와 같은 구조의 CMOSFET은 pMOSFET의 동작능력을 개선하려고 할 경우에 사용할 수 있다.
도 7a 및 도 7b에 나타낸 혼성 CMOSFET은 게이트를 다마신 방법이 아닌 일반 게이트 형성 방법을 사용하여 형성하며 나머지 단계의 공정은 도 2a 내지 도 6c에서 살펴본 바와 같다.
이상에서는 본 발명의 실시예에 대하여 설명하였으나, 본 발명은 상기한 실시예에만 한정되는 것은 아니고 다양한 변경이나 변형이 가능하다. 본 발명은 첨부된 청구범위에 의해 정의되는 본 발명의 사상 및 범주 내에 포함될 수 있는 대안, 변형 및 등가를 포함한다.
상술한 바와 같이 본 발명에 따른 혼성 CMOSFET은 nMOSFET은 리세스 채널 구조를 가지고 pMOSFET은 핀 형태의 구조를 가짐으로써 VT를 조절하기 쉽고 단채널 효 과를 개선하기에 유리하다.
또한, 본 발명에 따른 혼성 CMOSFET의 제조방법은 리세스 채널 nMOSFET과 finFET 구조의 pMOSFET을 동시에 형성함으로써 VT를 조절하기 쉽고 단채널 효과를 개선하기에 유리한 CMOSFET의 제조방법을 제공한다.

Claims (11)

  1. (a) 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    (b) 상기 활성영역에 nMOS 영역과 pMOS 영역을 정의하는 단계;
    (c) 상기 nMOS 영역과 상기 pMOS 영역이 정의된 반도체 기판 상에 게이트 형성을 위한 상기 반도체 기판 영역을 노출하는 하드마스크 희생 패턴을 형성하는 단계;
    (d) 상기 하드마스크 희생 패턴과 pMOS 영역을 가리는 포토레지스트 패턴을 식각 보호막으로 삼고 상기 nMOS 영역의 상기 노출된 반도체 기판을 소정의 깊이로 식각하여 리세스 트렌치를 형성하는 단계;
    (e) 상기 하드마스크 희생 패턴과 nMOS 영역을 가리는 포토레지스트 패턴을 식각 보호막으로 삼고 상기 pMOS 영역 주변의 소자분리막을 소정의 깊이로 식각하여 상기 pMOS 영역의 적어도 대향된 두 측면을 노출시켜 상기 반도체 기판에서 돌출되고 표면 부분이 채널영역으로 이용되는 핀을 형성하는 단계;
    (f) 상기 리세스 트렌치 및 핀이 형성된 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계; 및
    (g) 상기 하드마스크 희생 패턴을 정지막으로 한 다마신 방법을 이용하여 게이트를 형성하는 단계를 포함하는 혼성 CMOSFET의 제조 방법.
  2. 제 1항에 있어서, (e)의 상기 소정의 깊이를 조절함으로써 상기 채널영역의 면적을 조절하는 것을 특징으로 하는 혼성 CMOSFET의 제조 방법.
  3. 제 1항에 있어서, 상기 게이트 절연막은 고유전상수를 갖는 유전물질로 형성하는 것을 특징으로 하는 혼성 CMOSFET의 제조 방법.
  4. 제 1항에 있어서, 상기 게이트는 폴리실리콘, 금속 실리사이드 또는 금속으로 형성하는 것을 특징으로 하는 혼성 CMOSFET의 제조 방법.
  5. 제 1 항에 있어서, 상기 반도체 기판은 내부에 매몰 절연막을 갖는 SOI 반도체 기판인 것을 특징으로 하는 혼성 CMOSFET의 제조 방법.
  6. 활성영역을 한정하는 소자분리막을 갖는 반도체 기판;
    상기 활성영역에 형성된 리세스 트렌치에 일부가 매립된 게이트를 포함하는 nMOSFET; 및
    상기 소자분리막이 리세스되어 돌출된 핀 형태의 상기 활성영역의 대향하는 양측면과 상면을 감싸는 게이트를 포함하는 pMOSFET을 포함하는 혼성 CMOSFET.
  7. 제 6항에 있어서, 상기 게이트는 폴리실리콘, 금속 실리사이드 또는 금속을 포함하여 구성된 것을 특징으로 하는 혼성 CMOSFET.
  8. 제 6항에 있어서, 상기 반도체 기판은 내부에 매몰 절연막을 갖는 SOI 반도체 기판인 것을 특징으로 하는 혼성 CMOSFET.
  9. 소자분리막에 의해 분리된 nMOSFET과 pMOSFET을 포함하는 혼성 CMOSFET에 있어서,
    상기 nMOSFET은 반도체 기판의 표면 부근에 형성된 편평한 채널영역 및 상기 채널영역 상에 형성된 게이트를 포함하고,
    상기 pMOSFET은 상기 소자분리막이 소정의 깊이로 리세스되어 대향하는 양측면과 상면이 돌출된 핀의 표면 부근에 형성된 채널영역 및 상기 핀의 상기 양측면과 상기 상면을 감싸는 게이트를 포함하는 혼성 CMOSFET.
  10. 제 9항에 있어서, 상기 게이트는 폴리실리콘, 금속 실리사이드 또는 금속을 포함하여 구성된 것을 특징으로 하는 혼성 CMOSFET.
  11. 제 9항에 있어서, 상기 반도체 기판은 내부에 매몰 절연막을 갖는 SOI 반도체 기판인 것을 특징으로 하는 혼성 CMOSFET.
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