TW201618302A - 半導體裝置以及製造該半導體裝置的方法 - Google Patents

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Abstract

一種半導體裝置包含基板，所述基板具有其上包含邏輯裝置的邏輯裝置區域及鄰近所述邏輯裝置區域的其上包含輸入/輸出（I/O）裝置的I/O裝置區域。所述邏輯裝置區域上的第一鰭式場效電晶體（FinFET）包含自所述基板突起的第一半導體鰭片及其上具有第一閘極介電層及第一閘電極的三閘極結構。所述I/O裝置區域上的第二FinFET包含自所述基板突起的第二半導體及其上具有第二閘極介電層及第二閘電極的雙閘極結構。所述第一閘極介電層及所述第二閘極介電層具有不同厚度。亦論述了相關裝置及製造方法。

Description

包含具有不同閘極結構之鰭式場效電晶體的半導體裝置以及製造該半導體裝置的方法
本發明概念是關於半導體裝置，且更特定而言，是關於包含具有鰭片結構的場效電晶體（FET）的半導體裝置及其製造方法。
已減小半導體裝置的大小以便形成高容量、高效，且高度整合的裝置。舉例而言，為了增加半導體裝置的每單位面積的整合度，可藉由減小半導體裝置的大小及減小半導體裝置之間的間隔而增加半導體裝置的密度。然而，當半導體裝置具有二維（2D）平面結構時，隨著半導體裝置的大小減小，水平通道的長度可減小，且因此可產生短通道效應。為了減少或阻止此類短通道效應，可使用具有垂直鰭片結構的FinFET。歸因於FinFET的結構性特性，FinFET可藉由保證有效通道長度來減少或阻止短通道效應且可藉由增加閘極寬度來增加操作電流位準。
本發明概念提供一種半導體裝置及一種製造所述半導體裝置的方法，所述半導體裝置包含具有不同閘極結構的鰭式場效電晶體（fin field-effect transistors; FinFET），所述半導體裝置可改進包含具有各種大小的FinFET的邏輯裝置的效能，可根據鰭片按比例調整改進邏輯裝置的效能，可改進輸入/輸出（I/O）裝置的可靠性，且可減少或防止洩漏電流。
根據一些實施例，一種半導體裝置包含基板，所述基板包含其上具有邏輯裝置的邏輯裝置區域及鄰近所述邏輯裝置區域的其上具有輸入/輸出（input/output; I/O）裝置的I/O裝置區域。邏輯裝置區域上的第一鰭式場效電晶體（FinFET）包含自基板突起的第一半導體鰭片及其上包含第一閘極介電層及第一閘電極的三閘極結構。I/O裝置區域上的第二FinFET包含自基板突起的第二半導體及其上包含第二閘極介電層及第二閘電極的雙閘極結構。第一閘極介電層及第二閘極介電層具有不同厚度。
在一些實施例中，第二半導體鰭片的頂部處的第二閘極介電層的厚度可足以阻止在第二FinFET的操作期間於所述頂部處形成通道區域，且第一半導體鰭片的頂部處的第一閘極介電層的厚度可足以允許在第一FinFET的操作期間於所述頂部處形成通道區域。
在一些實施例中，第二閘極介電層可包含第二半導體鰭片的頂部上的封蓋絕緣膜及具有均勻厚度的外介電膜，所述外介電膜在所述封蓋絕緣膜上且沿第二半導體鰭片的相對側壁延伸。外介電膜可具有與第一閘極介電層相同的厚度。
在一些實施例中，封蓋絕緣膜及/或外介電膜可為蝕刻終止膜。
在一些實施例中，第二半導體鰭片的頂部可在第二閘電極之外，且第二閘極介電層的與第二半導體鰭片的頂部相對的表面可與第二閘電極的表面共面。
在一些實施例中，第一閘電極及第二閘電極可為同一導電層的電隔離部分。
在一些實施例中，第一閘電極及第二閘電極可在各別鰭片的側壁上及頂表面上具有實質上均勻的厚度。
在一些實施例中，第一半導體鰭片相對於基板的表面的高度可大於或等於第二半導體鰭片相對於基板的表面的高度，及/或第二半導體鰭片的寬度可大於或等於第一半導體鰭片的寬度。
在一些實施例中，第三FinFET可提供於邏輯裝置區域上。第三FinFET可包含自基板突起的第三半導體鰭片及其上包含第三閘極介電層及第三閘電極的雙閘極結構。第三閘極介電層的厚度可大於第一閘極介電層的厚度。
在一些實施例中，各別閘極隔片可提供於第一半導體鰭片及第二半導體鰭片上，在其上的第一及第二閘電極與其端部處的各別源極/汲極區域之間。各別源極/汲極區域可為在至少一個維度上大於第一及第二半導體鰭片的各別通道區域的磊晶結構。
根據本發明概念的態樣，提供一種半導體裝置，所述半導體裝置包含基板、形成於所述基板上的具有三閘極結構的第一鰭式場效電晶體（FinFET），以及形成所述基板上的具有雙閘極結構的第二FinFET。
根據本發明概念的另一態樣，提供一種半導體裝置，所述半導體裝置包含基板、形成於所述基板上的第一區域中的具有三重結構的第一鰭式場效電晶體（FinFET），以及形成於所述基板上的第二區域中的具有雙閘極結構的第二FinFET，其中第一區域為其中安置有邏輯裝置的區域，且第二區域為其中安置有輸入/輸出（I/O）裝置的區域，其中第一FinFET的第一鰭片自基板的高度等於或大於第二FinFET的第二鰭片自基板的高度。
根據本發明概念的另一態樣，提供一種製造半導體裝置的方法，所述方法包含：製備基板，其中定義第一區域及第二區域，在第一區域及第二區域中的每一者中形成鰭片，及藉由形成覆蓋鰭片的閘電極而形成鰭式場效電晶體（FinFET），其中鰭片的形成包含在第一區域中形成在第一方向上延伸且具有第一高度的第一鰭片，及在第二區域中形成在第一方向上延伸且具有第二高度的第二鰭片，且FinFET的形成包含藉由形成覆蓋第一鰭片的兩個側表面及頂表面的具有三閘極結構的第一閘電極而在第一區域中形成第一FinFET，及藉由在第二區域中形成覆蓋第二鰭片的兩個側表面的具有雙閘極結構的第二閘電極而形成第二FinFET。
根據本發明概念的另一態樣，提供一種製造半導體裝置的方法，所述方法包含：製備基板，在基板上形成在第一方向上延伸且具有第一高度的第一鰭片及在第一方向上延伸且具有第二高度的第二鰭片，及藉由形成覆蓋第一鰭片的兩個側表面及頂表面的具有三閘極結構的第一閘電極而形成第一鰭式場效電晶體（FinFET），以及藉由形成覆蓋第二鰭片的兩個側表面的具有雙閘極結構的第二閘電極而形成第二FinFET。
現將參考隨附圖式更全面地描述本發明概念，其中展示了本發明概念的元件。然而，本發明概念可以許多不同形式實施，並且不應被解釋為限於本文所闡述的實例實施例。而是，提供這些實施例是為了使得本發明將是透徹並且完整的，並且將本發明概念的範疇完整地傳達給本領域具有通常知識者。相同參考編號遍及本說明書指示相同組件。
為了描述及清楚起見，誇大圖式中的元件的結構或大小，並且省略圖式中與詳細描述不相關的部分。本文中所使用的術語僅出於描述實例實施例之目的，且並不意欲限制實例實施例。
應瞭解，當元件或層被稱作「連接至」或「耦接至」另一元件或層時，其可直接連接或耦接至另一元件或層，或可存在介入元件或層。相反，當元件被稱為「直接連接至」或「直接耦接至」另一元件或層時，不存在介入元件或層。相似編號始終指代相似元件。如本文所用，術語「及/或」包含相關聯的所列項目中的一或多者的任何及所有組合。
亦應理解，當將層被稱為「在」另一層或基板「上」時，其可直接在另一層或基板上，或亦可存在介入層。相比之下，當元件被稱作「直接在」另一元件「上」時，不存在介入元件。
應理解，儘管本文中可使用術語第一、第二等等以描述各種元件，但這些元件不應受限於這些術語。這些術語僅用以將一個元件與另一元件區分開來。因此，例如，下文論述的第一元件、第一組件或第一部分可被稱為第二元件、第二組件或第二部分而不偏離本發明概念的教示內容。
除非本文另外指示或明顯與內容相矛盾，否則在描述本發明的情形下（尤其在以下申請專利範圍的情形下）使用術語「一」及「所述」以及類似指示物應理解為涵蓋單數與複數。除非另外提到，否則應將術語「包括」、「具有」、「包含」及「含有」解釋為開放性術語（亦即，意謂「包含（但不限於）」。當在元件清單之前時，諸如「中的至少一者」的表達修飾元件的整個清單，且並不修飾清單的個別元件。
預期圖示的形狀因（例如）製造技術及/或公差所致的變化。以此方式，本發明概念的實施例不應被解釋為限於本文所說明的區域的特定形狀，而應包含例如由製造引起的形狀偏差。
除非另外定義，否則本文中所使用的所有技術以及科學術語具有與本發明所屬技術領域者通常所理解的含義相同的含義。應注意，除非另外指定，否則對本文中所提供的任何及所有實例或例示性術語的使用僅僅意欲較好地闡明本發明，而非限制本發明的範疇。另外，除非另外規定，否則不可過度解譯常用詞典中所定義的所有術語。
圖1為說明根據一些實施例的包含具有不同閘極結構的場效電晶體（FET）的半導體裝置100的透視圖。圖2為根據一些實施例的圖1的半導體裝置100的沿線I-I'截取的橫截面圖。
參考圖1及圖2，本實例實施例的半導體裝置100可包含基板110上的具有不同閘極結構的第一鰭式場效電晶體（FinFET）FET1及第二鰭式場效電晶體FET2。舉例而言，本實例實施例的半導體裝置100可包含提供於基板110上第一區域A1中的第一FinFET FET1及提供於基板110上第二區域A2中的第二FinFET FET2，且第一FinFET FET1的閘極結構可不同於第二FinFET FET2的彼等結構。
更詳細地，半導體裝置100可包含基板110、裝置隔離薄膜120、半導體層130及閘極結構170。
基板110可包含矽（Si），例如單晶矽、多晶矽或非晶矽。然而，基板110的材料不限於矽。舉例而言，在一些實施例中，基板110可包含諸如鍺（Ge）的第IV族半導體、諸如矽鍺（SiGe）或碳化矽（SiC）的第IV-IV族化合物半導體或諸如砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP）的第III-V族化合物半導體。
基板110可基於塊狀矽基板或絕緣體矽（SOI；silicon-on-insulator）基板。在本實例實施例的半導體裝置100中，基板110可基於塊狀矽基板。在一些實施例中，基板110可能並不限於塊狀基板或SOI基板，且可為基於（例如）磊晶晶圓、拋光晶圓或退火晶圓的基板。下文將參考圖6至圖10詳細解釋基於SOI基板半導體裝置的半導體裝置100。
儘管圖1及圖2中未展示，基板110可包含導電區域，例如，摻雜有雜質的井或摻雜有雜質的各種結構。此外，基板110可根據摻雜雜質的類型為P型基板或N型基板。
基板110可根據基板110上形成的裝置的類型分成各種區域。舉例而言，基板110可分成其中形成有邏輯裝置或操作裝置的第一區域A1及其中形成有輸入/輸出（I/O）裝置或界面相關裝置的第二區域A2。然而，基板110並不限於第一區域A1及第二區域A2。舉例而言，基板110可根據基板110上形成的裝置的類型分成三個或大於三個區域。
裝置隔離薄膜120可安置於基板110上以具有預定高度，且可由絕緣材料形成。舉例而言，裝置隔離薄膜120可包含氧化膜、氮化膜及/或氮氧化物膜。由於裝置隔離膜120安置在第一鰭片130-1之間及第二鰭片130-2之間，裝置隔離膜120可用以使第一鰭片130-1彼此電分離以用便宜第二鰭片130-2彼此電分離。
半導體層130可具有鰭片形狀，且可包含形成於第一區域A1中的第一鰭片130-1及形成於第二區域A2中的第二鰭片130-2。多個半導體層130可安置於第二方向（y方向）上並沿所述第二方向間隔開，且可彼此平行地在第一方向（x方向）上延伸。半導體層130可自基板110延伸且可在第三方向（z方向）上自裝置隔離膜120的頂表面突起。儘管為了方便描述起見，在圖1及圖2中展示第一鰭片130-1位於第一區域A1中且展示第二鰭片130-2位於第二區域A2中，但本實例實施例並不限於此。舉例而言，兩個或兩個以上第一鰭片130-1可形成於第一區域A1中，且兩個或兩個以上第二鰭片130-2可形成於第二區域A2中。
第一鰭片130-1的結構可不同於第二鰭片130-2的彼等結構或與其相同。在本實例實施例的半導體裝置100中，第一鰭片130-1的結構可不同於第二鰭片130-2的彼等結構。詳細地，第一鰭片130-1可自基板110突起且可在第一方向（x方向）上延伸。第二鰭片130-2亦可自基板110突起且可在第一方向（x方向）上延伸。如圖 1中所展示，第一鰭片130-1及第二鰭片130-2延伸的方向可相同。然而，第一鰭片130-1及第二鰭片130-2延伸的方向可能並不需要相同。
第一鰭片130-1可在第二方向（y方向）上具有第一寬度W1，且可在第三方向（z方向）上自裝置隔離膜120的頂表面具有第一高度H1。第二鰭片130-2可在第二方向上具有第二寬度W2，且可在第三方向上自裝置隔離膜120的頂表面具有第二高度H2。第一高度H1可大於第二高度H2。此外，第一寬度W1可等於或小於第二寬度W2。因此，第一鰭片130-1的縱橫比可大於第二鰭片130-2的縱橫比。在一些實施例中，第一鰭片130-1的縱橫比可與如圖11的半導體裝置100h中的第二鰭片130-2d的縱橫比實質上相同。
可基於基板110形成第一鰭片130-1及第二鰭片130-2。因此，第一鰭片130-1及第二鰭片130-2可由與基板110的材料相同的材料形成。第一鰭片130-1及第二鰭片130-2的部分（在第一方向（x方向）上的閘電極172-1或172-2的兩個側表面上）可大量地摻雜有雜質離子以形成源極/汲極區域。
閘極結構170可形成於裝置隔離膜120上以覆蓋第一鰭片130-1及第二鰭片130-2的部分且在第二方向（y方向）上延伸。儘管為方便描述起見在圖1中提供閘極結構170，但本實例實施例不限於此，且舉例而言，可在第一方向上形成兩個或兩個以上閘極結構170。
閘極結構170可包含形成於第一鰭片130-1上的第一閘極結構170-1及形成於第二鰭片130-2上的第二閘極結構170-2。第一閘極結構170-1可不同於第二閘極結構170-2。
詳細地，第一閘極結構170-1可包含第一介電膜174-1及第一閘電極172-1，且第二閘極結構170-2可包含第二介電膜174-2及第二閘電極172-2。第一介電膜174-1可覆蓋第一鰭片130-1的兩個側表面及頂表面且可具有均勻的厚度。舉例而言，第一介電膜174-1可在第一鰭片130-1的兩個側表面及頂表面上具有第一厚度D1。第二介電膜174-2可覆蓋第二鰭片130-2的兩個側表面及頂表面，且第二介電膜174-2在第二鰭片130-2的頂表面上的厚度可大於第二介電膜174-2在第二鰭片130-2的側表面上的厚度。舉例而言，第二鰭片130-2的兩個側表面上的第二介電膜174-2可具有第一厚度D1，且第二鰭片130-2的頂表面上的第二介電膜174-2可具有第二厚度D2。第二厚度D2可大於第一厚度D1。舉例而言，第二厚度D2可比第一厚度D1大約五倍或更多。
第二厚度D2可足夠大以免形成或足以阻止在將操作電壓施加至安置於第二鰭片130-2上的第二閘電極172-2時在第二鰭片130-2的頂表面上形成通道。由於形成第二介電膜174-2以使得第二鰭片130-2的頂表面上的第二介電膜174-2比第二鰭片130-2的兩個側表面上的第二介電膜174-2厚，第二FinFET FET2可具有雙閘極結構。出於參考，術語『雙閘極結構』可指代其中將三維（3D）鰭片是的兩個表面（亦即兩個側表面）用作通道區域的結構。其中將鰭片的兩個側表面以及頂表面皆用作通道區域的結構可被稱作三閘極結構，且第一FinFET FET1可具有三閘極結構。
第一介電膜174-1及第二介電膜174-2中的每一者可由絕緣材料形成。舉例而言，第一介電膜174-1及第二介電膜174-2中的每一者可由諸如氧化矽（SiO2 ）的氧化物或諸如氮化矽（SiNx）的氮化物形成。
第一介電膜174-1及第二介電膜174-2中的每一者可由高k值介電材料形成。舉例而言，第一介電膜174-1及第二介電膜174-2中的每一者可包含氧化鉿（HfO2 ）、氧化鉿矽（HfSiO4 ）、氧化鑭（La2 O3 ）、氧化鑭鋁（LaAlO3 ）、氧化鋯（ZrO2 ）、氧化鋯矽（ZrSiO4 ）、氧化鉭（Ta2 O5 ）、氧化鈦（TiO2 ）、氧化鍶鈦（SrTiO3 ）、氧化釔（Y2 O3 ）、氧化鋁（Al2 O3 ）、氧化鉛鈧鉭（PbSc0 . 5 T0 . 5 aO3 ）或鈮酸鉛鋅（PbZnNbO3 ）。
第一介電膜174-1及第二介電膜174-2中的每一者可由金屬氧化物、其矽酸鹽或其鋁酸鹽形成。金屬氧化物的實例可包含HfO2 、ZrO2 、TiO2 及Al2 O3 。在一些實施例中，第一介電膜174-1及第二介電膜174-2中的每一者可由金屬氮氧化物、其矽酸鹽或其鋁酸鹽形成。金屬氮氧化物的實例可包含氮氧化鋁（AlON）、氮氧化鋯（ZrON）、氮氧化鉿（HfON）、氮氧化鑭（LaON）及氮氧化釔（YON）。矽酸鹽或鋁酸鹽的實例可包含ZrSiON、HfSiON、LaSiON、YSiON、ZrAlON及HfAlON。
第一介電膜174-1及第二介電膜174-2中的每一者可由鈣鈦礦類氧化物、鈮酸或鉭鐵礦系材料、鎢青銅系材料或雙層鈣鈦礦系材料形成。
第一介電膜174-1及第二介電膜174-2中的每一者可藉由使用各種沈積法中的任一種形成，所述沈積法諸如化學氣相沈積（CVD）、低壓CVD（LPCVD）、常壓CVD（APCVD）、低溫CVD（LTCVD）、電漿增強CVD（PECVD）、原子層CVD（ALCVD）、原子層沈積（ALD）或物理氣相沈積（PVD）。
如圖1及圖2中所示，第一介電膜174-1及第二介電膜174-2亦可形成於裝置隔離膜120上。在裝置隔離膜120上，第一介電膜174-1及第二介電膜174-2中的每一者可具有第一厚度D1。在一些實施例中，第一介電膜174-1及第二介電膜174-2可不在裝置隔離膜120上延伸或不形成於所述裝置隔離膜上。
第一閘電極172-1可覆蓋第一鰭片130-1的兩個側表面及頂表面的部分，其中第一介電膜174-1安置於第一閘電極172-1與第一鰭片130-1之間，且第二閘電極172-2可覆蓋第二鰭片130-2的兩個側表面及頂表面的部分，其中第二介電膜174-2安置於第二閘電極172-2與第二鰭片130-2之間。因此，第一鰭片130-1、第一介電膜174-1及第一閘電極172-1可構成或定義第一FinFET FET1，且第二鰭片130-2、第二介電膜174-2及第二閘電極172-2可構成或定義第二FinFET FET2。閘極結構170的第一閘電極172-1及第二閘電極172-2中的每一者可在如上文所描述的第二方向（y方向）上延伸。第一閘電極172-1及第二閘電極172-2可不彼此電連接。此是因為第一區域A1中的裝置所需的第一閘電極172-1的操作電壓可不同於第二區域A2中的裝置所需的第二閘電極172-2的操作電壓。
如圖1及圖2中所示，在第一方向（x方向）上，第一閘電極172-1的寬度可與第二閘電極172-2的彼等寬度相同。然而，在一些實施例中，在第一方向（x方向）上，第一閘電極172-1的寬度可不同於第二閘電極172-2的彼等寬度。舉例而言，可形成第一閘電極172-1及第二閘電極172-2，以使得第一閘電極172-1在第一方向上的寬度小於第二閘電極172-2在第一方向上的寬度。第一閘電極172-1及第二閘電極172-2在第一方向上的寬度中的每一者可對應於第一FinFET FET1及第二FinFET FET2中的每一者的閘極長度GI。閘極長度GI可對應於通道長度。出於參考，通道寬度可定義為在垂直於通道長度的方向上接觸閘電極的鰭片的表面的長度。舉例而言，在第一FinFET FET1中，通道寬度可為約2*H1+W1。在第二FinFET FET中，由於頂表面並不用於形成通道，通道寬度可為約2*H2。
第一閘電極172-1及第二閘電極172-2中的每一者可由多晶矽或藉由使多晶矽摻雜有諸如鋁（Al）、鎳（Ni）、鎢（W）、鈦（Ti）或鉭（Ta）的金屬材料而獲得的導電材料形成。在一些實施例中，第一閘電極172-1及第二閘電極172-2中的每一者可由金屬形成。舉例而言，第一閘電極172-1及第二閘電極172-2中的每一者可由氮化鈦（TiN）、氮化鉭（TaN）、碳化鈦（TiC）或碳化鉭（TaC）形成。可形成第一閘電極172-1及第二閘電極172-2中的每一者以具有單層或多層結構。
根據本實例實施例的半導體裝置100，由於具有三閘極結構的FinFET形成於其中形成有邏輯裝置的第一區域A1中，且具有雙閘極結構的FinFET形成於其中形成有I/O裝置的第二區域A2中，可改進邏輯裝置的效能，可改進I/O裝置的可靠性，且可減少或防止洩漏電流。此外，根據邏輯裝置的功能可形成具有各種大小的FinFET。因此，根據本實例實施例的半導體裝置100，由於具有三閘極結構及雙閘極結構的FinFET經組合及形成以適合於第一區域A1中的邏輯裝置，可改進所有邏輯裝置的效能。
出於參考，形成於第一區域A1中的邏輯裝置可應用於諸如圖形卡晶片的低電力晶片或行動應用程式處理器。邏輯裝置（其為用於實際上執行操作的裝置（例如，中央處理單元（CPU）））可執行各種算術及邏輯操作，且有效當前值與洩漏電流值的比率可對邏輯裝置至關重要。舉例而言，CPU不管高洩漏電流值如何仍可能需要高有效當前值，且圖形卡晶片可比CPU需要更低的洩漏電流值，但有效當前值可對圖形卡晶片至關重要。此外，行動應用程式處理器可需要低洩漏電流值，因為功率消耗以及有效當前值可對行動應用程式處理器至關重要。
相反，形成於第二區域A2中且為用於與執行不同功能的裝置介接的裝置（例如，記憶體裝置）的I/O裝置可用以接收外部電壓及傳輸外部電壓至邏輯裝置，及/或接收來自邏輯裝置的輸入及將所述輸入向外部輸出。由於I/O裝置接收外部信號，除非外部電壓改變，否則I/O裝置的操作電壓可不改變，且因此I/O裝置的閘極長度可不改變。舉例而言，當I/O裝置的操作電壓降低且閘極長度減小時，可能未獲得所需輸出。因此，I/O裝置的閘極長度及操作電壓可不改變，不同於邏輯裝置。
然而，當執行適合於邏輯裝置的鰭片結構的處理程序時，I/O裝置的可靠性特性（諸如，熱載子注入（HCI）、偏壓溫度不穩定度（BTI）、時間相依介質擊穿（TDDB）及洩漏電流特性）降低。舉例而言，當邏輯裝置的鰭片的寬度減小，且I/O裝置的鰭片的寬度減小時，產生熱載子的橫向場、產生閘極誘導汲極洩漏（GIDL）的帶間隧道傳輸（BTBT）及增加鰭片的頂部處的BTI及TDDB的氧化膜可增加或最大化。換言之，當鰭片的寬度減小且因此其縱橫比增大時，閘極可控性可增加且可在鰭片的頂部處最大化。因此，鰭片的頂部處的橫向場、BTBT及氧化場可最大化。關於邏輯裝置，當鰭片的寬度歸因於按比例調整而減小且因此其縱橫比增大時，邏輯裝置的操作電壓亦可降低且因此可能不存在問題。然而，關於I/O裝置，由於I/O裝置的操作電壓並非如上文所描述般改變，鰭片的頂部處的BTBT及場的增加可增加洩漏電流及降級諸如HCI、BTI及TDDB的可靠性特性。
根據本實例實施例的半導體裝置100，由於具有三閘極結構的FinFET形成於其中形成有邏輯裝置的第一區域A1中，且具有雙閘極結構的FinFET形成於其中形成有I/O裝置的第二區域A2中，可處理或解決I/O裝置的一個問題，亦即高洩漏電流及降低的可靠性。亦即，由於形成應用於I/O裝置的FinFET以具有其中並未在鰭片的頂表面上形成通道的雙閘極結構，即使當鰭片的縱橫比歸因於按比例調整而增大時，可緩解或解決鰭片的頂部處的高BTBT及場的問題。由於應用於邏輯裝置的FinFET亦具有三閘極結構，邏輯裝置的效能可歸因於按比例調整而得以改進。此外，具有各種大小及結構的FinFET可用於邏輯裝置，且必須施加以預定電壓或更高電壓的FinFET可出於邏輯裝置的功能而存在，如在I/O裝置中一樣。因此，由於雙閘極結構亦應用於具有所述功能的邏輯裝置的FinFET，效能可歸因於按比例調整而得以改進，且可處理或解決與洩漏電流及/或降低的可靠性相關的問題。
圖3至圖5為根據一些實施例與圖1的半導體裝置100的沿線I-I'截取的橫截面圖對應的橫截面圖。為方便描述起見，將簡要地重複或省略已參考圖1進行的描述。
參考圖3，本實例實施例的半導體裝置100a與圖1的半導體裝置100之間的差異在於第二閘極結構170-2a。詳細地，第二閘極結構170-2a可形成於第二區域A2中，且可包含第二介電膜174-2a、封蓋絕緣膜176及第二閘電極172-2。第二鰭片130-2及第二閘電極172-2與圖1的半導體裝置100的彼等者相同。
可形成第二介電膜174-2a以整個具有均勻的厚度，如同第一介電膜174-1。舉例而言，第二鰭片130-2的兩個側表面及頂表面上的第二介電膜174-2a的厚度可相同。然而，不同於第一介電膜174-1，可形成第二介電膜174-2a以覆蓋第二鰭片130-2及封蓋絕緣膜176。亦即，第二介電膜174-2a可覆蓋第二鰭片130-2的兩個側表面以及封蓋絕緣膜176的兩個側表面及頂表面。第二介電膜174-2a的材料可與圖1的半導體裝置100中的材料相同。
不同於圖1的半導體裝置100的第二閘極結構170-2，本實例實施例的半導體裝置100a中的第二閘極結構170-2a可進一步包含封蓋絕緣膜176。封蓋絕緣膜176可形成於第二鰭片130-2的頂表面上，且可由絕緣材料形成，如同第二介電膜174-2a。舉例而言，封蓋絕緣膜176可由諸如氧化矽（SiO2 ）的氧化物、諸如氮化矽（SiNx）的氮化物或諸如氮氧化物的絕緣材料形成。此外，封蓋絕緣膜176可由高k值介電材料形成。封蓋絕緣膜176的材料可與第二介電膜174-2a的材料相同或不同。
封蓋絕緣膜176可形成為具有第三厚度D3。第三厚度D3可大於第二介電膜174-2a的厚度。第三厚度D3可足夠大以允許第二FinFET FET2具有雙閘極結構，所述雙閘極結構具有第二介電膜174-2a的厚度。更詳細地，封蓋絕緣膜176的第三厚度D3及第二介電膜174-2a的厚度的總厚度可足以阻止在將操作電壓施加至第二閘電極172-2時在第二鰭片130-2的頂表面上形成通道（亦即，足夠大以免形成所述通道）。
因此，本實例實施例的半導體裝置100a可與圖1的半導體裝置100相同，因為具有雙閘極結構的FinFET形成於其中形成有I/O裝置的第二區域A2中，但第二閘極結構170-2a的結構為半導體裝置100a與半導體裝置100之間的差異。因此，本實例實施例的半導體裝置100a的效應或功能性可與圖1的半導體裝置100的效應或功能性相同。此外，在一些實施例中，第二閘極結構170-2a可形成於第一區域A1以及第二區域A2中。
參考圖4，本實例實施例的半導體裝置100b與圖1的半導體裝置100之間的差異為第二鰭片130-2a及第二閘極結構170-2b。
第二鰭片130-2a的垂直橫截面可具有梯形形狀或錐形形狀，其中上端（在本文中亦被稱作上側）較窄且下端（在本文中亦被稱作下側）較寬。亦即，雖然圖1的半導體裝置100中的第二鰭片130-2的垂直橫截面具有矩形形狀，其中上側及下側具有相同長度，但本實例實施例的半導體裝置100b中的第二鰭片130-2a的垂直橫截面具有錐形形狀，其中第二方向（y方向）上的寬度朝上減小。舉例而言，第二鰭片130-2a可具有頂部上的第二寬度W2及底部上的第三寬度W3，且第三寬度W3可大於第二寬度W2。因而，當第二鰭片130-2a形成為具有錐形形狀時，頂部處的高BTBT及場的問題可歸因於第二鰭片130-2a的結構性特性得以減少。
具有錐形形狀的第二鰭片130-2a可在第二鰭片130-2a形成於基板110上時藉由恰當地調整蝕刻氣體及蝕刻處理程序條件來調整各向異性蝕刻速率而形成。此外，藉由單獨地蝕刻第一鰭片130-1及第二鰭片130-2a，第一鰭片130-1可形成為具有矩形形狀，且第二鰭片130-2a可形成為具有錐形形狀。在一些實施例中，藉由同時蝕刻第一鰭片130-1及第二鰭片130-2a，第一鰭片130-1及第二鰭片130-2a可形成為具有錐形形狀。
第二介電膜174-2b可形成為包圍或以其它方式位於第二鰭片130-2a的兩個側表面及頂表面上，如同圖1的半導體裝置100的第二介電膜174-2。然而，由於第二鰭片130-2a的側表面形成為傾斜的，第二介電膜174-2b可形成為沿第二鰭片130-2a的側表面傾斜。第二介電膜174-2b亦可形成於第二鰭片130-2a的兩個側表面上以具有較小厚度且可形成於第二鰭片130-2a的頂表面上以具有較大厚度。第二鰭片130-2a的頂表面上的第二介電膜174-2b的厚度可足夠大以免形成或足以阻止在第二鰭片130-2a的頂表面上形成通道。因此，本實例實施例的第二FinFET FET2亦可具有雙閘極結構。
參考圖5，本實例實施例的半導體裝置100c與圖3的半導體裝置100a之間的差異為第二閘極結構170-2c。詳細地，第二閘極結構170-2c可形成於第二區域A2中，且可包含第二介電膜174-2c、封蓋絕緣膜176及第二閘電極172-2。第二鰭片130-2a的結構可與圖4的半導體裝置100b中的結構相同。
第二介電膜174-2c可形成為完全具有均勻的厚度，如同圖3的半導體裝置100a的第二介電膜174-2a，且可形成以覆蓋第二鰭片130-2a及封蓋絕緣膜176。然而，由於第二鰭片130-2a的側表面形成為傾斜的，第二介電膜174-2c可形成為沿第二鰭片130-2a的側表面傾斜。
封蓋絕緣膜176可形成於第二鰭片130-2a的頂表面上以具有第三厚度D3（參見圖3）。封蓋絕緣膜176的材料或厚度可與圖3的半導體裝置100a的材料或厚度相同。
甚至在本實例實施例的半導體裝置100c中，第二FinFET FET2可形成為歸因於第二介電膜174-2c及封蓋絕緣膜176在第二區域A2中具有雙閘極結構。
圖6為說明根據其他實施例的包含具有不同閘極結構的FET的半導體裝置100d的透視圖。圖7為根據一些實施例的圖6的半導體裝置100d的沿線II-II'截取的橫截面圖。為方便描述起見，將經簡要地重複或省略已參考圖1進行的描述。
參考圖6及圖7，本實例實施例的半導體裝置100d與圖1的半導體裝置100之間的差異為基於SOI基板的基板110-S。
更詳細地，基板110-S可包含基底基板112及形成於基底基板112上的內埋氧化物（BOX）層114。第一鰭片130-1a及第二鰭片130-2b可形成於BOX層114上。BOX層114可執行與圖1的半導體裝置100的裝置隔離膜120的功能相同的功能。在一些實施例中，額外裝置隔離膜可形成於BOX層114上於第一鰭片130-1a與第二鰭片130-2b之間。
第二閘極結構170-2d可具有與圖1的第二閘極結構170-2的結構相同的結構，除了第二介電膜174-2形成於BOX層114上而非裝置隔離膜120上之外。如上文所描述，當額外裝置隔離膜形成於BOX層114上時，第二介電膜174-2可形成於額外裝置隔離膜120上。
第一介電膜174-1可包圍第一鰭片130-1a且可形成為完全具有均勻的厚度，且第二介電膜174-2可包圍第二鰭片130-2b且可形成為使得第二鰭片130-2b的頂表面上的第二介電膜174-2的厚度大於第二鰭片130-2b的兩個側表面上的第二介電膜1742的厚度。第一介電膜174-1及第二介電膜174-2可藉由自第一鰭片130-1a及第二鰭片130-2b的側表面延伸而形成於BOX層114上。在一些實施例中，第一介電膜174-1及第二介電膜174-2可不在BOX層114上延伸或不形成於所述BOX層上。
甚至在本實例實施例的半導體裝置100d中，由於形成包含第二介電膜174-2的第二閘極結構170-2d，形成於第二區域A2中的第二FinFET FET2可具有雙閘極結構。
圖8至圖10為根據一些實施例與圖6的半導體裝置100d的沿線II-II'截取的橫截面圖對應的橫截面圖。為方便描述起見，將簡要地重複或省略已參考圖1至圖6進行的描述。
參考圖8，本實例實施例的半導體裝置100e與圖6的半導體裝置100d之間的差異在於第二閘極結構170-2e。詳細地，本實例實施例的半導體裝置100e中的基板110-S可基於SOI基板，如在圖6的半導體裝置100d中一樣。第一鰭片130-1a及第二鰭片130-2b可形成於BOX層114上。
第二閘極結構170-2e可具有與圖3的半導體裝置100a的第二閘極結構170-2a的結構類似的結構。亦即，第二閘極結構170-2e可形成於第二區域A2中，且可包含第二介電膜174-2a、封蓋絕緣膜176及第二閘電極172-2。第二介電膜174-2a可形成為完全具有均勻的厚度，且可覆蓋第二鰭片130-2b及封蓋絕緣膜176。然而，第二介電膜174-2a可經形成以在BOX層114而非裝置隔離膜120上延伸。
參考圖9，本實例實施例的半導體裝置100f與圖6的半導體裝置100d之間的一些差異為第二鰭片130-2c及第二閘極結構170-2f。
第二鰭片130-2c可具有與圖4的半導體裝置100b的第二鰭片130-2a的結構類似的結構。舉例而言，第二鰭片130-2c的垂直橫截面可具有梯形形狀或錐形形狀，其中上側較窄且下側較寬，如圖9中所示。然而，雖然圖4的半導體裝置100b的第二鰭片130-2a的底表面整體地連接至基板110，且裝置隔離膜120接觸第二鰭片130-2a的兩個側表面，但由於第二鰭片130-2c形成於BOX層114上，第二鰭片130-2c的底表面可不連接至基底基板112，且第二鰭片130-2c的兩個側表面可不接觸BOX層114。
第二介電膜174-2b可形成為沿第二鰭片130-2c的側表面傾斜，如同圖4的半導體裝置100b的第二介電膜174-2b。此外，第二介電膜174-2b可形成於BOX層114上以自第二鰭片130-2c的側表面延伸。在一些實施例中，第二介電膜174-2b可不在BOX層114上延伸或不形成於所述BOX層上。
參考圖10，本實例實施例的半導體裝置100g與圖8的半導體裝置100e之間的差異在於第二閘極結構170-2g。詳細地，第二閘極結構170-2g可形成於第二區域A2中，且可包含第二介電膜174-2c、封蓋絕緣膜176及第二閘電極172-2。
第二鰭片130-2c的結構可與圖9的半導體裝置100f中的結構相同。亦即，第二鰭片130-2c的垂直橫截面可具有梯形形狀或錐形形狀，其中上側較窄且下側較寬。第二鰭片130-2c可形成於BOX層114，且第二鰭片130-2c的底表面可不連接至基底基板112。
第二介電膜174-2c可形成為完全具有均勻的厚度，且可覆蓋第二鰭片130-2c及封蓋絕緣膜176，如同圖8的半導體裝置100e的第二介電膜174-2a。然而，由於第二鰭片130-2a的側表面形成為傾斜的，第二介電膜174-2c可形成為沿第二鰭片130-2c的側表面傾斜。
圖11為說明根據其他實施例的包含具有不同閘極結構的FET的半導體裝置100h的透視圖。圖12為根據一些實施例的圖11的半導體裝置100h的沿線III-III'截取的橫截面圖。為方便描述起見，將簡要地重複或省略已參考圖1進行的描述。
參考圖11及圖12，本實例實施例的半導體裝置100h與圖1的半導體裝置100之間的一些差異為第二鰭片130-2d及第二閘極結構170-2h。
在本實例實施例的半導體裝置100h中，第二鰭片130-2d可在第二方向（y方向）上具有第二寬度W2且可在第三方向（z方向）上具有自裝置隔離膜120的頂表面具有第三高度H3。第二鰭片130-2d的第二寬度W2可等於或大於第一鰭片130-1的第一寬度W1。此外，第二鰭片130-2d的第三高度H3可等於第一鰭片130-1的第一高度H1。此外，在一些實施例中，第三高度H3可小於或大於第一鰭片130-1的第一高度H1。
第二閘極結構170-2h可包含第二介電膜174-2d及第二閘電極172-2a。第二介電膜174-2d可具有與圖1的半導體裝置100的第二介電膜174-2的結構類似的結構。舉例而言，第二介電膜174-2d可覆蓋第二鰭片130-2d的兩個側表面及頂表面，且第二鰭片130-2d的頂表面上的第二介電膜174-2d的厚度可大於第二鰭片130-2d的兩個側表面上的第二介電膜174-2d的厚度。然而，隨著第二鰭片130-2d的高度增大，第二鰭片130-2d的兩個側表面上的第二介電膜174-2d的長度可大於圖1的半導體裝置100的第二介電膜174-2的長度。此外，自裝置隔離膜120的頂表面至第二介電膜174-2d的頂表面的高度可大於圖1的半導體裝置100的第二介電膜174-2的高度。
第二介電膜174-2d的頂表面及第二閘電極172-2a的頂表面可共面或在實質上相同的平面，如圖11及圖12中所示。因此，第二介電膜174-2d的頂表面可自第二閘電極172-2a的頂表面曝露。
第二閘電極172-2a可形成於第二介電膜174-2d的兩個側表面上且可不在第二介電膜174-2d的頂表面上延伸或不形成於所述頂表面上。由於第二閘電極172-2a並不形成於第二介電膜174-2d的頂表面上，可處理或解決第二鰭片130-2d的頂表面上的高BTBT或場的問題。此外，由於第二閘電極172-2a並不形成於第二介電膜174-2d的頂表面上，通道可不形成於第二鰭片130-2d的頂表面上。亦即，本實例實施例的第二閘電極172-2a的結構可適合於具有典型雙閘極結構的FinFET。
儘管第二介電膜174-2d經形成以使得第二鰭片130-2d的頂表面上的第二介電膜174-2d具有較大厚度，但在本實例實施例的半導體裝置100h中，由於第二閘電極172-2a並不形成於第二介電膜174-2d的頂表面上，第二介電膜174-1d可能不需要形成為在第二鰭片130-2d的頂表面上具有較大厚度。然而，在製造程序期間，為了不在第二介電膜174-2d的頂表面上形成第二閘電極172-2a，第二介電膜174-2d可經形成以在第二鰭片130-2d的頂表面上具有較大厚度。
若第二鰭片130-2d的高度大於第一鰭片130-1的高度，或若另一材料層形成於第二鰭片130-2d上，則第二介電膜174-2d可不形成為在第二鰭片130-2d的頂表面上具有較大厚度且可形成為具有較小厚度，如同其他部分。
圖13至圖16為根據一些實施例與圖11的半導體裝置100h的沿線III-III'截取的橫截面圖對應的橫截面圖。為方便描述起見，將簡要地重複或省略已參考圖5及圖11進行的描述。
參考圖13，本實例實施例的半導體裝置100i與圖11的半導體裝置100h之間的差異在於第二閘極結構170-2i。詳細地，第二閘極結構170-2i可形成於第二區域A2中，且可包含第二介電膜174-2e、封蓋絕緣膜176及第二閘電極172-2a。第二鰭片130-2d及第二閘電極172-2a與圖11的半導體裝置100h的彼等者相同。
第二介電膜174-2e可形成於第二鰭片130-2d及封蓋絕緣膜176的兩個側表面上，且可形成為具有均勻的厚度。第二介電膜174-2e可不在封蓋絕緣膜176的頂表面上延伸或不形成於所述頂表面上。因此，封蓋絕緣膜176的頂表面可自第二閘電極172-2a的頂表面曝露，且封蓋絕緣膜176的頂表面及第二閘電極172-2a的頂表面可共面或在實質上相同的平面上。第二介電膜174-2e的材料可與圖1的半導體裝置100中的材料相同，且封蓋絕緣膜176的結構或材料可與圖3的半導體裝置100a中的結構或材料相同。
關於封蓋絕緣膜176的厚度，由於第二閘電極172-2a並不形成於封蓋絕緣膜176的頂表面上，封蓋絕緣膜176可能不需要保持較大厚度。然而，為了不在製造程序期間在封蓋絕緣膜176的頂表面上形成第二閘電極172-2a，封蓋絕緣膜176可形成為具有預定較大厚度，如同圖11的半導體裝置100h的第二介電膜174-2d。
參考圖14，本實例實施例的半導體裝置100'i與圖13的半導體裝置100i之間的差異在於第二閘極結構170-2'i。舉例而言，第二閘極結構170-2'i的第二介電膜174-2f可經形成以覆蓋第二鰭片130-2d及封蓋絕緣膜176的兩個側表面以及封蓋絕緣膜176的頂表面，且可形成為完全具有均勻的厚度。因此，第二介電膜174-2f的頂表面可自第二閘電極172-2a的頂表面曝露，且第二介電膜174-2f的頂表面及第二閘電極172-2a的頂表面可共面或在實質上相同的平面上。
出於參考，可在製造程序期間判定是保持抑或移除封蓋絕緣膜176的頂表面上的第二介電膜174-2f。舉例而言，根據是否在平面化第二閘電極172-2a的處理程序期間將封蓋絕緣膜176上的第二介電膜174-2f用作蝕刻終止膜或將封蓋絕緣膜176用作蝕刻終止膜，可保持或移除封蓋絕緣膜176上的第二介電膜174-2f。
參考圖15，本實例實施例的半導體裝置100j與圖11的半導體裝置100h之間的一些差異為第二鰭片130-2e及第二閘極結構170-2j。
第二鰭片130-2e的結構可類似於圖4的半導體裝置100b的第二鰭片130-2a的結構。舉例而言，第二鰭片130-2e的垂直橫截面可具有梯形形狀或錐形形狀，其中上側較窄且下側較寬。然而，第二鰭片130-2e的高度可大於圖4的半導體裝置100b的第二鰭片130-2a的高度。
第二介電膜174-2g可形成為包圍或以其它方式位於第二鰭片130-2e的兩個側表面及頂表面上，如同圖4的半導體裝置100b的第二介電膜174-2b。此外，由於第二鰭片130-2e的側表面形成為傾斜的，第二介電膜174-2g可形成為沿第二鰭片130-2e的側表面傾斜。然而，隨著第二鰭片130-2e的兩個側表面增大，第二介電膜174-2g的對應於第二鰭片130-2e的兩個側表面的部分可增大。第二介電膜174-2g的頂表面及第二閘電極172-2a的頂表面可共面或在實質上相同的平面上，且第二介電膜174-2g的頂表面可自第二閘電極172-2a的頂表面曝露，如同圖11的半導體裝置100h的第二介電膜174-2d。
第二介電膜174-2g可形成為在第二鰭片130-2e的兩個側表面上具有更小厚度且可形成為在第二鰭片130-2e的頂表面上具有較大厚度。然而，如針對圖11的半導體裝置100h所描述，由於第二閘電極172-2a並不形成於第二介電膜174-2g的頂表面上，第二鰭片130-2e的頂表面上的第二介電膜174-2g可不形成為具有較大厚度。
參考圖16，本實例實施例的半導體裝置100k與圖13的半導體裝置100i之間的一些差異為第二鰭片130-2e及第二閘極結構170-2k。
第二鰭片130-2e的結構可與圖15的半導體裝置100j的第二鰭片130-2e的結構相同。舉例而言，第二鰭片130-2e的垂直橫截面可具有梯形形狀或錐形形狀，其中上側較窄且下側較寬。然而，第二鰭片130-2e的高度可大於圖4的半導體裝置100b的第二鰭片130-2a的高度。
第二介電膜174-2h可形成為完全具有均勻的厚度，且可覆蓋第二鰭片130-2e及封蓋絕緣膜176的兩個側表面，如同圖13的半導體裝置100i的第二介電膜174-2e。此外，第二介電膜174-2h可不在封蓋絕緣膜176的頂表面上延伸或不形成於所述頂表面上，且因此，封蓋絕緣膜176的頂表面可自第二閘電極172-2a的頂表面曝露。然而，由於第二鰭片130-2e的側表面形成為傾斜的，第二介電膜174-2h可形成為沿第二鰭片130-2e的側表面傾斜。
儘管第二介電膜174-2h並不形成於本實例實施例的半導體裝置100k中的封蓋絕緣膜176的頂表面上，但第二介電膜174-2h可形成於封蓋絕緣膜176的頂表面上，如在圖14的半導體裝置100'i中一樣。
圖17為說明根據其他實施例的包含具有不同閘極結構的FET的半導體裝置100l的透視圖。圖18為根據一些實施例的圖17的半導體裝置100l的沿線IV-IV'截取的橫截面圖。為方便描述起見，將簡要地重複或省略已參考圖1進行的描述。
參考圖17及圖18，本實例實施例的半導體裝置100l與圖1的半導體裝置100之間的一些差異為第一閘極結構170-1a及第二閘極結構170-2l。
第一閘極結構170-1a可包含第一介電膜174-1及第一閘電極172-1a，且第二閘極結構170-2l可包含第二介電膜174-2及第二閘電極172-2b。第一介電膜174-1及第二介電膜174-2的結構可與圖1的半導體裝置100的第一介電膜174-1及第二介電膜174-2的結構相同。
第一閘電極172-1a及第二閘電極172-2b的結構可不同於圖1的半導體裝置100的第一閘電極172-1及第二閘電極172-2的結構。舉例而言，第一閘電極172-1a及第二閘電極172-2b可分別覆蓋第一鰭片130-1及第二鰭片130-2（其中第一介電膜174-1及第二介電膜174-2安置在第一及第二閘電極172-1a及172-2b與第一及第二鰭片130-1及130-2之間），且可具有均勻的厚度。換言之，第一閘電極172-1a可在第一鰭片130-1的兩個側表面及頂表面上保持相同厚度。舉例而言，第一閘電極172-1a及第二閘電極172-2b可整個保持第四厚度D4。
第一閘電極172-1a及第二閘電極172-2b可在第二方向（y方向）上延伸，如同圖1的半導體裝置100的第一閘電極172-1及第二閘電極172-2。因此，第一閘電極172-1a及第二閘電極172-2b亦可形成於裝置隔離膜120上的第一介電膜174-1及第二介電膜174-2上。此外，裝置隔離膜120上的第一閘電極172-1a及第二閘電極172-2b亦可具有第四厚度D4。
圖19至圖22為根據一些實施例與圖17的半導體裝置100l的沿線IV-IV'截取的橫截面圖對應的橫截面圖。為方便描述起見，將簡要地重複或省略已參考圖1至圖5及圖11進行的描述。
參考圖19，本實例實施例的半導體裝置100m與圖17的半導體裝置100l之間的差異在於第二閘極結構170-2m。詳細地，第二閘極結構170-2m可形成於第二區域A2中，且可包含第二介電膜174-2a、封蓋絕緣膜176及第二閘電極172-2b。第二鰭片130-2及第二閘電極172-2b與圖17的半導體裝置100l的彼等者相同。
第二介電膜174-2a可具有與圖3的半導體裝置100a的第二介電膜174-2a的結構相同的結構。舉例而言，第二介電膜174-2a可形成於第二鰭片130-2及封蓋絕緣膜176的兩個側表面及封蓋絕緣膜176的頂表面上，且可形成為具有均勻的厚度。第二介電膜174-2a的材料可與針對圖1的半導體裝置100所描述的相同，且封蓋絕緣膜176的結構、厚度或材料可與針對圖3的半導體裝置100a所描述的相同。
參考圖20，本實例實施例的半導體裝置100n之間一些差異可不同於圖17的半導體裝置100l，為第二鰭片130-2a及第二閘極結構170-2n。
第二鰭片130-2a的結構可與圖4的半導體裝置100b的第二鰭片130-2a的結構相同。舉例而言，第二鰭片130-2a的垂直橫截面可具有梯形形狀或錐形形狀，其中上側較窄且下側較寬。
第二介電膜174-2b可形成為包圍或以其它方式位於第二鰭片130-2a的兩個側表面及頂表面上，如同圖4的半導體裝置100b的第二介電膜174-2b。由於第二鰭片130-2a的側表面形成為傾斜的，第二介電膜174-2b亦可形成為沿第二鰭片130-2a的側表面傾斜。此外，第二介電膜174-2b可形成為在第二鰭片130-2a的兩個側表面上具有較小厚度且在第二鰭片130-2a的頂表面上具有較大厚度。
第二閘電極172-2c可整個具有均勻的厚度，如同圖17的半導體裝置100l的第二閘電極172-2b。然而，由於第二介電膜174-2b形成為沿第二鰭片130-2a的傾斜側表面傾斜，形成於第二介電膜174-2b上的第二閘電極172-2c亦可形成為沿第二鰭片130-2a的傾斜側表面傾斜。
參考圖21，本實例實施例的半導體裝置100o與圖19的半導體裝置100m之間的一些差異為第二鰭片130-2a及第二閘極結構170-2o。
第二鰭片130-2a的結構可與圖4的半導體裝置100b的第二鰭片130-2a的結構相同。舉例而言，第二鰭片130-2a的垂直橫截面可具有梯形形狀或錐形形狀，其中上側較窄且下側較寬。
第二介電膜174-2c可形成為整個具有均勻的厚度，如同圖19的半導體裝置100m的第二介電膜174-2a，且可覆蓋第二鰭片130-2a及封蓋絕緣膜176的兩個側表面以及封蓋絕緣膜176的頂表面。然而，由於第二鰭片130-2a的側表面形成為傾斜的，第二介電膜174-2c的對應於第二鰭片130-2a的側表面的部分可形成為沿第二鰭片130-2a的側表面傾斜。
第二閘電極172-2c可整個具有均勻的厚度，如同圖20的半導體裝置100n的第二閘電極172-2c。此外，由於第二介電膜174-2c形成為沿第二鰭片130-2a的傾斜側表面傾斜，形成於第二介電膜174-2c上的第二閘電極172-2c亦可形成為沿第二鰭片130-2a的傾斜側表面傾斜。
參考圖22，本實例實施例的半導體裝置100p可具有圖11的半導體裝置100h及圖17的半導體裝置100l的複雜結構。詳細地，第一閘極結構170-1a的第一閘電極172-1a及第二閘極結構170-2p的第二閘電極172-2d可具有均勻的厚度，如在圖17的半導體裝置100l中一樣。
第二鰭片130-2d可具有與第一鰭片130-1的高度實質上相同的高度，如在圖11的半導體裝置100h中一樣。此外，第二介電膜174-2d可形成為覆蓋第二鰭片130-2d的兩個側表面及頂表面，且可經形成以使得第二鰭片130-2d的頂表面上的第二介電膜174-2d比第二鰭片130-2d的兩個側表面上的第二介電膜174-2d厚。此外，第二介電膜174-2d的頂表面可自第二閘電極172-2d的頂表面曝露，且第二介電膜174-2d的頂表面及第二閘電極172-2d的頂表面可共面或在實質上相同的平面上。因此，第二閘電極172-2d可不在第二介電膜174-2d的頂表面上延伸或不形成於所述頂表面上。
第二閘電極172-2d可僅形成於第二介電膜174-2d的側表面上，且可整個具有均勻的厚度。第二閘電極172-2d亦可形成於裝置隔離膜120上的第二介電膜174-2d上。在一些實施例中，第二閘電極172-2d可不在裝置隔離膜120上延伸或不形成於所述裝置隔離膜上。
圖23為說明根據其他實施例的包含具有不同閘極結構的FET的半導體裝置100q的透視圖。圖24為根據一些實施例的圖23的半導體裝置100q的沿線V-V'及VI-VI'截取的橫截面圖。為方便描述起見，將簡要地重複或省略已參考圖1進行的描述。
參考圖23及圖24，本實例實施例的半導體裝置100q與圖1的半導體裝置100之間的一些差異為第一鰭片130-1b、第二鰭片130-2f、第一閘極結構170-1b及第二閘極結構170-2q。詳細地，第一鰭片130-1b可包含第一源極/汲極區域130-1sd及第一通道區域130-1ch，且第二鰭片130-2f可包含第二源極/汲極區域130-2sd及第二通道區域130-2ch。本文中所描述的實例實施例的第一鰭片及第二鰭片亦可包含源極/汲極區域及通道區域。然而，第一鰭片及第二鰭片中的源極/汲極區域的結構可與先前實例實施例中的第一鰭片及第二鰭片中通道區域的彼等結構相同，而第一鰭片130-1b及第二鰭片130-2f中的源極/汲極區域的結構可不同於第一鰭片130-1b及第二鰭片130-2f中的通道區域的彼等結構。
在第一鰭片130-1b及第二鰭片130-2f的第一及第二源極/汲極區域130-1sd及130-2sd中，裝置隔離膜120上方的源極/汲極區域130-sd及130-sd的部分的橫截面可具有六角形狀。然而，第一及第二源極/汲極區域130-1sd及130-2sd的結構不限於此。更詳細地，第一及第二源極/汲極區域130-1sd及130-2sd可在形成第一閘極結構170-1b及第二閘極結構170-2q之後再次經由磊晶生長形成。因此，裝置隔離膜120上方的第一及第二源極/汲極區域130-1sd及130-2sd的部分的橫截面可基於磊晶生長條件具有各種形狀中之任一種，所述形狀諸如多邊形形狀、橢圓形狀或環形形狀。此外，由於第一及第二源極/汲極區域130-1sd及130-2sd再次經由磊晶生長形成，源極/汲極高度Hsd可大於第一及第二通道區域130-1ch及130-2ch中的每一者的通道高度Hch。在一些實施例中，第二方向（y方向）上裝置隔離膜120之間的第一及第二源極/汲極區域130-1sd及130-2sd的寬度亦可大於在其他實施例的半導體裝置中的彼等寬度。將在下文參考圖37詳細解釋第一及第二源極/汲極區域130-1sd及130-2sd的結構。
第一閘極結構170-1b可包含第一介電膜174-1、第一閘電極172-1、及第一閘極隔片178-1，且第二閘極結構170-2q可包含第二介電膜174-2、第二閘電極172-2及第二閘極隔片178-2。第一介電膜174-1、第二介電膜174-2、第一閘電極172-1及第二閘電極172-2與圖1的半導體裝置100中的彼等者相同。因此，本實例實施例的半導體裝置100q的與圖1的半導體裝置100的沿線I-I'截取的橫截面圖對應的橫截面圖可與圖2的橫截面圖相同。
第一閘極隔片178-1及第二閘極隔片178-2可形成以分別覆蓋第一閘電極172-1及第二閘電極172-2的兩個側表面。第一閘極隔片178-1及第二閘極隔片178-2可形成以在經由磊晶生長而生長第一鰭片130-1b及第二鰭片130-2f時阻止第一及第二閘電極172-1及172-2接觸第一及第二鰭片130-1b及130-2f。此外，當隨後形成連接至第一鰭片130-1b及第二鰭片130-2f的接觸電極時，第一閘極隔片178-1及第二閘極隔片178-2亦可阻止接觸電極接觸第一及第二閘電極172-1及172-2。
圖25為說明根據其他實施例的包含具有不同閘極結構的FET的半導體裝置100r的透視圖。為方便描述起見，將簡要地重複或省略已參考圖1進行的描述。
參考圖25，本實例實施例的半導體裝置100r可類似於圖1的半導體裝置100，除了半導體裝置100r進一步包含安置於第一區域A1中的第三FinFET FET3。第三FinFET FET3可具有與第二FinFET FET2的結構相同的結構。舉例而言，第三FinFET FET3可包含第三鰭片130-3及第三閘極結構170-3。第三鰭片130-3可具有與第二鰭片130-2的結構相同的結構，且第三閘極結構170-3可具有與第二閘極結構170-2的結構相同的結構。
更詳細地，第三鰭片130-3的高度可小於第一鰭片130-1的高度。此外，第三閘極結構170-3可包含第三介電膜174-3及第三電極172-3，且第三介電膜174-3可形成為在第三鰭片130-3的兩個側表面上具有較小厚度且在第三鰭片130-3的頂表面上具有較大厚度。因此，第三FinFET FET3可具有雙閘極結構。
具有各種大小及功能的FinFET可安置於其中形成有邏輯裝置的第一區域A1中。 FinFET中的至少一者可需要不管按比例調整如何皆等於或大於預定電壓的操作電壓，且在此情況下可產生洩漏電流，且可靠性歸因於高BTBT或場而降低。在本實例實施例的半導體裝置100r中，由於具有雙閘極結構的FinFET應用於其中根據邏輯裝置的功能而安置有邏輯裝置的第一區域A1，可改進第一區域A1中的所有邏輯裝置的效能，且可處理或解決I/O裝置及邏輯裝置的問題（亦即，洩漏電流及降低的可靠性）。
在本實例實施例的半導體裝置100r中，第三FinFET FET3（其具有與圖1的半導體裝置100的第二FinFET FET2的結構相同的結構）安置於第一區域A1中。然而，本實例實施例的半導體裝置100r的結構不限於此。舉例而言，安置於第一區域A1中的第三FinFET FET3可具有圖3至圖24的第二FinFET FET2的各種結構中任一種。
圖26A至圖32B為用於解釋根據一些實施例的製造圖3的半導體裝置100a的方法的透視圖及橫截面圖。圖26B、圖27B、…及圖32B為分別沿圖26A、圖27A、…及圖32A的線VII-VII'截取的橫截面圖。為方便描述起見，將簡要地重複或省略已參考圖1及圖3進行的描述。
參考圖26A及圖26B，製備塊狀基板，其中定義有第一區域A1及第二區域A2。塊狀基板可為塊狀矽基板。接下來，抗蝕劑膜形成於第一區域A1中的基板的頂表面上，且可選擇性地藉由使用將抗蝕劑膜用作罩幕的各向異性蝕刻來移除第二區域A2中的基板的上部以減小基板的高度。可考慮隨後形成於鰭片的頂表面上的介電膜或封蓋絕緣膜的厚度來判定第二區域A2中的基板的減小的高度。舉例而言，可判定基板的減小的高度以使得隨後形成於鰭片的頂表面上的介電膜或封蓋絕緣膜的厚度足夠大以免形成或足以阻止在鰭片的頂表面上形成通道。
在第二區域A2中的基板的上部經蝕刻之後，移除抗蝕劑膜。圖26A及圖26B為移除抗蝕劑膜之後的視圖。據發現，第一區域A1中的基板110a的高度大於第二區域A2中的基板110b的高度。
參考圖27A及圖27B，絕緣材料沈積於基板110a及110b的頂表面上，且接著執行平坦化以曝露第一區域A1中的基板110a的頂表面。因此，絕緣膜176a可形成於第二區域A2中的基板110b上。絕緣膜176a可由用於形成圖3的半導體裝置100a的封蓋絕緣膜176的任何材料形成。
在形成絕緣膜176a之後，在第一方向（x方向）上延伸的罩幕圖案210形成於第一區域A1中的基板110a的頂表面上及第二區域A2中的絕緣膜176a的頂表面上。罩幕圖案210可包含順序形成的第一罩幕圖案212及第二罩幕圖案214。第一罩幕圖案212及第二罩幕圖案214相對於基板110a及110b及絕緣膜176a可具有蝕刻選擇性。
舉例而言，第一罩幕圖案212可由諸如氧化膜或氮化膜的硬式掩膜形成，且第二罩幕圖案214可由光阻劑形成。在一些實施例中，第一罩幕圖案212及第二罩幕圖案214兩者可由硬式掩膜形成，且相對於彼此可具有蝕刻選擇性。第一罩幕圖案212相對於用於隨後形成裝置隔離膜的材料膜亦可具有蝕刻選擇性。
參考圖28A及圖28B，藉由將罩幕圖案210用作罩幕，第一區域A1中的基板110a的上部經蝕刻且第二區域A2中的絕緣膜176a及基板110b的上部經蝕刻。經由蝕刻，第一鰭片130-1可形成於第一區域A1中的基板110上，第二鰭片130-2可形成於第二區域A2中的基板110上，且封蓋絕緣膜176可形成於第二鰭片130-2上。接下來，移除第二罩幕圖案214且僅保持第一罩幕圖案212。
參考圖29A及圖29B，用於形成裝置隔離膜的絕緣材料完全沈積於基板110的所得結構，且執行平坦化。可藉由使用諸如化學機械拋光（CMP）及/或回蝕刻的蝕刻處理程序執行平坦化。第一罩幕圖案212可用作蝕刻終止膜。經由平坦化，中間絕緣膜120a可填充於第一鰭片130-1之間及第二鰭片130-2之間，且中間絕緣膜120a的頂表面及第一罩幕圖案212的頂表面可共面或在實質上相同的平面上。
參考圖30A及圖30B，藉由將第一罩幕圖案212用作罩幕來移除中間絕緣膜120a達預定深度，形成裝置隔離膜120。考慮到裝置隔離功能及第一鰭片130-1及第二鰭片130-2的功能，裝置隔離膜120可具有預定厚度。
通常，在一些實施例中，由於用於在第一鰭片130-1之間及第二鰭片130-2之間形成裝置隔離膜的絕緣材料的蝕刻速率小於用於在第一罩幕圖案212上方形成裝置隔離膜的絕緣材料的蝕刻速率，可省略平坦化處理程序，且可直接執行蝕刻處理程序。然而，為了保持裝置隔離膜120的均勻的厚度，可先執行平坦化處理程序，接著可執行蝕刻處理程序。
參考圖31A及圖31B，在形成裝置隔離膜120之後，覆蓋多達基板110的整個所得結構的介電膜174形成為具有預定厚度。舉例而言，介電膜174可覆蓋裝置隔離膜120、第一鰭片130-1的兩個側表面及頂表面、第二鰭片130-2的兩個側表面及封蓋絕緣膜176的兩個側表面及頂表面。
參考圖32A及圖32B，在形成介電膜174之後，形成覆蓋多達基板110的整個所得結構的導電膜，且執行平坦化。導電材料的材料可與針對圖1的半導體裝置100的第一閘電極172-1及第二閘電極172-2所描述的材料相同。接下來，相對於導電膜具有蝕刻選擇性的罩幕圖案220形成於平面化導電膜172p上。罩幕圖案220可在第二方向（y方向）上延伸。
接下來，藉由將罩幕圖案220用作罩幕來蝕刻平面化導電膜172p，第一閘電極172-1形成於第一區域A1中，且第二閘電極172-2形成於第二區域A2中。藉由亦蝕刻在平面化導電膜172p經蝕刻時安置在平面化導電膜172p下的介電膜174來形成第一介電膜174-1及第二介電膜174-2，第一閘極結構170-1可形成於第一區域A1中，且第二閘極結構170-2a可形成於第二區域A2中。因此，可形成圖3的半導體裝置100a。在一些實施例中，介電膜174可不經蝕刻且可保持以形成第一閘極結構170-1及第二閘極結構170-2a。
圖33A至圖33F為用於根據一些實施例解釋製造圖1的半導體裝置100的方法的橫截面圖。為方便描述起見，將簡要地重複或省略已參考圖1及圖26A至圖32B進行的描述。
參考圖33A，將第二區域A2中的基板的上部移除預定厚度，如在圖26A中一樣。因此，第一區域A1中的基板110a的高度可大於第二區域A2中的基板110b的高度。
參考圖33B，接下來，在第一方向上延伸的罩幕圖案210（參見圖27A）形成於第一區域A1中的基板110a的頂表面上及第二區域A2中的基板110b的頂表面上。罩幕圖案210可包含第一罩幕圖案212（參見圖27A）及第二罩幕圖案214（參見圖27A）。藉由經由將罩幕圖案210用作罩幕的蝕刻移除第一區域A1中的基板110a的上部及第二區域A2中的基板110b的上部達預定深度，第一鰭片130-1形成於第一區域A1中的基板110上，且第二鰭片130-2形成於第二區域A2中的基板110上。在形成第一鰭片130-1及第二鰭片130-2之後，移除第二罩幕圖案214，且保持第一罩幕圖案212。
參考圖33C，用於形成裝置隔離膜的絕緣材料沈積於整個基板所得結構上，執行平坦化，且接著藉由將第一罩幕圖案212用作罩幕蝕刻中間絕緣膜120a（參見圖29A）來形成裝置隔離膜120。在形成裝置隔離膜120之後，移除第一罩幕圖案212。
參考圖33D，在形成裝置隔離膜120之後，介電膜174形成於多達整個基板所得結構上以具有預定厚度。舉例而言，介電膜174可覆蓋裝置隔離膜120、第一鰭片130-1的兩個側表面及頂表面及第二鰭片130-2的兩個側表面及頂表面。
參考圖33E，在形成介電膜174之後，形成覆蓋多達第一區域A1中的整個基板所得結構的罩幕層230。在形成罩幕層230之後，用於形成鰭片隔片的絕緣膜沈積於多達第二區域A2中的整個基板所得結構上，且藉由執行回蝕刻及/或各向異性蝕刻處理程序形成曝露第二鰭片130-2的頂表面上的介電膜174的鰭片隔片240。鰭片隔片240可覆蓋第二鰭片130-2的兩個側表面。鰭片隔片240可存在於裝置隔離膜120上以具有較小厚度。此是因為當用於形成鰭片隔片的絕緣膜經蝕刻時，第二鰭片130-2之間的蝕刻速率小於第二鰭片130-2的頂表面上的蝕刻速率。亦即，當用於形成鰭片隔片的絕緣膜經蝕刻且歸因於位置之間的蝕刻速率差異而曝露第二鰭片130-2的頂表面上的介電膜174時，用於在裝置隔離膜120上形成鰭片隔片的絕緣膜可保持具有較小厚度。因此，可不曝露裝置隔離膜120上的介電膜174。
然而，在一些實施例中，當用於形成鰭片隔片的絕緣膜經蝕刻時，亦可移除用於在裝置隔離膜120上形成鰭片隔片的絕緣膜，且因此，可曝露裝置隔離膜120上的介電膜174。
參考圖33F，接下來，藉由使用電漿/離子氧化及/或熱氧化，經由第二鰭片130-2的頂表面曝露的介電膜174經生長以具有較大厚度。歸因於介電膜174的生長，第二介電膜174-2可形成於第二鰭片130-2上。在形成第二介電膜174-2之後，移除鰭片隔片240，且亦移除第一區域A1中的罩幕層230。
接下來，可藉由沈積導電膜及執行使用罩幕圖案的圖案化來形成第一及第二閘極結構170-1及170-2，如在圖32A及圖32B中一樣。當以此方式形成第一及第二閘極結構170-1及170-2時，可形成圖1的半導體裝置100。
當曝露裝置隔離膜120上的介電膜174時，裝置隔離膜120上的介電膜174亦可在生長介電膜174的處理程序期間經生長以具有較大厚度。在此情況下突出的第二鰭片130-2的高度可減小生長的介電膜174的厚度。
圖34A至圖34D為用於解釋根據一些實施例的製造圖8的半導體裝置100e的方法的橫截面圖。為方便描述起見，將簡要地重複或省略已參考圖1、圖6、圖8及圖26A至圖32B進行的描述。
參考圖34A，製備基於SOI基板的基板110-S。基板110-S可包含基底基板112及安置於基底基板112上的BOX層114。半導體層130a形成於基板110-S上。舉例而言，半導體層130a可藉由使用矽形成於基板110-S上。半導體層130a可藉由使用沈積或磊晶生長形成。可根據形成於第一區域A1及/或第二區域A2中的多個FinFET（尤其，需要最高鰭片的FinFET）判定半導體層130a的厚度。半導體層130a可包含雜質離子。可在磊晶生長期間包含或可在生長之後的離子摻雜期間包含半導體層130a的雜質離子。
參考圖34B，第二區域A2中的半導體層130a的上部經移除預定厚度，如在圖26a中一樣。因此，第一區域A1中的半導體層130a的高度可大於第二區域A2中的半導體層130b的高度。
參考圖34C，絕緣膜176a形成於第二區域A2中的半導體層130b上，且在第一方向（x方向）上延伸的罩幕圖案210形成於第二區域A2中的絕緣膜176a上及第一區域A1中的半導體層130a的頂表面上，如在圖27A中一樣。罩幕圖案210可包含第一罩幕圖案212及第二罩幕圖案214。
參考圖34D，藉由將罩幕圖案210用作罩幕，第一區域A1中的半導體層130a的上部經蝕刻，且半導體層130b的上部及第二區域A2中的絕緣膜176a經蝕刻。經由蝕刻，第一鰭片130-1可形成於第一區域A1中的基板110-S上，第二鰭片130-2可形成於第二區域A2中的基板110-S上，且封蓋絕緣膜176可形成於第二區域A2中的第二鰭片130-2上。接下來，可移除第二罩幕圖案214，且可藉由執行圖31A至圖32B的處理程序形成圖8的半導體裝置100e。
出於參考，當使用基板時，由於BOX層114可充當裝置隔離膜，可不執行形成裝置隔離膜的處理程序。舉例而言，可省略圖29A至圖30B的處理程序。在一些實施例中，額外裝置隔離膜可進一步形成於BOX層114上，且在此情況下，可另外執行圖29A至圖30B的處理程序。
另外，在製造本實例實施例的半導體裝置100e的方法中，可藉由執行使用SOI基板的圖33A至圖33F的處理程序來形成圖6的半導體裝置100d。然而，歸因於BOX層114的存在，可省略形成裝置隔離膜的處理程序，如在圖33C中一樣。
圖35A至圖35D為用於解釋根據一些實施例的製造圖13的半導體裝置100i的方法的橫截面圖。為方便描述起見，將簡要地重複或省略已參考圖1、圖11、圖13及圖26A至圖32B進行的描述。
參考圖35A，絕緣膜176a形成於第二區域A2中的基板110a上以具有預定厚度。絕緣膜176a的材料可與圖3的半導體裝置100a的封蓋絕緣膜176的材料相同。絕緣膜176a的厚度可與圖13的封蓋絕緣膜176的厚度相同。
參考圖35B，罩幕圖案210（參見圖27A）形成於第一區域A1中的基板110a的頂表面上及第二區域A2中的絕緣膜176a的頂表面上。罩幕圖案210可包含第一罩幕圖案212及第二罩幕圖案214。藉由將罩幕圖案210用作罩幕，第一區域A1中的基板110a的上部經蝕刻，且第二區域A2中的絕緣膜176a及基板110a的上部經蝕刻。經由蝕刻，第一鰭片130-1可形成於第一區域A1中的基板110上，第二鰭片130-2d可形成於第二區域A2中的基板110-S上，且封蓋絕緣膜176可形成於第二區域A2中的第二鰭片130-2d上。如圖35B中所示，第一鰭片130-1的高度可與第二鰭片130-2d的高度實質上相同。接下來，移除第二罩幕圖案214且僅保持第一罩幕圖案212。
參考圖35C，裝置隔離膜120藉由執行圖29A至圖30B的處理程序形成於第一鰭片130-1與第二鰭片130-2d之間的基板110上。在形成裝置隔離膜120之後，移除第一罩幕圖案212。
參考圖35D，介電膜174（參見圖31A）形成於整個基板所得結構上，如在圖31A中一樣。舉例而言，介電膜174可覆蓋裝置隔離膜120、第一鰭片130-1的兩個側表面及頂表面、第二鰭片130-2d的兩個側表面及封蓋絕緣膜176的兩個側表面及頂表面。
接下來，導電膜沈積於多達整個基板所得結構上，且執行平坦化。可歸因於平坦化曝露第二區域A2中的封蓋絕緣膜176的頂表面。舉例而言，封蓋絕緣膜176的頂表面及平面化導電膜172q的頂表面可共面或在實質上相同的平面上，且封蓋絕緣膜176的頂表面可自平面化導電膜172q的頂表面曝露。介電膜174的頂表面（而非封蓋絕緣膜176的頂表面）可藉由調整導電膜的經蝕刻厚度而曝露。
在導電膜經平面化之後，可藉由使用罩幕圖案220（參見圖32A至圖32B）形成第一閘極結構170-1及第二閘極結構170-2i來形成圖13的半導體裝置100i。
圖36A及圖36B為用於解釋根據一些實施例的製造圖19的半導體裝置100m的方法的橫截面圖。為方便描述起見，將簡要地重複或省略已參考圖1、圖17、圖19及圖26A至圖32B進行的描述。
參考圖36A，介電膜174形成於整個基板所得結構上，如在圖31A中一樣，且接著，導電膜172b形成於介電膜174上以具有均勻的厚度。舉例而言，導電膜172b可在第一及第二鰭片130-1及130-2的側表面及頂表面上具有相同厚度。此外，裝置隔離膜120上的導電膜172b的厚度亦可與第一及第二鰭片130-1及130-2上的導電膜172b的厚度實質上相同。
參考圖36B，在形成導電膜172b之後，犧牲膜250形成於多達整個基板所得結構上，且執行平坦化。犧牲膜250可為諸如氧化膜一氮化膜的絕緣膜。可形成犧牲膜250以圖案化導電膜172b。接下來，在第二方向（y方向）上延伸的罩幕圖案220形成於犧牲膜250上，如在圖32A中一樣，且藉由使用罩幕圖案220圖案化犧牲膜250及導電膜172b。接下來，可藉由移除犧牲膜250形成圖19的半導體裝置100m。
圖37為用於解釋根據一些實施例的製造圖23的半導體裝置100q的方法的橫截面圖。為方便描述起見，將簡要地重複或省略已參考圖1、圖23及圖33A至圖33F進行的描述。
參考圖37，藉由使用圖33A至圖33F的處理程序形成諸如圖1的半導體裝置100的結構，且接著，藉由在閘電極172的兩個側表面上形成閘極隔片178來形成閘極結構170。閘極結構170可包含第一閘極結構170-1b及第二閘極結構170-2q，如在圖23的半導體裝置100q中一樣。
接下來，藉由在閘極隔片178的兩個側表面上磊晶生長第一及第二鰭片130-1及130-2來形成圖23中的第一鰭片130-1b及第二鰭片130-2f。藉由磊晶生長第一及第二鰭片130-1及130-2或藉由將閘極結構170用作罩幕移除第一及第二鰭片130-1及130-2的上部及在裝置隔離膜120之間磊晶生長剩餘的第一及第二鰭片130-1及130-2的下部，可執行第一及第二鰭片130-1及130-2的磊晶生長。在一些實施例中，可移除裝置隔離膜120之間的第一及第二鰭片130-1及130-2的部分及裝置隔離膜120的部分，且可基於基板110執行磊晶生長。在此情況下，第二方向（y方向）上裝置隔離膜120之間的第一及第二鰭片130-1及130-2的寬度可增大。
圖38為說明根據一些實施例的半導體裝置1000的裝置區域的方塊圖。
參考圖38，本實例實施例的半導體裝置1000可包含邏輯核心區域1100、記憶體區域1200、I/O區域1300、類比區域1400及虛設區域1500。邏輯核心區域1100可對應於圖1的半導體裝置100中的其中形成有邏輯裝置的第一區域A1。I/O區域1300可對應於圖1的半導體裝置100中的其中形成有I/O裝置的第二區域A2。I/O區域1300可被稱作周邊裝置區域。諸如靜態隨機存取記憶體（SRAM）的記憶體裝置可安置於記憶體區域1200中。虛設圖案可形成於虛設區域1500中。
在本實例實施例的半導體裝置1000中，具有三閘極結構的FinFET可安置於邏輯核心區域1100或記憶體區域1200中，且具有雙閘極結構的FinFET可安置於I/O區域1300或類比區域1400中。此外，具有雙閘極結構的FinFET（以及具有三閘極結構的FinFET）可安置於邏輯核心區域1100或記憶體區域1200中。由於具有雙閘極結構的FinFET及具有三閘極結構的FinFET經恰當地組合及安置，可改進半導體裝置1000的效能，且可有效處理或解決洩漏電流及降低的可靠性的問題。
圖39為說明根據一些實施例的包含具有不同閘極結構的FinFET的SRAM 1200的電路圖。
參考圖39，SRAM 1200可包含6個FinFET。 6個FinFET中的兩個可為p型FinFET 160，且6個FinFET中的四個可為n型FinFET 260。在SRAM 1200中，p型FinFET 160中的每一者可為上拉電晶體，且n型FinFET 260中的每一者可為下拉電晶體。在本實例實施例的SRAM 1200中，p型FinFET 160可形成為具有三閘極結構，且n型FinFET 260可形成為具有雙閘極結構。由於p型FinFET 160形成為具有三閘極結構，且n型FinFET 260形成為具有雙閘極結構，相比於n型FinFET 260的高電子遷移率，p型FinFET 160的低電洞遷移率可得以補償。因此，可平衡p型FinFET 160的效能及n型FinFET 260的效能。
圖40為說明根據一些實施例的包含具有不同閘極結構的FET的電子系統2000的方塊圖。
參考圖40，電子系統2000可包含控制器2100、I/O裝置2200、記憶體裝置2300、介面2400及匯流排2500。控制器2100、I/O裝置2200、記憶體裝置2300及/或介面2400可經由匯流排2500彼此連接。匯流排2500可為在元件之間傳輸資料的路徑。
控制器2100可包含微處理器、數位信號處理器、微控制器及/或用於執行類似功能的邏輯裝置。控制器2100可包含邏輯裝置，所述邏輯裝置形成於本文中所描述的實例實施例的半導體裝置100、100a、…及100r中任一者的第一區域A1中。I/O裝置2200可包含小鍵盤、鍵盤及/或顯示裝置。I/O裝置2200可包含形成於本文中所描述的實例實施例的半導體裝置100、100a、…及100r中任一者的第二區域A2中的I/O裝置。記憶體裝置2300可儲存資料及/或命令。此外，記憶體裝置2300可進一步包含另一類型的半導體記憶體裝置，例如非揮發性記憶體裝置及/或SRAM。根據本文中所描述的實例實施例的半導體裝置100、100a、...及100r中任一者的具有不同閘極結構的FinFET亦可應用於記憶體裝置2300。介面2400可將資料傳輸至通信網路或自通信網路接收資料。介面2400可為有線介面一無線介面。舉例而言，介面2400可包含天線或有線/無線收發器。介面2400可包含具有雙閘極結構的FinFET，所述FinFET形成於本文中所描述的實例實施例的半導體裝置100、100a、…及100r中任一者的第二區域A2中。
電子系統2000可應用於個人數位助理（PDA）、攜帶型電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡及/或用於無線傳輸及/或接收資訊的任何電子產品。
如上文所描述，在根據一或多個實施例的包含具有不同閘極結構的FinFET的半導體裝置中，由於具有三閘極結構的FinFET形成於其中形成有邏輯裝置的第一區域中，且具有雙閘極結構的FinFET形成於其中形成有I/O裝置的第二區域中，可改進邏輯裝置的效能，可改進I/O裝置的可靠性，且可減少或防止洩漏電流。
此外，在根據一或多個實施例的包含具有不同閘極結構的FinFET的半導體裝置中，具有三閘極結構及雙閘極結構的FinFET經組合且形成於第一區域中以適合於第一區域中的邏輯裝置的功能，可改進所有邏輯裝置的效能。
雖然已參考本發明概念的實例實施例特定展示及描述本發明概念，但將理解，在不脫離以下申請專利範圍的精神及範疇的情況下，可對其形式及細節作出各種改變。因此，本發明概念的範疇所附申請專利範圍定義。
100‧‧‧半導體裝置
100a‧‧‧半導體裝置
100b‧‧‧半導體裝置
100c‧‧‧半導體裝置
100d‧‧‧半導體裝置
100e‧‧‧半導體裝置
100f‧‧‧半導體裝置
100g‧‧‧半導體裝置
100h‧‧‧半導體裝置
100i‧‧‧半導體裝置
100'i‧‧‧半導體裝置
100j‧‧‧半導體裝置
100k‧‧‧半導體裝置
100l‧‧‧半導體裝置
100m‧‧‧半導體裝置
100n‧‧‧半導體裝置
100o‧‧‧半導體裝置
100p‧‧‧半導體裝置
100q‧‧‧半導體裝置
100r‧‧‧半導體裝置
110‧‧‧基板
110a‧‧‧基板
110b‧‧‧基板
110-S‧‧‧基板
112‧‧‧基底基板
114‧‧‧內埋氧化物層
120‧‧‧裝置隔離薄膜
120a‧‧‧中間絕緣膜
130‧‧‧半導體層
130a‧‧‧半導體層
130b‧‧‧半導體層
130-1‧‧‧第一鰭片
130-1a‧‧‧第一鰭片
130-1b‧‧‧第一鰭片
130-1ch‧‧‧第一通道區域
130-1sd‧‧‧第一源極/汲極區域
130-2‧‧‧第二鰭片
130-2a‧‧‧第二鰭片
130-2b‧‧‧第二鰭片
130-2c‧‧‧第二鰭片
130-2ch‧‧‧第二通道區域
130-2d‧‧‧第二鰭片
130-2e‧‧‧第二鰭片
130-2f‧‧‧第二鰭片
130-2sd‧‧‧第二源極/汲極區域
160‧‧‧p型鰭式場效電晶體
170‧‧‧閘極結構
170-1‧‧‧第一閘極結構
170-1a‧‧‧第一閘極結構
170-1b‧‧‧第一閘極結構
170-2‧‧‧第二閘極結構
170-2a‧‧‧第二閘極結構
170-2b‧‧‧第二閘極結構
170-2c‧‧‧第二閘極結構
170-2d‧‧‧第二閘極結構
170-2e‧‧‧第二閘極結構
170-2f‧‧‧第二閘極結構
170-2g‧‧‧第二閘極結構
170-2h‧‧‧第二閘極結構
170-2i‧‧‧第二閘極結構
170-2'i‧‧‧第二閘極結構
170-2j‧‧‧第二閘極結構
170-2k‧‧‧第二閘極結構
170-2l‧‧‧第二閘極結構
170-2m‧‧‧第二閘極結構
170-2n‧‧‧第二閘極結構
170-2o‧‧‧第二閘極結構
170-2p‧‧‧第二閘極結構
170-2q‧‧‧第二閘極結構
170-3‧‧‧第三閘極結構
172-1‧‧‧第一閘電極
172-1a‧‧‧第一閘電極
172-2‧‧‧第二閘電極
172-2a‧‧‧第二閘電極
172-2b‧‧‧第二閘電極
172-2c‧‧‧第二閘電極
172-2d‧‧‧第二閘電極
172-3‧‧‧第三電極
172b‧‧‧導電膜
172p‧‧‧平面化導電膜
172q‧‧‧平面化導電膜
174‧‧‧介電膜
174-1‧‧‧第一介電膜
174-2‧‧‧第二介電膜
174-2a‧‧‧第二介電膜
174-2b‧‧‧第二介電膜
174-2c‧‧‧第二介電膜
174-2d‧‧‧第二介電膜
174-2e‧‧‧第二介電膜
174-2f‧‧‧第二介電膜
174-2g‧‧‧第二介電膜
174-2h‧‧‧第二介電膜
174-3‧‧‧第三介電膜
176‧‧‧封蓋絕緣膜
176a‧‧‧絕緣膜
178‧‧‧閘極隔片
178-1‧‧‧第一閘極隔片
178-2‧‧‧第二閘極隔片
210‧‧‧罩幕圖案
212‧‧‧第一罩幕圖案
214‧‧‧第二罩幕圖案
220‧‧‧罩幕圖案
230‧‧‧罩幕層
240‧‧‧鰭片隔片
250‧‧‧犧牲膜
260‧‧‧n型鰭式場效電晶體
1000‧‧‧半導體裝置
1100‧‧‧邏輯核心區域
1200‧‧‧記憶體區域
1300‧‧‧I/O區域
1400‧‧‧類比區域
1500‧‧‧虛設區域
2000‧‧‧電子系統
2100‧‧‧控制器
2200‧‧‧I/O裝置
2300‧‧‧記憶體裝置
2400‧‧‧介面
2500‧‧‧匯流排
將自結合隨附圖式進行的以下詳細描述更清楚地理解本發明概念的實例實施例，其中： 圖1為說明根據一些實施例的包含具有不同閘極結構的場效電晶體（FET）的半導體裝置的透視圖。 圖2為根據一些實施例的圖1的半導體裝置的沿線I-I'截取的橫截面圖。 圖3至圖5為根據一些實施例與圖1的半導體裝置的沿線I-I'截取的橫截面圖對應的橫截面圖。 圖6為說明根據其他實施例的包含具有不同閘極結構的FET的半導體裝置的透視圖。 圖7為根據一些實施例的圖6的半導體裝置的沿線II-II'截取的橫截面圖。 圖8至圖10為根據一些實施例與圖6的半導體裝置的沿線II-II'截取的橫截面圖對應的橫截面圖。 圖11為說明根據其他實施例的包含具有不同閘極結構的FET的半導體裝置的透視圖。 圖12為根據一些實施例的圖11的半導體裝置的沿線III-III'截取的橫截面圖。 圖13至圖16為根據一些實施例與圖11的半導體裝置的沿線III-III'截取的橫截面圖對應的橫截面圖。 圖17為說明根據其他實施例的包含具有不同閘極結構的FET的半導體裝置的透視圖。 圖18為根據一些實施例的圖17的半導體裝置的沿線IV-IV'截取的橫截面圖。 圖19至圖22為根據一些實施例與圖17的半導體裝置的沿線IV-IV'截取的橫截面圖對應的橫截面圖。 圖23為說明根據其他實施例的包含具有不同閘極結構的FET的半導體裝置的透視圖。 圖24為根據一些實施例的圖23的半導體裝置的沿線V-V'及VI-VI'截取的橫截面圖。 圖25為說明根據其他實施例的包含具有不同閘極結構的FET的半導體裝置的橫截面圖。 圖26A至圖32B為用於解釋根據一些實施例的製造圖3的半導體裝置的方法的透視圖及橫截面圖，其中圖26B、圖27B…及圖32B為分別沿圖26A、圖27A…及圖32A的線VII-VII'截取的橫截面圖。 圖33A至圖33F為用於解釋根據一些實施例的製造圖1的半導體裝置的方法的橫截面圖。 圖34A至圖34D為用於解釋根據一些實施例的製造圖8的半導體裝置的方法的橫截面圖。 圖35A至圖35D為用於解釋根據一些實施例的製造圖13的半導體裝置的方法的橫截面圖。 圖36A及圖36B為用於解釋根據一些實施例的製造圖19的半導體裝置的方法的橫截面圖。 圖37為用於解釋根據一些實施例的製造圖23的半導體裝置的方法的橫截面圖。 圖38為說明根據一些實施例的半導體裝置的裝置區域的方塊圖。 圖39為說明根據一些實施例的包含具有不同閘極結構的鰭式場效電晶體（FinFET）的靜態隨機存取記憶體（SRAM）的電路圖。 圖40為說明根據一些實施例的包含具有不同閘極結構的FET的電子系統的方塊圖。
100‧‧‧半導體裝置
110‧‧‧基板
120‧‧‧裝置隔離薄膜
130‧‧‧半導體層
130-1‧‧‧第一鰭片
130-2‧‧‧第二鰭片
170‧‧‧閘極結構
170-1‧‧‧第一閘極結構
170-2‧‧‧第二閘極結構
172-1‧‧‧第一閘電極
172-2‧‧‧第二閘電極
174-1‧‧‧第一介電膜
174-2‧‧‧第二介電膜

Claims (25)

  1. 一種半導體裝置，包括： 基板； 具有三閘極結構的第一鰭式場效電晶體，所述第一鰭式場效電晶體位於所述基板上；以及 具有雙閘極結構的第二鰭式場效電晶體，所述第二鰭式場效電晶體位於所述基板上。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一鰭式場效電晶體安置於所述基板的包括邏輯裝置的第一區域中，且所述第二鰭式場效電晶體安置於所述基板的包括輸入/輸出裝置的第二區域中。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述第一鰭式場效電晶體及所述第二鰭式場效電晶體安置於所述基板的包括邏輯裝置的第一區域中。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述第一鰭式場效電晶體及所述第二鰭式場效電晶體安置於所述基板的包括邏輯裝置的第一區域中，且所述半導體裝置進一步包括安置於所述基板的包括輸入/輸出裝置的第二區域中的第三鰭式場效電晶體，所述第三鰭式場效電晶體具有雙閘極結構。
  5. 如申請專利範圍第1項所述的半導體裝置，其中所述第一鰭式場效電晶體的第一鰭片自所述基板具有第一高度，在第一方向上延伸，且在垂直於所述第一方向的第二方向上具有第一寬度，且 所述第二鰭式場效電晶體的第二鰭片自所述基板具有第二高度，在所述第一方向上延伸，且在所述第二方向上具有第二寬度， 其中所述第二高度小於或等於所述第一高度。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述第二寬度大於或等於所述第一寬度。
  7. 如申請專利範圍第5項所述的半導體裝置，其中： 所述第一鰭式場效電晶體包括包圍所述第一鰭片的通道區域的至少一個第一閘電極，且所述第一鰭式場效電晶體具有對應於所述至少一個第一閘電極在所述第一方向上的寬度的第一閘極長度；且 所述第二鰭式場效電晶體包括包圍所述第二鰭片的通道區域的至少一個第二閘電極，且所述第二鰭式場效電晶體具有對應於所述至少一個第二閘電極在所述第一方向上的寬度的第二閘極長度， 其中所述第一閘極長度小於或等於所述第二閘極長度。
  8. 如申請專利範圍第5項所述的半導體裝置，其中所述第二鰭片的垂直於所述第一方向的橫截面具有矩形形狀。
  9. 如申請專利範圍第5項所述的半導體裝置，其中所述第二鰭片的垂直於所述第一方向的橫截面具有梯形形狀，其中下側比上側長。
  10. 如申請專利範圍第5項所述的半導體裝置，其中在所述第一鰭式場效電晶體中，通道將形成於所述第一鰭片的相對側表面及頂表面上，且在所述第二鰭式場效電晶體中，通道將形成於所述第二鰭片的相對側表面而非其頂表面上。
  11. 如申請專利範圍第10項所述的半導體裝置，其中所述第二鰭式場效電晶體包括所述第二鰭片的所述相對側表面及所述頂表面上的閘電極， 其中介電膜安置於所述閘電極與所述第二鰭片之間，且所述第二鰭片的所述頂表面上的所述介電膜比所述第二鰭片的所述相對側表面上的所述介電膜厚。
  12. 如申請專利範圍第11項所述的半導體裝置，其中所述第二鰭片的所述頂表面上的所述介電膜包括所述第二鰭片的所述頂表面上的封蓋絕緣膜以及自所述第二鰭片的所述相對側表面上的所述介電膜延伸且覆蓋所述封蓋絕緣膜的外介電膜。
  13. 如申請專利範圍第10項所述的半導體裝置，其中所述第二鰭式場效電晶體包括所述第二鰭片的所述相對側表面上的閘電極及所述第二鰭片的頂表面上的封蓋絕緣膜。
  14. 如申請專利範圍第1項所述的半導體裝置，其中所述基板包括選自由以下各者組成的群組中的一者：矽、鍺、第IV-IV族化合物半導體及第III-V族化合物半導體。
  15. 如申請專利範圍第1項所述的半導體裝置，其中所述基板為塊狀矽基板或絕緣體矽基板。
  16. 一種半導體裝置，包括： 基板； 具有三重結構的第一鰭式場效電晶體，所述第一鰭式場效電晶體位於所述基板上的第一區域中；以及 具有雙閘極結構的第二鰭式場效電晶體，所述第二鰭式場效電晶體位於所述基板上的第二區域中， 其中邏輯裝置安置於所述第一區域中，且輸入/輸出裝置安置於所述第二區域中， 其中所述第一鰭式場效電晶體的第一鰭片相對於所述基板的高度大於或等於所述第二鰭式場效電晶體的第二鰭片相對於所述基板的高度。
  17. 如申請專利範圍第16項所述的半導體裝置，其中所述第一鰭片的頂表面上的第一介電膜比所述第二鰭片的頂表面上的第二介電膜薄。
  18. 如申請專利範圍第17項所述的半導體裝置，其中： 所述第一鰭式場效電晶體包括包圍所述第一鰭片的通道區域的第一閘電極，其中所述第一介電膜安置在所述第一閘電極與所述第一鰭片之間；且 所述第二鰭式場效電晶體包括包圍所述第二鰭片的通道區域的第二閘電極，其中所述第二介電膜安置在所述第二閘電極與所述第二鰭片之間， 其中相對於所述基板，所述第一閘電極的頂表面的高度與所述第二閘電極的高度實質上相同。
  19. 如申請專利範圍第17項所述的半導體裝置，其中所述第二鰭片在第一方向上延伸， 其中所述第二鰭片的垂直於所述第一方向的垂直橫截面具有矩形形狀或梯形形狀，在所述梯形形狀中下側比上側長。
  20. 如申請專利範圍第16項所述的半導體裝置，其中： 所述第一鰭式場效電晶體包括所述第一鰭片的相對側表面及頂表面上的第一閘電極，其中介電膜安置在所述第一閘電極與所述第一鰭片之間，且 所述第二鰭式場效電晶體包括所述第二鰭片的相對側表面上的第二閘電極以及所述第二鰭片的頂表面上的封蓋絕緣膜，其中介電膜安置在所述第二閘電極與所述第二鰭片之間。
  21. 一種製造半導體裝置的方法，包括： 提供包含第一區域及第二區域的基板； 在所述第一區域及所述第二區域中的每一者中形成鰭片；以及 藉由在所述鰭片上形成閘電極來形成鰭式場效電晶體， 其中所述鰭片的形成包括在所述第一區域中形成在第一方向上延伸且具有第一高度的第一鰭片，及在所述第二區域中形成在所述第一方向上延伸且具有第二高度的第二鰭片，且 所述鰭式場效電晶體的形成包括：藉由在所述第一鰭片的相對側表面及頂表面上形成具有三閘極結構的第一閘電極而在所述第一區域中形成第一鰭式場效電晶體，及藉由在所述第二區域中於所述第二鰭片的相對側表面上形成具有雙閘極結構的第二閘電極而形成第二鰭式場效電晶體。
  22. 一種製造半導體裝置的方法，包括： 製備基板； 在所述基板上形成第一鰭片及第二鰭片，所述第一鰭片在第一方向上延伸且具有第一高度，所述第二鰭片在所述第一方向上延伸且具有第二高度；以及 藉由在所述第一鰭片的相對側表面及頂表面上形成具有三閘極結構的第一閘電極而形成第一鰭式場效電晶體，及藉由在所述第二鰭片的相對側表面上形成具有雙閘極結構的第二閘電極而形成第二鰭式場效電晶體。
  23. 一種半導體裝置，包括： 基板，所述基板包括其上包含邏輯裝置的邏輯裝置區域及鄰近所述邏輯裝置區域的其上包含輸入/輸出裝置的輸入/輸出裝置區域； 所述邏輯裝置區域上的第一鰭式場效電晶體，所述第一鰭式場效電晶體包括自所述基板突起的第一半導體鰭片及其上包括第一閘極介電層及第一閘電極的三閘極結構；以及 所述輸入/輸出裝置區域上的第二鰭式場效電晶體，所述第二鰭式場效電晶體包括自所述基板突起的第二半導體鰭片及其上包括第二閘極介電層及第二閘電極的雙閘極結構， 其中所述第一閘極介電層及所述第二閘極介電層具有不同厚度。
  24. 如申請專利範圍第23項所述的半導體裝置，其中： 所述第二半導體鰭片的頂部處的所述第二閘極介電層的厚度足以阻止在所述第二鰭式場效電晶體的操作期間於所述頂部處形成通道區域；且 所述第一半導體鰭片的頂部處的所述第一閘極介電層的厚度足以允許在所述第一鰭式場效電晶體的操作期間於所述頂部處形成通道區域。
  25. 如申請專利範圍第23項所述的半導體裝置，進一步包括： 所述邏輯裝置區域上的第三鰭式場效電晶體，所述第三鰭式場效電晶體包括自所述基板突起的第三半導體鰭片及其上包括第三閘極介電層及第三閘電極的雙閘極結構，其中所述第三閘極介電層的厚度大於所述第一閘極介電層的厚度。
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