CN108962973B - 包括形成有鳍结构的多栅极晶体管的半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件。所述半导体器件包括：衬底；多个鳍，包括第一鳍、第二鳍、第三鳍、第四鳍及第五鳍，所述多个鳍中的每一个在第一方向上从所述衬底突出并在与所述第一方向交叉的第二方向上彼此间隔开；以及多个沟槽，包括第一沟槽、第二沟槽、第三沟槽及第四沟槽，所述多个沟槽中的每一个形成在所述多个鳍中的相邻的鳍之间，其中所述第一沟槽的第一宽度及所述第三沟槽的第三宽度的变化小于第一变化，其中所述第二沟槽的第二宽度及所述第四沟槽的第四宽度的变化小于第二变化，且其中所述第二变化大于所述第一变化。

Description

包括形成有鳍结构的多栅极晶体管的半导体器件
[相关申请的交叉参考]
本申请主张2017年5月24日在韩国知识产权局提出申请的韩国专利申请第10-2017-0063988号的优先权以及从所述韩国专利申请衍生出的所有权利，所述韩国专利申请的内容全文并入本申请供参考。
技术领域
根据示例性实施例的方法及装置关于一种半导体器件。
背景技术
已提出多栅极晶体管作为用于增大半导体器件的密度的一种按比例缩放技术，根据所述按比例缩放技术，在衬底上形成呈鳍或纳米线形状的硅本体，接着在硅本体的表面上形成栅极。
此种多栅极晶体管使得易于按比例缩放，这是由于此种多栅极晶体管使用三维沟道。另外，多栅极晶体管的电流控制能力可得到提高而不会使多栅极晶体管的栅极长度增大。另外，可有效地抑制短沟道效应(short channel effect，SCE)，否则短沟道效应会减小多栅极晶体管对纳米级半导体结构中的沟道区的控制能力。
发明内容
以下公开了一种操作性能得到改善的半导体器件。
根据示例性实施例的一方面，提供一种半导体器件，所述半导体器件包括：衬底；多个鳍，包括第一鳍、第二鳍、第三鳍、第四鳍及第五鳍，所述多个鳍中的每一个在第一方向上从所述衬底突出并在与所述第一方向交叉的第二方向上彼此间隔开；以及多个沟槽，包括第一沟槽、第二沟槽、第三沟槽及第四沟槽，所述多个沟槽中的每一个形成在所述多个鳍中的相邻的鳍之间，其中所述第一沟槽的第一宽度及所述第三沟槽的第三宽度的变化小于第一变化且所述第二沟槽的第二宽度及所述第四沟槽的第四宽度的变化小于第二变化，且其中所述第二变化大于所述第一变化。
根据另一个示例性实施例的一方面，提供一种半导体器件，所述半导体器件包括：衬底；第一鳍结构及第二鳍结构，在第一方向上从所述衬底突出并在与所述第一方向交叉的第二方向上彼此间隔开；以及第一沟槽，将所述第一鳍结构与所述第二鳍结构彼此间隔开，其中所述第一鳍结构包括从所述衬底突出的第一基础鳍、从所述第一基础鳍突出并在所述第二方向上彼此间隔开的第一鳍与第二鳍以及将所述第一鳍与所述第二鳍彼此间隔开的第二沟槽，且其中所述第二鳍结构包括从所述衬底突出的第二基础鳍。
根据再一个示例性实施例的一方面，提供一种半导体器件，所述半导体器件包括：衬底；第一鳍结构及第二鳍结构，从所述衬底突出并在第一方向上延伸，且在与所述第一方向交叉的第二方向上彼此间隔开；以及第一沟槽，将所述第一鳍结构与所述第二鳍结构彼此间隔开，其中所述第一鳍结构包括从所述衬底突出的第一基础鳍、从所述第一基础鳍突出并在所述第二方向上彼此间隔开的第一鳍与第二鳍以及将所述第一鳍与所述第二鳍彼此间隔开的第二沟槽，其中所述第二鳍结构包括从所述衬底突出的第二基础鳍、从所述第二基础鳍突出的第三鳍及与第二沟槽一起界定所述第三鳍的第三沟槽，且其中所述第三沟槽形成在所述第二基础鳍上。
附图说明
通过参照附图详细阐述本公开的示例性实施例，对所属领域的普通技术人员来说本公开的以上及其它目标、特征及优点将变得更显而易见，在附图中：
图1是为解释根据示例性实施例的半导体器件而提供的布局图。
图2是沿图1所示线A-A'截取的剖视图。
图3是沿图1所示线B-B'截取的剖视图。
图4是为详细解释图1所示的示例性实施例而提供的布局图。
图5是沿图4所示线C-C'截取的剖视图。
图6是为解释鳍的节距而提供的概念性剖视图。
图7是为详细解释图2所示区段D而提供的放大剖视图。
图8是为解释根据示例性实施例的半导体器件而提供的剖视图。
图9是为解释根据示例性实施例的半导体器件而提供的剖视图。
图10是为解释根据示例性实施例的半导体器件而提供的剖视图。
具体实施方式
在下文中，将参照图1至图7阐述根据示例性实施例的半导体器件。
图1是为解释根据示例性实施例的半导体器件而提供的布局图，且图2是沿图1所示线A-A'截取的剖视图。图3是沿图1所示线B-B'截取的剖视图，且图4是为解释图1所示示例性实施例而提供的布局图。图5是沿图4所示线C-C'截取的剖视图，且图6是为解释鳍的节距而提供的概念性剖视图。图7是为详细解释图2所述区段D而提供的放大剖视图。
参照图1至图5，根据本公开示例性实施例的半导体器件可包括衬底100、第一基础鳍BT1到第五基础鳍BT5、第一鳍F1到第十鳍F10、第一沟槽T0到第十一沟槽T10以及第一栅极电极G1及第二栅极电极G2。
衬底100可由选自由以下组成的群组的一种或多种半导体材料形成：Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs及InP。另外，可使用绝缘体上硅(silicon on insulator，SOI)衬底。
第一鳍F1到第十鳍F10可从衬底100突出。第一鳍F1到第十鳍F10可为衬底100的一部分，且可包括从衬底100生长的外延层。举例来说，第一鳍F1到第十鳍F10可包含Si或SiGe。
第一鳍F1到第十鳍F10可包含化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
举例来说，在其中为IV-IV族化合物半导体的情形中，第一鳍F1到第十鳍F10可为包含碳(C)、硅(Si)、锗(Ge)及锡(Sn)中的至少两种的二元化合物或三元化合物或者掺杂有IV族元素的那些化合物。
在其中为III-V族化合物半导体的情形中，第一鳍F1到第十鳍F10可为通过对可为铝(Al)、镓(Ga)及铟(In)的III族元素中的至少一者与可为磷(P)、砷(As)及锑(Sb)的V族元素中的一者进行组合而形成的二元化合物、三元化合物或四元化合物中的任一者。
在根据示例性实施例的半导体器件中，假设第一鳍F1到第十鳍F10包含硅。
第一鳍F1到第十鳍F10可在第一方向X上延伸。第一鳍F1到第十鳍F10可在与第一方向X交叉的第二方向Y上彼此间隔开。在此种情形中，第二方向Y可垂直于第一方向X。也就是说，第一鳍F1到第十鳍F10可平行于第一方向X延伸。
第一鳍F1到第十鳍F10可分别在第二方向Y上彼此间隔开第一节距P1到第九节距P9。具体来说，第一鳍F1与第二鳍F2可在第二方向Y上彼此间隔开第一节距P1，且第二鳍F2与第三鳍F3可在第二方向Y上彼此间隔开第二节距P2。
第三鳍F3与第四鳍F4可在第二方向Y上彼此间隔开第三节距P3，且第四鳍F4与第五鳍F5可在第二方向Y上彼此间隔开第四节距P4。第五鳍F5与第六鳍F6可在第二方向Y上彼此间隔开第五节距P5，且第六鳍F6与第七鳍F7可在第二方向Y上彼此间隔开第六节距P6。第七鳍F7与第八鳍F8可在第二方向Y上彼此间隔开第七节距P7，且第八鳍F8与第九鳍F9可在第二方向Y上彼此间隔开第八节距P8。第九鳍F9与第十鳍F10可在第二方向Y上彼此间隔开第九节距P9。
第二沟槽T1到第十沟槽T9可形成在第一鳍F1到第十鳍F10之间。另外，第一沟槽T0及第十一沟槽T10可分别形成在第一鳍F1的侧表面上及第十鳍F10的侧表面上。也就是说，第一沟槽T0到第十一沟槽T10与第一鳍F1到第十鳍F10可在第二方向Y上彼此交替地设置。也就是说，第一鳍F1到第十鳍F10可由第一沟槽T0到第十一沟槽T10界定。
具体来说，第一鳍F1可由第一沟槽T0与第二沟槽T1界定，且第二鳍F2可由第二沟槽T1与第三沟槽T2界定。第三鳍F3可由第三沟槽T2与第四沟槽T3界定，且第四鳍F4可由第四沟槽T3与第五沟槽T4界定。第五鳍F5可由第五沟槽T4与第六沟槽T5界定，且第六鳍F6可由第六沟槽T5与第七沟槽T6界定。第七鳍F7可由第七沟槽T6与第八沟槽T7界定，且第八鳍F8可由第八沟槽T7与第九沟槽T8界定。第九鳍F9可由第九沟槽T8与第十沟槽T9界定，且第十鳍F10可由第十沟槽T9与第十一沟槽T10界定。
第二沟槽T1到第十沟槽T9的宽度可分别被界定为第一节距P1到第九节距P9。也就是说，第二沟槽T1在第二方向Y上的宽度可被界定为第一节距P1，且第三沟槽T2在第二方向Y上的宽度可被界定为第二节距P2。第四沟槽T3在第二方向Y上的宽度可被界定为第三节距P3，且第五沟槽T4在第二方向Y上的宽度可被界定为第四节距P4。第六沟槽T5在第二方向Y上的宽度可被界定为第五节距P5，且第七沟槽T6在第二方向Y上的宽度可被界定为第六节距P6。第八沟槽T7在第二方向Y上的宽度可被界定为第七节距P7，且第九沟槽T8在第二方向Y上的宽度可被界定为第八节距P8。第十沟槽T9在第二方向Y上的宽度可被界定为第九节距P9。
在此种情形中，第二沟槽T1的宽度变化、第四沟槽T3的宽度变化、第六沟槽T5的宽度变化、第八沟槽T7的宽度变化及第十沟槽T9的宽度变化可小于第一变化。在此种情形中，本文所用用语“变化”意指多个数值彼此相差多少。也就是说，第二沟槽T1、第四沟槽T3、第六沟槽T5、第八沟槽T7及第十沟槽T9之间的宽度之差可小于第一变化。换句话说，第二沟槽T1、第四沟槽T3、第六沟槽T5、第八沟槽T7及第十沟槽T9的宽度变化的最大值可小于第一变化。
同时，第三沟槽T2、第五沟槽T4、第七沟槽T6及第九沟槽T8之间的宽度变化可小于第二变化。也就是说，第三沟槽T2、第五沟槽T4、第七沟槽T6及第九沟槽T8之间的宽度之差可小于第二变化。换句话说，第三沟槽T2、第五沟槽T4、第七沟槽T6及第九沟槽T8的宽度变化的最大值可小于第二变化。
在此示例性实施例中，第二变化可大于第一变化。也就是说，宽度变化相对小的沟槽与宽度变化相对大的沟槽可在第二方向Y上交替地排列。
另外，第二沟槽T1的宽度、第四沟槽T3的宽度、第六沟槽T5的宽度、第八沟槽T7的宽度及第十沟槽T9的宽度可相对小于第三沟槽T2的宽度、第五沟槽T4的宽度、第七沟槽T6的宽度及第九沟槽T8的宽度。尽管第三沟槽T2、第五沟槽T4、第七沟槽T6及第九沟槽T8可具有不同的宽度，然而这些宽度可全部大于第二沟槽T1的宽度、第四沟槽T3的宽度、第六沟槽T5的宽度、第八沟槽T7的宽度及第十沟槽T9的宽度。
对第二沟槽T1到第十沟槽T9的宽度变化的说明可基于相同的推理而适用于第一节距P1到第九节距P9。也就是说，第一节距P1的变化、第三节距P3的变化、第五节距P5的变化、第七节距P7的变化及第九节距P9的变化可小于第一变化。同样地，第二节距P2的变化、第四节距P4的变化、第六节距P6的变化及第八节距P8的变化可小于第二变化。因此，第一鳍F1到第十鳍F10可被排列成在其中一者具有相对小的变化而另一者具有相对大的变化的两个相邻的鳍之间具有不同的节距变化。
在示例性实施例的另一方面中，被界定为第一深度D1到第九深度D9的第二沟槽T1到第十沟槽T9可具有彼此不同的深度。也就是说，第二沟槽T1可具有第一深度D1且第三沟槽T2可具有第二深度D2。第四沟槽T3可具有第三深度D3且第五沟槽T4可具有第四深度D4。第六沟槽T5可具有第五深度D5且第七沟槽T6可具有第六深度D6。第八沟槽T7可具有第七深度D7且第九沟槽T8可具有第八深度D8。第十沟槽T9可具有第九深度D9。
第一深度D1、第三深度D3、第五深度D5、第七深度D7及第九深度D9之间的变化可小于第三变化。换句话说，第一深度D1、第三深度D3、第五深度D5、第七深度D7及第九深度D9中的最大变化可小于第三变化。
第二深度D2、第四深度D4、第六深度D6及第八深度D8之间的变化可小于第四变化。换句话说，第二深度D2、第四深度D4、第六深度D6、及第八深度D8中的最大变化可小于第四变化。
第四变化可大于第三变化。也就是说，深度变化相对小的沟槽与深度变化相对大的沟槽可在第二方向Y上交替地排列。
参照图2及图5，第一基础鳍BT1到第五基础鳍BT5可从衬底100突出。第一基础鳍BT1到第五基础鳍BT5可由第一沟槽T0、第三沟槽T2、第五沟槽T4、第七沟槽T6、第九沟槽T8及第十一沟槽T10界定。也就是说，第一基础鳍BT1到第五基础鳍BT5可由第三沟槽T2、第五沟槽T4、第七沟槽T6及第九沟槽T8在第二方向Y上彼此间隔开。
具体来说，第一基础鳍BT1可由第一沟槽T0与第三沟槽T2界定，且第二基础鳍BT2可由第三沟槽T2与第五沟槽T4界定。第三基础鳍BT3可由第五沟槽T4与第七沟槽T6界定，且第四基础鳍BT4可由第七沟槽T6与第九沟槽T8界定。第五基础鳍BT5可由第九沟槽T8与第十一沟槽T10界定。
第一基础鳍BT1可包括从第一基础鳍BT1的上表面突出的第一鳍F1及第二鳍F2以及将第一鳍F1与第二鳍F2彼此间隔开的第二沟槽T1。第二基础鳍BT2可包括从第二基础鳍BT2的上表面突出的第三鳍F3及第四鳍F4以及将第三鳍F3与第四鳍F4彼此间隔开的第四沟槽T3。第三基础鳍BT3可包括从第三基础鳍BT3的上表面突出的第五鳍F5及第六鳍F6以及将第五鳍F5与第六鳍F6彼此间隔开的第六沟槽T5。第四基础鳍BT4可包括从第四基础鳍BT4的上表面突出的第七鳍F7及第八鳍F8以及将第七鳍F7与第八鳍F8彼此间隔开的第八沟槽T7。第五基础鳍BT5可包括从第五基础鳍BT5的上表面突出的第九鳍F9及第十鳍F10及将第九鳍F9与第十鳍F10彼此间隔开的第十沟槽T9。
第一基础鳍BT1到第五基础鳍BT5中的每一个可包括形成在第一基础鳍BT1到第五基础鳍BT5的上表面上的两个鳍以及形成在第一基础鳍BT1到第五基础鳍BT5的上表面上以将所述两个鳍彼此间隔开的一个沟槽。第一基础鳍BT1到第五基础鳍BT5可在第二方向Y上彼此间隔开第二节距P2、第四节距P4、第六节距P6及第八节距P8。
第一鳍F1到第十鳍F10可全部具有相同的高度。也就是说，第一鳍F1到第十鳍F10可突出高达第一高度H0。本文所用用语“相同”意指“实质上相同”且允许存在工艺变化，包括可能在工艺期间形成的细微的台阶状部分。
第一深度D1到第九深度D9可分别指从第一高度H0至第二沟槽T1到第十沟槽T9的底表面的距离。
第一栅极电极G1及第二栅极电极G2可在第二方向Y1上延伸。第一栅极电极G1及第二栅极电极G2可形成在第一鳍F1到第十鳍F10上。
第一栅极电极G1与第二栅极电极G2可在第一方向X上彼此间隔开。也就是说，第一栅极电极G1与第二栅极电极G2可在第二方向Y上彼此平行地延伸。
层间绝缘膜200可局部地填充第一沟槽T0到第十一沟槽T10。由于第三沟槽T2、第五沟槽T4、第七沟槽T6第九沟槽T8具有宽的宽度，因此第二节距P2、第四节距P4、第六节距P6及第八节距P8可被形成为相对宽。填充沟槽的层间绝缘膜200可不被形成为在栅极上方膨胀地异常高。
层间绝缘膜200可形成在衬底100上，且可局部地覆盖第一鳍F1到第十鳍F10的侧壁并暴露出第一鳍F1到第十鳍F10的上部部分。层间绝缘膜200可包含例如以下中的至少一种：氧化硅、氮化硅、氮氧化硅及介电常数比氧化硅低的低介电常数介电材料。举例来说，低介电常数介电材料可包括：可流动的氧化物(flowable oxide，FOX)、东燃硅氮烷(tonensilazene，TOSZ)、未经掺杂的硅石玻璃(undoped silica glass，USG)、硼硅石玻璃(borosilica glass，BSG)、磷硅石玻璃(phosphosilica glass，PSG)、硼磷硅石玻璃(borophosphosilica glass，BPSG)、等离子体增强硅酸四乙酯(plasma enhancedtetraethyl orthosilicate，PETEOS)、氟化硅酸盐玻璃(fluoride silicate glass，FSG)、掺杂有碳的氧化硅(carbon doped silicon oxide，CDO)、干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有机硅酸盐玻璃(organosilicate glass，OSG)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutene，BCB)、SiLK、聚酰亚胺、多孔聚合物材料或其组合，但并非仅限于此。
尽管图2仅示出第一栅极电极G1的横截面，然而第二栅极电极G2可被形成为具有与第一栅极电极G1的横截面相同的横截面。将对第一栅极电极G1的横截面进行阐述，且此说明也适用于第二栅极电极G2。
在第一鳍F1到第十鳍F10与第一栅极电极G1之间可形成有界面膜110。界面膜110可通过对第一鳍F1到第十鳍F10进行局部氧化来形成。第一界面膜110到第十界面膜110可沿第一鳍F1到第十鳍F10的轮廓形成，所述轮廓向上突出到高于层间绝缘膜200的上表面。当第一鳍F1到第十鳍F10是包含硅的硅鳍型图案时，第一界面膜110到第十界面膜110可包含氧化硅膜。
尽管图2示出界面膜110仅沿第一鳍F1到第十鳍F10的上表面形成而非沿层间绝缘膜200的上表面形成，然而本公开并非仅限于此。根据形成界面膜110的方法而定，界面膜110可沿层间绝缘膜200的上表面形成。
在界面膜110与第一栅极电极G1之间可形成有高介电常数介电膜120。高介电常数介电膜120可沿第一鳍F1到第十鳍F10的轮廓形成，所述轮廓向上突出到高于层间绝缘膜200的上表面。另外，高介电常数介电膜120可形成在第一栅极电极G1与层间绝缘膜200之间。
高介电常数介电膜120可沿每一个界面膜110的上表面及间隔物130的内表面形成。因此，高介电常数介电膜120的最上部部分的高度可与间隔物130的上表面的高度相同。
高介电常数介电膜120可包含介电常数比氧化硅膜高的高介电常数介电材料。举例来说，高介电常数介电膜120可包含以下中的一种或多种：氮氧化硅、氮化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽与铌酸铅锌，但并非仅限于此。
间隔物130可设置在第一栅极电极G1的在第二方向Y上延伸的侧壁上。间隔物130可包含以下中的至少一种：氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)及其组合。
如在附图中所例示，间隔物130可为单层膜(single film)，但也可为其中堆叠有多个膜的多层间隔物。间隔物130的形状及形成间隔物130的多层间隔物各自的形状根据制作工艺或用途而定可为I形或L形或其组合。
如在附图中所示，第一栅极电极G1对第一鳍F1到第十鳍F10中的全部施加栅极电压。
尽管第一栅极电极G1及第二栅极电极G2各自被示出为单层膜，然而它们也可为多层式膜(multi-film)。第一栅极电极G1及第二栅极电极G2可包括与高介电常数介电膜120接触的功函数调整膜以及形成在功函数调整膜上的填充膜。
在此种情形中，功函数调整膜用于调整晶体管的功函数且可包含例如TiN、TaN及TiAlC等功函数金属。填充膜可为包含W及TiN中的至少一者的金属膜。
在第一栅极电极G1的两侧上可形成有源极/漏极300。源极/漏极300可包括通过外延工艺形成的外延层。另外，源极/漏极300可为抬高的源极/漏极(elevated source/drain)。源极/漏极300可根据导电类型而为Si外延层或SiC外延层。在此种情形中，源极/漏极300可包含使用P进行高掺杂的SiP或包含SiPC。作为另外一种选择，源极/漏极300可包括例如SiGe外延层。
源极/漏极300的外围可为菱形形状、圆形形状及矩形形状中的至少一者。
将参照图6结合第一鳍F1到第十鳍F10的制作工艺来阐述第一节距P1到第九节距P9。
根据示例性实施例的半导体器件的第一鳍F1到第十鳍F10可通过四重图案化技术(quadruple patterning technique，QPT)形成。也就是说，可在最高阶段处形成光刻胶PR，可在光刻胶PR被转移到的图案的侧表面上形成第一间隔物图案SP1，可在第一间隔物图案SP1被转移到的图案的侧表面上形成第二间隔物图案SP2，且可通过第二间隔物图案SP2被转移到的掩模图案M来形成第一鳍F1到第十鳍F10。
在此种情形中，可考虑到第一间隔物图案SP1在第二方向Y上的宽度及第二间隔物图案SP2在第二方向Y上的宽度两者来计算光刻胶PR在第二方向Y上的长度以及光刻胶PR之间的排列间隔，以使得第一节距P1到第九节距P9彼此相同。
也就是说，当掩模图案M被形成为具有相同的节距时，所转移的第一鳍F1到第十鳍F10可彼此间隔开相同的节距。
在此实例中，第一间隔物图案SP1及第二间隔物图案SP2可通过原子层沉积(atomic layer deposition，ALD)形成。第一间隔物图案SP1及第二间隔物图案SP2可包含通过原子层沉积而沉积的氧化硅膜，但并非仅限于此。
由于第一间隔物图案SP1及第二间隔物图案SP2是通过原子层沉积形成，因此第一间隔物图案SP1及第二间隔物图案SP2的厚度的均匀度可相对地非常高。因此，根据第一间隔物图案SP1的厚度确定的第一节距P1、第三节距P3、第五节距P5、第七节距P7及第九节距P9可具有相对非常高的均匀度。然而，根据工艺因素(例如在转移工艺中的蚀刻)而定，可能无法维持完全相同的节距。然而，由于第一节距P1、第三节距P3、第五节距P5、第七节距P7及第九节距P9仍会维持高的均匀度，因此它们可具有比上述第一变化小的变化。
相反，由光刻胶PR的长度或光刻胶PR之间的间隔确定的节距可具有低的均匀度。举例来说，第二节距P2可由第一光刻胶PR1的长度确定，且第四节距P4可由第一光刻胶PR1与第二光刻胶PR2之间的间隔确定。另外，第六节距P6可由第二光刻胶PR2的长度确定，且第八节距P8可由光刻胶PR之间的间隔确定。
由于这些光刻胶PR图案是由光刻工艺形成，因此它们可具有相对低的均匀度。因此，根据光刻胶PR的长度及间隔形成的节距的变化可大于通过对原子层沉积硅氧化物膜进行转移而形成的节距的变化。因此，可形成变化范围小于上述相对大的第二变化的节距。
因此，即使当四重图案化技术旨在使第一节距到第九节距(P1到P9)具有彼此相同的值时，用于形成第一节距到第九节距的不同的掩模材料也可使第二节距P2、第四节距P4、第六节距P6及第八节距P8具有比第一节距P1、第三节距P3、第五节距P5、第七节距P7及第九节距P9的均匀度相对低的均匀度。结果，第二节距P2、第四节距P4、第六节距P6及第八节距P8可具有比期望节距小的值。
当通过对沟槽进行填充来形成栅极电极或层间绝缘膜时，根据台阶覆盖能力(step coverage capability)而定，可能在节距相对窄的位置处形成空隙，且层间绝缘膜的高度可能不均匀，且因此，随后形成的栅极电极的沉积高度会根据在沟槽之间形成的节距而彼此不同。
在对栅极电极进行沉积期间形成的空隙会使栅极电极的功函数的可靠性劣化，因而使得半导体器件的性能劣化。
举例来说，当在节距相对小的沟槽中将层间绝缘膜填充到大的深度时，栅极电极会被形成为具有会使鳍结构的栅极的控制力(control power)减小的间隙。由于栅极与鳍结构之间的接触面积会减小，因此有效沟道区面积会减小。
另外，可对鳍的下部部分执行离子植入以防止鳍结构中的源极与漏极之间穿通(punch-through)。由于离子植入的位置与栅极的沉积位置之间存在距离，因此防止源极与漏极之间穿通的能力会劣化。
因此，为防止由不均匀的节距造成的空隙或穿通，根据示例性实施例的半导体器件可具有比第一节距P1、第三节距P3、第五节距P5、第七节距P7及第九节距P9大的由光刻胶PR形成的节距，即第二节距P2、第四节距P4、第六节距P6及第八节距P8。此可通过将光刻胶PR设计成具有比传统设计大的长度及间隔来实现。
由于第二沟槽T1到第十沟槽T9的深度(即第一深度D1到第九深度D9)可与第一节距P1到第九节距P9相关，因而随着第一节距P1到第九节距P9变得越来越大，第一深度D1到第九深度D9可变得越来越深。举例来说，如附图中所示，与最大的第六节距P6对应的第七沟槽T6的第六深度D6可最深，且与最小的节距(即，第一节距P1、第三节距P3、第五节距P5、第七节距P7及第九节距P9)对应的第一深度D1、第三深度D3、第五深度D5、第七深度D7及第九深度D9可最浅。此种现象可归因于在蚀刻工艺期间出现的一种负载效应(loadingeffect)，在负载效应中，节距越宽，蚀刻性能越好。
将参照图7阐述第一鳍F1到第十鳍F10的侧表面的斜率。
尽管在图7中仅示出第一鳍F1到第六鳍F6的侧表面，然而第七鳍F7到第十鳍F10的侧表面可具有相同的斜率。第一鳍F1在与第一沟槽T0接触的侧壁上可具有第一斜率S0，且在与第二沟槽T1接触的侧壁上可具有第二斜率S1。第二鳍F2在与第二沟槽T1接触的侧壁上可具有第三斜率S2，且在与第三沟槽T2接触的侧壁上可具有第四斜率S3。第三鳍F3在与第三沟槽T2接触的侧壁上可具有第五斜率S4，且在与第四沟槽T3接触的侧壁上可具有第六斜率S5。
第四鳍F4在与第四沟槽T3接触的侧壁上可具有第七斜率S6，且在与第五沟槽T4接触的侧壁上可具有第八斜率S7。第五鳍F5在与第五沟槽T4接触的侧壁上可具有第九斜率S8，且在与第六沟槽T5接触的侧壁上可具有第十斜率S9。第六鳍F6在与第六沟槽T5接触的侧壁上可具有第十一斜率S10，且在与第七沟槽T6接触的侧壁上可具有第十二斜率S11。在此种情形中，可基于坡度(slope degree)来评估斜率的程度而不论斜坡方向如何。
作为第二沟槽T1的侧壁斜率、第四沟槽T3的侧壁斜率及第六沟槽T5的侧壁斜率的第二斜率S1、第三斜率S2、第六斜率S5、第七斜率S6、第十斜率S9及第十一斜率S10的变化可小于第五变化。换句话说，第二斜率S1、第三斜率S2、第六斜率S5、第七斜率S6、第十斜率S9及第十一斜率S10的变化的最大值可小于第五变化。
同时，作为第一沟槽T0的侧壁斜率、第三沟槽T2的侧壁斜率、第五沟槽T4的侧壁斜率及第七沟槽T6的侧壁斜率的第一斜率S0、第四斜率S3、第五斜率S4、第八斜率S7、第九斜率S8及第十二斜率S11的变化可小于第六变化。换句话说，第一斜率S0、第四斜率S3、第五斜率S4、第八斜率S7、第九斜率S8及第十二斜率S11的变化的最大值可小于第六变化。
在此实例中，第六变化可大于第五变化。也就是说，斜率处于相对小的第五变化的范围内的沟槽及斜率处于相对大的第六变化的范围内的沟槽可在第二方向Y上交替地排列。
返回参照图2及图7，第二沟槽T1到第十沟槽T9的侧壁的斜率(包括第一斜率S0到第十二斜率S11)可取决于上述第一节距P1到第九节距P9。随着第一节距P1到第九节距P9变得越来越大，对应沟槽的侧壁的斜率(包括第一斜率S0到第十二斜率S11)可变得越来越小。因此，如附图中所示，与最大的第六节距P6对应的第七沟槽T6的第十二斜率S11可最小，且与最小的节距(即，第一节距P1、第三节距P3、第五节距P5、第七节距P7及第九节距P9)对应的斜率(包括第二斜率S1、第三斜率S2、第六斜率S5、第七斜率S6、第十斜率S9及第十一斜率S10)可最大。此可归因于蚀刻剂的扩散方向受到限制的效应。
通过与传统设计相比增大光刻胶的长度及间隔以使节距相对于期望节距的变化最小化，根据示例性实施例的半导体器件可具有稳定的且均匀的构造。
因此，可防止在鳍结构中产生空隙，且由此半导体器件的操作性能可得到提高。
在下文中，将参照图2及图8阐述根据示例性实施例的半导体器件。为简洁起见，将尽可能简要地提及或省略与上述示例性实施例重复的元件或操作。
图8是为解释根据示例性实施例的半导体器件而提供的剖视图。
参照图2及图8，根据示例性实施例的半导体器件可具有通过执行鳍切割工艺而被移除的一些鳍。
鳍切割工艺可出于设计目的来执行以制作具有期望规模的半导体器件，且可出于工艺目的来执行以确保间距裕度(space margin)，这是因为相邻的鳍之间的间距裕度小。
通过这种鳍切割工艺，根据示例性实施例的半导体器件还可包括第一深沟槽DT1到第四深沟槽DT4以及第一基础B1到第三基础B3。在图8中示出第一深沟槽DT1到第四深沟槽DT4的位置。也就是说，第一深沟槽DT1到第四深沟槽DT4的数目及位置可根据各种目的而有所变化。
第一基础B1到第三基础B3可由第一深沟槽DT1到第四深沟槽DT4界定。也就是说，第一基础B1到第三基础B3可为从衬底100突出的部分，且可彼此区分开并通过第一深沟槽DT1到第四深沟槽DT4彼此间隔开。
具体来说，第一基础B1可由第一深沟槽DT1与第二深沟槽DT2界定，且第二基础B2可由第二深沟槽DT2与第三深沟槽DT3界定。第三基础B3可由第三深沟槽DT3与第四深沟槽DT4界定。
第一基础B1可包括位于第一基础B1的上表面上的第一基础鳍BT1，且第二基础B2可包括位于第二基础B2的上表面上的第二基础鳍BT2。第三基础B3可包括位于第三基础B3的上表面上的第四基础鳍BT4及第五基础鳍BT5。也就是说，基础鳍可从基础的上表面突出。
对图2与图8进行比较，第二鳍F2、第五鳍F5、第六鳍F6、第七鳍F7、第一基础鳍BT1的一部分、整个第三基础鳍BT3及第四基础鳍BT4的一部分可通过形成第一深沟槽DT1到第四深沟槽DT4而被移除。
因此，第二沟槽T1及第三沟槽T2可接触第二深沟槽DT2，且第五沟槽T4及第七沟槽T6可接触第三深沟槽DT3。另外，第十一沟槽T10可接触第四深沟槽DT4。
第一深沟槽DT1到第四深沟槽DT4的深度可大于第一沟槽T0到第十一沟槽T10的深度。因此，在第二沟槽T1、第三沟槽T2、第五沟槽T4、第七沟槽T6及第十一沟槽T10与第二深沟槽DT2到第四深沟槽DT4交会的点处可形成凸出的台阶状部分。
通过将彼此间隔开具有大的变化的节距的鳍的一部分移除，根据示例性实施例的半导体器件可防止由窄的节距造成的性能劣化。另外，通过这种鳍切割工艺，可更自由地设计半导体器件的布局，而根据传统的四重图案化技术，半导体器件的布局被限制为具有仅多个特定数值的间隔的设计。也就是说，可减小对半导体器件的设计的限制，且可消除在工艺中可能使性能劣化的因素(例如，空隙、栅极电极的非均匀沉积)。
在下文中，将参照图2及图9阐述根据示例性实施例的半导体器件。图9是为解释根据示例性实施例的半导体器件而提供的剖视图。
参照图2及图9，根据示例性实施例的半导体器件可在第二高度H1的浅水平高度处执行鳍切割工艺。
也就是说，尽管图8所示深沟槽深到足以移除第一基础鳍BT1到第五基础鳍BT5，然而图9中的鳍切割工艺可被执行到使第一基础鳍BT1到第五基础鳍BT5的仅一部分被移除的程度。
因此，第一基础鳍BT1、第三基础鳍BT3及第四基础鳍BT4的上部部分的仅一部分可被移除而其他部分可得到保留，然而第二鳍F2、第五鳍F5、第六鳍F6及第七鳍F7同样被移除。
转而，在第一基础鳍BT1上可形成第一凹槽R1且在第四基础鳍BT4上可形成第二凹槽R2。
具体来说，第一凹槽R1的底表面及第二凹槽R2的底表面可具有第二高度H1。第二高度H1可低于第二沟槽T1的底表面、第四沟槽T3的底表面、第六沟槽T5的底表面及第八沟槽T7的底表面。
第二沟槽T1可接触第一基础鳍BT1上的第一凹槽R1，且第八沟槽T7可接触第四基础鳍BT4上的第二凹槽R2。由于第一凹槽R1及第二凹槽R2比第二沟槽T1及第八沟槽T7形成地更深，因此在其中第一凹槽R1及第二凹槽R2与第二沟槽T1及第八沟槽T7接触的位置处可分别形成台阶状部分。
由于第五鳍F5及第六鳍F6两者均被移除，因此第三基础鳍BT3可具有平的上表面。当然，第三基础鳍BT3的平的上表面可低于第四沟槽T3的底表面。
根据示例性实施例的半导体器件可在并非相对低的第二高度H1的水平高度处执行鳍切割工艺，以防止不应通过鳍切割工艺被移除的鳍因半导体器件的规模非常小而被移除。因此，可在按照预期执行鳍切割工艺的同时使对半导体器件的损坏最小化。
在下文中，将参照图2及图10阐述根据示例性实施例的半导体器件。为简洁起见，将尽可能简要地提及或省略与上述示例性实施例重复的元件或操作。
图10是为解释根据示例性实施例的半导体器件而提供的剖视图。
参照图2及图10，尽管图9中的鳍切割工艺被执行到使第一基础鳍BT1到第五基础鳍BT5的仅一部分被移除的程度，然而图10中的鳍切割工艺可被执行到使第一基础鳍BT1到第五基础鳍BT5未被移除而第一鳍F1到第十鳍F10的一部分被移除的程度。
因此，第二鳍F2、第五鳍F5、第六鳍F6、及第七鳍F7的仅一部分可被移除，而第二鳍F2、第五鳍F5、第六鳍F6、及第七鳍F7的其他部分可得到保留。因此，第二鳍F2可设置在第一基础鳍BT1上，第五鳍F5及第六鳍F6可设置在第三基础鳍BT3上，且第七鳍F7可设置在第四基础鳍BT4上。
第二鳍F2的高度、第五鳍F5的高度、第六鳍F6的高度及第七鳍F7的高度可为第三高度H2。第二鳍F2的高度、第五鳍F5的高度、第六鳍F6的高度及第七鳍F7的高度可彼此相同地为第三高度H2。本文所用用语“相同”意指“实质上相同”且允许存在工艺变化，包括可能在工艺期间形成的细微的台阶状部分。
第三高度H2可高于第一沟槽T0到第十一沟槽T10的底表面的高度。因此，被局部移除的第二鳍F2、第五鳍F5、第六鳍F6及第七鳍F7可得到保留。
根据示例性实施例的半导体器件可在并非相对低的第三高度H2的水平高度处执行鳍切割工艺，以防止不应通过鳍切割工艺被移除的鳍因半导体器件的规模非常小而被移除。因此，通过移除鳍的上部部分，半导体器件可被设计成不是有源的，且对其他结构的损坏可最小化。

Claims (39)

1.一种半导体器件，包括：
衬底；
多个鳍，包括第一鳍、第二鳍、第三鳍、第四鳍及第五鳍，所述多个鳍中的每一个在第一方向上从所述衬底突出并在与所述第一方向交叉的第二方向上彼此间隔开；以及
多个沟槽，包括第一沟槽、第二沟槽、第三沟槽及第四沟槽，所述多个沟槽中的每一个形成在所述多个鳍中的相邻的鳍之间，
其中所述第一沟槽的第一宽度及所述第三沟槽的第三宽度之间的变化小于第一变化，且所述第二沟槽的第二宽度及所述第四沟槽的第四宽度之间的变化小于第二变化，且
其中所述第二变化大于所述第一变化，
其中所述第一沟槽的第一深度及所述第三沟槽的第三深度之间的变化小于第三变化，且所述第二沟槽的第二深度及所述第四沟槽的第四深度之间的变化小于第四变化，且
其中所述第四变化大于所述第三变化。
2.根据权利要求1所述的半导体器件，其中所述第一宽度及所述第三宽度小于所述第二宽度及所述第四宽度。
3.根据权利要求2所述的半导体器件，其中所述第一深度及所述第三深度小于所述第二深度及所述第四深度。
4.根据权利要求2所述的半导体器件，其中所述第一沟槽的第一侧壁斜率及所述第三沟槽的第三侧壁斜率大于所述第二沟槽的第二侧壁斜率及所述第四沟槽的第四侧壁斜率。
5.根据权利要求1所述的半导体器件，其中所述第一沟槽的第一侧壁斜率与所述第三沟槽的第三侧壁斜率之间的变化小于第五变化，
其中所述第二沟槽的第二侧壁斜率与所述第四沟槽的第四侧壁斜率之间的变化小于第六变化，且
其中所述第六变化大于所述第五变化。
6.根据权利要求1所述的半导体器件，还包括在所述第二方向上在所述第一鳍到所述第五鳍上延伸的栅极电极。
7.根据权利要求1所述的半导体器件，其中所述第二鳍、所述第三鳍及所述第五鳍中的至少一者的高度低于所述第一鳍的高度。
8.一种半导体器件，包括：
衬底；
第一鳍结构、第二鳍结构及第三鳍结构，在第一方向上从所述衬底突出并在与所述第一方向交叉的第二方向上彼此间隔开；
第一沟槽，将所述第一鳍结构与所述第二鳍结构彼此间隔开；以及
第四沟槽，将所述第二鳍结构与所述第三鳍结构彼此间隔开，
其中所述第一鳍结构包括从所述衬底突出的第一基础鳍、从所述第一基础鳍突出并在所述第二方向上彼此间隔开的第一鳍与第二鳍以及将所述第一鳍与所述第二鳍彼此间隔开的第二沟槽，
其中所述第二鳍结构包括从所述衬底突出的第二基础鳍、从所述第二基础鳍突出并在所述第二方向上彼此间隔开的第三鳍与第四鳍以及将所述第三鳍与所述第四鳍彼此间隔开的第三沟槽，
其中所述第一沟槽的第一深度及所述第四沟槽的第四深度之间的变化小于第一变化，且所述第二沟槽的第二深度及所述第三沟槽的第三深度之间的变化小于第二变化，且
其中所述第一变化大于所述第二变化。
9.根据权利要求8所述的半导体器件，其中所述第三鳍的第三高度及所述第四鳍的第四高度低于所述第一鳍的第一高度及所述第二鳍的第二高度。
10.根据权利要求9所述的半导体器件，其中所述第三鳍的所述第三高度及所述第四鳍的所述第四高度彼此相同。
11.根据权利要求8所述的半导体器件，其中所述第二基础鳍具有平的上表面。
12.根据权利要求11所述的半导体器件，其中所述第二基础鳍的所述平的上表面低于所述第一沟槽的底表面。
13.根据权利要求8所述的半导体器件，还包括从所述衬底突出的基础，所述基础具有形成在所述基础的上表面上的所述第一鳍结构、所述第二鳍结构及所述第一沟槽。
14.一种半导体器件，包括：
衬底；
第一鳍结构、第二鳍结构及第三鳍结构，从所述衬底突出并在第一方向上延伸，且在与所述第一方向交叉的第二方向上彼此间隔开；
第一沟槽，将所述第一鳍结构与所述第二鳍结构彼此间隔开；以及
第四沟槽，将所述第二鳍结构与所述第三鳍结构彼此间隔开，
其中所述第一鳍结构包括从所述衬底突出的第一基础鳍、从所述第一基础鳍突出并在所述第二方向上彼此间隔开的第一鳍与第二鳍以及将所述第一鳍与所述第二鳍彼此间隔开的第二沟槽，
其中所述第二鳍结构包括从所述衬底突出的第二基础鳍、从所述第二基础鳍突出的第三鳍及从所述第二沟槽界定所述第三鳍的第三沟槽，
其中所述第三沟槽形成在所述第二基础鳍上，
其中所述第一沟槽的第一深度及所述第四沟槽的第四深度之间的变化小于第一变化，且所述第二沟槽的第二深度及所述第三沟槽的第三深度之间的变化小于第二变化，且
其中所述第一变化大于所述第二变化。
15.根据权利要求14所述的半导体器件，其中所述第二鳍结构还包括在所述第二方向上与所述第二基础鳍上的所述第三鳍间隔开的第四鳍。
16.根据权利要求15所述的半导体器件，其中所述第四鳍的高度低于所述第三鳍的高度。
17.根据权利要求14所述的半导体器件，其中所述第二基础鳍还包括形成在所述第二基础鳍的上表面上的凹槽，
其中所述第三沟槽位于所述凹槽与所述第三鳍之间，且
其中所述凹槽的底表面低于所述第三沟槽。
18.根据权利要求14所述的半导体器件，还包括从所述衬底突出的基础以及在所述基础的两侧上界定所述基础的第一深沟槽及第二深沟槽，所述基础具有形成在所述基础的上表面上的所述第一鳍结构及所述第二鳍结构以及所述第一沟槽，
其中所述第一鳍结构位于所述第一沟槽与所述第二深沟槽之间。
19.根据权利要求18所述的半导体器件，其中所述第一深沟槽接触所述第二基础鳍的第二侧表面及所述第三沟槽的第三侧表面。
20.一种半导体器件，包括：
衬底；
第一鳍、第二鳍、第三鳍、第四鳍及第五鳍，所述第一鳍到所述第五鳍中的每一个从所述衬底突出且彼此间隔开，所述第二鳍设置在所述第一鳍和所述第三鳍之间，所述第三鳍设置在所述第二鳍和所述第四鳍之间，所述第四鳍设置在所述第三鳍和所述第五鳍之间；
第一沟槽，设置在所述第一鳍和所述第二鳍之间；
第二沟槽，设置在所述第二鳍和所述第三鳍之间；
第三沟槽，设置在所述第三鳍和所述第四鳍之间；以及
第四沟槽，设置在所述第四鳍和所述第五鳍之间，
其中所述第一沟槽的第一宽度小于所述第二沟槽的第二宽度，
其中所述第三沟槽的第三宽度小于所述第二沟槽的所述第二宽度，
其中所述第四沟槽的第四宽度大于所述第三沟槽的所述第三宽度，
其中所述第一沟槽的第一深度小于所述第二沟槽的第二深度，
其中所述第三沟槽的第三深度小于所述第二沟槽的所述第二深度，且
其中所述第四沟槽的第四深度大于所述第三沟槽的所述第三深度。
21.根据权利要求20所述的半导体器件，其中所述第一沟槽的所述第一宽度小于所述第四沟槽的所述第四宽度，且
其中所述第一沟槽的所述第一深度小于所述第四沟槽的所述第四深度。
22.根据权利要求20所述的半导体器件，其中所述第二沟槽的所述第二宽度小于所述第四沟槽的所述第四宽度，且
其中所述第二沟槽的所述第二深度小于所述第四沟槽的所述第四深度。
23.根据权利要求20所述的半导体器件，其中所述第一宽度和所述第三宽度之间的第一差值小于所述第二宽度和所述第四宽度之间的第二差值。
24.根据权利要求20所述的半导体器件，其中所述第一深度和所述第三深度之间的第三差值小于所述第二深度和所述第四深度之间的第四差值。
25.根据权利要求20所述的半导体器件，还包括：
第六鳍，从所述衬底突出；以及
第五沟槽，设置在所述第六鳍和所述第一鳍之间，
其中所述第一鳍设置在所述第六鳍和所述第二鳍之间，
其中所述第五沟槽的第五宽度大于所述第一沟槽的所述第一宽度，且
其中所述第五沟槽的第五深度大于所述第一沟槽的所述第一深度。
26.根据权利要求20所述的半导体器件，还包括：
第七鳍，从所述衬底突出；以及
第六沟槽，设置在所述第五鳍和所述第七鳍之间，
其中所述第五鳍设置在所述第四鳍和所述第七鳍之间，
其中所述第六沟槽的第六宽度小于所述第四沟槽的所述第四宽度，且
其中所述第六沟槽的第六深度小于所述第四沟槽的所述第四深度。
27.一种半导体器件，包括：
衬底；
第一鳍结构、第二鳍结构及第三鳍结构，从所述衬底突出且彼此间隔开，所述第二鳍结构设置在所述第一鳍结构和所述第三鳍结构之间；
第一沟槽，设置在所述第一鳍结构和所述第二鳍结构之间；以及
第二沟槽，设置在所述第二鳍结构和所述第三鳍结构之间，
其中所述第一鳍结构包括从所述衬底突出的第一基础鳍、从所述第一基础鳍突出且彼此间隔开来的第一鳍和第二鳍以及设置在所述第一鳍和所述第二鳍之间的第三沟槽，
其中所述第二鳍结构包括从所述衬底突出的第二基础鳍、从所述第二基础鳍突出且彼此间隔开来的第三鳍和第四鳍以及设置在所述第三鳍和所述第四鳍之间的第四沟槽，
其中所述第一沟槽的第一宽度和所述第二沟槽的第二宽度中的每一者大于所述第三沟槽的第三宽度，并且大于所述第四沟槽的第四宽度，且
其中所述第一沟槽的第一深度和所述第二沟槽的第二深度中的每一者大于所述第三沟槽的第三深度，并且大于所述第四沟槽的第四深度。
28.根据权利要求27所述的半导体器件，其中所述第二宽度大于所述第一宽度，且
其中所述第二深度大于所述第一深度。
29.根据权利要求27所述的半导体器件，其中所述第一宽度和所述第二宽度之间的第一差值大于所述第三宽度和所述第四宽度之间的第二差值。
30.根据权利要求27所述的半导体器件，其中所述第一深度和所述第二深度之间的第三差值大于所述第三深度和所述第四深度之间的第四差值。
31.根据权利要求27所述的半导体器件，其中所述第三鳍结构包括从所述衬底突出的第三基础鳍、从所述第三基础鳍突出且彼此间隔开来的第五鳍和第六鳍以及设置在所述第五鳍和所述第六鳍之间的第五沟槽，
其中所述第五沟槽的第五宽度小于所述第二沟槽的所述第二宽度，且
其中所述第五沟槽的第五深度小于所述第二沟槽的所述第二深度。
32.一种半导体器件，包括：
衬底；
第一鳍、第二鳍、第三鳍及第四鳍，所述第一鳍到所述第四鳍中的每一个从所述衬底突出且彼此间隔开，所述第二鳍设置在所述第一鳍和所述第三鳍之间，所述第三鳍设置在所述第二鳍和所述第四鳍之间；
第一沟槽，设置在所述第一鳍和所述第二鳍之间；
第二沟槽，设置在所述第二鳍和所述第三鳍之间；以及
第三沟槽，设置在所述第三鳍和所述第四鳍之间，
其中所述第一沟槽的第一宽度小于所述第二沟槽的第二宽度，
其中所述第三沟槽的第三宽度小于所述第二沟槽的所述第二宽度，
其中所述第一沟槽的第一深度小于所述第二沟槽的第二深度，且
其中所述第三沟槽的第三深度小于所述第二沟槽的所述第二深度。
33.根据权利要求32所述的半导体器件，还包括：
第五鳍，从所述衬底突出；以及
第四沟槽，设置在所述第四鳍和所述第五鳍之间，
其中所述第四沟槽的第四宽度大于所述第三沟槽的所述第三宽度，且
其中所述第四沟槽的第四深度大于所述第三沟槽的所述第三深度。
34.根据权利要求33所述的半导体器件，其中所述第四沟槽的所述第四宽度大于所述第二沟槽的所述第二宽度，且
其中所述第四沟槽的所述第四深度大于所述第二沟槽的所述第二深度。
35.根据权利要求33所述的半导体器件，其中所述第一宽度和所述第三宽度之间的第一差值小于所述第二宽度和所述第四宽度之间的第二差值。
36.根据权利要求33所述的半导体器件，其中所述第一深度和所述第三深度之间的第三差值小于所述第二深度和所述第四深度之间的第四差值。
37.根据权利要求33所述的半导体器件，还包括：
第六鳍，从所述衬底突出；以及
第五沟槽，设置在所述第五鳍和所述第六鳍之间，
其中所述第五沟槽的第五宽度小于所述第四沟槽的所述第四宽度，且
其中所述第五沟槽的第五深度小于所述第四沟槽的所述第四深度。
38.根据权利要求32所述的半导体器件，其中所述第一鳍到所述第四鳍包括通过组合III族元素中的至少一者与V族元素中的至少一者而形成的二元化合物、三元化合物或四元化合物。
39.根据权利要求32所述的半导体器件，其中所述第一鳍到所述第四鳍包括：
包括碳、硅、锗及锡中的至少两种的二元化合物或三元化合物，或者
掺杂有IV族元素的二元化合物或三元化合物。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102221220B1 (ko) * 2017-05-24 2021-03-03 삼성전자주식회사 반도체 장치
US10276720B2 (en) * 2017-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming fin field effect transistor (FINFET) device structure
US11881520B2 (en) * 2017-11-30 2024-01-23 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
TWI750316B (zh) * 2018-02-09 2021-12-21 聯華電子股份有限公司 1-1強制性鰭狀堆疊反向器及形成強制性鰭狀堆疊反向器的方法
KR102592872B1 (ko) * 2018-04-10 2023-10-20 삼성전자주식회사 반도체 장치

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521377B1 (ko) 2003-02-21 2005-10-12 삼성전자주식회사 핀 전계효과 트랜지스터의 형성방법
US7285466B2 (en) 2003-08-05 2007-10-23 Samsung Electronics Co., Ltd. Methods of forming metal oxide semiconductor (MOS) transistors having three dimensional channels
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US9257325B2 (en) * 2009-09-18 2016-02-09 GlobalFoundries, Inc. Semiconductor structures and methods for forming isolation between Fin structures of FinFET devices
US8610241B1 (en) 2012-06-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Homo-junction diode structures using fin field effect transistor processing
KR20140010815A (ko) * 2012-07-17 2014-01-27 에스케이하이닉스 주식회사 Ｍｏｓ 커패시터, 그 형성 방법 및 그를 이용한 반도체 장치
US9576978B2 (en) 2012-10-09 2017-02-21 Samsung Electronics Co., Ltd. Cells including at least one fin field effect transistor and semiconductor integrated circuits including the same
US8501607B1 (en) 2012-11-07 2013-08-06 Globalfoundries Inc. FinFET alignment structures using a double trench flow
US8778794B1 (en) 2012-12-21 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection wires of semiconductor devices
US8901607B2 (en) * 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US8975094B2 (en) 2013-01-21 2015-03-10 Globalfoundries Inc. Test structure and method to facilitate development/optimization of process parameters
KR102013842B1 (ko) * 2013-02-08 2019-08-26 삼성전자주식회사 반도체 소자의 제조 방법
US8895446B2 (en) * 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
US20140315371A1 (en) 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices
US9171764B2 (en) 2013-12-13 2015-10-27 GlobalFoundries, Inc. Methods for fabricating integrated circuits using self-aligned quadruple patterning
US9190466B2 (en) * 2013-12-27 2015-11-17 International Business Machines Corporation Independent gate vertical FinFET structure
US9871037B2 (en) * 2014-02-26 2018-01-16 Taiwan Semiconductor Manufacturing Company Limited Structures and methods for fabricating semiconductor devices using fin structures
US9209038B2 (en) 2014-05-02 2015-12-08 GlobalFoundries, Inc. Methods for fabricating integrated circuits using self-aligned quadruple patterning
US9595475B2 (en) * 2014-12-01 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stage fin formation methods and structures thereof
KR102339781B1 (ko) 2014-12-19 2021-12-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102269415B1 (ko) * 2015-03-16 2021-06-24 삼성전자주식회사 반도체 장치
KR102170701B1 (ko) * 2015-04-15 2020-10-27 삼성전자주식회사 반도체 장치 제조 방법
KR102366976B1 (ko) * 2015-05-04 2022-02-24 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
KR102398862B1 (ko) * 2015-05-13 2022-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102415327B1 (ko) * 2015-06-01 2022-06-30 삼성전자주식회사 비활성-핀을 갖는 반도체 소자 및 그 형성 방법
KR102448597B1 (ko) * 2015-06-24 2022-09-27 삼성전자주식회사 반도체 장치
US9558956B2 (en) 2015-07-01 2017-01-31 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
KR102442309B1 (ko) 2015-07-09 2022-09-13 삼성전자주식회사 소자 분리 구조의 형성 방법
US9553194B1 (en) * 2015-07-29 2017-01-24 Globalfoundries Inc. Method for improved fin profile
KR102314778B1 (ko) * 2015-08-21 2021-10-21 삼성전자주식회사 반도체 소자
US9679978B2 (en) * 2015-09-24 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
KR102388364B1 (ko) * 2015-09-24 2022-04-18 삼성전자주식회사 반도체 장치
KR102476356B1 (ko) * 2015-10-07 2022-12-09 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9666474B2 (en) * 2015-10-30 2017-05-30 International Business Machines Corporation Uniform dielectric recess depth during fin reveal
KR102262830B1 (ko) * 2015-11-03 2021-06-08 삼성전자주식회사 반도체 장치
US10290634B2 (en) * 2016-01-20 2019-05-14 Globalfoundries Inc. Multiple threshold voltages using fin pitch and profile
US9735156B1 (en) * 2016-01-26 2017-08-15 Samsung Electronics Co., Ltd. Semiconductor device and a fabricating method thereof
TWI627665B (zh) * 2016-04-06 2018-06-21 瑞昱半導體股份有限公司 鰭式場效電晶體及其製造方法
US10217741B2 (en) * 2016-08-03 2019-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure and method of forming same through two-step etching processes
US9947660B1 (en) * 2017-04-18 2018-04-17 International Business Machines Corporation Two dimension material fin sidewall
KR102221220B1 (ko) * 2017-05-24 2021-03-03 삼성전자주식회사 반도체 장치

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