KR20100053861A - 수직게이트를 구비한 반도체 장치 제조 방법 - Google Patents
수직게이트를 구비한 반도체 장치 제조 방법 Download PDFInfo
- Publication number
- KR20100053861A KR20100053861A KR1020080112689A KR20080112689A KR20100053861A KR 20100053861 A KR20100053861 A KR 20100053861A KR 1020080112689 A KR1020080112689 A KR 1020080112689A KR 20080112689 A KR20080112689 A KR 20080112689A KR 20100053861 A KR20100053861 A KR 20100053861A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- pillar
- region
- hard mask
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims 1
- 239000010937 tungsten Substances 0.000 claims 1
- 238000005137 deposition process Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 22
- 230000004888 barrier function Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
Abstract
본 발명은 활성필라 사이의 좁은 간격으로 인해 발생되는 보이드를 근본적으로 방지할 수 있는 수직게이트를 구비한 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판 상부에 상부영역이 하부영역보다 선폭이 큰 필라영역을 갖고 상기 하부영역을 제공하는 물질이 적어도 도전막을 구비하는 적층구조물을 형성하는 단계; 상기 필라영역의 측벽에 게이트절연막을 형성하는 단계; 상기 필라영역을 갭필하는 활성필라를 형성하는 단계; 및 상기 도전막을 선택적으로 식각하여 게이트전극과 워드라인을 겸하는 수직게이트를 형성하는 단계를 포함하고, 상술한 본 발명은 활성필라를 형성하기 전에 미리 수직게이트 및 워드라인을 겸하는 도전막을 형성해주므로써 도전막 증착시 발생하는 보이드를 근본적으로 방지할 수 있는 효과가 있다.
수직게이트, 보이드, 게이트전극, 워드라인
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 수직게이트를 구비한 반도체 장치 제조 방법에 관한 것이다.
최근에 집적도 향상을 위해 40nm 이하급 메모리 소자가 요구되고 있는데, 8F2(F:minimum feature size) 또는 6F2 셀아키텍쳐(cell architecture) 형태에서 사용하는 플라나(Planar) 또는 리세스드 게이트 트랜지스터(Recessed Gate Taransistor)의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5∼2 배 향상시킬 수 있는 4F2 셀아키텍쳐를 갖는 DRAM 소자가 요구되고 있으며, 그에 따라 수직게이트(Vertical gate)를 구비한 반도체장치가 제안되었다.
수직게이트를 구비한 반도체장치는 반도체 기판 상에서 수직으로 연장된 기 둥형 활성필영역(Active pillar, 이하 '활성필라'라고 약칭함)의 주위를 감싸는 환형(Surround type)의 게이트전극을 형성하고, 이 게이트 전극을 중심으로 하여 활성필라의 상부와 하부에 채널이 수직방향으로 형성되는 반도체장치이다. 그러므로, 반도체장치의 면적을 감소시키더라도 채널 길이에 구애받지 않는다.
도 1a 및 도 1b는 종래기술에 따른 수직게이트를 구비한 반도체 장치 제조 방법을 도시한 도면이다.
도 1a를 참조하면, 보호막(12)을 식각장벽으로 기판(11)을 식각하여 넥(Neck)과 헤드(Head)로 이루어져 일부 측벽이 리세스된 활성필라(13)를 형성한다.
이어서, 활성필라(13) 및 기판(11)의 표면 상에 게이트절연막(14)을 형성한 후, 제1도전막 증착 및 에치백 등의 식각공정을 진행하여 활성필라(13)의 리세스된 측벽을 에워싸는 수직게이트(15)를 형성한다.
이어서, 활성필라(13) 사이를 갭필하는 층간절연막(16)을 형성한 후, 층간절연막(16)을 일부 리세스시켜 수직게이트(15)의 측벽을 노출시킨다.
이어서, 워드라인으로 사용되는 제2도전막(17)을 증착한다.
도 1b에 도시된 바와 같이, 제2도전막(17)의 에치백을 통해 수직게이트(15)들을 전기적으로 연결하는 워드라인(17A)을 형성한다.
그러나, 종래기술은 워드라인으로 사용되는 제2도전막(17) 증착시 활성필라(13) 사이의 간격이 좁기 때문에 보이드(Void, V)가 크게 형성되는 문제가 있다.
이와 같이 제2도전막에 발생된 보이드(V)는 후속 에치백공정시 공정 제 어(control)를 어렵게할뿐만 아니라, 심지어 보이드가 심한 지역에서는 워드라인이 모두 제거되어 잔류하지 않는 문제(도면부호 '17B')가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 활성필라 사이의 좁은 간격으로 인해 발생되는 보이드를 근본적으로 방지할 수 있는 수직게이트를 구비한 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 반도체장치 제조 방법은 기판 상부에 상부영역이 하부영역보다 선폭이 큰 필라영역을 갖고 상기 하부영역을 제공하는 물질이 적어도 도전막을 구비하는 적층구조물을 형성하는 단계; 상기 필라영역의 측벽에 게이트절연막을 형성하는 단계; 상기 필라영역을 갭필하는 활성필라를 형성하는 단계; 및 상기 도전막을 선택적으로 식각하여 게이트전극과 워드라인을 겸하는 수직게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 활성필라를 형성하는 단계는 에피택셜성장법을 이용하며, 상기 활성필라는, 선택적에피택셜성장법(SEG)에 의해 형성된 에피택셜실리콘층을 포함하는 것을 특징으로 한다. 상기 적층구조물은 절연막과 하드마스크막 사이에 상기 도전막이 위치하는 구조를 갖고, 상기 하드마스크막에 의해 상기 상부영역이 형성되고 상기 절연막과 도전막에 의해 상기 하부영역이 형성되는 것을 특징으로 한다. 상기 적층구조물을 형성하는 단계는 상기 기판 상부에 절연막, 상기 도전막 및 하드마스크막을 차례로 적층하는 단계; 상기 하드마스크막, 도전막 및 절연막을 순차적으로 식각하여 필라영역을 형성하는 단계; 및 상기 하드마스크막을 선택적으로 에치백하여 상기 필라영역의 상부영역을 넓히는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 활성필라를 형성하기 전에 미리 수직게이트 및 워드라인을 겸하는 도전막을 형성해주므로써 도전막 증착시 발생하는 보이드를 근본적으로 방지할 수 있는 효과가 있다.
또한, 게이트전극과 워드라인이 하나의 물질로 이루어지므로 게이트전극과 워드라인간 계면도 우수한 반도체장치를 얻을 수 있다.
결국, 본 발명은 30nm급 이하에서 사용되는 수직게이트의 구조를 좀 더 안정적으로 형성할 수 있고, 이에 따라 동작성능이 우수한 반도체장치를 구현할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 수직게이트를 구비한 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 절연막(22)과 도전막(23)을 차례 로 적층한다. 절연막(22)은 실리콘질화막(Si3N4) 등의 질화막을 사용하거나, SiO2, PETEOS, PSG, USG, HDP 등의 산화막을 사용한다. 도전막(23)은 금속막을 포함하거나, 폴리실리콘막을 포함할 수 있다. 바람직하게, 도전막(23)은 폴리실리콘막보다 시트저항이 낮은 금속막을 사용하는 것이 좋다. 예를 들어, 도전막(23)은 W, Al, Cu, Au 또는 Ru 중에서 선택된 어느 하나의 금속막을 포함하며, ALD(Atomic Layer Deposition), PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 방법을 이용하여 형성할 수 있다. 도전막(23)은 50Å 이상의 두께를 갖는다.
이어서, 도전막(23) 상에 하드마스크막(24)을 형성한다. 하드마스크막(24)은 도전막(23)과 절연막(22) 식각시 높은 선택비를 갖는 물질로 형성하는데, 바람직하게 비정질카본막(Amorphous carbon)을 사용할 수 있다.
이어서, 감광막을 이용하여 필라마스크(26)를 형성한다. 필라마스크(26) 아래에는 포토리소그래피 공정시 난반사를 방지하기 위해 반사방지막(ARC, 25)을 형성할 수도 있다. 반사방지막(25)은 실리콘산화질화막(SiON)을 포함할 수 있다. 필라마스크(26)는 활성필라를 형성하기 위해 도입된 마스크로서, 활성필라가 정의된 개구(Opening, 26A)를 갖는다. 여기서, 개구(26A)는 평면상으로 볼 때 원형 또는 다각형 모양일 수 있다.
도 2b에 도시된 바와 같이, 필라 식각 공정을 진행한다. 즉, 필라마스크(26)를 식각장벽으로 하여 반사방지막(25)과 하드마스크막(24)을 식각한 다음, 도전막(23)과 절연막(22)을 식각한다. 절연막(22)의 식각이 완료된 후에 필라마스 크(26)와 반사방지막(25)은 모두 소모되어 잔류하지 않을 수 있다. 또한, 하드마스크막(24)을 식각한 후에 필라마스크(26)와 반사방지막(25)을 제거하고, 하드마스크막(24)을 식각장벽으로 하여 도전막(23)과 절연막(22)을 식각할 수도 있다.
이와 같은 필라 식각 공정에 의해 기판(21)의 표면을 노출시키는 필라영역(27)이 개방된다. 필라영역(27)은 필라마스크의 개구가 전사된 형태를 가지므로, 원형 또는 다각형 모양의 홀(Hole) 형태일 수 있다. 필라영역(27)은 활성필라가 매립될 다마신 패턴(Damascene pattern)의 형태를 갖는다.
도 2c에 도시된 바와 같이, 하드마스크막(24)에 대해 쉬링크(Shrink) 공정을 진행한다. 바람직하게, 하드마스크막(24)의 쉬링크 공정은 에치백 공정을 적용할 수 있고, 에치백 공정에 의해 하드마스크막(24)의 측벽은 100Å 정도가 제거된다. 아울러, 표면으로부터도 일부가 제거되어 도면부호 '24A'와 같이 잔류한다.
위와 같이, 하드마스크막(24A)의 쉬링크 공정에 의해 입구가 넓어진 필라영역(27A)이 형성된다. 즉, 필라영역(27A)은 상부영역(이는 쉬링크된 하드마스크막에 의해 제공됨)이 하부영역(도전막과 절연막의 적층구조에 의해 제공됨)보다 선폭이 넓은 구조가 된다. 이는, 일부 측벽이 리세스된 활성필라의 구조를 얻기 위한 것으로, 상부영역은 헤드(Head)에 대응하고, 하부영역은 리세스된 측벽을 제공하는 넥(Neck)에 대응한다.
결국, 기판(21) 상부에는 절연막(22), 도전막(23) 및 하드마스크막(24A)의 순서로 적층된 적층구조물이 형성되고, 이 적층구조물은 상부영역이 하부영역보다 선폭이 큰 필라영역(27A)을 갖는다. 따라서, 적층구조물은 적어도 도전막(23)을 포 함하는 적층구조물이 된다. 여기서, 도전막(23)이 후속 식각에 의해 수직게이트가 되므로, 본 발명은 활성필라를 형성하기 전에 미리 수직게이트로 사용될 도전막을 형성하는 것이다.
도 2d에 도시된 바와 같이, 게이트절연막(28)을 형성한다. 게이트절연막(28)은 실리콘산화막을 포함할 수 있으며, 게이트절연막(28)은 증착공정 또는 산화공정에 의해 형성될 수 있다. 한편, 게이트절연막(28) 형성전에는 매립형비트라인 식각(Buried Bitline Line Etch) 공정을 진행할 수도 있다.
게이트절연막(28)은 에치백 등의 식각공정을 통해 기판(21) 표면을 노출시키도록 식각된다. 이에 따라 필라영역(27A)의 측벽에만 게이트절연막(28)이 잔류한다.
이어서, 에피택셜성장을 통해 필라영역(27A)을 갭필하는 활성필라(29)를 형성한다.
활성필라(29)는 에피택셜실리콘층을 포함할 수 있고, 에피택셜성장은 선택적에피택셜성장(Selective Epitaxial Growth; SEG) 공정을 이용할 수 있다.
바람직하게, 에피택셜성장공정은 적어도 15℃ 이상의 온도에서 진행한다. 활성필라(29)가 에피택셜실리콘층인 경우, 소스물질로는 실레인(SiH4) 가스를 이용할 수 있다.
도 2e에 도시된 바와 같이, 도전막(23)을 선택적으로 식각하여 수직게이트(23A)를 형성한다. 따라서, 본 발명은 게이트전극과 워드라인을 구분하여 형성하는 것이 아니라, 수직게이트가 게이트전극과 워드라인의 역할을 겸하도록 형성한 다. 도전막(23)을 식각하기 전에는 감광막을 이용한 워드라인마스크(도시 생략)를 이용하여 하드마스크막(24A)을 미리 식각한다.
이어서, 하드마스크막(24A)을 제거한다. 하드마스크막(24A)이 비정질카본막인 경우, 산소플라즈마(O2 plasma)를 이용한 스트립 공정에 의해 제거할 수 있다.
위와 같이, 하드마스크막(24A)을 제거한 후의 결과를 살펴보면, 기판(21) 상부에 활성필라(29)가 형성됨을 알 수 있다. 활성필라(29)는 적층구조물에 구비된 필라영역을 갭필하는 형태이다. 결과적으로, 종래기술에서는 활성필라를 형성하기 위해 기판을 식각하는 방법을 이용하였으나, 본 발명은 에피택셜성장을 통해 활성필라를 형성하고 있다.
상술한 실시예에 따르면, 본 발명은 활성필라(29)를 형성하기 전에 미리 수직게이트 및 워드라인을 겸하는 도전막(23)을 형성해주므로써 도전막 증착시 발생하는 보이드가 근본적으로 방지된다.
또한, 게이트전극과 워드라인이 하나의 물질로 이루어지므로 게이트전극과 워드라인간 계면도 우수하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래기술에 따른 수직게이트를 구비한 반도체 장치 제조 방법을 도시한 도면.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 수직게이트를 구비한 반도체장치의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 절연막
23 : 도전막 23A : 워드라인
24, 24A : 하드마스크막 28 : 게이트절연막
29 : 활성필라
Claims (7)
- 기판 상부에 상부영역이 하부영역보다 선폭이 큰 필라영역을 갖고 상기 하부영역을 제공하는 물질이 적어도 도전막을 구비하는 적층구조물을 형성하는 단계;상기 필라영역의 측벽에 게이트절연막을 형성하는 단계;상기 필라영역을 갭필하는 활성필라를 형성하는 단계; 및상기 도전막을 선택적으로 식각하여 게이트전극과 워드라인을 겸하는 수직게이트를 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 활성필라를 형성하는 단계는,에피택셜성장법을 이용하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 활성필라는, 선택적에피택셜성장법(SEG)에 의해 형성된 에피택셜실리콘층을 포함하는 반도체장치 제조 방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 적층구조물은,절연막과 하드마스크막 사이에 상기 도전막이 위치하는 구조를 갖고, 상기 하드마스크막에 의해 상기 상부영역이 형성되고 상기 절연막과 도전막에 의해 상기 하부영역이 형성되는 반도체장치 제조 방법.
- 제4항에 있어서,상기 적층구조물을 형성하는 단계는,상기 기판 상부에 절연막, 상기 도전막 및 하드마스크막을 차례로 적층하는 단계;상기 하드마스크막, 도전막 및 절연막을 순차적으로 식각하여 상기 필라영역을 형성하는 단계; 및상기 하드마스크막을 선택적으로 에치백하여 상기 필라영역의 상부영역을 넓히는 단계를 포함하는 반도체장치 제조 방법.
- 제5항에 있어서,상기 하드마스크막은 비정질카본막을 포함하는 반도체장치 제조 방법.
- 제5항에 있어서,상기 도전막은 텅스텐막을 포함하는 반도체장치 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080112689A KR20100053861A (ko) | 2008-11-13 | 2008-11-13 | 수직게이트를 구비한 반도체 장치 제조 방법 |
| US12/492,892 US7981764B2 (en) | 2008-11-13 | 2009-06-26 | Method for fabricating semiconductor device with vertical gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080112689A KR20100053861A (ko) | 2008-11-13 | 2008-11-13 | 수직게이트를 구비한 반도체 장치 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100053861A true KR20100053861A (ko) | 2010-05-24 |
Family
ID=42165590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080112689A KR20100053861A (ko) | 2008-11-13 | 2008-11-13 | 수직게이트를 구비한 반도체 장치 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7981764B2 (ko) |
| KR (1) | KR20100053861A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9304100B2 (en) * | 2013-01-18 | 2016-04-05 | Aerocrine Ab | Miniaturised electrochemical sensor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208172A (en) | 1992-03-02 | 1993-05-04 | Motorola, Inc. | Method for forming a raised vertical transistor |
| KR100618875B1 (ko) | 2004-11-08 | 2006-09-04 | 삼성전자주식회사 | 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법 |
| KR100924197B1 (ko) * | 2007-10-30 | 2009-10-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
-
2008
- 2008-11-13 KR KR1020080112689A patent/KR20100053861A/ko not_active Application Discontinuation
-
2009
- 2009-06-26 US US12/492,892 patent/US7981764B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20100120220A1 (en) | 2010-05-13 |
| US7981764B2 (en) | 2011-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10978458B2 (en) | Semiconductor device including ultra low-k spacer and method for fabricating the same | |
| KR102462134B1 (ko) | 배선 구조물, 배선 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법 | |
| KR102378471B1 (ko) | 반도체 메모리 소자 및 그 제조 방법 | |
| US7713823B2 (en) | Semiconductor device with vertical channel transistor and method for fabricating the same | |
| KR100936808B1 (ko) | 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체소자 및 그 제조 방법 | |
| CN110931552B (zh) | 具有栅极绝缘层的半导体器件 | |
| KR102661930B1 (ko) | 집적회로 소자 | |
| KR20170075854A (ko) | 소자분리구조 및 그 제조 방법 | |
| KR20120036185A (ko) | 반도체 소자 및 그 제조 방법 | |
| CN109841619A (zh) | 半导体结构切割工艺和由此形成的结构 | |
| KR101721036B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR102102731B1 (ko) | 반도체 디바이스 및 제조 방법 | |
| CN108878529B (zh) | 半导体器件及其制造方法 | |
| KR100541515B1 (ko) | 수직 채널 패턴을 갖는 반도체 장치 및 이를 제조하는 방법 | |
| TW202209558A (zh) | 具有低k值間隔物的半導體裝置 | |
| KR100950552B1 (ko) | 매립형 비트라인과 수직채널트랜지스터를 구비한반도체소자 및 그 제조 방법 | |
| US8742548B2 (en) | Semiconductor device with one-side contact and fabrication method thereof | |
| KR20120012593A (ko) | 반도체 소자 및 그 제조 방법 | |
| US10014303B2 (en) | Devices with contact-to-gate shorting through conductive paths between fins and fabrication methods | |
| KR100830591B1 (ko) | 개구부들을 포함하는 반도체 소자의 형성 방법 | |
| KR20120085360A (ko) | 게이트 구조물, 게이트 구조물 형성 방법 및 이를 이용한 반도체 소자 제조 방법 | |
| KR20230160525A (ko) | 반도체 장치 및 그 제조방법 | |
| KR20100053861A (ko) | 수직게이트를 구비한 반도체 장치 제조 방법 | |
| KR20220151819A (ko) | 반도체 장치 및 그 제조 방법 | |
| TWI818247B (zh) | 積體電路裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |