KR100547246B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
반도체 소자의 트랜지스터 제조 방법 Download PDFInfo
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Abstract
본 발명은 누설전류(Leakage Current)를 감소시켜 리프레쉬(Refresh)특성을 향상시킬수 있는 반도체 소자의 제조 방법에 관한 것으로, 게이트가 형성될 부위의 기판 상에 패드절연막을 형성하는 단계; 상기 패드절연막이 오픈된 영역의 상기 기판을 산화시켜 희생산화막을 형성하는 단계; 상기 패드절연막을 제거하는 단계; 상기 패드절연막이 제거되어 노출된 기판을 등방성 식각하여 상기 희생산화막의 하부에 언더컷 지도록 트렌치를 형성하는 단계; 상기 희생산화막을 제거하는 단계; 상기 기판 상에 적어도 일부분이 상기 트렌치의 내부의 상기 기판 상부에 형성되도록 게이트 패턴을 형성하는 단계; 및 상기 게이트 패턴의 측면에 얼라인되게 상기 기판에 소스/드레인 접합영역을 형성하는 단계를 포함한다.
누설전류(Leakage Current), 리프레쉬(Refresh), 트렌치(Trench)
Description
도 1은 종래의기술에 따른 반도체 소자의 트랜지스터 구조를 나타낸 단면도,
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 트랜지스터의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
20 : 기판 21 : 산화막
22 : 질화막 P : 패드절연막
23 : 희생산화막 24 : 게이트 절연막
25 : 도전막 26 : 하드마스크용 절연막
27 : 스페이서 28 : 소스/드레인 접합 영역
G2 : 게이트 패턴
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 채널길이를 길게 하여 누설전류(Leakage Current)를 감소시킬 수 있는 반도체 소자의 트랜지스터의 제조 방법에 관한 것이다.
기술발전에 따른 반도체 소자의 직접도가 증가함에 따라 각 패턴들의 크기도 점점 작아지는 추세이다. 특히, DRAM과 같은 메모리소자는 고직접화로 인한 셀 트랜지스터의 비례축소에 의해 게이트 전극의 길이 축소가 급격하게 이루어 지고 있으며 이러한 게이트 전극의 축소에 따라 셀 트랜지스터의 바디(Body)에 미치는 전계나 전위에 대해서 소스/드레인 영역의 영향이 현저해 진다.
도 1은 종래의기술에 따른 반도체 소자의 트랜지스터 구조를 나타낸 단면도이다.
도 1을 참조하면, 반도체기판(10) 상에 게이트절연막(11),게이트 전도막(12)및 마스크 절연막(13)을 차례로 증착한 후, 게이트 마스크 및 식각 공정으로 적층된 박막들을 패터닝하여 게이트패턴(G1)을 형성한다.
이어서, 게이트 스페이서 형성을 위한 절연막을 증착후, 이를 비등방성 식각하여 게이트패턴의 측벽에 게이트 스페이서(15)를 형성한다.
이어서, 게이트 패턴(G1)을 마스크로 불순물 이온을 주입하여 소스/드레인 접합 영역(14)을 형성하여 반도체 소자의 트랜지스터를 완성한다.
그러나, 상기와 같이 종래의 반도체 소자의 트랜지스터는, 게이트 전극의 길이가 짧아짐에 따라 채널영역이 게이트 전압 뿐만 아니라 소스/드레인 접합 영역의 공핍층전하, 전계, 전위 분포의 영향을 크게 받게 되는 숏-채널효과(short channel effect)가 발생하여, 문턱전압(threshold voltage)이 급격히 낮아져 반도체 소자의 문턱 전압의 조절이 어럽게 되는 문제점이 있다.
또한, 소자의 집적도가 증대됨에 따라 소스/드레인 영역의 고농도의 이온주입과 더불어 채널영역에 펀치쓰루 방지 및 문턱전압 제어를 위한 고농도 이온주입이 필요한데, 이러한 과다한 이온주입에 의해 게이트 에지의 부위의 소스/드레인 접합영역에서 전계가 매우 높아지게 되고, 공핍층의 전자와 홀 쌍(Electron-Hole Pair)이 증가하면서 누설전류(Leakage Current)가 증가된다. 이러한 누설전류는 특히 DRAM소자에서 리프레쉬(Refresh) 특성의 저하라는 큰 문제점을 가져다 준다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 소스/드레인 접합영역에서 발생하는 누설전류를 감소시켜 리프레쉬특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은 게이트가 형성될 부위의 기판 상에 패드절연막을 형성하는 단계; 상기 패드절연막이 오픈된 영역의 상기 기판을 산화시켜 희생산화막을 형성하는 단계; 상기 패드절연막을 제거하는 단계; 상기 패드절연막이 제거되어 노출된 기판을 등방성 식 각하여 상기 희생산화막의 하부에 언더컷 지도록 트렌치를 형성하는 단계; 상기 희생산화막을 제거하는 단계; 상기 기판 상에 적어도 일부분이 상기 트렌치의 내부의 상기 기판 상부에 형성되도록 게이트 패턴을 형성하는 단계; 및 상기 게이트 패턴의 측면에 얼라인되게 상기 기판에 소스/드레인 접합영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기로 한다.
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 2a를 참조하면, 기판(20) 상에 후속공정에서 증착되는 질화막(22)의 스트레스를 방지하기 위한 산화막(21)을 증착하고, 산화막(21) 상에 기판의 산화를 방지하기 위한 질화막(22)을 증착한다.
이어, 도 2b에 도시된 바와 같이, 포토레지스터를 증착후 이를 패턴하여 마스크 패턴(도면에 도시되지 않음)을 형성하고, 식각공정을 통하여 산화막(21)과 질화막(22)을 차례로 식각하여 질화막(22b)/산화막(21a) 구조의 패드절연막(P)을 형성하고, 마스크패턴을 제거한다.
이후에, 도 2c에 도시된 바와 같이, 패드절연막(P)이 형성된 기판(20)에 LOCOS(Local Oxidation of Silicon)공정을 이용하여 희생산화막(23)을 형성하며, 희생산화막(23)은 산화막(21b)의 양측면의 하부에 버즈빅(Bird's Beak)을 형성시킨 다.
이어서, 도 2d에 도시된 바와 같이, 습식식각공정을 통하여 패드절연막(P)을 제거하여 기판(20)을 노출시기킨다.
다음에, 도 2e에 도시된 바와 같이, 실리콘 식각제(Si Etchant)를 이용하여 노출된 기판(20)을 등방성 식각하여 희생산화막(23)하부에 언더컷 지도록 트렌치(T)를 형성한다. 이에 의해 측면에 라운드진 트렌치(T)가 완성된다.
이후에, 도 2f에 도시된 바와 같이, 산화막 식각제(Oxide Etchant)를 이용하여 희생산화막(23)을 기판(20)이 완전히 노출되도록 식각하여 제거한다. 이에 의해 측면이 라운드진 트렌치(T)가 완성된다.
다음에, 도 2g에 도시된 바와 같이, 기판(20)에 게이트 산화막(24), 도전막(25), 하드마스크용 절연막(26)을 차례로 증착후, 이를 패터닝하여 기판(20) 상에 적어도 일부분이 트렌치(T)의 내부의 기판(20) 상부에 형성되도록 게이트 패턴(G2)을 형성한다.
여기서, 게이트 산화막(24)은 트렌치(T)가 형성된 프로파일을 따라 형성되며, 도전막(26)은 금속/폴리실리콘 또는 금속실리사이드/폴리실리콘구조이며, 하드마스크용 절연막(26)은 질화막으로 형성할 수 있다.
이어서, 도 2h에 도시된 바와 같이, 스트레스 방지를 위한 버퍼산화막 및 질화막을 차례로 증착후 비등방성 식각을 하여 게이트 패턴(G2)의 측벽에 스페이서(27)를 형성한다.
이후에, 게이트 패턴(G2)을 마스크로 하여, 게이트 패턴(G2)의 측면의 기판 (20) 상에 불순물 이온을 주입하여 소스/드레인 접합 영역(28)을 형성하여 NMOS 트랜지스터 또는 PMOS트랜지스터를 완성한다.
본 발명의 바람직한 실시예에서는 LOCOS공정을 이용하여 희생산화막(23)을 형성하는 경우를 설명하였으나, 산화막, 폴리실리콘막 및 질화막을 적층하여 PBL구조에서 LOCOS공정을 실시하는 PBL-LOCOS(Poly Buffered LOCOS)를 이용하여 희생산화막(23)을 형성하거나, 질화막스페이서가 적용된 NS-LOCOS(Nitride Spacer LOCOS)를 이용하여 희생산화막(23)을 형성할 수도 있다.
상술한 본 발명에 따른 반도체 소자의 트랜지스터는 게이트 패턴이 기판 상에 적어도 일부분이 상기 트렌치의 내부의 상기 기판 상부에 형성되도록 게이트 패턴을 형성하여 트렌치의 측면의 일부분이 채널을 형성하므로 트랜지스터의 채널길이가 증가하게 되고, 소스/드레인 영역의 누설전류가 감소하여 리프레쉬특성이 증가된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의해야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진자라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의하면 기판에 트렌치를 형성하여 트렌치의 측면이 채널의 일부가 되게 함으로써, 디자인룰 내에서 채널길이를 증가시켜, 소스/드레인 접합영 역에서 발생하는 누설전류를 감소시켜 반도체 소자의 리프레쉬특성을 향상시킬 수 있다.
Claims (4)
- 게이트가 형성될 부위의 기판 상에 패드절연막을 형성하는 단계;상기 패드절연막이 오픈된 영역의 상기 기판을 산화시켜 희생산화막을 형성하는 단계;상기 패드절연막을 제거하는 단계;상기 패드절연막이 제거되어 노출된 기판을 등방성 식각하여 상기 희생산화막의 하부에 언더컷 지도록 트렌치를 형성하는 단계;상기 희생산화막을 제거하는 단계;상기 기판 상에 적어도 일부분이 상기 트렌치의 내부의 상기 기판 상부에 형성되도록 게이트 패턴을 형성하는 단계; 및상기 게이트 패턴의 측면에 얼라인되게 상기 기판에 소스/드레인 접합영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서,상기 희생막은 버즈빅을 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항 또는 제2항에 있어서,상기 패드절연막은 질화막/산화막의 적층구조를 갖도록 형성하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항 또는 제2항에 있어서,상기 패드절연막은 질화막/폴리실리콘막/실리콘막의 적층구조를 갖도록 형성하는 반도체 소자의 트랜지스터 제조 방법.
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