KR20010045426A - 실리콘산화질화막 하드 마스크를 이용한 반도체 소자의캐패시터 하부전극 형성 방법 - Google Patents
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Abstract
본 발명은 캐패시터의 하부전극 형성 방법에 관한 것으로, 캐패시터 하부전극 패턴 형성을 위한 식각마스크를 실리콘산화질화막으로 형성하여, 하부전극용 전도막 및 확산방지 금속막을 식각하고, 인산을 이용한 습식식각으로 실리콘산화질화막 식각마스크를 제거하는데 특징이 있다. 상기 실리콘산화질화막은 식각제 내에 함유된 불소로 인한 손실이 거의 없기 때문에 하부전극용 전도막의 원치않는 손실을 방지할 수 있으며, 층간절연 산화막과 식각 특성이 다르기 때문에 하드마스크 제거 과정에서 층간절연 산화막이 손실되는 것을 효과적으로 방지할 수 있다. 상기 실리콘산화질화막은 마스크 공정에서 난반사방지막으로도 역할한다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 캐패시터의 하부전극 형성 방법에 관한 것이다.
종래 캐패시터 하부전극 형성 방법은 콘택 플러그를 형성하고 확산방지막 및 하부전극용 전도막을 증착한 다음 패터닝 공정을 진행하는 과정으로 이루어진다. 이러한 종래 방법은 소자의 집적도가 증가함에 따라 포토레지스트 마스크 형성 공정 여유도가 부족해지는 문제점이 있다.
전술한 포토레지스트 마스크 형성 공정 여유도 부족 문제를 해결하기 위하여 제시된 산화막 하드마스크를 이용한 캐패시터 하부전극 형성 방법을 첨부된 도면 도1a 내지 도1d를 참조하여 설명한다.
도1a는 반도체 기판(10) 상에 형성된 층간절연 산화막(11)을 선택적으로 식각하여 반도체 기판(10)을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내부에 폴리실리콘막(13)을 채워 플러그를 형성한 다음, 전체 구조 상에 확산방지 금속막(13), 하부전극용 전도막(14) 및 하드마스크로 이용될 산화막(15)을 적층한 상태를 보이고 있다.
도1b는 산화막(15)을 선택적으로 식각하여 하부전극 패턴을 정의하는 산화막 하드마스크(15a) 형성이 완료된 것을 보이고 있다.
도1c는 산화막 하드마스크(15a)를 식각마스크로 이용하여 전도막(14) 및 확산방지 금속막(13)을 차례로 식각하여 하부전극 패턴(14a) 및 확산방지 금속막 패턴(13a)을 형성한 것을 나타내고 있는 단면도이다. 전도막(14) 및 확산방지 금속막(13)을 식각하는 과정에서 식각가스로 이용되는 불소(F)에 의해 산화막 하드마스크(15a)의 손실이 발생하여 그에 따라 하부전극을 이루는 전도막(14)의 일부도 손실된다. 포토레지스트 패턴을 식각마스크로 이용하는 경우보다 산화막 하드마스크(15a)를 이용하는 경우 하부전극 패턴(14a)의 손실 정도를 감소시킬 수 있으나, 이 경우에도 하부전극 패턴(14a)의 측벽각(α)이 70 °이하가 되어 충분한 캐패시터 용량을 확보할 수 없게 된다.
또한, 식각마스크로 이용된 산화막 하드마스크(15a)를 제거하는 과정에서 도1d에 도시한 바와 같이 캐패시터와 그 하부구조, 예를 들어 금속배선 사이를 절연하는 하부전극 패턴(14a) 주변의 층간절연 산화막(11)까지 일부 제거되어 캐패시터와 주변의 단차 및 셀 영역과 주변회로 영역 간의 단차를 보다 증가시킨다. 도1c에서 도면부호 'd'는 층간절연 산화막(11)의 손실 정도를 나타낸다.
한편, 전술한 산화막 하드마스크(15a) 제거과정에서 손실되는 층간절연 산화막(11)의 두께를 고려하여 층간절연 산화막(11)의 두께를 3000 Å 이상 증가시켜야 하는데, 이 경우 소모재 비용이 증가될 뿐만 아니라, 층간절연 산화막(11) 형성 후 평탄화를 위해 실시되는 연마공정에서 층간절연 산화막(11) 연마 대상량이 증가하기 때문에 잔류하는 층간절연 산화막(11)의 균일도가 악화되고, 층간절연 산화막(11)을 식각하여 콘택홀을 형성하는 과정에서 식각대상 증가에 따른 과도식각에 의해 반도체 기판의 손실을 증가시켜 소자의 전기적 특성이 저하되는 문제점 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 캐패시터 하부전극 형성용 식각마스크로 이용된 하드마스크가 식각제에 포함된 불소로 인해 손상되어 하부전극용 전도막까지 손실되는 문제점을 해결할 수 있으며, 하드마스크 제거 과정에서 하부 층간절연 산화막이 손상되는 것을 방지할 수 있는 반도체 소자의 캐패시터 하부전극 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 종래 기술에 따른 캐패시터의 하부전극 형성 공정 단면도,
도2a 내지 도2d는 본 발명의 일실시예에 따른 캐패시터 하부전극 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
24: 전도막 25: 실리콘산화질화막
25a: 실리콘산화질화막 하드마스크
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 캐패시터 하부전극용 전도막을 형성하는 제1 단계; 상기 전도막 상에 실리콘산화질화막 패턴을 형성하는 제2 단계; 상기 실리콘산화질화막 패턴을 식각마스크로 이용하여 상기 전도막을 식각해서 하부전극 패턴을 형성하는 제3 단계; 및 인산용액을 이용하여 상기 실리콘산화질화막 패턴을 제거하는 제4 단계를 포함하는 캐패시터의 하부전극 형성 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 형성된 층간절연 산화막을 통하여 상기 반도체 기판과 연결되는 플러그 형성이 완료된 반도체 기판 상부에, 확산방지 금속막 및 캐패시터 하부전극용 전도막을 차례로 형성하는 제1 단계; 상기 전도막 상에 실리콘산화질화막 패턴을 형성하는 제2 단계; 상기 실리콘산화질화막 패턴을 식각마스크로 이용하여 상기 전도막 및 상기 확산방지 금속막을 식각해서 하부전극 패턴 및 확산방지 금속막 패턴을 형성하는 제3 단계; 및인산용액을 이용하여 상기 실리콘산화질화막 패턴을 제거하는 제4 단계를 포함하는 캐패시터의 하부전극 형성 방법을 제공한다.
본 발명은 캐패시터 하부전극 패턴 형성을 위한 식각마스크를 실리콘산화질화막으로 형성하여, 하부전극용 전도막 및 확산방지 금속막을 식각하고, 인산을 이용한 습식식각으로 실리콘산화질화막 식각마스크를 제거하는데 특징이 있다. 상기 실리콘산화질화막은 식각제 내에 함유된 불소로 인한 손실이 거의 없기 때문에 하부전극용 전도막의 원치않는 손실을 방지할 수 있으며, 층간절연 산화막과 식각 특성이 다르기 때문에 하드마스크 제거 과정에서 층간절연 산화막이 손실되는 것을 효과적으로 방지할 수 있다. 상기 실리콘산화질화막은 마스크 공정에서 난반사방지막으로도 역할한다.
이하, 첨부된 도면 도2a 내지 도2d를 참조하여 본 발명의 일실시예에 따른 캐패시터 하부전극 형성 방법을 설명한다.
먼저 도2a에 도시한 바와 같이 반도체 기판(20) 상에 형성된 비트라인 등의 하부구조(도시하지 않음)를 덮는 층간절연 산화막(21)을 형성하고, 층간절연 산화막(21) 등을 선택적으로 식각하여 반도체 기판(20)을 노출시키는 콘택홀을 형성한 다음, 400 ℃ 내지 1200 ℃ 온도에서 500 Å 내지 3000 Å 두께의 실리콘막(22)을 형성하여 콘택홀 내부를 채우고 50 ㎚ 내지 500 ㎚ 크기의 실리카, 알루미나 또는 세리아 계열 슬러리의 수소이온농도(pH)를 5 내지 9로 유지하면서 층간절연 산화막(21)이 노출될 때까지 실리콘막(23)을 연마하여 콘택 플러그를 형성한다.
이어서, 하부전극의 접착력을 증가시키고 산화를 방지하기 위한 확산방지 금속막(23), 하부전극용 전도막(24) 및 하드마스크를 이룰 실리콘산화질화막(SiON, 25)을 전체 구조 상에 차례로 증착한다.
상기 확산방지 금속막(23)은 Ti, TiN, TiAlN, TiSiN, TaN, WN, TiSi2등을 스퍼터링(sputtering) 또는 화학기상증착(chemical vapor deposition) 방법으로 형성하며 그 두께는 50 Å 내지 1000 Å가 되도록 한다. 확산방지 금속막(23) 증착 후 막의 종류에 따라 선택적으로 N2분위기에서 400 ℃ 내지 800 ℃ 온도로 열처리한다.
상기 하부전극용 전도막(24)의 두께는 100 Å 내지 1000 Å가 되도록 하고, Pt, Ir 또는 Ru으로 이루어지는 단일막으로 형성하거나, IrO2와 Ir 또는 RuO2와 Ru으로 이루어지는 이중막으로 형성하며, 400 ℃ 내지 1000 ℃ 온도에서 스퍼터링 또는 화학기상증착법으로 증착한다. 전도막(24) 증착 후 막의 종류에 따라 400 ℃ 내지 800 ℃ 온도로 후처리한다.
그리고, 상기 실리콘산화질화막(25)은 저압 화학기상증착법(low pressure chemical vapor deposition) 또는 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition) 이용하여 400 ℃ 내지 800 ℃ 온도에서 300 Å 내지 1000 Å 두께로 증착한다.
이어서 도2b에 도시한 바와 같이, 실리콘산화질화막(25)을 선택적으로 식각하여 하부전극 패턴을 정의하는 실리콘산화질화막 하드마스크(25a)를 형성한다.
다음으로, 도2c에 도시한 바와 같이 실리콘산화질화막 하드마스크(25a)로 덮이지 않은 전도막(24) 및 확산방지 금속막(23)을 차례로 식각해서 하부전극 패턴(24a) 및 확산방지 금속막 패턴(23a)을 형성한다.
전도막(24) 및 확산방지 금속막(23)을 식각하는 과정에서 식각가스로 이용되는 불소(F)에 의해 실리콘산화질화막 하드마스크(25a)가 손실되지 않기 때문에 하부전극을 이루는 전도막(24)이 손실되는 것을 효과적으로 방지할 수 있어, 하부전극 패턴(24a)의 측벽각(α)을 90 °정도로 유지할 수 있다. 따라서, 캐패시터의 용량을 감소를 방지할 수 있다.
도2d는 100 ℃ 내지 300 ℃ 온도의 인산 용액을 이용하여 실리콘산화질화막 하드마스크(25a)를 제거한 상태를 보이고 있다.
이와 같이 실리콘산화질화막 하드마스크(25a)를 인산으로 제거하는 과정에서 층간절연 산화막(21)은 제거되지 않기 때문에 층간절연 산화막(21)의 손상을 방지할 수 있다.
따라서, 캐패시터 하부전극 패턴(24a)과 층간절연 산화막(21) 사이의 단차 및 셀 영역과 주변회로 영역 간의 단차를 감소시킬 수 있으며, 층간절연 산화막(21)의 손상을 고려하여 그 두께를 증가시킬 필요가 없기 때문에 층간절연 산화막(21)을 식각하여 콘택홀을 형성하는 과정에서 식각대상 증가에 따른 과도식각에 의해 반도체 기판(20)의 손상이 발생하는 것을 효과적으로 억제할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 실리콘산화질화막을 캐패시터 하부전극 형성을 위한 식각 마스크로 이용함으로써 하부전극 패터닝시 하부전극 손실의 주원인인 불소로 인한 하드 마스크의 손실이 없어 하부전극 패턴의 식각 프로파일을 양호하게 얻을 수 있다.
또한, 인산용액을 이용하여 실리콘산화질화막 하드마스크를 제거하기 때문에 층간절연 산화막이 손실되는 것을 방지할 수 있어 캐패시터 하부전극과 층간절연 산화막 간의 단차, 셀 영역과 주변회로 영역 간의 단차를 줄일 수 있다. 따라서, 층간절연 산화막의 손실을 고려하여 그 두께를 증가시킬 필요가 없기 때문에 연마량 증가에 따른 균일도 악화 및 콘택홀 형성시 식각 대상 두께의 증가에 따른 반도체 기판의 손실을 해결함으로써 소자의 전기적 특성을 향상시킬 수 있다.
또한, 실리콘산화질화막은 난반사 방지막으로서 역할하기 때문에 DICD(develop inspection critical dimension) 특성을 향상시킬 수 있다.
Claims (4)
- 캐패시터의 하부전극 형성 방법에 있어서,반도체 기판 상부에 캐패시터 하부전극용 전도막을 형성하는 제1 단계;상기 전도막 상에 실리콘산화질화막 패턴을 형성하는 제2 단계;상기 실리콘산화질화막 패턴을 식각마스크로 이용하여 상기 전도막을 식각해서 하부전극 패턴을 형성하는 제3 단계; 및인산용액을 이용하여 상기 실리콘산화질화막 패턴을 제거하는 제4 단계를 포함하는 캐패시터의 하부전극 형성 방법.
- 캐패시터의 하부전극 형성 방법에 있어서,반도체 기판 상부에 형성된 층간절연 산화막을 통하여 상기 반도체 기판과 연결되는 플러그 형성이 완료된 반도체 기판 상부에, 확산방지 금속막 및 캐패시터 하부전극용 전도막을 차례로 형성하는 제1 단계;상기 전도막 상에 실리콘산화질화막 패턴을 형성하는 제2 단계;상기 실리콘산화질화막 패턴을 식각마스크로 이용하여 상기 전도막 및 상기 확산방지 금속막을 식각해서 하부전극 패턴 및 확산방지 금속막 패턴을 형성하는 제3 단계; 및인산용액을 이용하여 상기 실리콘산화질화막 패턴을 제거하는 제4 단계를 포함하는 캐패시터의 하부전극 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제4 단계에서,100 ℃ 내지 300 ℃ 온도의 인산용액을 이용하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
- 제 3 항에 있어서,상기 제1 단계에서,상기 전도막을 Pt, Ir 또는 Ru으로 이루어지는 단일막으로 형성하거나,IrO2와 Ir 또는 RuO2와 Ru으로 이루어지는 이중막으로 형성하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
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