CN115831778A - 半导体结构及其制备方法 - Google Patents

Abstract

本发明涉及一种半导体结构的制备方法，包括：提供第一晶圆，于第一晶圆上形成第一叠层介质层及第一导电层；于第一叠层介质层内形成导电柱；于导电柱暴露出的侧壁形成支撑阻挡层，以得到第一晶圆结构；提供第二晶圆，于第二晶圆上形成第二叠层介质层及第二导电层；于第二叠层介质层内形成开口，以得到第二晶圆结构，开口暴露出第二导电层；将第一晶圆结构与第二晶圆结构进行键合，键合后导电柱位于开口内，且导电柱远离第一导电层的一端与第二导电层相接触。上述方法通过在导电柱的侧壁形成支撑阻挡层，对导电柱起到良好的支撑作用，避免导电柱内的金属材料在键合后向侧壁扩散，有利于形成良好的键合界面，降低接触电阻，提高器件性能。

Description

半导体结构及其制备方法

技术领域

本发明涉及芯片封装技术，特别是涉及一种半导体结构及其制备方法。

背景技术

混合键合工艺(Hybrid Bonding)是芯片封装领域新兴起的键合技术，相比于传统的热压结合工艺，混合键合工艺可以做到更小的凸点间距，实现更高的互连密度。

混合键合工艺主要用到的键合材料是铜。在使用混合键合工艺进行封装时，铜表面裸露在芯片外部，表面容易受损。铜表面的缺陷容易造成键合界面连接不佳，进而增加晶片之间键合结构的接触电阻，导致器件速率下降。而且，由于铜的质地较软，在退火之后容易膨胀，影响键合界面的质量。

发明内容

基于此，有必要针对上述问题，提供一种半导体结构及其制备方法。

本发明提供一种半导体结构的制备方法，包括：提供第一晶圆，于第一晶圆上形成第一叠层介质层及第一导电层，第一叠层介质层形成于第一晶圆的表面，第一导电层位于第一叠层介质层内；于第一叠层介质层内形成导电柱；其中，导电柱的一端与第一导电层相接触，导电柱远离第一导电层的一端延伸至第一叠层介质层远离第一晶圆的一侧，以使得第一叠层介质层暴露出部分导电柱；于导电柱暴露出的侧壁形成支撑阻挡层，以得到第一晶圆结构；提供第二晶圆，于第二晶圆上形成第二叠层介质层及第二导电层，第二叠层介质层位于第二晶圆的表面，第二导电层位于第二叠层介质层内；于第二叠层介质层内形成开口，以得到第二晶圆结构，开口暴露出第二导电层；将第一晶圆结构与第二晶圆结构进行键合，键合后导电柱位于开口内，且导电柱远离第一导电层的一端与第二导电层相接触。

上述半导体结构的制备方法，通过在导电柱的侧壁形成支撑阻挡层，对导电柱起到良好的支撑作用，避免导电柱内的金属材料在键合后向侧壁扩散，有利于在导电柱与第二导电层之间形成良好的接触面，降低接触电阻，提高器件性能。

在其中一个实施例中，于第一晶圆上形成第一叠层介质层及第一导电层的步骤包括：于第一晶圆上形成第一介质材料层及第一导电层，第一介质材料层位于第一晶圆的表面，且覆盖第一导电层；去除部分第一介质材料层，直至暴露出第一导电层，以得到第一介质层；于第一介质层远离第一晶圆的表面形成依次交替叠置的第二介质层及第三介质层，以得到叠层结构，叠层结构的顶层为第三介质层；叠层结构和第一介质层共同构成第一叠层介质层。

在其中一个实施例中，于第一叠层介质层内形成导电柱的步骤包括：于叠层结构内形成互连孔，互连孔暴露出第一导电层；于互连孔内形成导电柱；去除位于顶层的第三介质层，以暴露出部分导电柱。

在其中一个实施例中，于导电柱暴露出的侧壁形成支撑阻挡层，以得到第一晶圆结构的步骤包括：于叠层结构远离第一介质层的表面、导电柱的侧壁及顶部形成支撑阻挡材料层；去除部分支撑阻挡材料层，以得到支撑阻挡层，支撑阻挡层暴露出导电柱远离第一介质层的表面。

在其中一个实施例中，于第二晶圆上形成第二叠层介质层及第二导电层的步骤包括：于第二晶圆上形成第四介质材料层及第二导电层，第四介质材料层位于第二晶圆的表面，且覆盖第二导电层；去除部分第四介质材料层，直至暴露出第二导电层，以得到第四介质层；于第四介质层远离第二晶圆的表面形成依次叠置的第五介质层及第六介质层；第四介质层、第五介质层及第六介质层共同构成第二叠层介质层。

在其中一个实施例中，开口的宽度大于等于导电柱的厚度与支撑阻挡层两倍厚度之和；开口深度大于等于暴露出的导电柱的高度。

在其中一个实施例中，导电柱的数量及开口的数量均为多个，且导电柱与开口一一对应设置。

在其中一个实施例中，将第一晶圆结构与第二晶圆结构进行键合之后，还包括：对键合后所得结构进行退火处理。

在其中一个实施例中，将第一晶圆结构与第二晶圆结构进行键合之后，还包括：对第一晶圆进行减薄；于第一晶圆及第一介质层内形成引出孔，引出孔暴露出第一导电层；于引出孔内形成引出焊盘，引出焊盘与第一导电层相接触。

本申请还公开了一种半导体结构，包括：第一晶圆结构，包括：第一晶圆、第一导电层、第一叠层介质层、导电柱及支撑阻挡层；其中，第一叠层介质层位于第一晶圆的表面，第一导电层位于第一叠层介质层内；导电柱位于第一叠层介质层内，导电柱的一端与第一导电层相接触，导电柱远离第一导电层的一端延伸至第一叠层介质层远离第一晶圆的一侧，且部分导电柱突出于第一叠层介质层；支撑阻挡层位于导电柱暴露出的侧壁；第二晶圆结构，包括第二晶圆、第二叠层介质层及第二导电层；其中，第二叠层介质层位于第二晶圆的表面，第二导电层位于第二叠层介质层内；第二叠层介质层内形成有开口，开口暴露出第二导电层；第二晶圆结构键合于第一晶圆结构的表面，键合后导电柱位于开口内，且导电柱远离第一导电层的一端与第二导电层相接触。

上述半导体结构中，导电柱的侧壁设置有支撑阻挡层，可以对导电柱起到良好的支撑作用，避免导电柱内的金属材料在键合后向侧壁扩散，有利于在导电柱与第二导电层之间形成良好的接触面，降低接触电阻，提高器件速率。

在其中一个实施例中，第一叠层介质层包括：位于第一晶圆表面的第一介质层，和位于第一介质层表面的依次交替叠置的第二介质层及第三介质层，第一叠层介质层的顶层为第二介质层；第二叠层介质层包括：依次叠置的第四介质层、第五介质层及第六介质层。

在其中一个实施例中，第一导电层位于第一介质层内，第一导电层远离第一晶圆的表面与第一介质层远离第一晶圆的表面相平齐；第二导电层位于第四介质层内，且第二导电层远离第二晶圆的表面与第四介质层远离第二晶圆的表面相平齐。

在其中一个实施例中，开口的宽度大于导电柱的厚度与支撑阻挡层两倍厚度之和；开口深度大于等于暴露出的导电柱的高度。

在其中一个实施例中，导电柱的数量及开口的数量均为多个，且导电柱与开口一一对应设置。

在其中一个实施例中，半导体结构还包括：引出孔，贯穿第一晶圆，并延伸至第一介质层内，并暴露出第一导电层；引出焊盘，位于引出孔内，且与第一导电层相接触。

附图说明

图1为本申请一实施例中半导体结构的制备方法的流程框图。

图2为本申请一实施例中形成第一介质材料层和第一导电层后得到的半导体结构的截面结构示意图。

图3为本申请一实施例中形成第一介质层后得到的半导体结构的截面结构示意图。

图4为本申请一实施例中形成第一叠层介质层后得到的半导体结构的截面结构示意图。

图5为本申请一实施例中形成第一图形化光刻胶层后得到的半导体结构的截面结构示意图。

图6为本申请一实施例中形成第一沟槽后得到的半导体结构的截面结构示意图。

图7为本申请一实施例中形成第二图形化光刻胶层后得到的半导体结构的截面结构示意图。

图8为本申请一实施例中形成互连孔后得到的半导体结构的截面结构示意图。

图9为本申请一实施例中形成导电柱后得到的半导体结构的截面结构示意图。

图10为本申请一实施例中去除顶层的第三介质层后得到的半导体结构的截面结构示意图。

图11为本申请一实施例中形成支撑阻挡材料层后得到的半导体结构的截面结构示意图。

图12为本申请一实施例中形成支撑阻挡层后得到的半导体结构的截面结构示意图。

图13为本申请一实施例中形成第四介质材料层和第二导电层后得到的半导体结构的截面结构示意图。

图14为本申请一实施例中形成第四介质层后得到的半导体结构的截面结构示意图。

图15为本申请一实施例中形成第二叠层介质层后得到的半导体结构的截面结构示意图。

图16为本申请一实施例中形成开口后得到的半导体结构的截面结构示意图。

图17为本申请一实施例中将第一晶圆结构和第二晶圆结构进行键合后得到的半导体结构的截面结构示意图。

图18为本申请一实施例中对第一晶圆进行减薄后得到的半导体结构的截面结构示意图。

图19为本申请一实施例中形成引出口后得到的半导体结构的截面结构示意图。

图20为本申请一实施例中形成引出焊盘后得到的半导体结构的截面结构示意图。

附图标号说明：11、第一晶圆；12、第一叠层介质层；121、第一介质材料层；122、第一介质层；123、第二介质层；124、第三介质层；13、第一导电层；14、第一图形化光刻胶层；15、第一沟槽；16、第二图形化光刻胶层；17、互连孔；18、导电柱；19、支撑阻挡材料层；191、支撑阻挡层；21、第二晶圆；22、第二叠层介质层；221、第四介质层；222、第五介质层；223、第六介质层；23、第二导电层；24、开口；25、空气间隙；26、引出孔；27、引出焊盘。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。

在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。

如图1所示，本申请的一个实施例提供了一种半导体结构的制备方法，该方法包括：

S10：提供第一晶圆，于所述第一晶圆上形成第一叠层介质层及第一导电层，所述第一叠层介质层形成于所述第一晶圆的表面，所述第一导电层位于所述第一叠层介质层内。

S20：于所述第一叠层介质层内形成导电柱；其中，所述导电柱的一端与所述第一导电层相接触，所述导电柱远离第一导电层的一端延伸至所述第一叠层介质层远离所述第一晶圆的一侧，以使得所述第一叠层介质层暴露出部分所述导电柱。

S30：于所述导电柱暴露出的侧壁形成支撑阻挡层，以得到第一晶圆结构。

S40：提供第二晶圆，于所述第二晶圆上形成第二叠层介质层及第二导电层，所述第二叠层介质层位于所述第二晶圆的表面，所述第二导电层位于所述第二叠层介质层内。

S50：于所述第二叠层介质层内形成开口，以得到第二晶圆结构，所述开口暴露出所述第二导电层。

S60：将所述第一晶圆结构与所述第二晶圆结构进行键合，键合后所述导电柱位于所述开口内，且所述导电柱远离所述第一导电层的一端与所述第二导电层相接触。

上述半导体结构的制备方法，通过在导电柱的侧壁形成支撑阻挡层，对导电柱起到良好的支撑作用，避免导电柱内的金属材料在键合后向侧壁扩散，有利于在导电柱与第二导电层之间形成良好的接触面，降低接触电阻，提高器件速率。

具体地，在步骤S10中，于所述第一晶圆上形成第一叠层介质层及第一导电层的步骤包括：

S11：于第一晶圆11上形成第一介质材料层121及第一导电层13，第一介质材料层121位于第一晶圆11的表面，且覆盖第一导电层13，如图2所示。

S12：去除部分第一介质材料层121，直至暴露出第一导电层13，以得到第一介质层122，如图3所示。

S13：于第一介质层122远离第一晶圆11的表面形成依次交替叠置的第二介质层123及第三介质层124，以得到叠层结构，叠层结构的顶层为第三介质层124，叠层结构和第一介质层122共同构成第一叠层介质层12，如图4所示。

如图2所示，在步骤S11中，第一介质材料层121包括但不限于二氧化硅层，第一导电层13包括若干子导电层，各子导电层规律设置于第一介质材料层121中，且各子导电层的上表面位于同一水平面。示例地，形成第一导电层的材质可以包括导电金属层如铝、铁、铜、镍中的一种或多种以及导电非金属材料。示例地，可以采用化学气相沉积工艺(ChemicalVapor Deposition，CVD)或快速热氧化工艺(Rapid Thermal Oxidation，RTO)形成第一介质材料层121。

示例地，在步骤S12中，可以采用化学机械研磨工艺(CMP)对第一介质材料层121进行研磨，以去除部分第一介质材料层121，直至露出第一导电层13的上表面。以得到第一介质层122。其中，第一介质层122的上表面与第一导电层13的上表面相平齐，如图3所示。

如图4所示，在步骤S13中，第二介质层123包括但不限于氮化硅层，第三介质层124包括但不限于二氧化硅层。其中，第三介质层124的厚度大于第二介质层123的厚度。示例地，在本步骤中，在第一介质层122上表面依次沉积氮化硅层、二氧化硅层、氮化硅层和二氧化硅层。交替叠置的二氧化硅层、氮化硅层共同组成叠层结构，叠层结构和第一介质层122共同构成第一叠层介质层12。

在步骤S20中，于第一叠层介质层12内形成导电柱的步骤包括：

S21：于叠层结构内形成互连孔，互连孔暴露出第一导电层13。

S22：于互连孔内形成导电柱。

S23：去除位于顶层的第三介质层124，以暴露出部分导电柱。

示例地，在步骤S21中，于叠层结构内形成互连孔17的步骤包括：

S211：于叠层结构的上表面形成第一图形化光刻胶层14，基于第一图形化光刻胶层14于顶层的第三介质层124内形成第一沟槽15，如图5至图6所示。

如图5所示，第一图形化光刻胶层14用于定义第一沟槽15的形状和位置，可以基于第一图形化光刻胶层14刻蚀顶层的第三介质层124，形成第一沟槽15。示例地，第一沟槽15的位置与第一导电层13的位置相对应，如图6所示。在本实施例中，叠层结构中远离第一导电层13的氮化硅层可以用作阻止层，以便于将第一沟槽15限制在位于顶层的第三介质层124中。第一沟槽15的深度由顶层的第三介质层124的厚度决定，通过灵活地设置阻止层的位置和第三介质层124的厚度，可以更好地控制第一沟槽15的深度。

S212：于叠层结构的上表面形成第二图形化光刻胶层16，基于第二图形化光刻胶层16继续刻蚀第一沟槽15，直至暴露出第一导电层13，如图7至图8所示。

如图7所示，第二图形化光刻胶层16定义的图形宽度大于第一沟槽15的宽度。基于第二图形化光刻胶层16续刻蚀第一沟槽15，直至暴露出第一导电层13，以于叠层结构内形成互连孔17，如图8所示。其中，第一导电层13为刻蚀阻止层。由于第二图形光刻胶层定义的图形宽度大于第一沟槽15的宽度，所以互连孔17的侧壁形成有台阶状。具体地，互连孔17远离第一导电层13的部分宽度较大，互连孔17靠近第一导电层13的部分宽度较小。采用台阶状的互连孔17，可以避免第一导电层13的上表面在蚀刻过程中完全暴露，并且，台阶状的互连孔17还可以向导电柱提供更易付着的侧面，便于后续导电柱的制备。

在步骤S22中，于互连孔17内形成导电柱18，如图9所示。

形成导电柱18的材料包括但不限于铜。示例地，可以采用电镀铜工艺(CopperPlating)于互连孔17内形成导电柱18，形成导电柱18后，采用CMP工艺对导电柱18的表面进行研磨，使得导电柱18的顶面与叠层结构的上表面相平齐。

在步骤S23中，去除位于顶层的第三介质层124，以暴露出部分导电柱18，如图10所示。

示例地，对顶层的第三介质层124进行回刻，将顶层的第三介质层124完全去除，暴露出部分导电柱18。暴露出的导电柱18的高度与第一沟槽15的深度相同。由于第一沟槽15的深度可以通过灵活地设置阻止层(例如叠层结构中远离第一导电层13的氮化硅层)的位置和第三介质层124的厚度来进行确定，因此，本实施例可以增强对导电柱18露出部分高度的控制。

在步骤S30中，于导电柱18暴露出的侧壁形成支撑阻挡层，以得到第一晶圆结构，具体步骤包括：

S31：于叠层结构远离第一介质层122的表面、导电柱18的侧壁及顶部形成支撑阻挡材料层19，如图11所示。

示例地，支撑阻挡材料层19可以包括但不限于氮化硅层。可以采用原子层沉积工艺(Atomic Layer Deposition，ALD)于叠层结构远离第一介质层122的表面、导电柱18的侧壁及顶部沉积氮化硅层，以形成支撑阻挡材料层19。

S32：去除部分支撑阻挡材料层19，以得到支撑阻挡层191，支撑阻挡层191暴露出导电柱18远离第一介质层122的表面，如图12所示。

示例地，可以对导电柱18顶部的氮化硅层进行回刻，以去除导电柱18顶部的氮化硅层，暴露出导电柱18的顶部，同时，保留导电柱18侧壁上的氮化硅层，以得到支撑阻挡层191。可选地，在对导电柱18顶部的氮化硅层进行回刻时，还可以第一介质层122表面的支撑阻挡材料层19进行刻蚀，以暴露出第二介质层123的表面。

形成支持阻挡层后得到的半导体结构为第一晶圆结构，如图12所示。由于导电柱18(例如为金属铜)的质地较软，而氮化硅层质地坚硬，用作支持阻挡层的氮化硅层可以对导电柱18形成良好的支持作用。并且，支撑阻挡层191还可以防止键合过程中铜向侧壁的扩散，有利于形成良好的键合界面，提高键合质量，降低接触电阻，改善器件性能。

在步骤S40中，于第二晶圆上形成第二叠层介质层及第二导电层的步骤包括：

S41：于第二晶圆21上形成第四介质材料层221及第二导电层23，第四介质材料层221位于第二晶圆21的表面，且覆盖第二导电层23，如图13所示。

S42：去除部分第四介质材料层221，直至暴露出第二导电层23，以得到第四介质层222，如图14所示。

S43：于第四介质层222远离第二晶圆21的表面形成依次叠置的第五介质层223及第六介质层224；第四介质层222、第五介质层223及第六介质层224共同构成第二叠层介质层22，如图15所示。

示例地，在步骤S41中，第四介质材料层221包括但不限于二氧化硅层，第二导电层23包括若干子导电层，各子导电层规律设置于第四介质材料层221中，且各子导电层的上表面位于同一水平面，如图13所示。示例地，可以采用化学气相沉积工艺或快速热氧化工艺形成第四介质材料层221。

示例地，在步骤S42中，可以采用化学机械研磨工艺(CMP)对第四介质材料层221进行研磨，以去除部分第四介质材料层221，直至露出第二导电层23的上表面，以得到第四介质层222。其中，第四介质层222的上表面与第一导电层13的上表面相平齐，如图14所示。

示例地，在步骤S43中，第五介质层223包括但不限于氮化硅层，第六介质层224包括但不限于二氧化硅层。其中，第六介质层224的厚度大于第五介质层223的厚度。示例地，在本步骤中，在第四介质层222上表面依次沉积氮化硅层(第五介质层223)和二氧化硅层(第六介质层224)，如图15所示。第四介质层222、第五介质层223和第六介质层224共同组成第二叠层介质层22。

在步骤S50中，于第二叠层介质层22内形成开口24，以得到第二晶圆结构，开口24暴露出第二导电层23，如图16所示。

示例地，可以先于第二叠层介质层22表面形成第三图形光刻胶层，然后采用刻蚀工艺于第二叠层介质层22内形成开口24，其中，开口24的位置与第二导电层23相对应，且开口24暴露出第二导电层23的各个子导电层。

在步骤S60中，将第一晶圆结构与第二晶圆结构进行键合，键合后导电柱18位于开口24内，且导电柱18远离第一导电层13的一端与第二导电层23相接触，如图17所示。

作为示例，开口24的宽度大于等于导电柱18的厚度与支撑阻挡层191两倍厚度之和，开口24深度大于等于暴露出的导电柱18的高度，以确保在进行键合工艺时，附带有支撑阻挡层191的导电柱18可以完全没入开口24内。示例地，如图17所示，导电柱18两侧的支持阻挡层与开口24的侧壁之间还形成有空气间隙25。通过利用空气绝缘性高的特性，空气间隙25可以减小相邻导电柱18之间的寄生电容，减少信号在传输过程中的损耗。

在一个实施例中，导电柱18的数量及开口24的数量均为多个，且导电柱18与开口24一一对应设置。

在一个实施例中，将第一晶圆结构与第二晶圆结构进行键合之后，还包括：

S70：对键合后所得结构进行退火处理。

在一个实施例中，将第一晶圆结构与第二晶圆结构进行键合之后，还包括：

S80：对第一晶圆11进行减薄，如图18所示。

示例地，可以采用CMP工艺对第一晶圆11进行减薄。

S90：于第一晶圆11及第一介质层122内形成引出孔26，引出孔26暴露出第一导电层13，如图19所示。

S100：于引出孔26内形成引出焊盘27，引出焊盘27与第一导电层13相接触，如图20所示。

本申请的一个实施例还公开了一种半导体结构，如图17所示。该半导体结构包括：第一晶圆结构，该第一晶圆结构包括：第一晶圆11、第一导电层13、第一叠层介质层12、导电柱18及支撑阻挡层191；其中，第一叠层介质层12位于第一晶圆11的表面，第一导电层13位于第一叠层介质层12内；导电柱18位于第一叠层介质层12内，导电柱18的一端与第一导电层13相接触，导电柱18远离第一导电层13的一端延伸至第一叠层介质层12远离第一晶圆11的一侧，且部分导电柱18突出于第一叠层介质层12；支撑阻挡层191位于导电柱18暴露出的侧壁；第二晶圆结构，该第二晶圆结构包括第二晶圆21、第二叠层介质层22及第二导电层23；其中，第二叠层介质层22位于第二晶圆21的表面，第二导电层23位于第二叠层介质层22内；第二叠层介质层22内形成有开口24，开口24暴露出第二导电层23；第二晶圆结构键合于第一晶圆结构的表面，键合后导电柱18位于开口24内，且导电柱18远离第一导电层13的一端与第二导电层23相接触。

示例地，形成导电柱18的材质包括但不限于铜，形成支撑阻挡层191的材质包括但不限于氮化硅。第一叠层介质层12包括：位于第一晶圆11表面的第一介质层122和位于第一介质层122表面的依次交替叠置的第二介质层123及第三介质层124，第一叠层介质层12的顶层为第二介质层123，如图17所示。形成第一介质层122和第三介质层124的材质包括但不限于二氧化硅，形成第二介质层123的材质包括但不限于氮化硅。

示例地，如图17所示，第二叠层介质层22包括：依次叠置的第四介质层222、第五介质层223及第六介质层224。形成第四介质层222和第六介质层224的材质包括但不限于二氧化硅，形成第五介质层223的材质包括但不限于氮化硅。

上述半导体结构中，导电柱18的侧壁设置有支撑阻挡层191，可以对导电柱18起到良好的支撑作用，避免导电柱18内的金属材料在键合后向侧壁扩散，有利于在导电柱18与第二导电层23之间形成良好的接触面，降低接触电阻，提高器件速率。

在一个实施例中，请继续参考图17，第一导电层13位于第一介质层122内，第一导电层13远离第一晶圆11的表面与第一介质层122远离第一晶圆11的表面相平齐；第二导电层23位于第四介质层222内，且第二导电层23远离第二晶圆21的表面与第四介质层222远离第二晶圆21的表面相平齐。

在一个实施例中，开口24的宽度大于导电柱18的厚度与支撑阻挡层191两倍厚度之和；开口24深度大于等于暴露出的导电柱18的高度。

在一个实施例中，导电柱18的数量及开口24的数量均为多个，且导电柱18与开口24一一对应设置。

在一个实施例中，如图20所示，半导体结构还包括：引出孔26，贯穿第一晶圆11，并延伸至第一介质层122内，并暴露出第一导电层13；引出焊盘27，位于引出孔26内，且与第一导电层13相接触。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括：

提供第一晶圆，于所述第一晶圆上形成第一叠层介质层及第一导电层，所述第一叠层介质层形成于所述第一晶圆的表面，所述第一导电层位于所述第一叠层介质层内；

于所述第一叠层介质层内形成导电柱；其中，所述导电柱的一端与所述第一导电层相接触，所述导电柱远离第一导电层的一端延伸至所述第一叠层介质层远离所述第一晶圆的一侧，所述第一叠层介质层暴露出部分所述导电柱；

于所述导电柱暴露出的侧壁形成支撑阻挡层，以得到第一晶圆结构；

提供第二晶圆，于所述第二晶圆上形成第二叠层介质层及第二导电层，所述第二叠层介质层位于所述第二晶圆的表面，所述第二导电层位于所述第二叠层介质层内；

于所述第二叠层介质层内形成开口，以得到第二晶圆结构，所述开口暴露出所述第二导电层；

将所述第一晶圆结构与所述第二晶圆结构进行键合，键合后所述导电柱位于所述开口内，且所述导电柱远离所述第一导电层的一端与所述第二导电层相接触。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述第一晶圆上形成第一叠层介质层及第一导电层，包括：

于所述第一晶圆上形成第一介质材料层及第一导电层，所述第一介质材料层位于所述第一晶圆的表面，且覆盖所述第一导电层；

去除部分所述第一介质材料层，直至暴露出所述第一导电层，以得到所述第一介质层；

于所述第一介质层远离所述第一晶圆的表面形成依次交替叠置的第二介质层及第三介质层，以得到叠层结构，所述叠层结构的顶层为所述第三介质层；所述叠层结构和所述第一介质层共同构成所述第一叠层介质层。

3.根据权利要求2所述的半导体结构的制备方法，其特征在于，于所述第一叠层介质层内形成导电柱，包括：

于所述叠层结构内形成互连孔，所述互连孔暴露出所述第一导电层；

于所述互连孔内形成所述导电柱；

去除位于顶层的所述第三介质层，以暴露出部分所述导电柱。

4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述于所述导电柱暴露出的侧壁形成支撑阻挡层，以得到第一晶圆结构，包括：

于所述叠层结构远离所述第一介质层的表面、所述导电柱的侧壁及顶部形成支撑阻挡材料层；

去除部分所述支撑阻挡材料层，以得到所述支撑阻挡层，所述支撑阻挡层暴露出所述导电柱远离所述第一介质层的表面。

5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述第二晶圆上形成第二叠层介质层及第二导电层，包括：

于所述第二晶圆上形成第四介质材料层及第二导电层，所述第四介质材料层位于所述第二晶圆的表面，且覆盖所述第二导电层；

去除部分所述第四介质材料层，直至暴露出所述第二导电层，以得到第四介质层；

于所述第四介质层远离所述第二晶圆的表面形成依次叠置的第五介质层及第六介质层；所述第四介质层、所述第五介质层及所述第六介质层共同构成所述第二叠层介质层。

6.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述开口的宽度大于等于所述导电柱的厚度与所述支撑阻挡层两倍厚度之和；所述开口深度大于等于暴露出的所述导电柱的高度。

7.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述导电柱的数量及所述开口的数量均为多个，且所述导电柱与所述开口一一对应设置。

8.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述将所述第一晶圆结构与所述第二晶圆结构进行键合之后，还包括：

对键合后所得结构进行退火处理。

9.根据权利要求1至8中任一项所述的半导体结构的制备方法，其特征在于，所述将所述第一晶圆结构与所述第二晶圆结构进行键合之后，还包括：

对所述第一晶圆进行减薄；

于所述第一晶圆及所述第一介质层内形成引出孔，所述引出孔暴露出所述第一导电层；

于所述引出孔内形成引出焊盘，所述引出焊盘与所述第一导电层相接触。

10.一种半导体结构，其特征在于，包括：

第一晶圆结构，包括：第一晶圆、第一导电层、第一叠层介质层、导电柱及支撑阻挡层；其中，所述第一叠层介质层位于所述第一晶圆的表面，所述第一导电层位于所述第一叠层介质层内；所述导电柱位于所述第一叠层介质层内，所述导电柱的一端与所述第一导电层相接触，所述导电柱远离所述第一导电层的一端延伸至所述第一叠层介质层远离所述第一晶圆的一侧，且部分所述导电柱突出于所述第一叠层介质层；所述支撑阻挡层位于所述导电柱暴露出的侧壁；

第二晶圆结构，包括第二晶圆、第二叠层介质层及第二导电层；其中，所述第二叠层介质层位于所述第二晶圆的表面，所述第二导电层位于所述第二叠层介质层内；所述第二叠层介质层内形成有开口，所述开口暴露出所述第二导电层；所述第二晶圆结构键合于所述第一晶圆结构的表面，键合后所述导电柱位于所述开口内，且所述导电柱远离所述第一导电层的一端与所述第二导电层相接触。

11.根据权利要求10所述的半导体结构，其特征在于，所述第一叠层介质层包括：位于所述第一晶圆表面的第一介质层，和位于所述第一介质层表面的依次交替叠置的第二介质层及第三介质层，所述第一叠层介质层的顶层为所述第二介质层；

所述第二叠层介质层包括：依次叠置的第四介质层、第五介质层及第六介质层。

12.根据权利要求11所述的半导体结构，其特征在于，所述第一导电层位于所述第一介质层内，所述第一导电层远离所述第一晶圆的表面与所述第一介质层远离所述第一晶圆的表面相平齐；所述第二导电层位于所述第四介质层内，且所述第二导电层远离所述第二晶圆的表面与所述第四介质层远离所述第二晶圆的表面相平齐。

13.根据权利要求10所述的半导体结构，其特征在于，所述开口的宽度大于所述导电柱的厚度与所述支撑阻挡层两倍厚度之和；所述开口深度大于等于暴露出的所述导电柱的高度。

14.根据权利要求10所述的半导体结构，其特征在于，所述导电柱的数量及所述开口的数量均为多个，且所述导电柱与所述开口一一对应设置。

15.根据权利要求11至14中任一项所述的半导体结构，其特征在于，还包括：引出孔，贯穿所述第一晶圆，并延伸至所述第一介质层内，并暴露出所述第一导电层；引出焊盘，位于所述引出孔内，且与所述第一导电层相接触。

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