JP2009021329A

JP2009021329A - 半導体装置およびその製造方法

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Publication number: JP2009021329A
Application number: JP2007181994A
Authority: JP
Inventors: Akira Maeda; 晃前田; Yasumichi Hatanaka; 康道畑中; Toshihiro Iwasaki; 俊寛岩崎
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-07-11
Filing date: 2007-07-11
Publication date: 2009-01-29
Anticipated expiration: 2027-07-11
Also published as: JP5217043B2

Abstract

【課題】隣接する電極間で電気的な短絡が抑制される半導体装置と、その製造方法を提供する。
【解決手段】マザーチップ１０のメタルポスト２６のピッチをＰμｍとすると、ドータチップ２０のメタルポスト２６の高さはＰ／６μｍ以上Ｐ／２μｍ以下に設定されている。ドータチップ２０のメタルポスト２６の少なくとも表面の全体は金が露出している。マザーチップ１０のはんだ膜１７の融点よりも高温に加熱した状態で、マザーチップ１０のはんだ膜１７とドータチップ２０のメタルポスト２６とを接触させて熱圧着することにより、マザーチップ１０にドータチップ２０が接続される。
【選択図】図２０

Description

本発明は半導体装置およびその製造方法に関し、特に、フリップチップ接続による接続構造を有する半導体装置と、そのような半導体装置の製造方法とに関するものである。

従来、マザーチップの所定の電極にドータチップの所定の電極をフリップチップ接続させたＣＯＣ(Chip On Chip)構造を有する半導体装置がある。近年、ドータチップが接続されたマザーチップの所定の電極を、さらに回路基板にフリップチップ接続させた半導体装置が提案されている。マザーチップの所定の電極では、半導体基板の表面に形成されたアルミニウム電極の表面上に、バリアメタルを介在させてたとえばニッケル（Ｎｉ）膜のメタルポストが形成されている。一方、ドータチップの所定の電極では、半導体基板の表面に形成されたアルミニウム電極の表面上に、バリアメタルを介在させて、たとえば金（Ａｕ）膜のメタルポストが形成されている。

マザーチップとドータチップとのフリップチップ接続では、マザーチップのメタルポストとドータチップのメタルポストとがはんだ膜を介して熱圧着される。そのようなフリップチップ接続を開示した文献として、たとえば、特許文献１および特許文献２には、マザーチップおよびドータチップの双方のメタルポスト表面にはんだ膜を形成した半導体装置が提案されている。また、特許文献３および特許文献４では、一方のメタルポスト上に金（Ａｕ）膜を形成し、他方のメタルポスト上にはんだ膜を形成した半導体装置が提案されている。
特開２００４−７９６８５号公報特開２００４−１４６７２８号公報特開２００２−１６４４９８号公報特開２００３−１３３５０８号公報

しかしながら、従来の半導体装置では、半導体装置の小型化によるメタルポスト（電極）のピッチの微細化に伴って、互いに隣接するメタルポストの間で電気的な短絡が発生するという問題があった。すなわち、マザーチップのメタルポストの表面とドータチップのメタルポスト表面との双方にはんだ膜を形成すると、はんだ量が多すぎて隣接するメタルポストとメタルポストとの間で電気的な短絡が生じることがあった。

また、このような不具合を解消するために、はんだの量を減らそうとして一方のメタルポスト上に金（Ａｕ）膜を形成しようとすると、はんだフラックスを使用しない場合には、はんだ表面の酸化膜を破るために溶融状態のはんだが露出してしまい、特に、隣接するメタルポスト間のギャップを小さくした場合には、その隣接するメタルポストと電気的な短絡を起こしてしまうことがあった。

一方、はんだフラックスを使用すると、接合後にはんだ接合部の周辺に残ったはんだフラックスの残渣に起因して、湿度に対する絶縁耐性や接合部の強度が十分に得られず、信頼性が低下するという問題が生じた。そして、これを解消しようとして、洗浄によってはんだフラックスを除去しようとすると、隣接するメタルポスト間のギャップ（隙間）が小さい場合には、洗浄液がその隙間に確実に入り込むことができないために、はんだフラックスの残渣を完全に除去することができず、依然として不具合を解消することができないでいた。

本発明は上記問題点を解決するためになされたものであり、一つの目的は隣接する電極間で電気的な短絡が抑制される半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。

本発明に係る半導体装置は、複数の第１電極と複数の第２電極とを備えている。複数の第１電極は、第１半導体基板の主表面にピッチＰをもって形成され、それぞれはんだ膜が表面に位置する。複数の第２電極は、第２半導体基板の主表面にピッチＰ、高さＰ／６以上Ｐ／２以下をもって形成され、ぞれぞれ金が表面の全体にわたり位置し、第１電極とはんだ膜を介して接続されている。

この構成によれば、複数の第１電極と複数の第２電極とが、第１電極のピッチＰに基づいて、第２電極の高さが所定の高さに設定されているとともに、その第２電極の表面の全体に金が位置することで、はんだ膜が第２電極の表面からはみ出ることが抑えられて、隣接する第１電極等との電気的な短絡を抑制することができる。

本発明に係る半導体装置の製造方法は、以下の工程を備えている。第１半導体基板の主表面に、はんだ膜が表面に露出した複数の第１電極をピッチＰをもって形成する。第２半導体基板の主表面に、金が表面の全体にわたり露出した複数の第２電極を、ピッチＰ、高さＰ／６以上Ｐ／２以下をもって形成する。第１電極を第１の温度に設定するとともに、第２電極を第１の温度よりも高い第２の温度に設定し、第１電極の表面のはんだ膜を溶融してはんだ膜と金とを接合することにより、第１電極と第２電極とを接合する。

この方法によれば、第１電極のピッチＰに基づいて、第２電極の高さを所定の高さに形成し、そして、その第２電極の表面の全体に金を露出させることで、溶融したはんだ膜が第２電極の表面に沿って流れ、第２電極の表面からはんだ膜がはみ出ることが抑えられて、隣接する第１電極等との電気的な短絡を抑制することができる。

本発明に係る他の半導体装置の製造方法は、以下の工程を備えている。はんだ膜を表面に露出させた複数の第１電極がピッチＰをもって形成された第１半導体チップと、金を表面の全体にわたり露出させた複数の第２電極がピッチＰ、高さＰ／６以上Ｐ／２以下をもって形成された第２半導体チップとを、はんだ膜を溶融してはんだ膜と金とを接合することにより、第１半導体チップと第２半導体チップとを接合する。

この方法によれば、表面に全体に金を露出させた第２電極を、第１電極のピッチＰに基づいて所定の高さに形成することで、溶融したはんだ膜が第２電極の表面に沿って流れ、第２電極の表面からはんだ膜がはみ出ることが抑えられて、隣接する第１電極等との電気的な短絡を抑制することができる。

実施の形態１
本発明の実施の形態１に係る半導体装置の製造方法について説明する。はじめに、マザーチップの製造工程について、フローチャートおよび工程図に基づいて説明する。まず、図１のステップＳ１に示すように、所定の半導体素子および回路等が形成されたマザーチップとなるウェハに対して、プローブによる検査が行なわれる。

図４に示すように、そのマザーチップとなるウェハでは、シリコン基板１１の所定の領域にアルミニウム電極１２が形成されている。アルミニウム電極１２以外の領域は、表面保護膜１３によって覆われている。表面保護膜１３は、たとえば窒化シリコン膜とポリイミド膜の積層膜からなる。プローブによる検査は、プローブ５０をアルミニウム電極１２に接触することによって行なわれる。この検査は、ウェハに形成された複数のマザーチップのそれぞれに対して行なわれて、マザーチップの合否を示すウェハマップが作成される。

次に、図５に示すように、アルミニウム電極１２を覆うようにシリコン基板１１の全面に、たとえば、スパッタ法によりバリアメタル１４が形成される。バリアメタル１４は、たとえば、膜厚約１５０ｎｍのチタン（Ｔｉ）と膜厚約２００ｎｍの銅（Ｃｕ）との積層膜からなる。バリアメタルとしては、スパッタ法の他にめっきによって形成してもよく、また、たとえば、チタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、タングステン（Ｗ）等の多層膜としてもよい。

次に、図１のステップＳ２に示すように、メタルポストおよびはんだ膜が形成される。図６に示すように、バリアメタル１４が形成された後、アルミニウム電極１２が位置する領域を露出するようにレジスト１５が形成される。次に、レジスト１５の開口の底に露出するバリアメタル１４の表面に、膜厚ＴＭ約５μｍのニッケル（Ｎｉ）１６ａからなるメタルポスト１６が形成される。メタルポスト１６は、たとえば、バリアメタル１４を給電膜として利用した電解めっきにより形成される。

次に、そのメタルポスト１６の表面に、スズ（Ｓｎ）に１．５重量％の銀（Ａｇ）を含有した膜厚約５μｍのはんだ膜１７が形成される。はんだ膜としては、銀の他に、銅（Ｃｕ）、ニッケル（Ｎｉ）、アンチモン（Ｓｂ）、金（Ａｕ）、ゲルマニウム（Ｇｅ）、インジウム（Ｉｎ）およびビスマス（Ｂｉ）の少なくともいずれかの材料をスズに混合させたものでもよい。また、はんだ膜１７としては、はんだ膜の融点がメタルポスト１６の融点より低い金属であることが望ましい。なお、メタルポストが不要な場合には、バリアメタル１６の表面にはんだ膜１７を直接形成してもよい。その後、図７に示すように、レジスト１５が除去される。メタルポスト１６のピッチＰは約３０μｍとされる。

次に、図１のステップＳ３に示すように、フラックスが塗布される。フラックスは、レジスト１５が除去されたウェハの全面（図７）に塗布される。次に、図１のステップＳ４に示すように、はんだ膜のリフロー処理が施される。図８に示すように、はんだ膜１７の表面酸化が抑制されるように、窒素（Ｎ₂）雰囲気中または窒素（Ｎ₂）と水素（Ｈ₂）との混合雰囲気中において、所定の温度のもとではんだ膜１７が溶融される。これにより、シリコン基板１１の表面からはんだ膜１７の表面までの高さばらつきが少なくなり、そして、はんだ膜１７の表面酸化膜も薄くなって、後述するドータチップとの接合性が飛躍的に向上する。

その後、図１のステップＳ５に示すように、所定の洗浄をウェハに施すことによってフラックスが除去される。ここで、どういうフラックスを使用するかということと、そのフラックスをどういう条件で洗浄するかということについては注意が必要とされる。これは、フラックスの残渣がドータチップとの初期の接合性を低下させる成分に変質したり、酸化膜を異常成長させたりする可能性があるからである。特に、フラックスとして水溶性のフラックスを塗布してはんだ膜のリフロー（ステップＳ４）を行ない、そのフラックスを純水にて洗浄する場合には、温度、時間、ウェハの揺動の有無、液（純水）の交換の時期を含めて注意が必要とされる。

この観点から、リフロー工程のリフロー炉の条件として、窒素（Ｎ₂）を流すことにより炉内の酸素濃度が約１００ｐｐｍ程度の一定の濃度となるように雰囲気を調整し、ウェハ（シリコン基板１１）の搬送速度を約０．６５ｍ／ｍｉｎ、温度の最大値（ピーク温度）を約２５０℃、温度約２２０℃以上の雰囲気にウェハが晒される時間を３０±１０秒程度となるように設定した。

次に、図９に示すように、はんだ膜１７およびメタルポスト１６をマスクとして、ウェハ（シリコン基板１１）の全面に異方性エッチングを施すことにより、ウェハの表面に露出しているバリアメタル１４が除去される。次に、図１のステップＳ６に示すように、ウェハの裏面研磨が行なわれる。図１０に示すように、ウェハの厚みが、たとえば約２００〜６００μｍ程度になるまでウエハ（シリコン基板１１）の裏面に研磨処理が施される（バックグラインディング）。ここでは、ウェハの厚みは約２２０μｍとされる。

次に、図１のステップＳ７に示すように、はんだボールとなるはんだペーストが塗布される。図１１に示すように、所定の開口１８ａａが形成されたメタルマスク１８ａがウェハ（シリコン基板１１）に載置される。開口１８ａａは、はんだボールを形成すべき所定のメタルポスト１６（はんだ膜１７）を露出するように形成されている。そのメタルマスク１８ａの開口１８ａａにはんだペースト１９ａを充填することにより、マザーチップにはんだボールとなるはんだペースト１９ａが印刷される。ここでは、はんだペースト１９ａに含まれるはんだ粒子として、平均組成をスズ（Ｓｎ）−３重量％銀（Ａｇ）−０．５重量％銅（Ｃｕ）とするはんだ粒子が適用される。

次に、図１のステップＳ８に示すように、リフローによりはんだボールが形成される。まず、はんだペースト１９ａが印刷された後に、メタルマスク１８ａ（図１１参照）が取外される。次に、図１２に示すように、前述したリフロー条件と同様に条件のもとではんだペースト１８ａにリフロー処理を施すことにより、はんだボール１９が形成される。隣接するはんだボール１９の間隔（ピッチ）ＰＰは約１００μｍとされる。なお、はんだボールとしては、市販品のはんだボールを適用して形成してもよい。この場合には、フラックスがあらかじめ塗布され、市販のはんだボールが所定のメタルポストに載置された後に、リフロー処理が施されることになる。

その後、図１のステップＳ９に示すように、ウェハ（シリコン基板１１）に対して所定の洗浄処理が施される。そして、図１のステップＳ１０に示すように、外観検査が行なわれる。こうして、マザーチップ１０が形成される。

次に、ドータチップの製造工程について、フローチャートおよび工程図に基づいて説明する。まず、図２のステップＳ１１に示すように、所定の半導体素子および回路等が形成されたドータチップとなるウェハに対して、プローブによる検査が行なわれる。

図１３に示すように、そのドータチップとなるウェハでは、シリコン基板２１の所定の領域にアルミニウム電極２２が形成されている。アルミニウム電極２２以外の領域は、表面保護膜２３によって覆われている。表面保護膜２３は、たとえば膜厚約３μｍのポリイミド膜からなる。プローブ５０による検査は、ウェハに形成された複数のドータチップのそれぞれについて行なわれて、ドータチップの合否を示すウェハマップが作成される。

次に、図１４に示すように、アルミニウム電極１２を覆うようにシリコン基板１１の全面に、たとえばスパッタ法またはめっき等により、チタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、タングステン（Ｗ）等の多層膜からなるバリアメタル２４が形成される。

次に、図２のステップＳ１２に示すように、メタルポストが形成される。図１５に示すように、バリアメタル２４が形成された後、アルミニウム電極２２が位置する領域を露出するようにレジスト２５が形成される。次に、レジスト２５の開口の底に露出するバリアメタル２４の表面に金（Ａｕ）膜２６ａからなるメタルポスト２６が形成される。金膜２６ａは、バリアメタル２４を給電膜として利用した電解めっきにより形成される。

メタルポスト２６の厚みＴＤは約１〜１５μｍとされる。隣接するメタルポスト２６間の距離（ピッチ）Ｐは、約２０μｍ〜４０μｍとされる。ここでは、メタルポスト２６の金膜の厚みは１５μｍとされ、ピッチは３０μｍとされる。なお、メタルポスト２６としては、金（Ａｕ）膜そのもののから形成されるメタルポストの他に、ニッケル（Ｎｉ）膜や銅（Ｃｕ）膜を形成し、その表面に金膜を形成したメタルポストでもよい。その後、図１６に示すように、レジスト２５が除去される。こうして、上面と側面を有してシリコン基板１１から突出するメタルポスト２６が形成される。なお、メタルポストの上面とは、マザーチップ（またはドータチップ）のメタルポストと対向することになる面である。

次に、図１７に示すように、メタルポスト２６をマスクとして、ウェハ（シリコン基板２１）の全面に異方性エッチングを施すことにより、ウェハの表面に露出しているバリアメタル２４が除去される。次に、図２のステップＳ１３に示すように、ウェハの裏面研磨が行なわれる。図１８に示すように、ウェハの厚みが、たとえば約３０〜５０μｍ程度になるまでウエハ（シリコン基板２１）の裏面に研磨処理が施される（バックグラインディング）。ここでは、ウェハの厚みは約５０μｍとされる。

次に、図２のステップＳ１４に示すように、ドータチップのダイシングが行なわれる。図１９に示すように、ウエハ上に形成された複数のドータチップ２０がダイシングにより個々に分離される（点線参照）。その後、図２のステップＳ１５に示すように、外観検査が行なわれる。こうして、ドータチップ２０が形成される。なお、ドータチップ２０として、メモリ等の能動素子や、チップコンデンサ等の受動素子をシリコン基板２１に形成することができる。

次に、マザーチップの所定の領域（回路）にドータチップをフリップチップ接続し、さらに、そのマザーチップを回路基板にフリップチップ接続する工程について説明する。まず、図３のステップＳ１６に示すように、マザーチップの回路にドータチップが接続される。図１に示すステップＳ１においてプローブ検査をクリアし、さらに、ステップＳ６において外観検査をクリアしたマザーチップ１０（ウェハ）に対して、ステップＳ１１においてプローブ検査をクリアし、さらに、ステップＳ１５において外観検査をクリアしたドータチップ２０がフリップチップ接続される。

具体的には、まず、図２０に示すように、マザーチップ１０がステージ３１に載置される。一方、ドータチップ２０はハンドル部３２により保持される。このとき、マザーチップ１０における回路が形成された面と、ドータチップ２０における回路が形成された面とが互いに向かい合わせにされる。ステージ３１にはヒータ３１ａが設けられ、ハンドル部３２にはヒータ３２ａが設けられている。

そのハンドル部３２に設けられたヒータ３２ａにより、ドータチップ２０をはんだ膜１７の融点よりも高い温度、たとえば３００℃に加熱して、マザーチップ１０のメタルポスト１６とドータチップ２０のメタルポスト２６とがはんだ膜１７を介して熱圧着される。なお、Ｓｎ−Ａｇ系はんだの一般的な融点は２１０℃〜２３０℃とされる。また、この熱圧着の際に、はんだ膜１７の表面に存在する表面酸化膜や析出元素を除去するため、あるいは、メタルポスト２６の表面に存在する表面汚染物を除去するため、フリップチップ接続の前にアルゴンスパッタによるプラズマスクリーニングを行なうことが望ましい。

また、はんだ膜１７の膜厚が薄すぎると、メタルポスト１６，２６の高さのばらつきや、ステージ３１とハンドル部３２との平行度のバラツキにより、はんだ膜１７の表面に存在する表面酸化膜を破壊するのに十分な応力が発生せず、接合不良が発生する場合がある。そこで、はんだ膜１７の膜厚は５μｍ以上とすることが望ましい。

一方、本実施の形態では、メタルポストのピッチは２０〜４０μｍとされる。そのため、はんだ膜１７が厚すぎると、隣り合うメタルポストと電気的に短絡してしまう。そこで、はんだ膜１７の膜厚は２０μｍ以下とすることが望ましい。このような厚さの関係を満たすのであれば、メタルポスト２６の表面に必要高さのはんだ膜を形成してもよい。本実施の形態では、はんだ膜１７の膜厚は５μｍとされる。

さらに、この熱圧着では、ステージ３１に設けたヒータ３１ａの温度を調整して、マザーチップ１０の温度がはんだボール１９の融点よりも低く、たとえば、温度約１００〜１５０℃にしてはんだボール１９を再溶融させないようにすることが望ましい。これにより、再溶融によってはんだボール１９の表面に酸化膜が形成されるのを阻止したり、隣接するはんだボール１９同士の電気的な短絡を防止することができる。

なお、フリップチップ接続は、ドータチップ２０がはんだ膜１７の融点よりも高い温度に保持された状態で行なわれるが、マザーチップ１０は熱伝導性が比較的高く、また、ウエハを設置しているステージ３１の熱容量が大きいことで、マザーチップ１０が形成されたウエハ全面の温度の上昇を抑制することができる。

また、はんだ膜１７およびはんだボール１９の表面が酸化することを防止するために、ステージ３１付近を窒素（Ｎ₂）雰囲気、または、水素（Ｈ₂）と窒素（Ｎ₂）との混合雰囲気とすることが望ましい。さらに、本実施の形態では、後述するアンダーフィル樹脂の密着性を重視するため、フラックスを塗布しないでフリップチップ接続が行なわれる。

次に、図３のステップＳ１７に示すように、アンダーフィル樹脂が形成される。図２１に示すように、マザーチップ１０の上面とドータチップ２０の上面との隙間に、ペースト状のアンダーフィル樹脂が注入される。そのアンダーフィル樹脂を硬化させることにより、その隙間（チップ・オン・チップ間）にアンダーフィル樹脂３０が形成される。次に、図３のステップＳ１８に示すように、マザーチップのダイシングが行なわれる。すなわち、ウェハをダイシングすることによって、ウェハに形成された複数のマザーチップ１０が、個々のマザーチップ１０に分離される。

次に、図３のステップＳ１９に示すように、回路基板上にマザーチップがフリップチップ接続される。図２２に示すように、マザーチップ１０のはんだボール１９によって、マザーチップ１０が回路基板３３上にフリップチップ接続される。なお、回路基板３３としては、多層有機基板、シリコンインターポーザ、チップ等を用いることができる。

次に、図３のステップＳ２０に示すように、アンダーフィル樹脂が形成される。図２２に示すように、マザーチップ１０と回路基板３３との隙間にアンダーフィル樹脂を注入することによってアンダーフィル樹脂３４が形成される。また、回路基板３３の下面には、外部との接続のためにアウターボール３５が形成される。こうして、マザーチップ２０が回路基板３３にフリップチップ接続された半導体装置が製造される。

本実施の形態では、隣接するはんだボール１９のピッチ（はんだボール１９の中心間の距離）を２００μｍ、隣接するメタルポスト１６（またはメタルポスト２６）のピッチ（メタルポスト１６の中心間の距離）を２０μｍ〜４０μｍ、ドータチップ２０の厚みを３０μｍ〜５０μｍ、ドータチップ２０とマザーチップ１０との間隔を１０μｍ〜５０μｍ、はんだボール１９の直径を１２０μｍ、はんだボール１９の高さを８０μｍ、隣接するアウターボール３５のピッチ（アウターボール３５の中心間の距離）を０．６ｍｍ〜１．８ｍｍとして半導体装置を試作したところ、問題なく製造できることが確認された。

上述した半導体装置では、図２３に示すように、はんだボール１９はドータチップ２０を囲むように配置されている。これにより、回路基板３３（図２２参照）とマザーチップ１０のグランドと電源のバンプ数を確保することができる。また、はんだボール１９へ応力を分散させることができる。さらに、回路基板３３側への放熱経路の確保等を図ることができる。

そして、上述した半導体装置では、隣接するメタルポスト間の電気的な短絡を抑制することができる。このことについて、評価方法を示しながら説明する。

まず、マザーチップのメタルポストとして、以下のようにして製造されたものを準備した。はじめに、電解めっきにより、ピッチ３０μｍ、大きさφ１５μｍ、厚み５μｍのＮｉめっきからなるメタルポストを形成した。次に、電解めっきにより、大きさφ１５μｍ、厚み５μｍのはんだ膜（Ｓｎ−３重量％Ａｇ）を形成した。その後、フラックスを塗布した。

次に、プリヒート温度を１６０℃〜１８０℃、プリヒート時間を６０秒〜９０秒、ピーク温度を２６０℃、温度２２０℃以上の雰囲気にマザーチップが晒される時間を５秒〜１０秒となる温度プロファイルとして、窒素雰囲気により酸素濃度が５００ｐｐｍに制御されたリフロー炉でマザーチップに熱処理を施すことによって、はんだ膜を溶解させた。その後、冷却されたはんだ膜等を洗浄することによって、マザーチップのメタルポストを形成した。

一方、ドータチップのメタルポストとして、電解めっきにより、ピッチ３０μｍ、大きさφ１５μｍとし、厚みを５μｍ、１５μｍ、３０μｍの３種類に振り分けた金（Ａｕ）めっきからなるメタルポストを形成したものを準備した。次に、準備したマザーチップの表面とドータチップの表面にそれぞれ存在する酸化膜を、アルゴンスパッタによって除去した。その後、約１５０℃に保持されたステージにマザーチップを載置し、３００℃に保持されたハンドル部３２にドータチップを搭載した。

次に、はんだ膜とメタルポストとを接触させて熱圧着することにより、マザーチップにドータチップを接続した。これは、次のように行なった。まず、図２４に示すように、マザーチップ１０に対するドータチップ２０の位置合わせを行なった。次に、図２５に示すように、はんだ膜１７とメタルポスト２６とを接触させて、酸素濃度５００ｐｐｍに調整した窒素と水素との混合雰囲気のもとで荷重５ｇｆを負荷することで、はんだ膜１７を溶融させてはんだ膜１７とメタルポスト２６とを熱圧着した。そして、図２６に示すように、押し付けを開始してから５秒後に荷重を０とし加熱を止めて、マザーチップ１０とドータチップ２０とを自然放冷させた。

この一連の接続工程では、図２５および図２６に示すように、溶融したはんだ４０は、メタルポスト２６の横方向にはみ出しながらメタルポスト２６の表面（上面）および側面を濡らし、そして、最終的にはんだ４１はメタルポスト２６の側面を覆うような状態で凝固し、はんだ接合部４１が形成される。

試料として、１００個（１０×１０）のメタルポスト（バンプ）パターンについて接合を行なったところ、次のような結果を得た。まず、金（Ａｕ）めっきの厚みが１５μｍと３０μｍのメタルポストでは、Ｘ線画像による観察結果から、隣接するメタルポストとの電気的な短絡は全くないことが確認された。すなわち、図２７に示すように、メタルポスト２６の高さが高いほど、メタルポスト２６の投影面からはみ出るはんだ量（面積Ｓ１）が減少する傾向を示すことが判明した。一方、金（Ａｕ）めっきの厚みが５μｍのメタルポストでは、約２０箇所で隣接するメタルポスト間で電気的な短絡が生じていることが判明した。

次に、マザーチップとドータチップとの接合部における抵抗値の評価について説明する。評価試料として、接合数（バンプ数）が抵抗値に反映されるようなＤａｉｓｙチェーンパターンを有するＴＥＧ（Test Element Group）チップを用いて、厚み（高さ）５μｍ、１５μｍ、３０μｍの金（Ａｕ）めっきからなるメタルポストを備えた試料を作製した。

その試料に対して、温度−５５℃と１２５℃との間のヒートサイクルを３０００サイクルまで行ない、その間に連続的に抵抗値をモニタして抵抗値が初期の抵抗値の１．１倍になるまでのサイクル数を比較した。

その結果、メタルポストの高さが３０μｍの試料については、他のメタルポストの高さが５μｍ、１５μｍの試料に比べて、短いサイクル数で抵抗値が上昇する傾向が認められた。これは、接合ギャップ（間隔）が大きいほど、アンダーフィルとメタルポストとの熱膨張係数の差、あるいは、アンダーフィルとはんだとの熱膨張係数の差に起因する熱応力によって、はんだ接合部に作用する応力負荷が大きくなるためであると考えられる。

さらに、マザーチップおよびドータチップのメタルポストのピッチの値として、４０μｍの場合と５０μｍの場合とについて、上述した一連の評価と同様の評価を行なったところ、３０μｍの場合と同様の効果が得られることが確認された。

以上の結果を総合すると、マザーチップのはんだの融点よりも高温に加熱した状態で、マザーチップのはんだとドータチップのメタルポストとを接合する場合には、まず、ドータチップのメタルポストのピッチをＰμｍとすると、ドータチップのメタルポストの高さをＰ／６μｍ以上にすることにより、初期の接合性、すなわち、電気的短絡の抑制効果が顕著に得られることが判明した。一方、ドータチップのメタルポストの高さをＰ／２μｍ以下にすることにより、接合部の抵抗値が長期にわたって安定であることが判明した。

したがって、上述した半導体装置によれば、マザーチップ１０のメタルポスト１６のピッチをＰμｍとすると、ドータチップ２０のメタルポスト２６のピッチをＰμｍ、高さをＰ／６μｍ以上Ｐ／２μｍ以下に設定することで、電気的短絡が抑制されるとともに信頼性の高い接合部が得られることが実証された。また、後述するように、ドータチップ２０のメタルポスト２６の少なくとも表面の全体が金によって覆われていることで、溶融したはんだがメタルポストの側面に沿って流れ、メタルポストの側方に飛び出ることが抑えられて、隣接するメタルポスト２６等との電気的な短絡を確実に抑制することができる。

そして、隣接するメタルポスト間の電気的短絡が確実に抑制されることで、従来、電極間ピッチの微細化とともに電極サイズが小さくなった場合に、ポリイミドで耐食性を確保する必要があるチップでは、工業的にその形状の制御が困難であり、また、その形状を制御するためにはポリイミドのパターニング精度の限界から耐食性が低下して、電子モジュール自体の信頼性が低下することが問題となっていたのを解消することができる。

なお、上述した評価試料では、マザーチップのメタルポストに形成するはんだの膜厚を５μｍとしたが、実際には、接合の信頼性を向上するために、はんだの膜厚が設定膜厚よりも薄くならないように多少厚く形成する場合がある。その場合には、ドータチップのメタルポストの側面を濡らして覆うはんだの量が増加することになる。つまり、図２７に示されるメタルポストの投影面積からはみ出るはんだ量が増えることになる。そうすると、隣接するメタルポストとの電気的な短絡をより確実に阻止するには、ドータチップのメタルポストの高さは、Ｐ／４μｍ以上とするのが好ましい。

実施の形態２
ここでは、半導体装置におけるドータチップのメタルポストに形成される金膜の形成の仕方と電気的短絡との関係について説明する。

一方、ドータチップのメタルポストとして、以下のようにして製造されたものを準備した。まず、電解めっきにより、ピッチ３０μｍ、大きさφ１５μｍ、厚み５μｍのニッケル（Ｎｉ）めっきを形成した。次に、そのニッケルめっきの上面および側面の双方に、電解めっきによって、厚みを０．０５μｍ、０．１０μｍ、０．３０μｍ、０．５０μｍの４種類に振り分けて金（Ａｕ）膜を形成した。

次に、準備したマザーチップの表面とドータチップの表面にそれぞれ存在する酸化膜を、アルゴンスパッタによって除去した。その後、約１５０℃に保持されたステージにマザーチップを載置し、３００℃に保持されたハンドル部にドータチップを搭載した。

次に、はんだ膜とメタルポストとを接触させて熱圧着することにより、マザーチップにドータチップを接合した。これは、次のように行なった。まず、図２８に示すように、マザーチップ１０に対するドータチップ２０の位置合わせを行なった。次に、図２９に示すように、はんだ膜１７とメタルポスト２６とを接触させて、酸素濃度５００ｐｐｍに調整した窒素と水素との混合雰囲気のもとで荷重５ｇｆを負荷することで、はんだ膜を溶融させてはんだ膜とメタルポストとを熱圧着させた。そして、図３０に示すように、押し付けを開始してから５秒後に荷重を０とし、加熱を止めて、マザーチップとドータチップとを自然放冷させた。

この半導体装置におけるドータチップ２０のメタルポスト２６では、金膜２６ａはニッケルめっき２６ｂの上面と側面の双方に形成されている。そのため、図３０に示すように、溶融したはんだ４１はメタルポスト２６の側方へ飛び出すものの側面を濡らして覆うことになる。この場合、１００個（１０×１０）のメタルポスト（バンプ）パターンについて接合を行ない、Ｘ線画像による評価を行なったところ、金膜の厚みが０．０５μｍの場合に、隣接するメタルポスト間ではんだとはんだが繋がるブリッジが２０箇所程度認められた。一方、他の膜厚（０．１０μｍ、０．３０μｍ、０．５０μｍ）では、電気的な短絡は全く認められないことが判明した。

次に比較例について説明する。まず、マザーチップのメタルポストは、上述したマザーチップのメタルポストと同様の条件によって製造したものを準備した。一方、ドータチップのメタルポストとして、以下のようにして製造されたものを準備した。まず、電解めっきにより、ピッチ３０μｍ、大きさφ１５μｍ、厚み５μｍのニッケル（Ｎｉ）めっきを形成した。次に、そのニッケルめっきの上面および側面のうち、上面にだけ、電解めっきによって、厚みを０．０５μｍ、０．１０μｍ、０．３０μｍ、０．５０μｍの４種類に振り分けて金膜を形成した。

次に、はんだ膜とメタルポストとを接触させて熱圧着することにより、マザーチップにドータチップを接合した。これは、次のように行なった。まず、図３１に示すように、マザーチップ１１０に対するドータチップ１２０の位置合わせを行なった。次に、図３２に示すように、はんだ膜１１７とメタルポスト１２６とを接触させて、酸素濃度５００ｐｐｍに調整した窒素と水素との混合雰囲気のもとで荷重５ｇｆを負荷することで、はんだ膜１１７を溶融させてはんだ膜１１７，１４０とメタルポスト１２６とを熱圧着させた。そして、図３３に示すように、押し付けを開始してから５秒後に荷重を０とし、加熱を止めて、マザーチップ１１０とドータチップ１２０とを自然放冷させた。

この比較例に係る半導体装置におけるドータチップのメタルポストでは、金膜は上面にだけ形成されて、側面には形成されていない。そのため、図３３に示すように、溶融したはんだ１４０がメタルポスト１２６の側方へ飛び出してしまうことになる。この場合、１００個（１０×１０）のメタルポスト（バンプ）パターンについて接合を行ない、Ｘ線画像による評価を行なったところ、金膜の厚みに関わらず、５０箇所（バンプ）以上で隣接するメタルポストとの電気的な短絡が発生していることが判明した。

以上の評価結果から、ドータチップ２０のメタルポスト２６に形成する金膜として、はんだ４０がメタルポスト２６から双方へ飛び出すのを抑えるには、メタルポスト２６の上面に加えて側面にも形成することが望ましいことが判明した。すなわち、メタルポスト２６の表面の全体が金によって覆われていることが望ましいことがわかった。

さらに、隣接するメタルポスト２６間において電気的な短絡を抑制するには、金膜２６ａの厚みは、０．１０μｍ以上にすることが望ましいことが判明した。金膜２６ａの膜厚は厚いほど、ニッケル（Ｎｉ）めっき２６ｂが金（Ａｕ）膜２６ａ中に拡散し、そして、金膜２６ａの表面では酸化物が形成されるのが抑えられて濡れ性が低下するのが抑制される。その結果、隣接するメタルポスト２６間にはんだのブリッジが形成されるのを防止することができる。

実施の形態３
ここでは、ドータチップのメタルポストに形成する金膜（金めっき）の形成の仕方（めっき方法）と電気的短絡との関係について説明する。金めっきの工程を電解めっき法と無電解めっき法とに振り分け、金めっきの工程以外の工程については、実施の形態に２おいて説明した方法と同じ方法で製造したマザーチップとドータチップとを準備した。

ドータチップのメタルポストの上面と側面に、無電解めっき法によって形成される金膜の厚みを、０．０５μｍ、０．１０μｍ、０．３０μｍの３種類に振り分けた。そして、１００個（１０×１０）のメタルポスト（バンプ）パターンについて接合を行ない、Ｘ線画像により、隣接するメタルポスト間の電気的短絡と接合不良数とを評価し、電解めっき法によって形成された試料との比較を行なった。

無電解めっき法によって金膜を形成した試料では、金膜の膜厚が０．０５μｍの場合に、４０箇所（４０バンプ）程度で電気的短絡（ショート）による不良が発生していることが判明した。また、金膜の膜厚が０．１０μｍの場合には、５箇所（５バンプ）程度で電気的短絡による不良が発生していることが判明した。一方、金膜の膜厚が０．３０μｍの場合には、電気的短絡は全く発生していないことが判明した。

一方、電解めっき法によって金膜を形成した試料では、実施の形態２において説明したように、金膜の厚みが０．０５μｍの場合に、隣接するメタルポスト間ではんだとはんだが繋がるブリッジが２０箇所で認められたが、他の膜厚（０．１０μｍ、０．３０μｍ）では、電気的な短絡は全く認められないことが判明した。

この評価結果より、ドータチップのメタルポストに形成する金膜として、電解めっきによって形成される金膜の方が無電解めっきによって形成される金膜よりも、電気的短絡の抑制に効果があることが実証された。

これは、無電解めっきによって金膜を形成する場合には、メタルポストが９０℃前後の比較的高温の雰囲気に比較的長い時間（金膜の膜厚が０．０５μｍの場合では２０分前後）晒されることから、実施の形態２において説明したように、金（Ａｕ）膜中へＮｉが拡散するとともに、金膜の表面において酸化物が形成されやすくなっているためであると考えられる。また、無電解めっき法によって金膜を形成する場合には、メタルポストのニッケル（Ｎｉ）との置換反応であるため、金の析出量のバラツキが比較的大きく、そして、膜として欠陥が多い膜となりやすい。このことからも、金膜の形成には電解メッキ法の方が望ましいと考えられる。

実施の形態４
ここでは、ドータチップのメタルポストの形状と電気的短絡との関係について説明する。まず、マザーチップのメタルポストとして、以下のようにして製造されたものを準備した。はじめに、電解めっきにより、ピッチ３０μｍ、大きさφ１５μｍ、厚み５μｍのニッケル（Ｎｉ）めっきからなるメタルポストを形成した。次に、電解めっきにより、大きさφ１５μｍ、厚み５μｍのはんだ膜（Ｓｎ−３重量％Ａｇ）を形成した。その後、フラックスを塗布した。

一方、ドータチップのメタルポストとして、以下のようにして製造されたものを準備した。まず、無電解めっきにより、ピッチ３０μｍ、大きさφ１５μｍ、厚み５μｍのニッケル（Ｎｉ）めっきを形成した。次に、そのニッケルめっきの上面および側面の双方に、無電解めっきによって、厚みを０．０５μｍ、０．１０μｍ、０．３０μｍの３種類に振り分けて金膜を形成した。こうして形成されるメタルポストは、後述するように、マッシュルームのような形状を呈する。

次に、準備したマザーチップの表面とドータチップの表面にそれぞれ存在する酸化膜を、アルゴンスパッタによって除去した。その後、約１５０℃に保持されたステージにマザーチップを載置し、３００℃に保持されたハンドル部３２にドータチップを搭載した。

次に、はんだ膜とメタルポストとを接触させて熱圧着することにより、マザーチップにドータチップを接合した。これは、次のように行なった。まず、図３４に示すように、マザーチップ１１０に対するドータチップ１２０の位置合わせを行なった。次に、図３５に示すように、はんだ膜１７とメタルポスト２６とを接触させて、酸素濃度５００ｐｐｍに調整した窒素と水素との混合雰囲気のもとで荷重５ｇｆを負荷することで、はんだ膜１１７を溶融させてはんだ膜１１７、１４０とメタルポスト１２６とを熱圧着させた。そして、図３５に示すように、押し付けを開始してから５秒後に荷重を０とし、加熱を止めて、マザーチップ１１０とドータチップ１２０とを自然放冷させた。

そして、１００個（１０×１０）のメタルポスト（バンプ）パターンについて接合を行ない、Ｘ線画像により、隣接するメタルポスト間の電気的短絡と接合不良数とを評価し、電解めっき法によって形成された試料との比較を行なった。

無電解めっき法によってニッケルめっき１２６ｂと金膜１２０ａを形成した試料では、いずれの試料についても、７０箇所（７０バンプ）程度で電気的短絡（ショート）による不良が発生していることが判明した。一方、電解めっき法によってニッケルめっきと金膜を形成した試料では、実施の形態２において説明したように、金膜の厚みが０．０５μｍの場合に、隣接するメタルポスト間ではんだとはんだが繋がるブリッジが２０箇所で認められたが、他の膜厚（０．１０μｍ、０．３０μｍ）では、電気的な短絡は全く認められないことが判明した。

この評価結果より、ドータチップのメタルポストとして、電解めっきによって形成されるニッケルめっきと金膜の方が、無電解めっきによって形成されるニッケルめっきと金膜よりも電気的短絡の抑制に効果があることが実証された。

これは、次のように考えられる。一般に無電解めっき法では、マスクやめっきレジストは使用されない。そのため、ドータチップのメタルポストをなすニッケルめっきと金膜を無電解めっき法によって形成すると、図３４に示すように、メタルポスト１２６は、マッシュルームのような形状に形成されることになる。マッシュルーム型のメタルポスト１２６に溶融したはんだ１４０を接触させて接合すると、その接合時のはんだ１４０が隣接するメタルポスト１２６へ導かれやすくなる。その結果、図３６に示すように、隣接するメタルポスト１２６間で電気的短絡が生じると考えられる。

実施の形態５
ここでは、ドータチップとマザーチップとの接合部分におけるボイドの評価について説明する。まず、マザーチップのメタルポストとして、以下のようにして製造されたものを準備した。はじめに、電解めっきにより、厚み５μｍのニッケル（Ｎｉ）めっきからなるメタルポストを形成した。次に、電解めっきにより、厚み５μｍのはんだ膜（Ｓｎ−３重量％Ａｇ）を形成した。その後、フラックスを塗布した。

一方、ドータチップのメタルポストとして、以下のようにして製造されたものを準備した。まず、電解めっきにより、ピッチ３０μｍ、大きさφ１５μｍ、厚み１５μｍの金（Ａｕ）膜を１００個（１０×１０）形成した。

次に、準備したマザーチップの表面とドータチップの表面にそれぞれ存在する酸化膜を、アルゴンスパッタによって除去した。その後、約１５０℃に保持されたステージにマザーチップを載置し、ハンドル部にドータチップを搭載した。このとき、ハンドル部の温度については、２８０℃、２９０℃、３００℃の３種類に振り分けた。

次に、所定の雰囲気のもとではんだ膜とメタルポストとを接触させて、荷重５ｇｆを負荷することにより、はんだ膜を溶融させてはんだ膜とメタルポストとを熱圧着させた。このとき、加熱時間を１秒、２秒、５秒の３種類に振り分けた。なお、温度と加熱時間の各振り分け条件に対して、３チップづつ割り当てて接合を行なった。

接合後、ドータチップの最外周に位置する１０個のメタルポスト（バンプ）について、その中央部が露出するように断面研磨を行ない、電子顕微鏡およびＥＤＸ（Energy-Dispersive X-ray analysis）を用いて露出した断面の定性分析を行なった。

まず、図３７に、メタルポスト２０の成分がはんだ４０内に拡散して合金化（はんだ接合部４１）している面積（断面積）の、はんだ接合部４１の面積（断面積）に対する割合を画像処理にて算出した平均の値を示す。図３７に示すように、同じ温度では、加熱時間が長いほど合金化する割合が高くなることが確認された。また、同じ加熱時間では、温度が高いほど合金化する割合が高くなることが確認された。なお、合金化している割合が１００％でない場合には、その合金化していない領域４１ａは、ドータチップ２０のメタルポスト２６の上面とマザーチップ１０のメタルポスト１６の上面との間に主として存在することが確認された。

次に、試料に温度１５０℃のもとで１０００時間の高温処理を施した後に、ドータチップの最外周に位置する１０個のメタルポスト（バンプ）について、その中央部が露出するように断面研磨を行ない、電子顕微鏡（倍率５０００倍）によってボイドを観察した。図３８に、そのボイド５２（図３９参照）の総面積（断面積）の、はんだ接合部４１（図３７参照）の面積（断面積）に対する割合を画像処理にて算出した平均の値を示す。

なお、図３８に示すグラフの横軸（残存Ｓｎ量）は、便宜上、１００％から図３７に示す合金化している領域（拡散相）の面積の割合を差し引いた値（％）とされる。たとえば、残存Ｓｎ量が２０％であるということは、合金化している領域の面積の割合が８０％であることに対応し、残存Ｓｎ量が０％であるということは、合金化している領域の面積の割合が１００％であることに対応する。

図３８に示すように、残存Ｓｎ量の割合が１０％以下の場合と１０％以上の場合とでは、加熱によるボイド面積率の増加の割合が変化していることがわかった。すなわち、合金化している領域（拡散している領域）の割合を９０％以上に制御することにより、ボイドの発生を抑制できることが判明した。

このボイドは、熱拡散により残存Ｓｎがメタルポスト材料である金（Ａｕ）やニッケル（Ｎｉ）と金属間化合物を生成し、そして、成長する際に生じる体積収縮に伴って形成される。そして、図３９に示すように、このボイド５２は、一連の接合により形成される、一方のメタルポスト２６，１６の金属と他方のメタルポスト１６，２６の金属との間に位置するはんだ１７とメタルポスト２６，１６との合金の領域（合金層５１ａ，５１ｂ）に生じる。そのボイド５２はクラックの起点となったり、クラックの進展を促進したりすることになる。上述した半導体装置では、このようなボイド５２の発生を抑制することによって、耐熱疲労性に優れた、高信頼な金属接合部が得られることが実証された。

実施の形態６
ここでは、ドータチップをマザーチップに接合したものを、さらに回路基板に接合した半導体装置について説明する。まず、実施の形態１において説明した方法と同様の方法によって、ドータチップ２０のメタルポスト２６とマザーチップ１０のメタルポスト１６とをそれぞれ形成した。次に、マザーチップ１０のメタルポスト１６と、ドータチップ２０のメタルポスト２６とをはんだ膜１７を介して熱圧着し、その後、アンダーフィル３４を注入した。

次に、マザーチップ１０の裏面をダイボンド材４２によって回路基板３３に接着した。次に、マザーチップ１０のアルミニウム（Ａｌ）電極１２と回路基板３３の表面に形成された金被覆された銅（Ｃｕ）電極４３とを金ワイヤ４４によってワイヤボンディングを行なった。その後、ドータチップ２０、マザーチップ１０および回路基板３３をモールド樹脂４５で封止した。こうして完成した半導体装置を図４０に示す。

完成した半導体装置を動作させたところ、電気的に何ら問題のないことがわかった。また、この半導体装置に対して、温度−５５℃から１２５℃までのヒートサイクルを１０００サイクル行なったところ、正常に動作することを確認した。

なお、各実施の形態において説明した、チップの種類、チップの厚さ、電極材料、電極ピッチ、はんだ材料、はんだ膜の厚さ、接合条件等は一例であって、これらに限られるものではない。

今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。

本発明の実施の形態１に係る半導体装置の製造方法を説明するための第１のフローチャートである。同実施の形態において、半導体装置の製造方法を説明するための第２のフローチャートである。同実施の形態において、半導体装置の製造方法を説明するための第３のフローチャートである。同実施の形態において、半導体装置におけるマザーチップの製造方法の一工程を示す断面図である。同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、半導体装置におけるドータチップの製造方法の一工程を示す断面図である。同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、マザーチップとドータチップが完成した後に行なわれる工程を示す断面図である。同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図２１に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、マザーチップのメタルポスト側の構造を示す平面図である。同実施の形態において、マザーチップのメタルポストにドータチップのメタルポストを接合する一工程を示す断面図である。同実施の形態において、図２４に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図２５に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、マザーチップのメタルポストにドータチップのメタルポストが接合された状態におけるはんだ膜の様子を示す図である。本発明の実施の形態２に係る半導体装置の製造方法において、マザーチップのメタルポストにドータチップのメタルポストを接合する一工程を示す断面図である。同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図２９に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、比較例に係るマザーチップのメタルポストにドータチップのメタルポストを接合する一工程を示す断面図である。同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図３２に示す工程の後に行なわれる工程を示す断面図である。本発明の実施の形態４において、比較例に係るマザーチップのメタルポストにドータチップのメタルポストを接合する一工程を示す断面図である。同実施の形態において、図３４に示す工程の後に行なわれる工程を示す断面図である。同実施の形態において、図３５に示す工程の後に行なわれる工程を示す断面図である。本発明の実施の形態５に係る半導体装置において、はんだ接合部における合金化している領域の面積の割合を示す図である。同実施の形態ににおいて、ボイドの面積と残存Ｓｎの量との関係を示すグラフである。同実施の形態において、ボイドの発生の仕方を示す断面模式図である。本発明の実施の形態６に係る半導体装置の断面図である。

符号の説明

１０マザーチップ、１１シリコン基板、１２アルミニウム電極、１３表面保護膜、１４バリアメタル、１５レジスト、１６メタルポスト、１６ａニッケルめっき、１７はんだ膜、１８ａメタルマスク、１９ａはんだペースト、１９はんだボール、２０ドータチップ、２１シリコン基板、２２アルミニウム電極、２３表面保護膜、２４バリアメタル、２６ａ金メッキ、２６メタルポスト、２６ｂニッケルめっき、２７レジスト、３０アンダーフィル、３１ステージ、３１ａヒータ、３２ハンドル、３２ａヒータ、３３回路基板、３４アンダーフィル樹脂、３５アウターボール、４０溶融はんだ、４１はんだ接合部、４２ダイボンド材、４３銅電極、４４金ワイヤ、４５モールド樹脂、５０プローブ、５１ａ，５１ｂ合金層、５２ボイド。

Claims

第１半導体基板の主表面にピッチＰをもって形成され、それぞれはんだ膜が表面に位置する複数の第１電極と、
第２半導体基板の主表面にピッチＰ、高さＰ／６以上Ｐ／２以下をもって形成され、前記第１電極と前記はんだ膜を介して接続された、ぞれぞれ金が表面の全体にわたり位置する複数の第２電極と
を備えた、半導体装置。
前記はんだ膜を介して接続された前記第１電極と前記第２電極との接合部では、前記第１電極または前記第２電極を構成する成分が拡散している領域の、前記接合部における割合が９０％以上である、請求項１記載の半導体装置。
前記第２電極は、
前記第１電極と対向することになる上面と、
前記上面から前記第２半導体基板の表面に延在する側面と
を有して、前記第２半導体基板の表面から突出するように形成された、請求項１または２に記載の半導体装置。
前記第２電極は、
ニッケルまたは銅を含む第２電極本体と、
前記第２電極本体の表面に形成された前記金となる金膜と
を含む、請求項１〜３のいずれかに記載の半導体装置。
前記第２電極は前記金からなる、請求項１〜３のいずれかに記載の半導体装置。
第１半導体基板の主表面に、はんだ膜が表面に露出した複数の第１電極をピッチＰをもって形成する工程と、
第２半導体基板の主表面に、金が表面の全体にわたり露出した複数の第２電極を、ピッチＰ、高さＰ／６以上Ｐ／２以下をもって形成する工程と、
前記第１電極を第１の温度に設定するとともに、前記第２電極を前記第１の温度よりも高い第２の温度に設定し、前記第１電極の表面の前記はんだ膜を溶融して前記はんだ膜と前記金とを接合することにより、前記第１電極と前記第２電極とを接合する工程と
を備えた、半導体装置の製造方法。
前記第２電極を形成する工程は、前記金を電解めっき法によって形成する工程を含む、請求項６記載の半導体装置の製造方法。
はんだ膜を表面に露出させた複数の第１電極が、ピッチＰをもって形成された第１半導体チップと、金を表面の全体にわたり露出させた複数の第２電極が、ピッチＰ、高さＰ／６以上Ｐ／２以下をもって形成された第２半導体チップとを、前記はんだ膜を溶融して前記はんだ膜と前記金とを接合することにより、前記第１半導体チップと前記第２半導体チップとを接合する工程を備えた、半導体装置の製造方法。
前記第２電極の前記金は電解めっき法によって形成された、請求項８記載の半導体装置の製造方法。