JP2007165671A - 半導体装置の製造方法 - Google Patents

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志織 井高
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13644—Gold [Au] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81013—Plasma cleaning
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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Abstract

【課題】マザーチップとドータチップの間で接続不良が発生するのを防ぐことができる半導体装置の製造方法を得る。
【解決手段】マザーチップのメタルポスト上に半田膜を形成する第１工程と、第１工程の後に、マザーチップ上に半田ペーストを印刷し、マザーチップを加熱して半田ペーストをリフローさせて半田ボールを形成する第２工程と、第２工程の後に、マザーチップのメタルポストとドータチップのメタルポストとを半田膜を介して熱圧着させる第３工程と、半田ボールを用いて回路基板上にマザーチップをフリップチップ接続する第４工程とを有し、第２工程において、酸素濃度が５００ｐｐｍ以下の窒素雰囲気中においてマザーチップを加熱する。
【選択図】図３

Description

本発明は、マザーチップのメタルポストとドータチップのメタルポストとを半田膜を介して熱圧着させる半導体装置の製造方法に関し、特に、マザーチップとドータチップの間で接続不良が発生するのを防ぐことができる半導体装置の製造方法に関するものである。
近年、マザーチップにドータチップをフリップチップ接続したＣＯＣ（チップ・オン・チップ）構造を有し、更にマザーチップを回路基板にフリップチップ接続した半導体装置が提案されている。このマザーチップとドータチップのフリップチップ接続において、両者のメタルポストが半田膜を介して熱圧着される。ここで、マザーチップ及びドータチップの双方のメタルポスト表面に半田膜を形成したもの（例えば、特許文献１，２参照）や、一方のメタルポスト上にＡｕ膜を形成し、他方のメタルポスト上に半田膜を形成したもの（例えば、特許文献３，４参照）が提案されている。
特開２００４−７９６８５号公報 特開２００４−１４６７２８号公報 特開２００２−１６４４９８号公報 特開２００３−１３３５０８号公報
マザーチップのメタルポスト上に半田膜を形成した後に、マザーチップの周辺電極上に、直径の大きな半田ボールを形成、その後にマザーチップのメタルポストとドータチップのメタルポストとを半田膜を介して熱圧着させる場合、半田ボールを形成するためのリフローによって、半田ボールを形成しない領域のメタルポスト上に露出する半田膜の表面に１０〜２０ｎｍの厚い酸化膜が形成されてしまう。このため、マザーチップにドータチップをフリップチップ接続する際に、半田膜の表面の厚い酸化膜を破壊することができず、マザーチップとドータチップの間で接続不良が発生するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、マザーチップとドータチップの間で接続不良が発生するのを防ぐことができる半導体装置の製造方法を得るものである。
本発明に係る半導体装置の製造方法は、マザーチップのメタルポスト上に半田膜を形成する第１工程と、第１工程の後に、マザーチップ上に半田ペーストを印刷し、マザーチップを加熱して半田ペーストをリフローさせて半田ボールを形成する第２工程と、第２工程の後に、マザーチップのメタルポストとドータチップのメタルポストとを半田膜を介して熱圧着させる第３工程と、半田ボールを用いて回路基板上にマザーチップをフリップチップ接続する第４工程とを有し、第２工程において、酸素濃度が５００ｐｐｍ以下の窒素雰囲気中においてマザーチップを加熱する。本発明のその他の特徴は以下に明らかにする。
本発明により、マザーチップとドータチップの間で接続不良が発生するのを防ぐことができる。
実施の形態１．
図１のフローチャート及び図面を参照しながら、実施の形態１に係る半導体装置の製造方法について説明する。
まず、マザーチップ１０の形成工程について説明する。まず、図２（ａ）に示すように、基板１１上（回路面）にＡｌ電極１２を形成し、それ以外の領域を例えば、窒化シリコン膜と、ポリイミド膜の積層膜からなる表面保護膜１３で覆う。そして、このＡｌ電極１２にプローブを当てて検査を行う（ステップＳ１）。この検査はウェハ上に形成された複数のマザーチップ１０に対してそれぞれ行い、ウェハ上の各マザーチップ１０の合否を示すウェハマップを作成する。
次に、図２（ｂ）に示すように、全面にＴｉ，Ｃｕ，Ｎｉ，Ｃｒ，Ｗ等の多層膜からなるバリアメタル１４をスパッタ技術又はめっき技術等により形成する。そして、図２（ｃ）に示すように、Ａｌ電極１２の存在する領域に開口を有するレジスト１５を形成し、レジスト１５の開口に、前記バリアメタル１４を給電膜として利用した電解めっき技術によりＮｉ膜を充填してメタルポスト１６を形成する。このメタルポスト１６上に、Ｓｎ，Ａｇ，Ｃｕ等の何れか若しくはこれらを組み合わせた半田膜１７を形成する（ステップＳ２）。半田膜１７としては、本実施の形態においては、Ｓｎに１．５ｗｔ％のＡｇを添加した物であるが、半田の組成としては、これに限る物ではない。例えば、Ｓｎ−Ｂｉ系半田膜や、Ｓｎ膜、もしくはＳｎ−Ｐｂ共晶半田膜を用いることも出来る。但し、半田膜１７としては、メタルポスト１６よりも融点の低い金属であることが好ましい。従って、Ｓｎを含む金属膜であることが好ましい。その後、図２（ｄ）に示すように、レジスト１５を除去する。なお、メタルポストの材料としては、Ｎｉに限る物ではなく、Ｃｕなどを使用することも出来る。メタルポスト１６の厚みは、材料がＣｕの場合は１０〜５０μｍ程度、材料がＮｉの場合は１〜５μｍ程度の物を使用することができる。本実施の形態においては、膜厚５〜１０μｍのＮｉ膜をメタルポスト１６として使用する。そして、メタルポスト１６同士のピッチは２０〜１００μｍである。また、半田膜１７の厚みは３〜１５μｍ程度である。メタルポスト１６が不要な場合は、メタルポスト１６を形成せずに、バリアメタル１４上に半田膜１７を形成しても良い。
次に、ウェハ全面にフラックスを塗布して（ステップＳ３）、図２（ｅ）に示すように、Ｎ２リフロー炉又はＮ２＋Ｈ２リフロー炉のような表面酸化が抑制される環境下においてリフロー（溶融）させる（ステップＳ４）。これにより、半田膜１７とメタルポスト１６との密着性が向上し、半田膜１７の強度が向上する。その後、洗浄を行ってフラックスを除去する（ステップＳ５）。フラックスの洗浄条件としては、特に限定する物ではないが、ロジン系フラックスを使用する場合は、アルコールなど有機溶媒系の洗浄剤を使用し、水溶性フラックスを使用する場合は、純水などを使用するのが好適である。メタルポスト１６の材料として、Ｎｉ膜を使用することにより、半田膜１７を溶融する工程において、メタルポスト１６から半田膜１７への金属拡散を抑えることができ、半田膜１７の組成への悪影響を抑えることが出来る。
次に、図３（ａ）に示すように、メタルポスト１６をマスクとしてバリアメタル１４を異方性エッチングする。そして、図３（ｂ）に示すように、ウェハ厚が所定の厚さ、例えば２００〜６００μｍとなるまでウェハ裏面研磨（バックグラインディング）を行う（ステップＳ６）。ウェハ裏面研磨（バックグラインディング）工程としては、回転する砥石によってウェハ裏面を機械的に研磨する方法や、エッチング液などによって、化学的にウェハ裏面を溶かして薄くする方法、機械的手段と化学的手段を併用して薄くする方法などを適宜使用することが出来る。また、ウェハ裏面研磨工程において、ウェハ主面を保護するために、フィルム状の樹脂保護膜であるバックグラインドテープをウェハ主面に貼り付けた状態で行うのが好ましい。なお、ハンドリング等に問題が無ければ、バリアメタル形成前等にウェハ裏面研磨を予め実施することもできる。
次に、図３（ｃ）に示すように、半田ボール（後述）を形成する領域に開口を有するメタルマスク１８ａを形成し、メタルマスク１８ａの開口に半田ペースト１９ａを充填して、マザーチップ１０上に半田ペーストを印刷する（ステップＳ７）。半田ペーストには、微細な半田粒子がフラックス中に分散して混合されており、後述するリフロー工程において、フラックスの活性成分から遊離する水素イオンの還元作用により、半田粒子の表面酸化膜は効果的に還元される。半田ペーストに含まれる半田粒子の組成は、本実施例においてはＳｎ−１％Ａｇ−０．５％Ｃｕであるが、これに限る物ではない。
次に、図３（ｄ）に示すように、メタルマスク１８ａを取り外し、酸素濃度が５００ｐｐｍ以下の窒素雰囲気中においてマザーチップ１０を加熱して半田ペースト１９ａをリフロー（溶融）させて半田ボール１９を形成する（ステップＳ８）。半田ボール１９を形成するための半田ペーストには、還元作用を有するフラックスが含まれる。フラックスの還元作用によって、ペースト中の半田粒子や、下地の半田膜１７表面にある金属酸化膜は除去され、半田ボール１９と、下地のメタルポスト１６との良好な接続が確保される。このように、フラックスを含有する半田ペーストのリフロー工程においては、一般的には、最もコストの低い大気雰囲気中の熱処理によってリフローを行うことが一般的であった。しかし、本実施の形態においては、半田ボール１９をリフローする工程において、半田ボール１９を形成しないメタルポスト上に、既に半田膜１７が形成されているという事情がある。従って、一般的な大気雰囲気中での熱処理によるリフロー法を使用すると、半田膜１７の露出する表面に例えば１０ｎｍ以上の膜厚を有する厚い酸化膜が形成され、後に行うチップ・オン・チップ接続工程時に、半田接合強度の低下を引き起こす可能性がある。このような特別の問題に顧み、本実施の形態においては、半田ボール１９のリフロー工程において、半田ボール１９を形成しないメタルポスト上に露出する半田膜１７表面に厚い酸化膜が形成されないように、酸素濃度が５００ｐｐｍ以下と酸化性が低い雰囲気において、半田ボール１９リフローのための熱処理を施すことが好ましい。
このように、半田ボール１９を形成するためのリフローを窒素雰囲気中で行うことにより、半田膜１７の表面酸化膜の膜厚を数ｎｍに抑えることができる。また、半田ボール１９を形成しないメタルポスト上に露出する半田膜１７表面に、厚い酸化膜が形成されないようにするための対策として、半田ペーストを塗布した後、半田ボール１９のリフロー工程前に、露出する半田膜１７上に、還元作用を有するフラックスを塗布した状態で熱処理を施すことも可能である。露出する半田膜１７上へのフラックスの塗布方法としては、例えば、露出する半田膜１７上のみに、部分的にフラックスを塗布する事も可能であるが、露出する半田膜１７表面を含むウェハ全面上にスピンコーティングによりフラックスを塗布するのが最も容易である。なお、半田ボール１９は、本実施の形態においては、Ｓｎ−１％Ａｇ−０．５％ＣｕからなるＰｂフリー半田を使用するが、これに限る物ではなく、例えばＳｎ，Ａｇ，Ｃｕ等を含む鉛フリー半田、又はＳｎ−Ｐｂ共晶半田を使用することが出来る。また、本実施の形態においては、ボール径が１２０μｍΦ、ボール高さが８０μｍである。
その後、洗浄（ステップＳ９）及び外観検査（ステップＳ１０）を行う。以上の工程により、マザーチップ１０が形成される。
次に、ドータチップ２０の形成工程について説明する。まず、図４（ａ）に示すように、基板２１上（回路面）にＡｌ電極２２を形成し、それ以外の領域を表面保護膜２３で覆う。そして、このＡｌ電極２２にプローブを当てて検査を行う（ステップＳ１１）。この検査はウェハ上に形成された複数のドータチップ２０に対してそれぞれ行い、ウェハ上の各ドータチップ２０の合否を示すウェハマップを作成する。
次に、図４（ｂ）に示すように、全面にＴｉ，Ｃｕ，Ｎｉ，Ｃｒ，Ｗ等の多層膜からなるバリアメタル２４をスパッタ技術又はめっき技術等により形成する。そして、図４（ｃ）に示すように、Ａｌ電極２２の存在する領域に開口を有するレジスト２５を形成し、レジスト２５の開口に、バリアメタル２４を給電膜とした電解めっき技術によりＮｉ膜を充填してメタルポスト２６を形成する。このメタルポスト２６上に、Ｓｎ，Ａｇ，Ｃｕ等の何れか若しくはこれらを組み合わせたメタル又はＳｎ−Ｐｂ共晶半田からなる半田膜２７を形成する（ステップＳ１２）。本実施の形態においては、半田膜２７は、Ｓｎ−１．５Ａｇ半田膜を使用する。その後、図４（ｄ）に示すように、レジスト２５を除去する。なお、メタルポスト２６として、Ｎｉ膜に限らず、Ｃｕ膜を使用することもできる。メタルポスト２６の厚みは、材料がＣｕの場合は１０〜５０μｍ程度、材料がＮｉの場合は１〜５μｍ程度の物を使用することができる。本実施の形態においては、膜厚１〜５μｍのＮｉ膜をメタルポスト２６として使用する。そして、メタルポスト２６同士のピッチは２０〜１００μｍである。また、半田膜２７の厚みは３〜１５μｍ程度である。メタルポスト２６が不要な場合は、メタルポスト２６を形成せずに、バリアメタル２４上に半田膜２７を形成しても良い。
次に、ウェハ全面にフラックスを塗布して（ステップＳ１３）、図５（ａ）に示すように、Ｎ２リフロー炉又はＮ２＋Ｈ２リフロー炉のような表面酸化が抑制される環境下においてリフローさせる（ステップＳ１４）。これにより、半田膜２７とメタルポスト２６との密着性が向上し、半田膜２７の強度が向上する。その後、洗浄を行ってフラックスを除去する（ステップＳ１５）。メタルポスト２６にＮｉ膜を使用することにより、半田膜２７のリフロー工程時に、メタルポスト２６から半田膜２７への金属拡散を抑えることができ、半田膜２７の組成への悪影響を最小限に抑えることが出来る。また、メタルポスト２６にＣｕ膜を使用する場合には、半田膜２７のリフロー工程を行うと、半田膜２７へＣｕが大量に拡散し、半田膜２７の凝固時に、固溶限を超えたＣｕが、Ｃｕリッチな合金となって半田表面に大量に偏析し、その後の工程において、半田表面に厚いＣｕ合金の自然酸化膜を形成し、後のマザーチップ１０との接合時の信頼性を低下させる可能性がある。従って、メタルポスト２６にＣｕ膜を使用する場合には、マザーチップ１０との接合まで、半田膜２７を溶融させる工程を行わないようにするのが好ましい。
次に、図５（ｂ）に示すように、メタルポスト２６をマスクとしてバリアメタル２４を異方性エッチングする。そして、図５（ｃ）に示すように、ウェハ厚が所定の厚さ、例えば３０〜５０μｍとなるまでウェハ裏面研磨を行う（ステップＳ１６）。
次に、図５（ｄ）に示すように、ウェハ上に形成された複数のドータチップ２０をダイシングにより個々に分離する（ステップＳ１７）。その後、外観検査を行う（ステップＳ１８）。以上の工程により、ドータチップ２０が形成される。なお、ドータチップ２０としてメモリ等の能動素子を用いることや、チップコンデンサ等の受動素子を合わせて搭載することができる。
次に、マザーチップの回路面にドータチップをフリップチップ接続する工程及びマザーチップを回路基板にフリップチップ接続する工程について説明する。
まず、ステップＳ１のプローブ検査及びステップＳ６の外観検査で合格したマザーチップ１０が複数形成されたウェハの、各々のマザーチップ１０の回路面に、ステップＳ１１のプローブ検査及びステップＳ１８の外観検査で合格したドータチップ２０をフリップチップ接続する（ステップＳ１９）。
具体的には、まず、図６に示すように、マザーチップ１０をステージ３１に載せ、ドータチップ２０をハンドル部３２により保持して、互いの回路面を向かい合わせる。そして、ドータチップ２０をハンドル部３２に設けられたヒータにより半田膜１７，２７の融点（Ｓｎ−Ａｇ系半田の一般的な融点は２１０〜２３０℃）よりも高温、例えば３００℃に加熱して、マザーチップ１０のメタルポスト１６とドータチップ２０のメタルポスト２６とを半田膜１７，２７を介して熱圧着させる。
この際、上記ステップＳ８の工程において半田膜１７の表面酸化膜の膜厚を数ｎｍに抑えているため、フリップチップ接合の際に容易に表面酸化膜が破壊され、フラックスレスで良好な接合を得ることができる。なお、半田膜１７の表面酸化膜や析出元素を除去するため、フリップチップ接続の前にＡｒスパッタプラズマクリーニング処理を行ってもよい。
また、半田膜１７，２７が薄すぎると、メタルポスト１６、２６の高さばらつきや、ステージ３１とハンドル部３２の平行度のばらつきにより、表面酸化膜を破壊するのに十分な応力が発生せず、接合不良が発生する場合がある。そこで、半田膜１７，２７の膜厚を５μｍ以上にすることが望ましい。
ただし、この熱圧着の際に、ステージ３１に設けたヒータを調整して、マザーチップ１０の温度を半田ボール１９の融点よりも低く、例えば１００℃〜１５０℃にして半田ボール１９を再溶融させないようにする。これにより、再溶融による半田ボール１９の表面の酸化や、半田ボール１９同士のリンクを防ぐことができる。なお、ドータチップ２０を半田膜１７，２７の融点よりも高温に保ったままフリップチップ接続するが、マザーチップ１０は熱伝導が良く、熱が広がり、マザーチップ１０が複数形成されたウェハを設置しているステージ３１は熱容量が大きいため、マザーチップ１０が形成されたウェハ全面の温度の上昇を抑制することができる。また、半田膜１７，半田ボール１９の表面が酸化するのを防止するために、ステージ３１付近を窒素環境とすることが望ましい。本実施の形態のように、フリップチップ接続するための半田ボール１９を有するマザーチップ１０上に、ドータチップ２０をチップ・オン・チップ接続する構造においては、マザーチップ１０の回路面と、ドータチップ２０の回路面との間隔を大きくするのが構造上難しくなる。これは、ドータチップ２０裏面よりも、半田ボール１９の方を高く形成しておくことが好ましいからである。すなわち、図８に記載のように回路基板３３上にマザーチップをフリップチップ接続する際に、半田ボール１９よりもドータチップ２０裏面の方が突出する場合、半田ボール１９と回路基板３３との接続が確保されない可能性がある。また、ドータチップ２０裏面と、回路基板上面との間にアンダーフィル樹脂３４を注入する場合、ドータチップ２０裏面と、回路基板上面との間隔が極端に狭くなると、アンダーフィル樹脂３４の充填速度が遅くなり、生産性が低下したり、あるいは未充填が発生することによる製品の信頼性が低下するなどの問題も生じる。従って、本実施の形態においては、半田ボール１９が、ドータチップ２０の裏面よりも突出するように形成されており、ドータチップ２０の回路面とマザーチップ１０回路面との間隔は、１０〜５０μｍになるように構成されている。このように、マザーチップ１０を回路基板３３にフリップチップ接続する場合には、ドータチップ２０の回路面とマザーチップ１０回路面との間隔が非常に狭くなるため、ドータチップ２０とマザーチップ１０のチップ・オン・チップ接続工程時に、フラックスを使用するのが難しくなる。フラックスを使用して半田溶融接続を行った後は、フラックスの洗浄が必要となる。しかし、ドータチップ２０の回路面とマザーチップ１０回路面との間隔が非常に狭い場合には、狭い領域を十分に洗浄することが難しくなる。フラックス使用後に、洗浄を十分に行わないと、表面にフラックスの残さが残り、これがチップ・オン・チップ間のアンダーフィル樹脂３０（後述）との密着性を低下させ、半導体装置の信頼性を低下させる要因となる。従って、本実施の形態においては、ドータチップ２０とマザーチップ１０との接続時には、フラックスを使用せずに接続を行うフラックスレス接続法を使用する。このように、フラックスレス接続法を使用する場合には、還元性のフラックスによる半田膜表面の酸化膜の除去といった効果が望めないために、事前の工程において半田膜１７、２７表面に形成された酸化膜の状態によって、チップ・オン・チップ接続後の信頼性に大きな影響を及ぼす。従って、半田膜１７、２７表面に形成される酸化膜の膜厚を低減する手段を講じることが重要となる。
次に、図７に示すように、マザーチップ１０主面と、ドータチップ２０主面との間に、ペースト状のアンダーフィル樹脂を注入し、樹脂を硬化させることにより、チップ・オン・チップ間のアンダーフィル樹脂３０を形成する。チップ・オン・チップ間にアンダーフィル樹脂３０を注入するためには、マザーチップ１０主面と、ドータチップ２０主面との間隔を１０μｍ以上にすることが好ましい。これは、マザーチップ１０主面と、ドータチップ２０主面との間隔が１０μｍ以下になると、アンダーフィル樹脂３０の流動抵抗が大きくなり、充填にかかる時間が長くなって、生産性が低下するだけでなく、チップ周辺の流動抵抗が小さい領域を流れるアンダーフィル樹脂と、チップ下の流動抵抗が大きい領域を流れる樹脂との流速の差が大きくなり、チップ間に未充填ボイドが残る可能性も大きくなるからである。ウェハ上に形成された複数のマザーチップ１０が形成されたウェハをダイシングにより個々のマザーチップ１０に分離する（ステップＳ２０）。そして、図８に示すように、半田ボール１９を用いて回路基板３３上にマザーチップ１０をフリップチップ接続する（ステップＳ２１）。なお、回路基板３３としては、多層有機基板、シリコンインターポーザ、チップ等を用いることができる。
その後、マザーチップ１０と回路基板３３の間に樹脂３４を注入してアンダーフィルを行う（ステップＳ２２）。また、外部接続用に回路基板３３の下面にアウターボール３５を形成する。
以上の工程により、マザーチップ１０の回路面にドータチップ２０がフリップチップ接続され、このマザーチップ１０が回路基板にフリップチップ接続された半導体装置が製造される。なお、この半導体装置において、半田ボール１９同士のピッチ（半田ボール１９中心同士の距離）が２００μｍ、メタルポスト１６（又はメタルポスト２６）同士のピッチ（メタルポスト１６中心同士の距離）が２０〜１００μｍ、ドータチップ２０の厚みが３０〜５０μｍ、ドータチップ２０とマザーチップ１０の間隔が１０〜５０μｍ、半田ボールの直径が１２０μｍ、半田ボールの高さが８０μｍ、アウターボール３５同士のピッチ（アウターボール３５中心同士の距離）が０．６〜１．８ｍｍである。
図９は、マザーチップの回路面を示す上面図である。図示のように、半田ボール１９はドータチップ２０を囲むように配置されている。これにより、配線基板とマザーチップのグランドと電源のバンプ数の確保や、半田ボールへの応力分散、配線基板側への放熱経路確保等を図ることができる。
上記のように、本実施の形態に係る半導体装置の製造方法では、半田ボールを形成するためのリフローを酸素濃度が５００ｐｐｍ以下の窒素雰囲気中で行う。これにより、半田膜の表面酸化膜の膜厚を数ｎｍに抑えることができるため、マザーチップとドータチップの間で接続不良が発生するのを防ぐことができる。
実施の形態２．
本実施の形態では、実施の形態１のように半田ボールを形成するためのリフローを窒素雰囲気中で行う代わりに、半田ボールを形成した後に水素プラズマにより半田膜の表面に形成された酸化膜を除去する。すなわち、半田ボール１９リフロー工程の後に、半田膜１７表面に形成された酸化膜を除去する、もしくは酸化膜厚を問題ないレベル（数ｎｍ以下）にまで低減することによって、後のチップ・オン・チップ接続工程時の接合性を改善することが出来る。このような手段として、還元性のプラズマである水素プラズマ雰囲気に晒すことにより、水素プラズマ中で生成した水素ラジカルの還元作用により、酸化膜を効果的に除去もしくは低減する事が可能である。その他の工程は実施の形態１と同様である。これにより、実施の形態１と同様の効果を奏する。
実施の形態３．
本実施の形態では、実施の形態１のように半田ボールを形成するためのリフローを窒素雰囲気中で行う代わりに、半田ボール１９リフロー工程の後に、マザーチップ１０ウエハの全面に還元性のフラックスを塗布し、熱処理を施すことによって、フラックスの還元作用により、酸化膜を除去もしくは低減することが可能である。すなわち、半田ボール１９リフロー工程の後に、半田膜１７表面に形成された酸化膜を除去する、もしくは酸化膜厚を問題ないレベル（数ｎｍ以下）にまで低減することによって、後のチップ・オン・チップ接続工程時の接合性を改善することが出来る。その他の工程は実施の形態１と同様である。これにより、実施の形態１と同様の効果を奏する。
実施の形態４．
本実施の形態では、図１０に示すように、マザーチップ１０のメタルポスト１６の材料としてＮｉを用い、ドータチップ２０のメタルポスト２６の材料としてＣｕを用いる。その他の構成は実施の形態１〜３と同様である。
これにより、Ｓｎを主成分とする半田膜１７とのＮｉＳｎ合金の成長が１μｍ程度と少ないため、メタルポスト１６の膜厚をコントロールしやすい。そして、Ｎｉは半田ボール１９の拡散バリアとして薄くとも高温信頼性を確保することができる。なお、マザーチップ１０のメタルポスト１６としてＣｕを用いることもできるが、この場合はＳｎＣｕ合金の成長を考慮して膜厚を設定する必要がある。
また、ＳｎＣｕ合金は成長が比較的速いため、メタルポスト１６とメタルポスト２６の間隙を狭めなくとも、合金の架橋が形成される。そして、凝固したＳｎＣｕ合金は高融点化するため、その後のプロセスにおいてバンプ間ショートを防止することができる。さらに、めっき膜圧が高いＮｉよりもＣｕを用いた方がメタルポストを高く形成できるため、ドータチップとマザーチップの間隙が大きくなり、両者間のアンダーフィル封止が容易となる。なお、半田膜１７の密着性を向上させるために再溶融を行うならば、ＳｎＣｕ合金の膜厚、例えば２〜５μｍ程度を考慮し、接合に必要なメタルが残存するように半田膜１７の膜厚を設定する必要がある。または、再溶融を行わずＣＯＣ搭載を行ってもよい。
ここで、メタルポストと半田膜との界面、又はメタルポスト同士の界面における合金形成について更に詳細に説明する。まず、図１１（ａ）〜（ｃ）は、それぞれ初期、中期、後期におけるＮｉポストとＳｎ（Ａｇ）膜との界面付近の断面図である。ＮｉＳｎ合金は界面に対して層状に形成され、その形成速度は比較的遅い。また、ＳｎとＮｉの体積の和は、Ｎｉ３Ｓｎ４合金の体積よりも大きい。そして、Ｎｉ３Ｓｎ４合金とＳｎ膜との界面のＳｎ膜側に、体積収縮によって微小ボイドが形成される。
図１２（ａ）〜（ｃ）は、それぞれ初期、中期、後期におけるＣｕポストとＳｎ（Ａｇ）膜との界面付近の断面図である。Ｃｕ６Ｓｎ５合金は界面に対して局所的に成長速度が異なる層状に形成され、その形成速度は比較的速い。また、ＳｎとＣｕの体積の和は、Ｃｕ６Ｓｎ５合金の体積よりも大きい。そして、Ｃｕ６Ｓｎ５合金とＳｎ膜との界面のＳｎ膜側にボイドが形成される。このボイドは、Ｃｕ６Ｓｎ５合金の形成速度が速いため、比較的大きくなる。また、相互拡散速度はＳｎよりもＣｕの方が速いため、ＣｕＳｎ合金中にカーケンダルボイドが形成される。
図１３（ａ）〜（ｃ）は、それぞれ初期、中期、後期におけるＣｕポストとＮｉポストの接合部付近の断面図（ポスト間隔が広い場合）である。ポスト間隔が十分に広い場合、少量のＳｎ（Ａｇ）層が層状に残り、Ｓｎ側に形成される微小ボイドが集まって大きなボイドが形成される。
図１４（ａ）〜（ｃ）は、それぞれ初期、中期、後期におけるＣｕポストとＮｉポストの接合部付近の断面図（ポスト間隔が狭い場合）である。ＣｕＳｎ合金の形成速度は速いため、Ｓｎ（Ａｇ）層は残り難く、大きなボイドは形成され難い。
実施の形態５．
本実施の形態では、図１５に示すように、マザーチップ１０のメタルポスト１６及びドータチップ２０のメタルポスト２６の材料としてＮｉを用いる。そして、メタルポスト１６上に半田膜１７を形成し、メタルポスト２６上に半田膜２７を形成する。その他の構成は実施の形態１〜３と同様である。
ただし、ＳｎＮｉ合金の成長速度は遅いため、Ｎｉ膜間に介在するＳｎ膜の厚さが大きいとメタルポスト間にＮｉ３Ｓｎ４合金による架橋が十分に形成されない。従って、Ｓｎ層が膜状に残り、このＳｎ層とＮｉ３Ｓｎ４合金層の界面に沿って拡散ボイドが膜状に連なってに形成され、接合疲労耐性の低下を招くという問題が発生する。
そこで、マザーチップ１０のメタルポスト１６とドータチップ２０のメタルポスト２６の間隔を５μｍ以下に狭める。これにより、より確実にＮｉ３Ｓｎ４合金による架橋を形成することができる。Ｎｉ３Ｓｎ４合金の架橋が形成されることにより、Ｓｎ層は部分的に分断された構成となる。そうすると、Ｓｎ層内界面付近に拡散ボイドが発生し、Ｓｎ層界面部分の機械的強度が低下した場合でも、ボイドが少なく、比較的機械強度の高いＮｉ３Ｓｎ４合金の架橋が形成されていることにより、マザーチップ１０とドータチップ２０間の接合強度の低下を抑制することができるため、製品の信頼性を向上させることができる。
なお、メタルポスト間のＮｉＳｎ合金の架橋を形成させない場合、接合部の融点上昇がないため、リワークが可能であり、必要であればＣＯＣ搭載後のチップの動作チェック後にウェハ単位で一括加熱圧着させ合金の架橋を形成すれば、良品のマザーチップを有効に使用することができる。
ここで、メタルポスト同士の界面における合金形成について更に詳細に説明する。まず、図１６（ａ）〜（ｃ）は、それぞれ初期、中期、後期におけるＮｉポスト同士の接合部付近の断面図（ポスト間隔が広い場合）である。ポスト間隔が十分に広い場合、少量のＳｎ（Ａｇ）層が層状に残り、Ｓｎ側に形成される微小ボイドが集まって大きなボイドが接合界面に沿って形成される。
図１７（ａ）〜（ｃ）は、それぞれ初期、中期、後期におけるＮｉポスト同士の接合部付近の断面図（ポスト間隔が狭い場合）である。Ｓｎ（Ａｇ）層は膜状に残らず、部分的に分断するようにＮｉ３Ｓｎ４合金が成長するため、微小なボイドが点在するだけで大きなボイドは形成されない。これにより、接合強度を向上させることができる。
実施の形態６．
本実施の形態では、マザーチップ１０のメタルポスト１６及びドータチップ２０のメタルポスト２６として、それぞれの横幅が異なるものを用いる。その他の構成は、実施の形態１〜５と同様である。
図１８は、マザーチップ１０のメタルポスト１６の横幅がドータチップ２０のメタルポスト２６の横幅よりも大きい場合であり、図１９は、マザーチップ１０のメタルポスト１６の横幅がドータチップ２０のメタルポスト２６の横幅よりも小さい場合である。これにより、接合時の圧力によりメタルポスト１６とメタルポスト２６の間から流出した半田膜１７，２７の収納スペースを確保することができるため、半田膜２７のメタルポスト間からのはみ出しを抑制し、他のメタルポスト等とのリークを防止することができる。
実施の形態７．
図２０のフローチャート及び図面を参照しながら、本実施の形態に係る半導体装置の製造方法について説明する。
まず、実施の形態１のステップＳ１〜Ｓ１０と同様の工程を行うことでマザーチップ１０を形成する。
次に、ドータチップ２０の形成工程について説明する。まず、図２１（ａ）に示すように、基板２１上（回路面）にＡｌ電極２２を形成し、それ以外の領域を表面保護膜２３で覆う。そして、このＡｌ電極２２にプローブを当てて検査を行う（ステップＳ１１）。この検査はウェハ上に形成された複数のドータチップ２０に対してそれぞれ行い、ウェハ上の各ドータチップ２０の合否を示すウェハマップを作成する。
次に、図２１（ｂ）に示すように、全面にＴｉ，Ｃｕ，Ｎｉ，Ｃｒ，Ｗ等の多層膜からなるバリアメタル２４をスパッタ技術又はめっき技術等により形成する。バリアメタル２４の膜厚は、本実施の形態においては総厚で１μｍ以下である。そして、図２１（ｃ）に示すように、Ａｌ電極２２の存在する領域に開口を有するレジスト２５を形成し、レジスト２５の開口に、バリアメタル２４を給電膜とした電解めっき技術によりＮｉ膜を充填してメタルポスト２６を形成する。このメタルポスト２６の表面に活性化処理を施した後、メタルポスト２６上にＡｕ膜２８を無電解メッキ等により形成する（ステップＳ１２´）。または、バリアメタル２４を給電膜とした電解メッキ技術によりＡｕ膜２８を形成しても良い。また、メタルポスト２６をＡｕで構成してもよい。
その後、図２１（ｄ）に示すように、レジスト２５を除去し、洗浄を行う（ステップＳ１５）。なお、メタルポスト２６の厚みは、材料がＣｕの場合は１０〜５０μｍ程度、材料がＮｉの場合は１〜５μｍ程度である。そして、メタルポスト２６同士のピッチは２０〜１００μｍである。また、Ａｕ膜２８の厚みは０．１μｍ程度である。メタルポスト２６が不要な場合は、メタルポスト２６を形成せずに、バリアメタル２４上にＡｕ膜２８を形成することも可能である。
次に、図２１（ｅ）に示すように、メタルポスト２６をマスクとしてバリアメタル２４を異方性エッチングする。そして、ウェハ厚が所定の厚さ、例えば３０〜５０μｍとなるまでウェハ裏面研磨を行う（ステップＳ１６）。ウェハ裏面研磨工程においては、図２２に示すように、ウェハ主面の保護のために、ウェハ主面に、表面に粘着層４１を有するバックグラインドテープ４２を貼り付けた状態で、ウェハ裏面を砥石４３により研磨する。ウェハ裏面研磨工程としては、実施の形態１と同様に、砥石４３による機械的研磨に限らず、エッチング液による化学的手段などを適宜使用することができる。ウェハ裏面研磨完了後、図２３に示すように、次のダイシング工程を行うために、ウェハ裏面にダイシングテープ４４を貼り付け、ウェハ主面のバックグラインドテープ４２を剥離する。この際、ウェハ主面上に突出するバリアメタル２４、メタルポスト２６、Ａｕ膜２８の厚さを合計した、ウェハ主面上の突起電極の高さが高すぎると、バックグラインドテープ４２の粘着層に突起電極が食い込んで、バックグラインドテープ４２との粘着力が高くなり、バックグラインドテープ４２の剥離の際に、ウェハが割れるなどの問題を起こす可能性がある。また、このような問題は、特に、ウェハ裏面研磨によってウェハを非常に薄くし、ウェハ自体の剛性が大きく低下する場合に特に顕著になる。そこで、バックグラインドテープ４２をウェハ主面に貼り付けた状態で、ウェハ裏面研磨によって、ウェハの厚さを１００μｍ以下にする場合には、その後のバックグラインドテープ４２の剥離工程で、ウェハが損傷するのを防ぐために、ウェハ主面上に突出する電極の高さ、すなわち本実施の形態においては、バリアメタル２４、Ｎｉメタルポスト２６、Ａｕ膜２８の合計厚さが１５μｍ以下になるようにするのが好ましい。本実施の形態においては、マザーチップ１０側は、ウェハ裏面研磨後の厚さが２００〜６００μｍであるため、マザーチップ１０ウエハの方が剛性を確保するのが比較的容易である。そこで、マザーチップ１０側のバリアメタル１４、Ｎｉメタルポスト１６、半田膜１７の厚さを合計した突起電極の高さを、ドータチップ２０側のバリアメタル２４、Ｎｉメタルポスト２６、Ａｕ膜２８を合計した突起電極の高さよりも高くしておくことで、ドータチップ２０側の突起電極の高さを低くした場合でも、メタルポスト接合後のマザーチップ１０−ドータチップ２０主面間の間隔を十分に確保することができる。また、メタルポスト間の接合材となる半田膜を、マザーチップ１０側のみに形成したことも、ドータチップ２０側の突起電極の高さを低くする上で有効である。また、マザーチップ１０側の突起電極についても、その高さが１５μｍ以下になるように形成することにより、バックグラインドテープ４２を使用したウェハ裏面研磨工程後のバックグラインドテープ剥離工程での過剰な応力の印可を避けることができ好ましい。本実施の形態においては、マザーチップ１０側のＮｉメタルポスト１６の厚さが５μｍ、半田膜１７の厚さが５μｍ、ドータチップ側２０のＮｉメタルポスト２７の厚さが１〜５μｍ、Ａｕ膜２８の厚さが０．１μｍ、それぞれのチップのバリアメタルの厚さは１μｍ以下となっている。
次に、図２１（ｆ）に示すように、ウェハ上に形成された複数のドータチップ２０をダイシングにより個々に分離する（ステップＳ１７）。その後、外観検査を行う（ステップＳ１８）。以上の工程により、ドータチップ２０が形成される。なお、ドータチップ２０としてメモリ等の能動素子を用いることや、チップコンデンサ等の受動素子を合わせて搭載することができる。本実施の形態においては、マザーチップ１０が外部から入力された信号を処理するＣＰＵ（Central Processing Unit）を有するロジック回路チップであり、ドータチップ２０が、ＣＰＵの動作時に、動作中のプログラムやデータをキャッシュするキャッシュメモリとして働くＤＲＡＭ（Dynamic Random Access Memory）を搭載したメモリチップである。本発明の適用対象としては、これらのシステム構成に限る物ではないが、特に高速ロジック回路を有するマザーチップ１０と、キャッシュメモリである高速ＲＡＭ回路を有するドータチップ２０との間を、チップ・オン・チップ接続し、かつ、マザーチップ１０と回路基板３３との間をフリップチップ接続することにより、高速かつ高信頼なデータ送受信を実現することができる。
次に、マザーチップの回路面にドータチップをフリップチップ接続する工程について説明する。まず、ステップＳ１のプローブ検査及びステップＳ６の外観検査で合格したマザーチップ１０の回路面に、ステップＳ１１のプローブ検査及びステップＳ１８の外観検査で合格したドータチップ２０をフリップチップ接続する（ステップＳ１９）。
具体的には、まず、図２４に示すように、マザーチップ１０をステージ３１に載せ、ドータチップ２０をハンドル部３２により保持して、互いの回路面を向かい合わせる。そして、ドータチップ２０をハンドル部３２に設けられたヒータにより半田膜１７の融点（Ｓｎ−Ａｇ系半田の一般的な融点は２１０〜２３０℃）よりも高温、例えば３００℃に加熱して、マザーチップ１０のメタルポスト１６とドータチップ２０のメタルポスト２６とを半田膜１７を介して熱圧着させる。その後、実施の形態１のステップＳ２０〜Ｓ２２と同様の工程を行うことで半導体装置が製造される。
ここで、半田膜１７が薄すぎると、メタルポスト１６、２６の高さばらつきや、ステージ３１とハンドル部３２の平行度のばらつきにより、表面酸化膜を破壊するのに十分な応力が発生せず、接合不良が発生する場合がある。そこで、半田膜１７の膜厚を５μｍ以上にすることが望ましい。
ただし、この熱圧着の際に、ステージ３１に設けたヒータを調整して、マザーチップ１０の温度を半田ボール１９の融点よりも低く、例えば１００℃〜１５０℃にして半田ボール１９を再溶融させないようにする。これにより、再溶融による半田ボール１９の表面の酸化や、半田ボール１９同士のリンクを防ぐことができる。なお、ドータチップ２０を半田膜１７の融点よりも高温に保ったままフリップチップ接続するが、マザーチップ１０が複数形成されたウェハは熱伝導が良く、熱が広がり、マザーチップ１０を設置しているステージ３１は熱容量が大きいため、温度の上昇を抑制することができる。また、半田膜１７、および半田ボール１９の表面が酸化するのを防止するために、ステージ３１付近を窒素環境とすることが望ましい。
上記のように、本実施の形態では、ドータチップ２０のメタルポスト２６上に、酸化膜がほとんど形成されないＡｕ膜２８を形成する。これにより、メタルポスト同士の接合部における酸化膜の総厚を薄くすることができるため、フリップチップ接続の際に確実に酸化膜を破壊することができる。そして、メタルポスト間からの半田膜のはみ出し量を削減することもできる。
また、図２５に示すように、ドータチップ２０のメタルポスト２６上のＡｕ膜２８は、高融点の材料であるため、ドータチップ２０が半田膜１７の融点以上、例えば本実施の形態においては３００℃に加熱された状態でも、固体の状態を保つ。そして、マザーチップ１０は半田ボール１９の融点より低い温度、例えば本実施の形態においては１５０℃にプリヒートされているため、マザーチップ１０のメタルポスト１６上の半田膜１７も、ドータチップ２０のＡｕ膜２８との接触前の状態ではやはり固体の状態を保つ。このような状態で、半田膜１７の融点以上に加熱されたＡｕ膜２８と、融点以下の温度にプリヒートされた半田膜１７を接触させると、半田膜１７はＡｕ膜２８に接触した部分から部分的に融点以上に加熱され溶融する。そして、メタルポスト１６，２６間に加重を印可することによって、半田膜１７は良好に流動する。特に、Ａｕ膜２８からの熱伝導によって、半田膜１７の溶融が進む間、メタルポスト１６，２６に荷重を印可し続けることによって、半田膜１７表面の酸化膜がより確実に破壊され、半田膜１７が溶融した部分から順次流動する。接合工程において印可すべき加重の大きさについて、最低でも、Ａｕ膜２８−半田膜１７界面全体が受ける加重の総和として、ドータチップ２０の重さ以上の加重を、印可しておくことが好ましい。すなわち、半田膜１７の融点以上に加熱されたＡｕ膜２８と、融点以下の温度にプリヒートされた半田膜１７を接触させる工程において、ドータチップ２０裏面に、ハンドル部３２から加重を印可しておくことが好ましい。従って、半田膜１７表面に厚い酸化膜が形成されていても、チップ・オン・チップ接続の際に確実に酸化膜を破壊することができる。荷重の大きさとしては、特に限る物ではないが、例えば、少なくとも１電極あたり１０ｍｇ以上印可しておくことが好ましい。本実施の形態においては、ドータチップ２０とマザーチップ１０間を接続する電極の数が１００００個である場合に、ドータチップ２０裏面に２ｋｇ以上の荷重を印可するものである。本実施の形態のように、電極の接触時に、１電極あたり２００ｍｇ以上の荷重を印可すると、固体状態の半田膜１７表面に形成された酸化膜の破壊を誘発することができ、半田膜１７の溶融時の流動性を更に向上することができる。チップ・オン・チップ接続工程の後は、実施の形態１と同様に、マザーチップ１０主面とドータチップ２０主面との間に、アンダーフィル樹脂を注入する。チップ・オン・チップ間のアンダーフィル樹脂３０の注入を容易にするためには、実施の形態１において前述の通り、マザーチップ１０主面とドータチップ２０主面との間隔を１０μｍ以上にすることが好ましい。また、前述のようにチップ厚さ１００μｍ以下にウェハ裏面研磨するドータチップ２０については、チップ主面上の突起電極の高さを低くした方が、バックグラインドテープからの剥離時の応力を低減する上で好ましい。これらの事より、本実施の形態においては、マザーチップ１０主面上に突出する突起電極の高さを、ドータチップ２０主面上に突出する突起電極より高くしたため、半導体装置の製造工程全体としての生産性をより高めることができる。チップ・オン・チップ接続工程後は、図８に記載のように、マザーチップ１０を回路基板３３上にフリップチップ接続し、半導体装置が完成する。また、完成した半導体装置は、図２６に示すように、半導体装置の外部接続端子であるアウターボール３５を介して、例えば、ネットワークサーバーのシステムボードなど、電子装置のマザーボード配線基板４５上に接続される。
なお、半田膜１７表面の酸化膜は薄い方が好ましいので、マザーチップの周辺電極上に半田ボールを接合するリフロー工程で、メタルポスト上の半田表面に厚い酸化膜が形成されないような実施の形態１〜３の工程を行うのが好ましい。また、本実施の形態においては、メタルポスト１６と、メタルポスト２６の直径が同等の場合について記載したが、これに限る物ではない。例えば、メタルポスト１６および半田膜１７に比較して、メタルポスト２６およびＡｕ膜２８の平面上の面積が大きな場合には、半田膜１７がＡｕ膜２８に濡れる面積を大きくすることができ、接合強度を確保する上で有利である。また、加重を印可した状態で熱圧着接合を行う場合は、溶融した半田膜１７が流動して、メタルポスト１６とＡｕ膜２８の間からはみ出す場合があるが、このような場合でも、メタルポスト１６の周囲に突出する部分のＡｕ膜２８上に、はみ出した半田膜１７が濡れ広がるため、隣接する電極同士の半田リークを防ぐことができるため好ましい。
実施の形態８．
本実施の形態では、図２７（ａ）に示すように、マザーチップ１０のメタルポスト１６の横幅をドータチップ２０のメタルポスト２６の横幅よりも大きくし、メタルポスト２６の上面及び側面にＡｕ膜２８を形成し、メタルポスト１６上に半田膜１７を形成する。その他の構成は実施の形態７と同様である。
これにより、接合時の圧力によりメタルポスト１６とメタルポスト２６の間から流出した半田膜１７の収納スペースを確保することができるため、半田膜１７のメタルポスト間からのはみ出しを抑制し、他のメタルポスト等とのリークを防止することができる。
また、図２７（ｂ）に示すように、メタルポスト２６の側面にも半田膜１７が濡れ広がるため、半田膜１７の濡れ面積を確保して接合強度を向上させることができる。そして、半田膜１７のメタルポスト間からのはみ出しを更に抑制することができる。
また、Ａｕ膜２８を形成した方のメタルポスト２６をメタルポスト１６よりも高温にできるため、実施の形態７と同様に、フリップチップ接続の際に確実に半田膜１７表面の酸化膜を破壊することができる。
上記構造を有するドータチップを形成する工程について説明する。まず、図２８（ａ）に示すように、基板２１上（回路面）にＡｌ電極２２を形成し、それ以外の領域を表面保護膜２３で覆う。そして、このＡｌ電極２２にプローブを当てて検査を行う。この検査はウェハ上に形成された複数のドータチップ２０に対してそれぞれ行い、ウェハ上の各ドータチップ２０の合否を示すウェハマップを作成する。
次に、図２８（ｂ）に示すように、全面にＴｉ，Ｃｕ，Ｎｉ，Ｃｒ，Ｗ等の多層膜からなるバリアメタル２４をスパッタ技術又はめっき技術等により形成する。そして、図２８（ｃ）に示すように、Ａｌ電極２２の存在する領域に開口を有するレジスト２５を形成し、レジスト２５の開口にめっき技術によりＮｉ膜を充填してメタルポスト２６を形成する。その後、図２８（ｄ）に示すように、レジスト２５を除去する。
次に、図２９（ａ）に示すように、メタルポスト２６をマスクとしてバリアメタル２４を異方性エッチングする。そして、図２９（ｂ）に示すように、メタルポスト２６の表面に活性化処理を施した後、メタルポスト２６の上面及び側面にＡｕ膜２９を無電解メッキにより形成する。
次に、図２９（ｃ）に示すように、ウェハ厚が所定の厚さ、例えば３０〜５０μｍとなるまでウェハ裏面研磨を行う。
次に、図２９（ｄ）に示すように、ウェハ上に形成された複数のドータチップ２０をダイシングにより個々に分離する。その後、外観検査を行う（ステップＳ１８）。以上の工程により、ドータチップ２０が形成される。
実施の形態９．
本実施の形態では、マザーチップ１０のメタルポスト１６及びドータチップ２０のメタルポスト２６の材料としてＮｉを用いる。そして、メタルポスト２６の表面にＡｕ膜２８を形成し、メタルポスト１６上に半田膜１７を形成する。その他の構成は実施の形態７と同様である。
このドータチップ２０のメタルポスト２６の材料としてＮｉを用いた場合、Ｎｉ−Ｓｎ系合金の成長速度が遅い。そして、実施の形態５と同様に、マザーチップ１０のメタルポスト１６とドータチップ２０のメタルポスト２６の間隔を５μｍ以下に狭める。これにより、確実にＳｎＮｉ系合金による架橋を形成することができ、界面に沿って拡散ボイドが発生した場合でも、ボイド同士が膜状に連なることで起きる接合強度の著しい低下を防ぐことができるため、高温信頼性を向上させることができる。
ここで、メタルポスト同士の界面における合金形成について更に詳細に説明する。まず、図３０（ａ）〜（ｃ）は、それぞれ初期、中期、後期におけるＮｉ膜２６上にＡｕ膜２８が形成されたＮｉ／Ａｕポストと、Ｎｉ膜１６で形成されたＮｉポストが、半田膜１７を介して接合された接合部付近の断面図である。Ａｕ−Ｓｎ−Ｎｉ系合金は、Ｎｉ３Ｓｎ４合金に比較して成長速度が速いため、ポスト間にＡｕ−Ｓｎ−Ｎｉ合金の架橋が容易に形成される。このため、Ｓｎ（Ａｇ）の取り残された部分でのボイド形成は抑制される。Ｓｎ（Ａｇ）の量に対してＡｕ膜の厚みばらつきによるＡｕ量変化は大きく、ポスト接合時に凝固するＡｕ−Ｓｎ−Ｃｕ−Ｎｉ合金層の厚みが変化する。そして、合金層が厚い場合には、ポスト間隔を狭めることができず、接合不良が発生する可能性がある。そこで、Ａｕ膜２８の膜厚を０．１μｍ以下にし、合金の過度な成長を抑制するのが好ましい。
実施の形態１０．
本実施の形態では、図３１（ａ）に示すように、マザーチップ１０のメタルポスト１６の横幅をドータチップ２０のメタルポスト２６の横幅よりも小さくし、横幅が小さい方のメタルポスト１６の上面及び側面にＡｕ膜２９を形成し、メタルポスト２６上に半田膜２７を形成する。
これにより、接合時の圧力によりメタルポスト１６とメタルポスト２６の間から流出した半田膜２７の収納スペースを確保することができるため、半田膜２７のメタルポスト間からのはみ出しを抑制し、他のメタルポスト等とのリークを防止することができる。
また、図３１（ｂ）に示すように、半田膜２７がメタルポスト１６の側面にも半田膜２７が濡れ広がるため、半田膜２７の濡れ面積を確保して接合強度を向上させることができる。そして、半田膜２７のメタルポスト間からのはみ出しを更に抑制することができる。
上記構造を有するマザーチップを形成する工程について説明する。まず、図３２（ａ）に示すように、基板１１上（回路面）にＡｌ電極１２を形成し、それ以外の領域を表面保護膜１３で覆う。そして、このＡｌ電極１２にプローブを当てて検査を行う。この検査はウェハ上に形成された複数のマザーチップ１０に対してそれぞれ行い、ウェハ上の各マザーチップ１０の合否を示すウェハマップを作成する。
次に、図３２（ｂ）に示すように、全面にＴｉ，Ｃｕ，Ｎｉ，Ｃｒ，Ｗ等の多層膜からなるバリアメタル１４をスパッタ技術又はめっき技術等により形成する。そして、図３２（ｃ）に示すように、Ａｌ電極１２の存在する領域に開口を有するレジスト１５を形成し、レジスト１５の開口にめっき技術によりＣｕ等を充填してメタルポスト１６を形成する。その後、図３２（ｄ）に示すように、レジスト１５を除去する。そして、図３２（ｅ）に示すように、メタルポスト１６をマスクとしてバリアメタル１４を異方性エッチングする。
次に、図３３（ａ）に示すように、メタルポスト１６表面に活性化処理を施した後、メタルポスト１６の上面及び側面にＡｕ膜２８を無電解メッキなどにより形成する。
そして、図３３（ｂ）に示すように、ウェハ厚が所定の厚さ、例えば２００〜６００μｍとなるまでウェハ裏面研磨を行う。
次に、図３３（ｃ）に示すように、半田ボール（後述）を形成する領域に開口を有するメタルマスク１８ａを形成し、メタルマスク１８ａの開口に半田ペースト１９ａを充填して、マザーチップ１０上に半田ペーストを印刷する。
次に、図３３（ｄ）に示すように、メタルマスク１８ａを取り外し、マザーチップ１０を加熱して半田ペースト１９ａをリフロー（溶融）して半田ボール１９を形成する。その後、洗浄及び外観検査を行う。以上の工程により、マザーチップ１０が形成される。
その後に、マザーチップのメタルポストとドータチップのメタルポストとを半田膜を介して熱圧着させ、半田ボールを用いて回路基板上にマザーチップをフリップチップ接続する。
なお、本実施の形態では、マザーチップ１０のメタルポスト１６上に半田膜を形成しないため、半田ボール１９を形成するためのリフローにより半田膜の表面に厚い酸化膜が形成されてマザーチップとドータチップの間で接続不良が発生するという問題は発生しない。
実施の形態１１．
本実施の形態では、図３４に示すように、マザーチップ１０のメタルポスト１６の横幅をドータチップ２０のメタルポスト２６の横幅よりも小さくし、メタルポスト１６の上面にＡｕ膜２９を形成し、メタルポスト２６上に半田膜２７を形成する。その他の構成は実施の形態１０と同様である。
これにより、接合時の圧力によりメタルポスト１６とメタルポスト２６の間から流出した半田膜２７の収納スペースを確保することができるため、半田膜２７のメタルポスト間からのはみ出しを抑制し、他のメタルポスト等とのリークを防止することができる。ただし、Ｎｉ等からなるメタルポスト１６の側面には酸化膜が形成されるため、メタルポスト１６の側面には半田膜２７は濡れ広がらない。
実施の形態１２．
本実施の形態では、マザーチップ１０のメタルポスト１６の材料としてＮｉを用い、ドータチップ２０のメタルポスト２６の材料としてＣｕを用いる。そして、メタルポスト１６の表面にＡｕ膜２８を形成し、メタルポスト２６上に半田膜２７を形成する。その他の構成は実施の形態１０と同様である。
ここで、メタルポスト同士の界面における合金形成について更に詳細に説明する。まず、図３５（ａ）〜（ｃ）は、それぞれ初期、中期、後期におけるＣｕポストとＮｉ／Ａｕポストの接合部付近の断面図である。Ａｕの拡散速度は速いため、ポスト間にＡｕ−Ｓｎ−Ｃｕ−Ｎｉ合金の架橋が容易に形成される。このため、Ｓｎ（Ａｇ）の取り残された部分でのボイド形成は抑制される。しかし、Ｓｎ（Ａｇ）の量に対してＡｕ膜の厚みばらつきによるＡｕ量変化は大きく、ポスト接合時に凝固するＡｕ−Ｓｎ−Ｃｕ−Ｎｉ合金層の厚みが変化する。そして、合金層が厚い場合には、ポスト間隔を狭めることができず、接合不良が発生する可能性がある。そこで、Ａｕ膜の膜厚を０．１μｍ以下にし、合金の成長を抑制する。
実施の形態１３．
本実施の形態に係るドータチップを形成する工程について説明する。まず、図３６（ａ）に示すように、基板２１上（回路面）にＡｌ電極２２を形成し、それ以外の領域を表面保護膜２３で覆う。そして、このＡｌ電極２２にプローブを当てて検査を行う。この検査はウェハ上に形成された複数のドータチップ２０に対してそれぞれ行い、ウェハ上の各ドータチップ２０の合否を示すウェハマップを作成する。
次に、図３６（ｂ）に示すように、Ａｌ電極２２にジンケート処理を実施する。その後、図３６（ｃ）に示すように、Ａｌ電極２２上にＮｉからなるメタルポスト２６を無電解メッキにより形成する。
次に、図３６（ｄ）に示すように、メタルポスト２６の表面にＡｕ膜２８を無電解メッキにより形成する。そして、図３６（ｅ）に示すように、ウェハ厚が所定の厚さ、例えば３０〜３００μｍとなるまでウェハ裏面研磨を行う。
次に、図３６（ｆ）に示すように、ウェハ上に形成された複数のドータチップ２０をダイシングにより個々に分離する。その後、外観検査を行う。以上の工程により、ドータチップ２０が形成される。この工程はマザーチップの形成工程にも同様に適用することができる。
上記のように無電解メッキによりメタルポストを形成することで、メタルポストの厚みを薄くすることができる。これにより、ウェハ裏面研磨によりウェハ厚を例えば３０μｍ程度まで薄くすることができる。また、シード層を作る必要がなく、かつフォトリソ工程を必要としないため、製造コストを削減することができる。
実施の形態１４．
本実施の形態では、図３７（ａ）に示すようにマザーチップ１０のメタルポスト１６とドータチップ２０のメタルポスト２６を向かい合わせ、図３７（ｂ）に示すように、加熱及び加圧だけでなくドータチップ２０にスクラブや超音波振動を印加して、メタルポスト１６とメタルポスト２６とを半田膜１７，２７を介して熱圧着させる。これにより、半田膜１７，２７表面の酸化膜を更に確実に破壊することができる。
次に、図３７（ｃ）に示すように、熱圧着後に、ドータチップ２０を引き上げる。これにより、半田膜１７，２７のメタルポスト１６とメタルポスト２６の間からの流出量を抑えることができるため、他のメタルポスト等とのリークを防止することができる。
実施の形態１５．
本実施の形態では、マザーチップ１０を形成する際に、まず、実施の形態１のステップＳ１〜Ｓ６と同様の工程を行う。次に、図３８に示すように半田ボールを形成する領域に開口を有するレジスト１８ｂを形成し、レジスト１８ｂの開口にメッキ技術などにより半田膜１９ｂを充填する。その後、レジスト１８ｂを除去し、フラックスを塗布し、Ｎ２リフロー炉又はＮ２＋Ｈ２リフロー炉等においてマザーチップ１０を加熱して半田膜１９ｂをリフローさせて半田ボールを形成する。その他の工程は他の実施の形態と同様である。
実施の形態１６．
本実施の形態では、図３９に示すように、回路基板３３の上面に、ドータチップ２０に対応する領域に凹部３６を設ける。凹部３６の構造としては、例えば、回路基板の最上面に形成される絶縁膜、すなわちソルダレジスト膜の、ドータチップ２０に対応する部分を除去する事により構成することが出来る。その他の構成は他の実施の形態と同様である。これにより、ドータチップ２０の厚さが例えば５０〜３００μｍと、厚い場合でも、マザーチップ１０と回路基板３３を良好にフリップチップ接続することができる。また、半田ボール１９の高さに制約されることなく、マザーチップ１０主面とドータチップ２０主面の間隔も広く確保することができる。マザーチップ１０主面とドータチップ２０主面との間隔を十分に広くしておくと、アンダーフィル樹脂３４によってマザーチップ１０主面とドータチップ２０主面との間を充填することも可能となるため、チップ・オン・チップ間アンダーフィル樹脂の注入工程が不要となり、生産性を向上することができる。マザーチップ１０主面とドータチップ２０主面との間隔を広げるためには、それぞれのチップに形成するメタルポスト１６，２６を高くする必要があるが、Ｎｉ膜によって形成したメタルポストの高さを５μｍ以上に高くすると、Ｎｉ膜が持つ応力や抵抗によって、半導体装置の信頼性や電気特性に悪影響を及ぼす可能性がある。従って、それぞれのチップに形成するメタルポスト１６，２６の高さを１０μｍ以上の高さにする場合には、電解メッキによって形成したＣｕ膜を用いることが好ましい。
実施の形態１７．
本実施の形態では、半田ボール１９の代わりにＡｌ電極を形成する。そして、マザーチップ１０のＡｌ電極と回路基板３３の電極をワイヤボンド接合により接続する。その他の構成は実施の形態１と同様である。これにより、半田ボール形成のためのリフローを省略することできるため、半田膜１７の表面に厚い酸化膜が形成されるのを防ぐことができ、マザーチップとドータチップの間で接続不良が発生するのを防ぐことができる。なお、回路基板３３の代わりに金属リードフレームを用いることもできる。
本発明の実施の形態１に係る半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態１に係るマザーチップを形成する工程を示す断面図である。 本発明の実施の形態１に係るマザーチップを形成する工程を示す断面図である。 本発明の実施の形態１に係るドータチップを形成する工程を示す断面図である。 本発明の実施の形態１に係るドータチップを形成する工程を示す断面図である。 本発明の実施の形態１に係るマザーチップの回路面にドータチップをフリップチップ接続する工程を示す断面図である。 チップ・オン・チップ間のアンダーフィル樹脂を形成する工程を示す断面図である。 マザーチップを回路基板にフリップチップ接続した状態を示す断面図である。 マザーチップの回路面を示す上面図である。 本発明の実施の形態４に係るメタルポスト同士の接合部を示す断面図である。 ＮｉポストとＳｎ（Ａｇ）膜との界面付近の断面図である。 ＣｕポストとＳｎ（Ａｇ）膜との界面付近の断面図である。 ＣｕポストとＮｉポストの接合部付近の断面図（ポスト間隔が広い場合）である。 ＣｕポストとＮｉポストの接合部付近の断面図（ポスト間隔が狭い場合）である。 本発明の実施の形態５に係るメタルポスト同士の接合部を示す断面図である。 Ｎｉポスト同士の接合部付近の断面図（ポスト間隔が広い場合）である。 Ｎｉポスト同士の接合部付近の断面図（ポスト間隔が狭い場合）である。 本発明の実施の形態６に係るメタルポスト同士の接合部を示す断面図である。 本発明の実施の形態６に係るメタルポスト同士の接合部を示す断面図である。 本発明の実施の形態７に係る半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態７に係るドータチップを形成する工程を示す断面図である。 ウェハ裏面研磨工程を示す断面図である。 ウェハ裏面にダイシングテープを貼り付け、ウェハ主面のバックグラインドテープを剥離する工程を示す断面図である。 本発明の実施の形態７に係るマザーチップの回路面にドータチップをフリップチップ接続する工程を示す断面図である。 図２４のメタルポスト同士の接合部を拡大した断面図である。 完成した半導体装置をアウターボール３５を介して電子装置のマザーボード配線基板上に接続する工程を示す断面図である。 本発明の実施の形態８に係るメタルポスト同士の接合部を示す断面図である。 本発明の実施の形態８に係るドータチップを形成する工程を示す断面図である。 本発明の実施の形態８に係るドータチップを形成する工程を示す断面図である。 Ｎｉ／ＡｕポストとＮｉポストの接合部付近の断面図である。 本発明の実施の形態１０に係るメタルポスト同士の接合部を示す断面図である。 本発明の実施の形態１０に係るマザーチップを形成する工程を示す断面図である。 本発明の実施の形態１０に係るマザーチップを形成する工程を示す断面図である。 本発明の実施の形態１１に係るメタルポスト同士の接合部を示す断面図である。 ＣｕポストとＮｉ／Ａｕポストの接合部付近の断面図である。 本発明の実施の形態１３に係るドータチップを形成する工程を示す断面図である。 本発明の実施の形態１４に係るメタルポスト同士を接合させる工程を示す断面図である。 本発明の実施の形態１５に係るマザーチップを形成する工程を示す断面図である。 本発明の実施の形態１６に係るマザーチップを回路基板にフリップチップ接続した状態を示す断面図である。
符号の説明
１０ マザーチップ
１６，２６ メタルポスト
１７，２７ 半田膜
１８ａ メタルマスク
１８ｂ レジスト
１９ａ 半田ペースト
１９ｂ 半田膜
１９ 半田ボール
２０ ドータチップ
２８，２９ Ａｕ膜
３３ 回路基板
３６ 凹部

Claims (24)

  1. マザーチップのメタルポスト上に半田膜を形成する第１工程と、
    前記第１工程の後に、前記マザーチップ上に半田ペーストを印刷し、前記マザーチップを加熱して前記半田ペーストをリフローさせて半田ボールを形成する第２工程と、
    前記第２工程の後に、前記マザーチップのメタルポストとドータチップのメタルポストとを前記半田膜を介して熱圧着させる第３工程と、
    前記半田ボールを用いて回路基板上に前記マザーチップをフリップチップ接続する第４工程とを有し、
    前記第２工程において、酸素濃度が５００ｐｐｍ以下の窒素雰囲気中において前記マザーチップを加熱することを特徴とする半導体装置の製造方法。
  2. マザーチップのメタルポスト上に半田膜を形成する第１工程と、
    前記第１工程の後に、前記マザーチップ上に半田ペーストを印刷し、前記マザーチップを加熱して前記半田ペーストをリフローさせて半田ボールを形成する第２工程と、
    前記第２工程の後に、水素プラズマにより前記半田膜の表面に形成された酸化膜を除去する第３工程と、
    前記第３工程の後に、前記マザーチップのメタルポストとドータチップのメタルポストとを前記半田膜を介して熱圧着させる第４工程と、
    前記半田ボールを用いて回路基板上に前記マザーチップをフリップチップ接続する第５工程とを有することを特徴とする半導体装置の製造方法。
  3. マザーチップのメタルポスト上に半田膜を形成する第１工程と、
    前記第１工程の後に、前記マザーチップ上に半田ペーストを印刷し、前記マザーチップを加熱して前記半田ペーストをリフローさせて半田ボールを形成する第２工程と、
    前記第２工程の後に、前記マザーチップのメタルポストとドータチップのメタルポストとを前記半田膜を介して熱圧着させる第３工程と、
    前記半田ボールを用いて回路基板上に前記マザーチップをフリップチップ接続する第４工程とを有し、
    前記半田ペーストをリフローする前に、前記マザーチップ上にフラックスを塗布することを特徴とする半導体装置の製造方法。
  4. ドータチップのメタルポストの表面にＡｕ膜を形成する第１工程と、
    マザーチップのメタルポスト上に半田膜を形成する第２工程と、
    前記第２工程の後に、前記マザーチップ上に半田ペーストを印刷し、前記マザーチップを加熱して前記半田ペーストをリフローさせて半田ボールを形成する第３工程と、
    前記第３工程の後に、前記マザーチップのメタルポストと前記ドータチップのメタルポストとを前記半田膜を介して熱圧着させる第４工程と、
    前記半田ボールを用いて回路基板上に前記マザーチップをフリップチップ接続する第５工程とを有することを特徴とする半導体装置の製造方法。
  5. 前記マザーチップのメタルポストと前記ドータチップのメタルポストとを前記半田膜を介して熱圧着させる際に、前記ドータチップを前記半田膜の融点よりも高温に加熱し、前記マザーチップを前記半田ボールの融点より低くすることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
  6. 前記マザーチップのメタルポスト及び前記ドータチップのメタルポストとして、それぞれの横幅が異なるものを用いることを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
  7. 前記マザーチップのメタルポストの横幅を前記ドータチップのメタルポストの横幅よりも大きくし、前記ドータチップのメタルポストの上面及び側面に前記Ａｕ膜を形成することを特徴とする請求項４に半導体装置の製造方法。
  8. 前記マザーチップのメタルポストの材料としてＮｉを用い、前記ドータチップのメタルポストの材料としてＣｕを用いることを特徴とする請求項１〜７の何れか１項に記載の半導体装置の製造方法。
  9. 前記マザーチップのメタルポスト及び前記ドータチップのメタルポストの材料としてＮｉを用い、前記マザーチップのメタルポストと前記ドータチップのメタルポストの間隔を５μｍ以下に狭めることを特徴とする請求項１〜７の何れか１項に記載の半導体装置の製造方法。
  10. ドータチップのメタルポストの表面に半田膜を形成する第１工程と、
    マザーチップのメタルポスト上にＡｕ膜を形成する第２工程と、
    前記第２工程の後に、前記マザーチップ上に半田ペーストを印刷し、前記マザーチップを加熱して前記半田ペーストをリフローさせて半田ボールを形成する第３工程と、
    前記第３工程の後に、前記マザーチップのメタルポストと前記ドータチップのメタルポストとを前記半田膜を介して熱圧着させる第４工程と、
    前記半田ボールを用いて回路基板上に前記マザーチップをフリップチップ接続する第５工程とを有し、
    前記マザーチップのメタルポストの横幅を前記ドータチップのメタルポストの横幅よりも小さくすることを特徴とする半導体装置の製造方法。
  11. 前記マザーチップのメタルポストの上面及び側面に前記Ａｕ膜を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記ドータチップのメタルポスト又は前記マザーチップのメタルポストを無電解メッキにより形成することを特徴とする請求項１〜１１の何れか１項に記載の半導体装置の製造方法。
  13. マザーチップのメタル膜上に半田膜を形成した第1のバンプを準備する第１工程と、
    前記マザーチップを加熱して前記第１のバンプの半田膜をリフローする第２工程と、
    前記第２工程の後に、前記マザーチップの半田膜とドータチップの第２のバンプとを前記半田膜を介して熱圧着させる第３工程と、
    前記第２工程において、酸素濃度が５００ｐｐｍ以下の窒素雰囲気中において前記マザーチップを加熱することを
    特徴とする半導体装置の製造方法。
  14. マザーチップのメタル膜上に半田膜を形成した第１のバンプを準備する第１工程と、
    前記マザーチップの前記第１のバンプの表面にフラックスを塗布する第２工程と、
    前記マザーチップを加熱して前記第１のバンプの半田膜をリフローする第３工程と、
    前記第３工程の後に、前記マザーチップの半田膜とドータチップの第２のバンプとを前記半田膜を介して熱圧着させる第４工程とを有することを特徴とする半導体装置の製造方法。
  15. 前記ドータチップの前記第２のバンプは、前記ドータチップ上に形成されたメタル膜と、その上に形成された半田膜とを有することを特徴とする請求項１３〜１４の何れかに記載の半導体装置の製造方法。
  16. 前記ドータチップの前記第２のバンプは、前記ドータチップ上に形成されたメタル膜と、その上に形成された金膜を有することを特徴とする請求項１３〜１４の何れかに記載の半導体装置の製造方法。
  17. 前記マザーチップの前記メタル膜がＮｉを含み、前記ドータチップの前記メタル膜がＣｕを含むことを特徴とした請求項１５〜１６の何れかに記載の半導体装置の製造方法。
  18. 前記マザーチップの前記第１のバンプと、前記ドータチップの前記第２のバンプとを前記半田膜を介して熱圧着させる際に、
    前記ドータチップを前記半田膜の融点よりも高温に加熱し、前記マザーチップを前記半田膜の融点より低くした状態で、前記第１バンプと前記第２バンプとを接触させることを特徴とする、請求項１３〜１４の何れかに記載の半導体装置の製造方法。
  19. 前記マザーチップの前記第１のバンプと、前記ドータチップの第２のバンプとを前記半田膜を介して熱圧着させる際に、
    前記第１のバンプ及び前記第２のバンプの周囲に前記半田膜をはみ出すように熱圧着させることを特徴とする請求項１３〜１４の何れかに記載の半導体装置の製造方法。
  20. 前記マザーチップのメタル膜と、前記ドータチップのメタル膜とは、それぞれのチップと平行な平面で切った断面の径が異なることを特徴とする請求項１３〜１４の何れかに記載の半導体装置の製造方法。
  21. 前記マザーチップのメタル膜の幅を前記ドータチップのメタル膜の幅よりも大きくし、前記ドータチップのメタル膜の上面及び側面にＡｕ膜を形成することを特徴とする請求項１３〜１４の何れかに記載の半導体装置の製造方法。
  22. 前記マザーチップの前記第１のバンプと、前記ドータチップの第２のバンプとを前記半田膜を介して熱圧着させる工程において、前記マザーチップのメタルと前記ドータチップのメタル間を前記半田膜内に形成した合金によって架橋することを特徴とする請求項１３〜１４の何れかに記載の半導体装置の製造方法。
  23. 前記マザーチップのメタル膜及び前記ドータチップのメタル膜がＮｉを含み、
    前記半田膜を介して熱圧着させる工程において、前記マザーチップのメタル膜と、前記ドータチップのメタル膜との間隔を５μｍ以下に狭めることを特徴とする請求項１３〜１４の何れかに記載の半導体装置の製造方法。
  24. 前記ドータチップのメタル膜、または前記マザーチップのメタル膜を無電解めっきにより形成することを特徴とする請求項１３〜１４の何れかに記載の半導体装置の製造方法。
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