JP2014110355A - 半導体装置 - Google Patents

Abstract

【課題】接合先の電極との接続不良を起こしにくい鉛フリー半田と、この鉛フリー半田を用いて製造した半導体装置と、その製造方法とを提供する。
【解決手段】ＳｎＣｕ系の鉛フリー半田における銅の重量比濃度を０．４５％以下に抑えることで、接合先の電極から銅が拡散した後も銅の重量比濃度を０．８７％以下に抑えることが出来る。その結果、鉛フリー半田における銅の重量比濃度が、錫および銅の共晶点に到達しないので、接合界面における接続不良の発生を抑制することが出来る。
【選択図】図６Ａ

Description

本発明は半導体装置およびその製造方法に関し、例えば、半田バンプを含む半導体装置およびその製造方法に好適に利用できるものである。

半導体装置を基板に実装する方法として、フリップチップ実装が知られている。フリップチップ実装では、基板の主面には複数の電極を設け、半導体装置の主面には複数の電極およびこれらの電極に溶接された複数の半田バンプを設ける。基板の主面と、半導体装置の主面とを向かい合わせた状態で全体を加熱し、半田バンプを溶融させ、その後冷却することで、基板の各電極と、半導体装置の各電極とを、半田バンプを介して一度に接続することが可能である。

半田バンプとして用いられる半田として、従来は錫および鉛を含む合金が使われていたが、近年は環境保護の観点から鉛フリー半田の使用が好まれている。鉛フリー半田の一種として、錫および銅を含む合金で構成されたＳｎ（錫）Ｃｕ（銅）系半田が知られている。ＳｎＣｕ系の鉛フリー半田は、鉛を含まないという性質から環境保護には有利である一方で、従来の半田よりも融点が高いなどの性質から工業的には不利である。

その他、ＳｎＣｕ系の鉛フリー半田には、接合された電極と接触不良が発生する危険性が、鉛を含む従来の半田よりも高いという問題が知られている。

特許文献１（特開２００１−３０８１２９号公報）には、フリップチップ用のはんだバンプをチップ又はウェハ上に形成する方法に係る記載が開示されている。この方法は、以下の２つのステップを備えている。第１のステップでは、チップ又はウェハであって、チップ又はウェハに電気接続するための複数の金属ボンドパッドが形成されたチップ又はウェハを準備する。第２のステップでは、純錫、又は、錫−銅、錫−銀、錫−ビスマス若しくは錫−銀−銅から成る群から選択された１種の錫合金を含むはんだバンプを、電気メッキ法によって形成するステップと、はんだバンプの融点以上の温度に加熱して、はんだバンプをリフローさせる。

特許文献２（特開２００８−２５２０５３号公報）には、半導体装置の製造方法に係る記載が開示されている。この方法は、以下の２つの工程を含む。第１の工程では、第１の電極パッドとこの第１の電極パッド上に形成されたバンプ電極とを有する半導体チップと、第２の電極パッドとこの第２の電極パッド上に形成されたプリコートとを有する基板とを、第１の電極パッドと第２の電極パッドとが対応するように位置合せする。第２の工程では、バンプ電極を加熱溶融して、半導体チップの第１の電極パッドと基板の第２の電極パッドとをバンプ電極を介して接続する。バンプ電極および前記プリコートは、錫と銅との合金からなる。接続工程は、バンプ電極の融点以上にまで加熱した後の降温時に１９０〜２１０℃を３〜１５分間保持する温度プロファイルでバンプ電極を加熱する工程である。このとき、第２の電極パッドの径をＬ_ａ、第１の電極パッドの径をＬ_ｂとしたとき、１．４＜Ｌ_ｂ／Ｌ_ａ＜１．６の条件を満たすようにしている。

特許文献３（特開２０１０−３９１４号公報）には、半田バンプの製造方法に係る記載が開示されている。この半田バンプの製造方法は、以下の７つの工程を備えることを特徴としている。第１の工程では、少なくとも半導体素子に設けられた電極上に、Ｔｉ層、Ｎｉ層及びＰｄ層を順次スパッタリングにより積層させてメタル層を形成する。第２の工程では、メタル層の表面に、メタル層を露出させた開口部を有するレジスト層を形成する。第３の工程では、硫酸銅、及び、電界によりメタル層に吸着する抑制剤を有するＣｕ用のメッキ液の、硫酸銅及び抑制剤の割合を調整する。第４の工程では、開口部から露出するメタル層表面にメッキ液を用いて電気メッキ処理を行い、開口部の内側面側に対して開口部の中央側でその厚みが厚いＣｕメッキ層を形成する。第５の工程では、開口部から露出するメタル層表面及びＣｕメッキ層表面にＳｎメッキ層を形成する。第６の工程では、レジスト層を除去する工程と、メタル層にエッチングを行い、メタル層のＳｎメッキ層と半導体素子の間に位置するＴｉ層及びＮｉ層の一部、及び、Ｃｕメッキ層と当接するＰｄ層を少なくとも残存させる。第７の工程では、Ｃｕメッキ層及びＳｎメッキ層をリフローする。

特許文献４（特開２０１１−２３７２１号公報）には、電子デバイスを形成する方法に係る記載が開示されている。この電子デバイスを形成する方法は、電子デバイス基板上に配置されたハンダ・バンプ・パッドと、ハンダ・バンプ・パッド上に配置されたニッケル含有層とを有する電子デバイス基板を提供することと、電子デバイスをリフロー・プロセスにかける前に、銅含有層をニッケル含有層上に形成することとを含む。

特許文献５（特開２０１１−９６８０３号公報）には、半導体装置に係る記載が開示されている。この半導体装置は、下地と、バリアメタル層と、錫層と、無鉛はんだバンプと、半導体部品とを有することを特徴とする。ここで、下地は、銅を含む第１の電極が表面に形成されている。バリアメタル層は、第１の電極の表面に形成されており、銅と錫との反応を抑制する。錫層は、バリアメタル層の上に形成されている。無鉛はんだバンプは、錫層を介して第１の電極に接合されている。半導体部品は、無鉛はんだバンプと接合された第２の電極を備えている。

特開２００１−３０８１２９号公報 特開２００８−２５２０５３号公報 特開２０１０−３９１４号公報 特開２０１１−２３７２１号公報 特開２０１１−９６８０３号公報

接合先の電極との接続不良を起こしにくい鉛フリー半田と、この鉛フリー半田を用いて製造した半導体装置と、その製造方法とを提供する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

一実施の形態によれば、ＳｎＣｕ系の鉛フリー半田（ＳＢ）における銅の重量比濃度を０．４５％以下に抑えることで、接合先の電極（ＣＢ）から銅が拡散した後も銅の重量比濃度を０．８７％以下に抑えることが出来る。

前記一実施の形態によれば、鉛フリー半田における銅の重量比濃度が、錫および銅の共晶点に到達しないので、接合界面における接続不良の発生を抑制することが出来る。

図１Ａは、第１の実施形態による半導体装置の構成例を示す平面図である。 図１Ｂは、第１の実施形態による半導体装置の構成例を示す、リッドを取り除いた場合の平面図である。 図２は、第１の実施形態による半導体装置の構成例を示す、図１Ａおよび図１Ｂに示した断面線Ａ−Ａによる断面図である。 図３は、第１の実施形態による半導体装置の構成例を示す、図２に示した領域Ｂを拡大した断面図である。 図４Ａは、第１の実施形態による半導体基板のうち、第２の半導体チップを実装する領域の構成例を示す平面図である。 図４Ｂは、第１の実施形態による半導体基板側の電極の構成例を示す、図４Ａに示した断面線Ｃ−Ｃによる断面図である。 図５Ａは、第１の実施形態による第２の半導体チップの構成例を示す平面図である。 図５Ｂは、第１の実施形態による半田バンプの実装前の構成例を示す、図５Ａに示した断面線Ｄ−Ｄによる断面図である。 図６Ａは、第１の実施形態による半田バンプの実装後の構成例を示す断面図である。 図６Ｂは、従来技術による半田バンプの実装後の構成例を示す断面図である。

添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。

（第１の実施形態）
図１Ａは、第１の実施形態による半導体装置ＳＤの構成を示す平面図である。図１Ｂは、第１の実施形態による半導体装置のうち、リッド以外の構成を示す平面図である。図１Ａおよび図１Ｂに示した第１の実施形態による半導体装置ＳＤの構成要素について説明する。

図１Ａおよび図１Ｂに示した第１の実施形態による半導体装置ＳＤは、基板ＳＵＢと、第１の半導体チップＣＨ１と、第２の半導体チップＣＨ２と、放熱樹脂ＨＤと、アンダーフィルＵＦと、リッドＬＩＤとを含んでいる。

ここで、第１および第２の半導体チップＣＨ１およびＣＨ２のうち、第１の半導体チップＣＨ１が面積非でより大きく、第２の半導体チップＣＨ２がより小さいが、この関係は反対であっても構わない。また、基板ＳＵＢ上には図示しない他の素子がさらに実装されていても構わない。

図２は、第１の実施形態による半導体装置ＳＤの構成を示す、図１Ａおよび図１Ｂに示した断面線Ａ−Ａによる断面図である。図３は、第１の実施形態による半導体装置の構成を示す、図２に示した範囲Ｂを拡大した断面図である。図２および図３に示した第１の実施形態による半導体装置ＳＤの構成要素について説明する。

図２および図３に示した第１の実施形態による半導体装置ＳＤは、リッドＬＩＤと、放熱樹脂ＨＤと、第１の半導体チップＣＨ１と、第２の半導体チップＣＨ２と、アンダーフィルＵＦと、基板ＳＵＢとを含んでいる。基板ＳＵＢは、スルーホールＴＨと、半田ボールＳＢＬとを含んでいる。放熱樹脂ＨＤのうち、第１の半導体チップＣＨ１の直上領域からはみ出た部分を、フィレットＦ１Ａと呼ぶ。同様に、アンダーフィルＵＦのうち、第１および第２の半導体チップＣＨ１およびＣＨ２の直下領域からはみ出た部分を、フィレットＦ１ＢおよびＦ２Ｂと呼ぶ。

図１群〜図３に示した第１の実施形態による半導体装置ＳＤの構成要素の接続関係について説明する。基板ＳＵＢの表面には、第１および第２の半導体チップＣＨ１およびＣＨ２のそれぞれが、半田バンプＳＢを介して実装されている。言い換えれば、第１および第２の半導体チップＣＨ１およびＣＨ２のそれぞれは、基板ＳＵＢ上にフリップチップ実装されている。基板ＳＵＢと、第１および第２の半導体チップＣＨ１およびＣＨ２のそれぞれとは、半田バンプＳＢの隙間に配置されたアンダーフィルＵＦを介して固着されている。

第１および第２の半導体チップＣＨ１およびＣＨ２は、リッドＬＩＤによって覆われている。本実施形態では、第１の半導体チップＣＨ１は動作時の発熱量に注意する必要があり、リッドＬＩＤと、第１の半導体チップＣＨ１との間には、放熱樹脂ＨＤが配置されている。本実施形態での第２の半導体チップＣＨ２は、その発熱量が十分に少ないので、放熱樹脂ＨＤが省略されている。リッドＬＩＤは、接着剤ＡＤＨを介して基板ＳＵＢに接着されている。ただし、基板ＳＵＢおよびリッドＬＩＤの間の空間と、外部の空間とが完全には断絶されないように、接着剤ＡＤＨの配置には隙間が残されていることが好ましい。

基板ＳＵＢは、図示しない複数の導体層と、これら複数の導体層を互いに絶縁する図示しない絶縁層と、これらの導体層を基板ＳＵＢの厚さ方向に接続する複数のスルーホールとを含んでいる。これら複数の導体層は、第１および第２の半導体チップＣＨ１およびＣＨ２の各端子を電気的に接続する、図示しない配線を含んでいる。基板ＳＵＢの裏面において、複数の半田ボールＳＢＬはこれら複数のスルーホールＴＨにそれぞれ接続されている。

以降、第２の半導体チップＣＨ２に注目して、基板ＳＵＢとの接続を行うための半田バンプや、対応する基板ＳＵＢ側の電極などについて説明する。ただし、これらの構成は、第１の半導体チップＣＨ１にも同様に適用可能である。

図４Ａは、第１の実施形態による半導体基板のうち、第２の半導体チップＣＨ２を実装する領域の構成例を示す平面図である。図４Ａでは、この領域を枠ＦＲＭで示している。図４Ａに示した枠ＦＲＭの内側には、合計７個の電極ＥＬＤが形成されている。なお、図４Ａに示した電極ＥＬＤの総数や配置は、あくまでも一例であって、本実施形態を限定するものではない。

図４Ｂは、第１の実施形態による半導体装置側の電極ＥＬＤの構成例を示す、図４Ａに示した断面線Ｃ−Ｃによる断面図である。図４Ｂに示した電極ＥＬＤの構成要素について説明する。電極ＥＬＤは、電極パッドＰＡＤ１と、予備半田層としての接合補助電極ＰＣとを含んでいる。一例として、本実施形態における接合補助電極ＰＣは、錫、銀および銅の無鉛半田合金であるＳｎ３Ａｇ０．５Ｃｕを材料として形成されている。

図４Ｂに示した電極ＥＬＤの構成要素の接続関係について説明する。図４Ｂに示した電極パッドＰＡＤ１は、例えば直径Ｄ１Ａの円盤型であって、基板ＳＵＢの上に形成されている。図４Ｂに示した接合補助電極ＰＣは、電極パッドＰＡＤ１の上に形成されており、例えば、２つの円盤型領域に分けて考えることが可能である。すなわち、接合補助電極ＰＣの第１の領域は、電極パッドＰＡＤ１に接続されており、その直径Ｄ１Ｂは第２の領域の直径Ｄ１Ｃとは異なる。なお、基板ＳＵＢの表面には、接合補助電極ＰＣにおける第１および第２の領域の境界に達する厚みのソルダレジストＳＲが積層されている。接合補助電極ＰＣの第２の領域は、ソルダレジストＳＲから露出している。

図４Ａおよび図４Ｂに示した電極ＥＬＤの製造方法について説明する。まず、基板ＳＵＢを用意する。基板ＳＵＢの表面に、導体層に含まれる配線に半導体チップを接続するための電極パッドＰＡＤ１群を形成する。電極パッドＰＡＤ１群上にソルダレジストＳＲを形成し、接合補助電極ＰＣを形成するため電極パッドＰＡＤ１群上のソルダレジストＳＲを開口する。これらのソルダレジストＳＲ開口群の配置に対応する開口部を有するマスクを製造する。このマスクを、その開口部がソルダレジストＳＲ開口群に合うように固定し、印刷によって各端部上に接合補助電極ＰＣを形成する。そして、リフローなどの熱を加えることで接合補助電極ＰＣと電極パッドＰＡＤ１を接続する。その後、接合補助電極ＰＣをコイニングし、表面を平坦化する。

図５Ａは、第１の実施形態による第２の半導体チップＣＨ２の構成例を示す平面図である。図５Ａに示した第２の半導体チップＣＨ２は、合計７個の半田バンプＳＢを有している。なお、図５Ａに示した半田バンプＳＢの総数や配置は、あくまでも一例であって、本実施形態を限定するものではないが、図４Ａに示した電極ＥＬＤの総数や配置に対応している必要があることは言うまでもない。

図５Ｂは、第１の実施形態による半田バンプＳＢの実装前の構成例を示す、図５Ａに示した断面線Ｄ−Ｄによる断面図である。図５Ａに示した半田バンプＳＢの構成要素について説明する。

図５Ｂに示した半田バンプＳＢは、電極パッドＰＡＤ２と、保護膜ＰＦと、アンダーバンプメタルＵＢＭと、銅バンプＣＢと、ボール状半田ＢＳとを含んでいる。

図５Ｂに示した半田バンプＳＢの構成要素の接続関係について説明する。半導体集積回路ＩＣの表面に、電極パッドＰＡＤ２が形成されている。半導体集積回路ＩＣと、電極パッドＰＡＤ２との上に、保護膜ＰＦが形成されている。この保護膜ＰＦは、電極パッドＰＡＤ２の上に、直径Ｄ２Ｃの開口を有している。保護膜ＰＦと、その開口を介した電極パッドＰＡＤ２との上に、直径Ｄ２Ｂおよび厚みＴ１を有するアンダーバンプメタルＵＢＭが形成されている。アンダーバンプメタルＵＢＭの上に、アンダーバンプメタルＵＢＭと同じ直径Ｄ２Ｂの銅バンプＣＢが形成されている。銅バンプＣＢの上に、直径Ｄ２Ａのボール状半田ＢＳが形成されている。ボール状半田ＢＳは、銅バンプＣＢの表面のみならず、その側面の一部に接触していても構わない。

図５Ａおよび図５Ｂに示した半田バンプＳＢの製造方法について説明する。まず、半導体ウェハ上に、複数の半導体集積回路を形成する。これら複数の半導体集積回路のそれぞれの主面上に、電極パッドＰＡＤ２、保護膜ＰＦ、アンダーバンプメタルＵＢＭおよび銅バンプＣＢを形成する。銅バンプＣＢの配置に対応する開口部を有するレジストを形成し、メッキによって半田バンプＳＢを形成後、そのレジストを除去する。半導体ウェハを加熱して半田をリフローし、その後冷却することでボール状半田ＢＳを形成する。ボール状半田ＢＳが形成された後、半導体ウェハのダイシングを行い、半導体チップごとに切り分ける。

本実施形態によるボール状半田ＢＳについて説明する。本実施形態によるボール状半田ＢＳは、鉛フリー半田で生成されている。本実施形態による鉛フリー半田は、主成分である錫と、所定濃度の銅とを含んでいる。ここで、銅の所定濃度は、以下のように決定される。

半導体チップをフリップチップ実装によって基板に接続する際に、ボール状半田が溶融する温度まで、基板および半導体チップを加熱するリフロー工程が必要とされる。このとき、鉛フリー半田に含まれる錫と、主に電極に含まれる銅との金属間化合物である銅錫間化合物Ｃｕ_６Ｓｎ_５が、ボール状半田および電極の間に生成される。

半導体チップを基板にフリップチップ実装する方法について説明する。まず、電極ＥＬＤが形成された基板の主面と、半田バンプＳＢが形成された半導体チップの主面とを対向させる。一般的には、基板の主面が上を向き、半導体チップを裏返してその主面が下を向く状態にする。基板上の電極ＥＬＤと、半導体チップ上の半田バンプＳＢとを重ねた状態で、全体を加熱してリフローする。その後、全体を冷却する。

このリフロー工程は、半導体装置の製造工程のみならず、半導体装置の最終製品への実装工程にも含まれる。このとき、電極や銅錫間化合物Ｃｕ_６Ｓｎ_５に含まれる銅がボール状半田に拡散し、ボール状半田における銅の濃度が上がる。ボール状半田における銅の濃度が上がりすぎて、銅と錫の共晶点を超えてしまうと、ボール状半田と、銅錫間化合物Ｃｕ_６Ｓｎ_５とが互いに弾き合う、いわゆる「濡れが悪い」または「濡れていない」などと表現される状態に陥る。

また、製造後の半導体装置または最終製品に対する試験工程では、熱サイクル試験が複数回、場合によっては数百回以上も繰り返されて、その都度、電極や銅錫間化合物Ｃｕ_６Ｓｎ_５に含まれる銅がボール状半田に拡散するのみならず、ボール状半田は加熱によって膨張し、冷却によって収縮する。このとき、鉛フリー半田と、銅錫間化合物Ｃｕ_６Ｓｎ_５とでは温度変化による収縮率および膨張率が異なるため、両者の界面に剥離やクラックが発生する場合がある。

このような剥離やクラックは、半導体装置および基板の間の接続不良、すなわちオープン不良の原因となり、半導体装置の製造における歩留まりの低下に繋がる。

銅および錫の共晶点における銅の重量比含有率は、０．８７％であることが知られている。ここで、残る９１．３％は主成分たる錫である。ただし、この重量比含有率は、半導体装置の製造工程と、半導体装置の最終製品への実装工程と、半導体装置または最終製品に対する各種の試験工程とに含まれる全ての加熱工程を経て、最終的に到達することが許容される基準値である。

したがって、基板に実装する前のボール状半田では、半田ボールにおける銅の重量比濃度の基準値は、上記の０．８７％よりも低くなくてはならない。本実施形態では、リフロー肯定を繰り返す実験を繰り返した結果、この基準値を０．４５％に設定することで、半導体装置ＳＤにおけるオープン不良発生の抑制を実現した。

この観点では、鉛フリー半田における銅の重量比濃度に、下限側の基準値を設ける必要は無い。ただし、実際問題として、本実施形態の場合は、銅の重量比濃度を０．１３％未満に引き下げることは、鉛フリー半田を生成するにあたって困難であった。したがって、本実施形態による鉛フリー半田における銅の重量比濃度は、０．１３％以上かつ０．４５％以下であることが好ましい。

図６Ａは、第１の実施形態による半田バンプの実装後の構成例を示す断面図である。図６Ｂは、従来技術による半田バンプの実装後の構成例を示す断面図である。図６Ａおよび図６Ｂに示した構成要素について説明する。

図６Ａおよび図６Ｂの断面図は、基板ＳＵＢと、ソルダレジストＳＲと、第１電極としての電極パッドＰＡＤ１と、第１の界面ＩＦ１と、第１の錫銅合金層ＡＬ１と、ボール状半田ＢＳと、第２の錫銅合金層ＡＬ２と、第２の界面ＩＦ２と、第２電極としての銅バンプＣＢと、第２の半導体チップＣＨ２とを含んでいる。なお、図５Ｂに示したアンダーバンプメタルＵＢＭ、保護膜ＰＦおよび電極パッドＰＡＤ２については、図６Ａおよび図６Ｂでは図示を省略している。

電極パッドＰＡＤ１は、基板ＳＵＢの主面上に形成されている。銅バンプＣＢは、第２の半導体チップＣＨ２の上に形成されている。ソルダレジストＳＲは、基板ＳＵＢの主面上に形成されている。ボール状半田ＢＳは、電極パッドＰＡＤ１および銅バンプＣＢの間に接合されている。第１の錫銅合金層ＡＬ１は、電極パッドＰＡＤ１と、ボール状半田ＢＳとの間に形成されている。第２の錫銅合金層ＡＬ２は、銅バンプＣＢと、ボール状半田ＢＳとの間に形成されている。第１の界面ＩＦ１は、ボール状半田ＢＳと、第１の錫銅合金層ＡＬ１との界面を示している。第２の界面ＩＦ２は、ボール状半田ＢＳと、第２の錫銅合金層ＡＬ２との界面を示している。

図６Ｂに示した従来技術の場合は、電極パッドＰＡＤ１または銅バンプＣＢからボール状半田ＢＳへ銅が溶け込んだ結果、ボール状半田ＢＳにおける銅の濃度が、錫と銅の共晶点における銅の濃度を超えている。そのため、第１の界面ＩＦ１および第２の界面ＩＦ２において、第１の錫銅合金層ＡＬ１および第２の錫銅合金層ＡＬ２と、ボール状半田ＢＳとの密着力が低下しており、剥離やクラックが発生しやすくなっている。

図６Ａに示した本実施形態の場合は、電極パッドＰＡＤ１または銅バンプＣＢからボール状半田ＢＳへ銅が溶け込んでも、ボール状半田ＢＳにおける銅の濃度は、錫と銅の共晶点における銅の濃度を超えない。そのため、第１の界面ＩＦ１および第２の界面ＩＦ２において、第１の錫銅合金層ＡＬ１および第２の錫銅合金層ＡＬ２と、ボール状半田ＢＳとの密着力が低下せず、剥離やクラックが発生しにくくなっている。

図６Ａに示した本実施形態によるフリップチップ実装後のボール状半田ＢＳにおいて、その銅の濃度は、第１の錫銅合金層ＡＬ１または第２の錫銅合金層ＡＬ２との界面ＩＦ１またはＩＦ２においてより高く、ボール状半田ＢＳの中央部、すなわち電極パッドＰＡＤ１および銅バンプＣＢの中間地点においてより低い。

なお、上記の例では電極パッドＰＡＤ１および銅バンプＣＢの両方が、主成分として銅を含む金属で形成されている場合について説明した。しかし、電極パッドＰＡＤ１または銅バンプＣＢの一方だけが主成分として銅を含む金属で形成されていても、本実施形態によるクラック抑制は有効である。

（第２の実施形態）
第１の実施形態では、鉛フリー半田における銅の濃度を限定することで、実装後の半田バンプの接合界面における接続不良の発生を抑制出来ることを説明した。この不良の発生をさらに抑制するために、本実施形態では半田バンプの内部に発生するボイドについて説明する。

半田バンプや予備半田層を形成する際に、空気を巻き込むなどの原因で、望まないボイドが半田の中に発生する場合がある。このようなボイドは、実装後にも残るので、特に半田バンプおよび電極の界面またはその付近に存在すると、この界面における剥離やクラックが発生しやすくなり、その成長が加速されることが実験により確認された。

したがって、本実施形態では、ボイドの存在や、その大きさや、その密度などに対して、従来技術には設けられていなかった規格を、一例として以下のように設けた。すなわち、直径Ｄ１Ｃが０．０５ｍｍ以上０．１０ｍｍ以下の接合補助電極ＰＣが直径３０μｍを超えるボイドを含む場合にはその基板ＳＵＢは使用不可とする。また、直径２０μｍ以上３０μｍ以下のボイドは電極ごとに１個まで許容する。さらに、直径１５μｍ以上２０μｍ以下のボイドは電極ごとに４個まで許容する。なお、直径１５μｍ以下のボイドについては不問とする。

しかし、金属である半田の内部におけるボイドの存在や、その大きさや、その密度などを、非破壊検査によって検出することが困難である。そのような場合は、製造ロットごとに一部のサンプリング検査を行って、所定の基準値に収まったロットを選択的に使用しても良い。本実施形態によれば、半田における銅濃度の制限に加えて、ボイドの規格に係る選択を行うことによって、半田バンプにおける剥離やクラックなどをより抑制することが出来る。

以上、発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態に説明したそれぞれの特徴は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。

ＡＤＨ 接着剤
ＡＬ 合金部
ＢＳ ボール状半田
ＣＢ 銅バンプ
ＣＨ１、ＣＨ２ 半導体チップ
Ｄ１Ａ〜Ｄ１Ｃ、Ｄ２Ａ〜Ｄ２Ｃ 直径
ＥＬＤ 電極
Ｆ１Ａ、Ｆ１Ｂ、Ｆ２Ｂ フィレット
ＦＲＭ 枠
Ｈ１、Ｈ２ 高さ
ＨＤ 放熱樹脂
ＩＣ 半導体集積回路
ＩＦ 界面
ＬＩＤ リッド
ＰＡＤ１、ＰＡＤ２ パッド
ＰＣ 接合補助電極
ＰＦ 保護膜
ＳＢ 半田バンプ
ＳＢＬ 半田ボール
ＳＤ 半導体装置
ＳＲ ソルダレジスト
ＳＵＢ 基板
Ｔ１ 厚さ
ＴＨ スルーホール
ＵＢＭ アンダーバンプメタル
ＵＦ アンダーフィル

Claims (15)

1. 主面を有する基板と、
   前記基板の前記主面にフリップチップ実装された半導体チップと
   を具備し、
   前記基板は、
   前記基板の前記主面に形成されて、前記フリップチップ実装によって前記半導体チップと電気的に接続された第１電極
   を具備し、
   前記半導体チップは、
   半導体集積回路と、
   前記半導体集積回路の表面に形成されて、前記フリップチップ実装によって前記基板と電気的に接続された第２電極と、
   主成分としての錫および所定濃度の銅を含み、前記第１電極および前記第２電極に接合された鉛フリー半田からなる半田バンプと
   を具備し、
   前記所定濃度は、重量比で０．８７％以下である
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記所定濃度は、重量比で０．１３％以上である
   半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記第１電極は、
   主成分としての銅を含む金属
   を具備し、
   前記第２電極は、
   主成分としての銅を含む金属
   を具備し、
   前記第１電極および前記半田バンプの間に形成された第１錫銅合金層と、
   前記第２電極および前記半田バンプの間に形成された第２錫銅合金層と
   をさらに具備し、
   前記半田バンプの、前記第１錫銅合金層との界面および前記第２錫銅合金層との界面における銅の濃度が、前記第１電極および前記第２電極の中間地点、すなわち前記半田バンプの中央部における銅の濃度より高い
   半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第１電極は、
   前記基板の前記主面上に形成された導電性の第１パッドと、
   前記第１パッド上に、半田を主成分とする金属で形成された接合補助電極と
   を具備し、
   前記第２電極は、
   前記半導体集積回路の前記主面上に形成された導電性の第２パッドと、
   前記主面および前記第２パッドの上に形成されて、前記第２パッドの表面に達する開口部を有する非導電性の保護膜と、
   前記開口部から露出した前記第２パッドの表面および前記保護膜の前記開口部周辺部分の上に形成された導電性のアンダーバンプメタル層と、
   前記アンダーバンプメタル層の上に、銅を主成分とする金属で形成された銅バンプと
   を具備する
   半導体装置。
5. 請求項１または２に記載の半導体装置において、
   前記第１電極は、
   主成分としての銅を含む金属
   を具備し、
   前記第１電極および前記半田バンプの間に形成された錫銅合金層
   をさらに具備し、
   前記半田バンプの、前記錫銅合金層との界面における銅の濃度が、前記第１電極および前記第２電極の中間地点、すなわち前記半田バンプの中央部における銅の濃度より高い
   半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第１電極は、
   前記基板の前記主面上に形成された導電性の第１パッドと、
   前記第１パッド上に、半田を主成分とする金属で形成された接合補助電極と
   を具備する
   半導体装置。
7. 請求項１または２に記載の半導体装置において、
   前記第２電極は、
   主成分としての銅を含む金属
   を具備し、
   前記第２電極および前記半田バンプの間に形成された錫銅合金層
   をさらに具備し、
   前記半田バンプの、前記錫銅合金層との界面における銅の濃度が、前記第１電極および前記第２電極の中間地点、すなわち前記半田バンプの中央部における銅の濃度より高い
   半導体装置。
8. 請求項７に記載の半導体装置において、
   前記第２電極は、
   前記半導体集積回路の前記主面上に形成された導電性の第２パッドと、
   前記主面および前記第２パッドの上に形成されて、前記第２パッドの表面に達する開口部を有する非導電性の保護膜と、
   前記開口部から露出した前記第２パッドの表面および前記保護膜の前記開口部周辺部分の上に形成された導電性のアンダーバンプメタル層と、
   前記アンダーバンプメタル層の上に、銅を主成分とする金属で形成された銅バンプと
   を具備する
   半導体装置。
9. 半導体集積回路と、
   前記半導体集積回路に接続された電極と、
   銅および錫を含む鉛フリー半田で生成されて、前記電極に接続された半田バンプと
   を具備し、
   実装前の状態で、前記半田バンプにおける銅の含有率が重量比で０．４５％以下である
   半導体チップ。
10. 請求項９に記載の半導体チップにおいて、
    前記銅の含有率が重量比で０．４５％以下かつ０．１３％以上である
    半導体チップ。
11. 請求項９または１０に記載の半導体チップにおいて、
    前記電極は、
    主成分としての銅を含む金属
    を具備し、
    前記電極および前記半田バンプの間に形成された錫銅合金層
    をさらに具備し、
    前記半田バンプの、前記錫銅合金層との界面における銅の濃度が、中心部における銅の濃度より高い
    半導体チップ。
12. 請求項９または１０に記載の半導体チップにおいて、
    前記電極は、
    前記半導体集積回路の前記主面上に形成された導電性のパッドと、
    前記主面および前記パッドの上に形成されて、前記パッドの表面に達する開口部を有する非導電性の保護膜と、
    前記開口部から露出した前記パッドの表面および前記保護膜の前記開口部周辺部分の上に形成された導電性のアンダーバンプメタル層と、
    前記アンダーバンプメタル層の上に、銅を主成分とする金属で形成された銅バンプと
    を具備する
    半導体チップ。
13. 半導体基板上に予備半田層を形成することと、
    半導体チップ上に半田バンプを形成することと、
    前記半導体基板および前記半導体チップを、前記予備半田層および前記半田バンプを介して接続することと
    を具備し、
    前記半田バンプは、
    主成分としての錫および所定含有率の銅を含む鉛フリー半田
    を具備し、
    前記所定含有率は、
    前記接続の前は重量比０．４５％以下であり、
    前記接続の後は重量比０．８７％以下である
    半導体装置の製造方法。
14. 請求項１３に記載の半導体装置の製造方法において、
    前記予備半田層を形成することとは、
    主面上に第１電極群を有する前記半導体基板を生成することと、
    前記第１電極群の配置に対応する開口部を有するソルダレジストを生成することと、
    前記第１電極群の配置に対応する開口部を有するマスクを生成することと、
    前記マスクを用いた印刷によって、前記第１電極群上に前記予備半田層を形成することと
    を具備し、
    前記半田バンプを形成することは、
    主面上に第２電極群をそれぞれ有する複数の前記半導体集積回路を半導体ウェハ上に形成することと、
    前記第２電極群の配置に対応する開口部を有するレジストを生成することと、
    前記レジストを用いたメッキによって、前記第２電極群上に半田バンプを形成することと、
    前記ウェハを加熱して前記半田バンプをリフローすることと、
    前記リフローされた半田バンプを冷却してボール状半田に形成することと、
    前記主面上に前記ボール状半田が形成された前記複数の半導体集積回路をダイシングして半導体チップごとに切り分けることと
    を具備し、
    前記接続することは、
    前記半導体基板の主面および前記半導体チップの主面を対向させることと、
    前記予備半田層および前記半田バンプを重ねて加熱、リフローおよび冷却を行うことと
    を具備する
    半導体装置の製造方法。
15. 請求項１４に記載の半導体装置の製造方法において、
    前記半田バンプを形成することは、
    前記半導体基板上に形成された前記複数の接合補助電極のうち所定のサンプル数についてボイド不良率を確認することと、
    前記ボイド不良率が所定の基準値に収まった前記半導体基板を選択的に使用することと
    をさらに具備する
    半導体装置の製造方法。

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