JP2018093001A

JP2018093001A - 電子装置及び電子装置の製造方法

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Publication number: JP2018093001A
Application number: JP2016233414A
Authority: JP
Inventors: 只木　進二; Shinji Tadaki; 進二只木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2016-11-30
Filing date: 2016-11-30
Publication date: 2018-06-14
Anticipated expiration: 2036-11-30
Also published as: JP6729331B2

Abstract

【課題】エレクトロマイグレーションや発熱に対して信頼性の高い接合部を有する半導体装置を提供する。
【解決手段】半導体装置は、第１の接合対象体と、前記第１の接合対象体の上に積層された第２の接合対象体と、前記第１の接合対象体と前記第２の接合対象体を電気的に接続する接合部と、を有し、前記接合部は、前記第１の接合対象体の第１接続端子と前記第２の接合対象体の第２接続端子の間に位置する金属間化合物層を有し、前記金属間化合物層はこの金属間化合物層の体積の５０％〜７０％を占めるＮｉＳｎ合金層を有する。
【選択図】図２

Description

本発明は、電子装置と電子装置の製造方法に関する。

近年の携帯端末の普及とデータ通信量の増大により、電子装置の微細化と高密度化がいっそう求められている。メモリセルや配線幅の微細化には限界があり、３次元実装等の高集積技術の開発が進められている。３次元実装では、シリコンチップあるいはシリコンインターポーザ基板に貫通ビア（ＴＳＶ：Through Silicon Via）を形成してシリコンチップの表裏面の回路を導通させる。また、チップ間をマイクロバンプ等の接合電極で接続することで、積層による高集積化を実現する。

プリント回路基板と、チップまたはインターポーザ基板の間は、比較的ピッチの大きいはんだバンプを用いてＣ４フリップチップ接合されている。これに対して、チップ間、あるいはチップとインターポーザ基板の間は、より小さなピッチのピラー状のマイクロバンプで接合される。マイクロバンプのピッチが小さいため、隣接するマイクロバンプ間で短絡が発生しないように、バンプ径は小さく設計されているが、これによってマイクロバンプを流れる電流密度が大きくなる。接合部に低融点のはんだ材料が用いられていると、接合部での電流密度の増大により、エレクトロマイグレーションやジュール熱の発生による障害が発生する。

接合部材を銅-スズ（ＣｕＳｎ）の金属間化合物（ＩＭＣ：Inter-Metal Compound）で形成して、接合部分における抵抗値の上昇を抑制する半導体装置が提案されている（たとえば、特許文献１参照）。また、金属間化合物とはんだバンプの界面を所定の凹凸形状とすることでエレクトロマイグレーション現象の発生を抑制する無鉛はんだバンプ接合構造が知られている（たとえば、特許文献２参照）。

特開２０１５−７２９９６号公報特開２０１４−２７１２２号公報

チップ間の接合部を金属間化合物で形成して高融点化することでエレクトロマイグレーション特性は向上する。しかし、チップ積層前のプロセスで過剰な熱が加わった場合、銅（Ｃｕ）製の端子とはんだバンプの間で合金化が進行し、リフロー時の接合不良の原因となる。積層前のＣｕＳｎ合金の生成を防ぐため、Ｃｕ端子とはんだ材料の間にバリア金属層が挿入されることがあるが、バリア金属層の存在により、チップの積層後に低融点のはんだ成分が残留し、エレクトロマイグレーションや配線部の発熱に対する信頼性が低下する。

本発明は、エレクトロマイグレーションや発熱に対して信頼性の高い接合部を有する半導体装置を提供することを目的とする。

一つの態様では、電子装置は、
第１の接合対象体と、
前記第１の接合対象体の上に積層された第２の接合対象体と、
前記第１の接合対象体と前記第２の接合対象体を電気的に接続する接合部と、を有し、
前記接合部は、前記第１の接合対象体の第１接続端子と前記第２の接合対象体の第２接続端子の間に位置する金属間化合物層を有し、前記金属間化合物層は、この金属間化合物層の体積の５０％〜７０％を占めるＮｉＳｎ合金層を有する。

１つの側面として、エレクトロマイグレーションや発熱に対して信頼性の高い接合部を有する電子装置が提供される。

実施形態の電子装置の一例を示す概略図である。電子装置の接合部の構成を示す図である。各種材料の０．１％故障率と電流密度の相関を示す図である。実施形態の接合部の作製工程を示す図である。接合前のＮｉ₃Ｓｎ₄合金層の成長を示す顕微鏡画像（断面）である。比較例１の接合状態を示す図である。比較例２の接合状態を示す図である。比較例２の顕微鏡画像（断面）である。

図１は、実施形態の接合構造を有する電子装置１の一例を示す。電子装置１は、接合対象体（たとえば半導体チップ）を積層することで、配線長の短縮と素子の高密度実装を実現する３次元実装構造を有する。

プリント回路基板、パッケージ基板などの回路基板２の上にインターポーザ３が配置され、インターポーザ３の上に半導体チップ４が配置されている。図１では、簡略化のためインターポーザ３の上に一つの半導体チップ４が描かれているが、インターポーザ３の上に複数の半導体チップを並列に配置してもよいし、半導体チップ４の上にさらに別の半導体チップを配置してもよい。インターポーザ３と半導体チップ４は、実施形態の接合構造を用いた接合対象体の一例である。

インターポーザ３は、回路基板２と半導体チップ４の間を中継またはピッチ変換する配線チップであり、積層構造に含まれる接合対象体のひとつである。回路基板２とインターポーザ３の間、及びインターポーザ３と半導体チップ４の間にアンダーフィル材が充填されてパッケージ化されていてもよい。

インターポーザ３は、はんだバンプ５により回路基板２にＣ４フリップチップ接合されている。半導体チップ４は、はんだバンプ５よりも径とピッチが小さい接合部１０でインターポーザ３の上面側に接合されている。インターポーザ３の表面と裏面に形成された電極または配線回路は、シリコン基板を貫通するシリコン貫通ビア（ＴＳＶ）７で直接接続されている。この構成により配線が短縮され、高密度実装となっている。

図２は、実施形態の接合部１０の構成を示す図である。接合部１０は、半導体チップ４に形成された銅（Ｃｕ）ピラー１４と、インターポーザ３に形成された銅（Ｃｕ）ピラー１３の間に、金属間化合物層１８を有する。Ｃｕピラー１４は、半導体チップ３の接合面に形成された接続端子である。同様に、Ｃｕピラー１３はインターポーザ３の接合面に形成された接続端子である。金属間化合物層１８の体積の５０％以上が突起状のＮｉＳｎ合金層１５で占められ、ＮｉＳｎ合金層１５はＣｕＳｎ合金層１９で被覆されている。ＣｕＳｎ合金層１９は、Ｃｕ₃Ｓｎ合金層１６とＣｕ₆Ｓｎ₅合金層１７を含む。Ｃｕ₃Ｓｎ合金層１６は、Ｃｕピラー１３との界面に位置してＮｉＳｎ合金層１５の半球型の突起の頂点と接している。Ｃｕ₆Ｓｎ₅合金層１７は、ＮｉＳｎ合金層１５の突起の側面の一部を覆っている。

Ｎｉ₃Ｓｎ₄の融点は７９６℃、Ｃｕ₃Ｓｎの融点は６７６℃、Ｃｕ₆Ｓｎ₅の融点は４１５℃であり、低融点のはんだ成分はすべて高融点の合金になっている。金属間化合物層１８を高融点の合金とすることで、接合部１０は、エレクトロマイグレーションやジュール熱の発生による障害に対して耐性を有する。

Ｎｉ₃Ｓｎ₄は、好ましくは金属間化合物層１８の体積の５０％〜７０％を占める。５０％未満だと十分に高い融点を実現するのが困難になる。７０％を超えるとＣｕＳｎ合金層１９が少なくなり、表面張力でＣｕＳｎが接合部の中心側に集まって空気層が介在し、抵抗が高くなるおそれがある。金属間化合物層１８の体積の５０％〜７０％をＮｉ₃Ｓｎ₄合金とすることで、高融点で低抵抗の接合部１０が得られる。

図３は、接合部の３種類の材料について、０．１％故障の累積分布関数（ＣＤＦ：Cumulative Distribution Function）と電流密度（Ａ／ｃｍ²）の関係を示す。縦軸は０．１％故障率、すなわち１０００個中の１個が故障するのにかかる時間を表わす。図中、黒丸のプロットは、低融点はんだ材料であるスズ−銀接合（図中、「ＳｎＡｇｊｏｉｎｔ」と表記）の特性である。白丸のプロットは、高融点の金属間化合物であるＣｕＳｎ接合の特性である。グレーのプロットは、実施形態のＮｉＳｎ接合の特性である。ＮｉＳｎはＣｕＳｎよりも融点が高い。これら３種類の接合部のサンプルを後述する手順で作製し、エレクトロマイグレーション試験を行って図３の相関を得た。

より詳細には、３種類のサンプルのそれぞれについて、試験温度１５０℃の恒温槽で、負荷電流値を３レベル設定して、エレクトロマイグレーション試験を行った。累積故障確率が対数正規分布をしていると仮定し、正規分布を仮定した累積故障分布の逆関数をｙ軸に、故障時間をｘ軸にプロットしたもの直線近似し、傾きと切片から、Blackの経験式
ＭＴＦ＝ＡＪ^-n exp(Ｅa／ｋＴ)
を用いて寿命を推定した。ここでＭＴＦはメジアン故障時間、Ａは定数、Ｊは電流密度、ｎは電流密度依存性係数（たとえばｎ＝２）、Ｅaは寿命の活性化エネルギー、ｋはボルツマン係数、Ｔは温度である。

試験の結果、３種類の材料のうち、１０年目に０．１％故障に至る許容電流密度が最も低いのが、低融点はんだ材料のＳｎＡｇである。低融点のはんだ材料を高融点の金属間化合物に変化させて接合部を形成することで、小径のマイクロバンプであっても許容される電流密度が向上する。ＮｉＳｎはＣｕＳｎと比較して融点が高く、ＣｕＳｎよりも許容電流密度を大きくすることができ、エレクトロマイグレーション耐性が向上する。

図４は、実施例の接合部１０の作製工程を示す図である。図４（Ａ）で、半導体チップ４の表面の図示しない電極パッド上に、電解めっき法により直径２０μｍのＣｕピラー１４を形成する。Ｃｕピラー１４はたとえば円柱形の突起であり、「Ｃｕピラー」と呼ばれてもよい。電解めっき用のシード層の形成やレジスト層のパターニングについては、本発明と直接関係がないので省略する。Ｃｕピラー１４上に、電解めっき法により厚さ３μｍのニッケル（Ｎｉ）層２１と、厚さ７μｍのＳｎＡｇ層を形成し、２４０℃でリフロー処理を行ってＳｎＡｇ層の形状を整える。その後室温で冷却して、半球状に突起するＳｎＡｇはんだバンプ２２を有する突起電極２５を形成する。

次に、図４（Ｂ）に示すように、２５０℃の加熱処理を３０分〜１２０分行う。突起電極２５を大気雰囲気中で２５０℃で一定時間加熱（アニール）した後に、還元雰囲気にて２５０℃で加熱する。還元雰囲気中での加熱処理は、ＳｎＡｇはんだバンプ２２のほぼすべてのＳｎがＮｉ層２１のＮｉとＮｉＳｎ合金を形成するまで行われる。大気雰囲気中と還元雰囲気中のトータルの加熱時間は３０〜１２０分である。これにより、ＳｎＡｇはんだバンプ２２のほぼ全体が、ＮｉＳｎ合金層１５に変化する。前半の大気雰囲気中での加熱工程で、成長しつつあるＮｉＳｎ合金層１５の表面が酸化されるため、一定程度反応が進んだ後に、水素、ギ酸等の還元雰囲気中で表面の酸化膜を除去しつつＮｉＳｎ合金層１５の生成を進める。これにより、Ｃｕピラー１４上に半球状のＮｉＳｎ合金層１５の突起電極が形成される。

次に、図４（Ｃ）に示すように、半導体チップ４の突起電極、すなわちＮｉＳｎ合金層１５を、インターポーザ（あるいはシリコンチップ）３上のＳｎＡｇはんだバンプ１２に接合する。インターポーザ３側では、あらかじめ電解めっき法で直径２０μｍのＣｕピラー１３が形成されており、Ｃｕピラー１３上にリフローによりＳｎＡｇはんだバンプ１２が形成されている。フリップチップボンダ等により、半導体チップ４のＮｉＳｎ合金層１５とインターポーザ３のＳｎＡｇはんだバンプ１２を位置合わせし、還元雰囲気で２４０℃でリフローを行って接合する。リフロー温度でＳｎＡｇはんだバンプ１２が熔融し、Ｃｕピラー１３とＣｕピラー１４の間を電気的に接続する。ＳｎＡｇはんだはリフロー温度で容易に変形して、インターポーザ３と半導体チップ４の接合面の高さばらつきや、変形を吸収する。

図４（Ｄ）は、接合された状態を示す。半導体チップ４のＣｕピラー１４と、インターポーザ３のＣｕピラー１３の間に金属間化合物層１８が形成されている。半球状のＮｉＳｎ合金層１５は金属間化合物層１８の５０％以上の体積を占め、ＮｉＳｎ合金層１５を被覆する形でＣｕＳｎ合金層１９が形成されている。ＮｉＳｎ合金層１５は、Ｃｕピラー１３との界面に位置するＣｕ3Ｓｎ合金層１６と接続されている。接合のためのリフロー温度（２４０℃）において、ＳｎＡｇはんだバンプ１２は溶融するが、ＮｉＳｎ合金層１５は溶融せず、半球型の形状が維持される。ＮｉＳｎ合金層１５の側面は、安定な構造のＣｕ₆Ｓｎ₅合金層１７で被覆され、ＮｉＳｎ合金層１５の頂部は融点の高いＣｕ₃Ｓｎ合金層１６と接続されている。

従来の接合構造では、ＣｕピラーとＳｎＡｇはんだ層の間にＮｉバリア層を挿入した状態でリフローにより電極同士が接合される構成例もある。リフローによる接合工程で電極の一部にＮｉ₃Ｓｎ₄は形成され得るが、Ｎｉ₃Ｓｎ₄は反応性が低いため金属間化合物の主要な構成要素とはならず、むしろはんだの合金化が阻害されて低融点はんだ材料が残る。これに対して、実施形態ではリフローによる接合前に、半導体チップ４の突起電極２５に加熱処理を行ってあらかじめ半球状のＮｉＳｎ合金層１５を形成し、その後、リフローにより対向電極と接合している。この製造工程により、高融点でエレクトロマイグレーション耐性の高い接合構造が得られる。図４（Ｄ）の構成のサンプルで０．１％故障時間と電流密度の相関をプロットしたのが図３の「ＮｉＳｎＩＭＣ」のプロットである。

図５（Ａ）と図５（Ｂ）は、図４（Ｂ）の工程で、Ｎｉ₃Ｓｎ₄が成長する様子を示す顕微鏡画像である。図５（Ａ）で、２５０℃での加熱処理の開始から数十分が経過した時点で、Ｎｉ層２１が徐々に薄くなり、Ｎｉ層２１とＳｎＡｇはんだバンプ２２の界面からＮｉ₃Ｓｎ₄が成長していく様子がわかる。図５（Ｂ）は、２５０℃でトータル１２０分のアニールを行った後の画像である。ほぼすべてのＳｎＡｇがＮｉ₃Ｓｎ₄に変化している。

図５（Ｃ）は、図４（Ｃ）で半導体チップ４と対向するインターポーザ３のＣｕピラー１３とＳｎＡｇはんだバンプ１２を示す顕微鏡画像である。図５（Ｂ）でほぼすべてのＳｎＡｇがＮｉ₃Ｓｎ₄に変わったならば、ＮｉＳｎ合金層が図５（Ｃ）のＳｎＡｇはんだバンプに位置合わせされ、リフローにより接合される。
＜比較例１＞

図６は、比較例１として、Ｎｉバリア層を挿入した突起電極２５を、事前の加熱処理なしにリフローで接合した接合構成を示す。図６（Ａ）で、半導体チップ４は、実施例１と同様の方法で形成された突起電極２５を有する。すなわち、電解めっき法により形成された直径２０μｍのＣｕピラー１４上に、厚さ３μｍのＮｉ層２１が形成され、厚さ７μｍに成長したＳｎＡｇはんだをリフロー処理して半球状のＳｎＡｇはんだバンプ２２を形成する。この端子構成全体を突起電極２５とする。

一方、対向するチップ１００にも、半導体チップ４と同様にして、Ｃｕ端子１０３を形成し、Ｃｕ端子１０３とＳｎＡｇはんだバンプ１０２の間に、Ｎｉ層１０４を配置する。この状態で位置合わせしてリフローを行うと、図６（Ｂ）の接合構成となる。ＳｎＡｇはんだの接合温度でのＮｉＳｎの反応は遅いため、Ｃｕピラー１４とＣｕ端子１０３の上にＮｉ層２１とＮｉ層１０４がそれぞれ残り、一部にＮｉＳｎ層２１１とＮｉＳｎ層１１２が形成される。ＳｎＡｇはんだバンプ２２とＳｎＡｇはんだバンプ１０２は溶融して一体化するが、ＮｉＳｎ層２１１とＮｉＳｎ層１１２の間に、ＳｎＡｇ層１１５として残存する。

図６（Ｃ）は、図６（Ｂ）の顕微鏡画像（断面）である。ＳｎＡｇ層とＮｉ層の界面に厚さ１μｍ以下のＮｉＳｎ層が形成されているが、大部分のはんだは合金化されず、接合部の中央付近にＳｎＡｇはんだが残存している。リフロー後の冷却でＳｎＡｇは固化するが、電流密度が大きくなると発熱により軟化し、接合の信頼性が低下する。このサンプルを用いてエレクトロマイグレーション試験を行い０．１％故障率と電流密度の相関をプロットしたのが、図３の「ＳｎＡｇ接合」のマークである。

図３において、同じ電流密度で比較した場合、ＳｎＡｇ接合で０．１％故障に至る時間は、実施例１のＮｉＳｎ接合と比較して、非常に短い。
＜比較例２＞

図７は、比較例２として、半導体チップ４のＣｕピラー１４上にＮｉ層２１を配置し、インターポーザ３のＣｕピラー１３にはＮｉ層を配置せずに、リフロー接合した構成を示す。図７（Ａ）において、半導体チップ４の突起電極２５で、Ｃｕピラー１４とＳｎＡｇはんだバンプ２２の間にＮｉ層２１が挿入されている。実施例１及び比較例１と同様に、電解めっき法で形成された直径２０μｍのＣｕピラー１３上に、厚さ３μｍのＮｉ層２１と、厚さ７μｍのＳｎＡｇ層を形成し、リフローによるＳｎＡｇはんだバンプ２２を形成する。インターポーザ３側では、Ｃｕピラー１３上にＳｎＡｇはんだバンプ１２が形成されており、ＳｎＡｇはんだバンプ２２とＳｎＡｇはんだバンプ１２が位置合わせされてリフローで接合される。

図７（Ｂ）で、リフローによりＣｕピラー１３との界面で、ＣｕＳｎ合金層１９が生成される。ＣｕＳｎ合金層１９は、Ｃｕピラー１３の界面に位置するＣｕ3Ｓｎ合金層１６と安定な構成のＣｕ6Ｓｎ5合金層１７を含む。

半導体チップ４側のＣｕピラー１４上では、Ｎｉ層２１とＳｎＡｇはんだバンプ２２の界面に薄いＮｉＳｎ合金層２１１が生成されるが、ＮｉＳｎの反応速度はＣｕＳｎの反応速度に比べて遅い。その結果、接合部ではＣｕＳｎが優勢になり、ＣｕＳｎの占有率が高くなる。

図８は、図７の接合部の状態を示す顕微鏡画像（断面）である。図８（Ａ）で、半導体チップ４側で円柱状のＣｕとバンプ状のＳｎＡｇの間にＮｉ層が配置されている。インターポーザ３側では、円柱状のＣｕ上にバンプ状のＳｎＡｇが形成されている。バンプ状のＳｎＡｇ同士を対向させ、位置合わせしてリフローで接合すると、図８（Ｂ）のように、ほとんどがＣｕＳｎ合金に変化する。半導体チップ４側のＣｕ端子の表面にＮｉ層が残存し、Ｎｉ層とＣｕＳｎ合金の界面に、厚さ１μｍ以下のＮｉＳｎ層が生成されている。このサンプルを用いてエレクトロマイグレーション試験を行い０．１％故障率と電流密度の相関をプロットしたのが、図３の「ＣｕＳｎＩＭＣ」のマークである。

図３の比較からわかるように、実施例１の構成では、金属間化合物層１８の５０％以上を占めるＮｉＳｎ合金層１５による高融点化により、エレクトロマイグレーション特性が向上している。リフロー接合前に加熱処理により形成された半球状のＮｉＳｎ合金層１５は、リフロー工程で対向するＳｎＡｇはんだバンプ１２と接合されると、ＳｎＡｇの溶融により半球形の突起の頂上部がＣｕピラー１３との界面近くまで到達する。その結果、ＮｉＳｎ合金層１５は、Ｃｕ₆Ｓｎ₅から相変化してより高融点になったＣｕ₃Ｓｎと直接連結され、間にＣｕ₆Ｓｎ₅が介在する場合よりも接合部が高融点となる。許容される電流密度が増大し、エレクトロマイグレーション耐性が向上する。

このような構造の接合部１０を有する半導体装置は、接合部での電流密度耐性とエレクトロマイグレーション耐性にすぐれており、接続の信頼性が向上する。

実施例では、低温はんだ材料としてＳｎＡｇ系のはんだ材料を用い、リフロー後の高融点の金属間化合物としてＮｉＳｎを例にとって説明したが、実施形態の接合部の構成と作成方法は、ＳｎＺｎ系、ＳｎＩｎ系、ＳｎＢｉ系など、鉛（Ｐｂ）を含まない低融点のはんだ材料を用いる場合にも適用できる。また、高融点の金属間化合物としてＰｔＳｎ合金またはＣｏＳｎ合金が５０％以上を占める接合部を形成してもよい。すなわち、化学量論的にＳｎと合金を生成し、かつ生成される合金の融点がＣｕ₆Ｓｎ₅よりも高い、さらに望ましくは融点がＣｕ₃Ｓｎよりも高い合金を用いてチップ間を接合してもよい。

実施形態では、積層構造の上側の半導体チップ４のＣｕピラー１４上にＮｉＳｎ合金バンプを形成したが、下側のインタポーザのＣｕピラー１３上にＮｉＳｎ合金バンプを形成してもよい。その場合は、リフロー接合時に半導体チップ４の側にＣｕＳｎ合金層を生成してＮｉＳｎ合金バンプと接続させる。リフロー処理時には積層の上下を逆にしてリフロー炉に搬送してもよい。

実施形態の半導体装置は、インターポーザ３上に１つの半導体チップ４が積層された構成に限定されず、回路基板の垂直方向に３以上の半導体チップが積層された３次元実装構造にも適用される。その場合は、各半導体チップにおいて、あらかじめはんだバンプ形成のためのリフロー温度よりも高い加熱温度で、Ｃｕピラー上に半球状のＮｉＳｎ合金層を形成しておく。接合時は、半球状のＮｉＳｎ合金層を下層の半導体チップのはんだバンプに仮搭載し、リフローにより接合する。仮搭載で３層以上に積層された半導体チップを、一回のリフロー処理で接合してもよい。各層の接合部の下層側で、はんだとＣｕピラーが反応してＣｕＳｎ層が生成され、ＮｉＳｎ合金層がＣｕＳｎ層で被覆されて高融点の接合部が形成される。このような処理により、接合信頼性の高い高集積の半導体装置が実現する。

上記では、接合対象体として半導体チップを例に説明したが、半導体チップに限らず、半導体チップを搭載したインターポーザや半導体チップを搭載した基板においても、適用可能である。

以上の説明に対し、以下の付記を呈示する。
（付記１）
第１の接合対象体と、
前記第１の接合対象体の上に積層された第２の接合対象体と、
前記第１の接合対象体と前記第２の接合対象体を電気的に接続する接合部と、
を有し、
前記接合部は、前記第１の接合対象体に接続される第１接続端子と前記第２の接合対象体に接続される第２接続端子の間に位置する金属間化合物層を有し、
前記金属間化合物層は、当該金属間化合物層の体積の５０％〜７０％を占めるＮｉＳｎ合金層を有する、
ことを特徴とする電子装置。
（付記２）
前記第１の接合対象体及び前記第２の接合対象体の少なくとも１方は、半導体チップであることを特徴とする付記１に記載の電子装置。
（付記３）
前記ＮｉＳｎ合金層は半球またはバンプ型の形状を有することを特徴とする付記１または２に記載の電子装置。
（付記４）
前記金属間化合物層は、前記ＮｉＳｎ合金層を被覆して前記第１接続端子と接続されるＣｕＳｎ合金層を有することを特徴とする付記３に記載の電子装置。
（付記５）
前記ＣｕＳｎ合金層は、前記第１接続端子との界面に位置するＣｕ₃Ｓｎ合金層と、前記Ｃｕ₃Ｓｎ層と前記ＮｉＳｎ合金層の間に位置するＣｕ₆Ｓｎ₅合金層を含むことを特徴とする付記４に記載の電子装置。
（付記６）
前記ＮｉＳｎ合金層の頂上部は前記Ｃｕ₃Ｓｎ合金層と接していることを特徴とする付記５に記載の電子装置。
（付記７）
前記金属間化合物層は、前記ＮｉＳｎ合金層を被覆して前記第１接続端子と接続されるＣｕＳｎ合金層を有することを特徴とする付記１に記載の電子装置。
（付記８）
前記ＮｉＳｎ合金層は、前記第２接続端子と物理的に連結していることを特徴とする付記１〜７のいずれかに記載の電子装置。
（付記９）
第１の接合対象体と第２の接合対象体がそれぞれの主面に対して垂直方向に積層された電子装置の製造方法において、
一方の接合対象体の接続端子上にＮｉ層を形成し、
前記Ｎｉ層の上に所定のリフロー温度ではんだバンプを形成し、
前記はんだバンプの形成後に、前記Ｎｉ層と前記はんだバンプを前記リフロー温度より高い温度で加熱処理して前記はんだバンプのほぼ全体をＮｉＳｎ合金層に変化させ、
前記ＮｉＳｎ合金層を、他方の接合対象体に形成されているはんだバンプに対向させてリフローにより接合する、
ことを特徴とする電子装置の製造方法。
（付記１０）
前記接合の工程で、前記第１の接合対象体の第１接続端子と前記第２の接合対象体の第２接続端子の間に金属間化合物層が生成され、前記金属間化合物層の体積の５０％〜７０％を前記ＮｉＳｎ合金層が占めることを特徴とする付記９に記載の電子装置の製造方法。
（付記１１）
前記加熱処理は、大気中での第１加熱処理と、還元雰囲気中での第２加熱処理を含むことを特徴とする付記９または１０に記載の電子装置の製造方法。
（付記１２）
前記リフローにより接合する工程は、前記加熱処理の温度よりも低い温度で行われることを特徴とする付記９〜１１のいずれかに記載の電子装置の製造方法。

１半導体装置（電子装置）
２回路基板
３インターポーザ（第１の接合対象体）
４半導体チップ（第２の接合対象体）
１０接合部
１３、１４Ｃｕピラー（端子）
１５ＮｉＳｎ合金層
１６Ｃｕ₃Ｓｎ合金層
１７Ｃｕ₆Ｓｎ₅合金層
１８金属間化合物層
１９ＣｕＳｎ合金層
２５突起電極

Claims

第１の接合対象体と、
前記第１の接合対象体の上に積層された第２の接合対象体と、
前記第１の接合対象体と前記第２の接合対象体を電気的に接続する接合部と、
を有し、
前記接合部は、前記第１の接合対象体の第１接続端子と前記第２の接合対象体の第２接続端子の間に位置する金属間化合物層を有し、
前記金属間化合物層は、当該金属間化合物層の体積の５０％〜７０％を占めるＮｉＳｎ合金層を有する、
ことを特徴とする電子装置。
前記第１の接合対象体及び前記第２の接合対象体の少なくとも１方は、半導体チップであることを特徴とする請求項１に記載の電子装置。
前記ＮｉＳｎ合金層は半球またはバンプ型の形状を有することを特徴とする請求項１または２に記載の電子装置。
前記金属間化合物層は、前記ＮｉＳｎ合金層を被覆して前記第１接続端子に接続されるＣｕＳｎ合金層を有することを特徴とする請求項３に記載の電子装置。
前記ＣｕＳｎ合金層は、前記第１接続端子との界面に位置するＣｕ₃Ｓｎ合金層と、前記Ｃｕ₃Ｓｎ層と前記ＮｉＳｎ合金層の間に位置するＣｕ₆Ｓｎ₅合金層を含むことを特徴とする請求項４に記載の電子装置。
前記ＮｉＳｎ合金層の頂上部は前記Ｃｕ₃Ｓｎ合金層と接していることを特徴とする請求項５に記載の電子装置。
第１の接合対象体と第２の接合対象体がそれぞれの主面に対して垂直方向に積層された電子装置の製造方法において、
一方の接合対象体の接続端子上にＮｉ層を形成し、
前記Ｎｉ層の上に所定のリフロー温度ではんだバンプを形成し、
前記はんだバンプの形成後に、前記Ｎｉ層と前記はんだバンプを前記リフロー温度より高い温度で加熱処理して前記はんだバンプのほぼ全体をＮｉＳｎ合金層に変化させ、
前記ＮｉＳｎ合金層を、他方の半導体チップに形成されているはんだバンプに対向させてリフローにより接合する、
ことを特徴とする電子装置の製造方法。
前記接合の工程で、前記第１の接合対象体の第１接続端子と前記第２の接合対象体の第２接続端子の間に金属間化合物層が生成され、前記金属間化合物層の体積の５０％〜７０％を前記ＮｉＳｎ合金層が占めることを特徴とする請求項７に記載の電子装置の製造方法。