JPS6216535A - 電子装置 - Google Patents
電子装置Info
- Publication number
- JPS6216535A JPS6216535A JP15526185A JP15526185A JPS6216535A JP S6216535 A JPS6216535 A JP S6216535A JP 15526185 A JP15526185 A JP 15526185A JP 15526185 A JP15526185 A JP 15526185A JP S6216535 A JPS6216535 A JP S6216535A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit chips
- card
- wiring
- signal processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕□
本発明は、多数の集積回路チップが高密度で実装された
電子装置に於いて、集積回路チップをカード上に起立さ
せ且つそのカードと対向する集積回路チップの側面近傍
をボンディングして実装したカード・ユニットを備える
ようにすることに依り、集積回路チップを３次元的に配
列して実装の高密度化を図り、しかも、集積回路チップ
間の信号遅延を低減して高速の信号処理を可能とするよ
うにしたものである。
電子装置に於いて、集積回路チップをカード上に起立さ
せ且つそのカードと対向する集積回路チップの側面近傍
をボンディングして実装したカード・ユニットを備える
ようにすることに依り、集積回路チップを３次元的に配
列して実装の高密度化を図り、しかも、集積回路チップ
間の信号遅延を低減して高速の信号処理を可能とするよ
うにしたものである。
本発明は、コンピュータや各種ディジタル信号処理装置
など高密度で実装された多数の集積回路チップを育する
電子装置に関する。
など高密度で実装された多数の集積回路チップを育する
電子装置に関する。
一般に、この種の電子装置では、集積回路チップを高密
度に、しかも、浮遊インダクタンスが小さくなるように
実装する為、フリップ・チップ・ボンディング法を採用
している。
度に、しかも、浮遊インダクタンスが小さくなるように
実装する為、フリップ・チップ・ボンディング法を採用
している。
従来のフリップ１チツプ・ボンディング法によれば、カ
ード上に複数の集積回路チップを平面的、即ち、２次元
的に配列してボンディングを行っている。
ード上に複数の集積回路チップを平面的、即ち、２次元
的に配列してボンディングを行っている。
第５図は従来例を説明する為の要部斜面図を表している
。
。
図に於いて、１はカード、２は集積回路チップ、３は集
積回路チップ２間を結ぶ為にカード１上に形成された配
線をそれぞれ示している。
積回路チップ２間を結ぶ為にカード１上に形成された配
線をそれぞれ示している。
第５図に見られる従来のカード・ユニットでは集積回路
チップ２が２次元的に配列されているので、カード１の
面積は集積回路チップ２の総面積よりも必ず大きくなり
、カード１上に存在する集積回路チップ２の数が多くな
ると、離れた集積回路チップ２間を接続した場合の配線
が長くなり信号の遅延が大になり、コンピュータや各種
ディジタル信号処理装置などでは高速信号処理が不可能
になる。
チップ２が２次元的に配列されているので、カード１の
面積は集積回路チップ２の総面積よりも必ず大きくなり
、カード１上に存在する集積回路チップ２の数が多くな
ると、離れた集積回路チップ２間を接続した場合の配線
が長くなり信号の遅延が大になり、コンピュータや各種
ディジタル信号処理装置などでは高速信号処理が不可能
になる。
本発明は、極めて簡単な構成で集積回路チップを高密度
で実装することを可能にし、集積回路チップ間の信号遅
延を低減させ、高速信号処理を可能にした電子装置を提
供する。
で実装することを可能にし、集積回路チップ間の信号遅
延を低減させ、高速信号処理を可能にした電子装置を提
供する。
本発明一実施例を解説する為の第１図を借りて説明する
。
。
本発明に依る電子装置では、集積回路チップ２をカード
１上に起立させ且つそのカード１と対向する集積回路チ
ップ２の側面近傍をボンディングすることに依り実装し
たカード・ユニットを備える構成を採っている。
１上に起立させ且つそのカード１と対向する集積回路チ
ップ２の側面近傍をボンディングすることに依り実装し
たカード・ユニットを備える構成を採っている。
このような手段を採ると、集積回路チップ２は３次元的
に配列されるので従来技術に依る２次元的な配列のもの
と比較すると実装の密度は著しく向上し、しかも、集積
回路チップ２間の信号遅延は低減されて高速の信号処理
が可能である。
に配列されるので従来技術に依る２次元的な配列のもの
と比較すると実装の密度は著しく向上し、しかも、集積
回路チップ２間の信号遅延は低減されて高速の信号処理
が可能である。
第１図は本発明一実施例に於けるカード・ユニットの要
部斜面図を表し、第５図に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。
部斜面図を表し、第５図に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。
図に於いて、４は集積回路チップ２の側面に設置された
配線モジュールを示している。
配線モジュールを示している。
本実施例が第５図に関して説明した従来のカード・ユニ
ットと相違する点は、図からも明らかなように、集積回
路チップ２をカード１上に起立させ３次元的に配列して
ボンディングしてあり、また、配列された集積回路チッ
プ２の側面には、それら集積回路チップ２間を接続する
配線が形成されている配線モジュール４が取り付けられ
ていることである。
ットと相違する点は、図からも明らかなように、集積回
路チップ２をカード１上に起立させ３次元的に配列して
ボンディングしてあり、また、配列された集積回路チッ
プ２の側面には、それら集積回路チップ２間を接続する
配線が形成されている配線モジュール４が取り付けられ
ていることである。
第１図に見られる実施例が第５図について説明した従来
例に比較して集積回路チップ２の実装密度が向上してい
ることは云うまでもなく、また、同一数の集積回路チッ
プ２を実装した場合、平均的にはほぼ実装密度の平方根
に逆比例して集積回路チップ２間の信号遅延を改善でき
るので、この点に関する本実施例の改善効果は顕著であ
り、しかも、集積回路チップ２に於ける側面のうち、カ
ード１に面していない側面には配線モジュール４を取り
付けることに依って集積回路チップ２間を最短距離で結
ぶのに大きく寄与することが可能となり、更に、集積回
路チップ２の一部を利用して配線モジュール４間を接続
することもできる。
例に比較して集積回路チップ２の実装密度が向上してい
ることは云うまでもなく、また、同一数の集積回路チッ
プ２を実装した場合、平均的にはほぼ実装密度の平方根
に逆比例して集積回路チップ２間の信号遅延を改善でき
るので、この点に関する本実施例の改善効果は顕著であ
り、しかも、集積回路チップ２に於ける側面のうち、カ
ード１に面していない側面には配線モジュール４を取り
付けることに依って集積回路チップ２間を最短距離で結
ぶのに大きく寄与することが可能となり、更に、集積回
路チップ２の一部を利用して配線モジュール４間を接続
することもできる。
第２図はカード・ユニットの要部分解斜面図を表し、第
１図及び第５図に於いて用いた記号と同記号は同部分を
表すか或いは同じ意味を持つものとする。
１図及び第５図に於いて用いた記号と同記号は同部分を
表すか或いは同じ意味を持つものとする。
図に於いて、ＩＡはカード１に於けるボンディング・パ
ッド、２Ａは集積回路チップ２に於けるボンディング・
パッド、４Ａは配線モジュール４に於けるボンディング
・パッド、４Ｂは配線モジュール４に於ける配線、５は
半田材をそれぞれ示している。
ッド、２Ａは集積回路チップ２に於けるボンディング・
パッド、４Ａは配線モジュール４に於けるボンディング
・パッド、４Ｂは配線モジュール４に於ける配線、５は
半田材をそれぞれ示している。
第３図は集積回路チップ２をカード１に固着する場合を
説明する為の要部分解側面図を表し、第１図及び第２図
及び第５図に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
説明する為の要部分解側面図を表し、第１図及び第２図
及び第５図に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
図では、左端の集積回路チップ２は１枚のみでカード１
にボンディングする状態を例示しているが、他は２枚を
背中合せに貼着してからカード１にボンディングする状
態を示している。尚、集積回路チップ２が１枚のみの場
合は通常の信号用を兼ねたボンディング・パッド２Ａの
他に保持用のボンディング・パッド２Ｂが必要である。
にボンディングする状態を例示しているが、他は２枚を
背中合せに貼着してからカード１にボンディングする状
態を示している。尚、集積回路チップ２が１枚のみの場
合は通常の信号用を兼ねたボンディング・パッド２Ａの
他に保持用のボンディング・パッド２Ｂが必要である。
さて、第２図及び第３図に於いて、カード１に於けるボ
ンディング・パッドＩＡ、配線モジュール４に於けるボ
ンディング・パッド４Ａなどには必要に応じて半田材５
を蒸着法にて付着させたり、或いは、半田ボールなどの
半田材５を付着させておき、これ等の半田材５を用いて
集積回路チップ２をカード１上に起立した状態で溶着固
定し、また、必要に応じて集積回路チップ２に於けるカ
ード１に面していない側面に配線モジュール４を溶着固
定するものである。尚、カード１及び配線モジュール４
の材料としては、シリコン基板、セラミック基板、ポリ
イミドのフレキシブル・ケーブル等を用いることができ
る。
ンディング・パッドＩＡ、配線モジュール４に於けるボ
ンディング・パッド４Ａなどには必要に応じて半田材５
を蒸着法にて付着させたり、或いは、半田ボールなどの
半田材５を付着させておき、これ等の半田材５を用いて
集積回路チップ２をカード１上に起立した状態で溶着固
定し、また、必要に応じて集積回路チップ２に於けるカ
ード１に面していない側面に配線モジュール４を溶着固
定するものである。尚、カード１及び配線モジュール４
の材料としては、シリコン基板、セラミック基板、ポリ
イミドのフレキシブル・ケーブル等を用いることができ
る。
第４図は第１図乃至第３図に関して説明したカード・ユ
ニットの複数を実装したボード・ユニットの要部側面図
を表し、第１図乃至第３図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
ニットの複数を実装したボード・ユニットの要部側面図
を表し、第１図乃至第３図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
図に於いて、６はカード・ユニットを搭載するボードを
示している。
示している。
図では、二つのカード・ユニットを背中合せにしてボー
ド６に実装しである。尚、配線モジュール４は省略して
あり、また、カード・ユニットをボード６に実装するの
は従来の方法を適用して良い。
ド６に実装しである。尚、配線モジュール４は省略して
あり、また、カード・ユニットをボード６に実装するの
は従来の方法を適用して良い。
本発明に依る電子装置では、集積回路チップをカード上
に起立させ且つそのカードと対向する側面近傍をボンデ
ィングすることに依り実装したカード・ユニットを備え
る構成になっている。
に起立させ且つそのカードと対向する側面近傍をボンデ
ィングすることに依り実装したカード・ユニットを備え
る構成になっている。
この構成に依ると、集積回路チップは３次元的に配列さ
れるから、従来の２次元的な配列のものと比較すると実
装密度は著しく向上し、また、集積回路チップ間の信号
遅延も小さくなるから高速の信号処理が可能となり、コ
ンピュータやディジタル信号処理装置として好適である
。
れるから、従来の２次元的な配列のものと比較すると実
装密度は著しく向上し、また、集積回路チップ間の信号
遅延も小さくなるから高速の信号処理が可能となり、コ
ンピュータやディジタル信号処理装置として好適である
。
第１図は本発明一実施例に於けるカード・ユニットの要
部斜面図、第２図はカード・ユニットの要部分解斜面図
、第３図は集積回路チップをカードに固着する場合を説
明する為の要部分解側面図、第４図はボード・ユニット
の要部側面図、第５図は従来技術に依るカード・ユニッ
トの要部斜面図をそれぞれ表している。 図に於いて、１はカード、２は集積回路チップ、３は配
線、４は配線モジュール、５は半田材、６はボード、Ｉ
Ａはカード１に於けるボンディング・パッド、２Ａは集
積回路チップ２に於けるボンディング・パッド、４Ａは
配線モジュール４に於けるボンディング・パッド、４Ｂ
は配線モジュール４に於ける配線をそれぞれ示している
。 特許出願人 工業技術院長 等々力 達第１図
部斜面図、第２図はカード・ユニットの要部分解斜面図
、第３図は集積回路チップをカードに固着する場合を説
明する為の要部分解側面図、第４図はボード・ユニット
の要部側面図、第５図は従来技術に依るカード・ユニッ
トの要部斜面図をそれぞれ表している。 図に於いて、１はカード、２は集積回路チップ、３は配
線、４は配線モジュール、５は半田材、６はボード、Ｉ
Ａはカード１に於けるボンディング・パッド、２Ａは集
積回路チップ２に於けるボンディング・パッド、４Ａは
配線モジュール４に於けるボンディング・パッド、４Ｂ
は配線モジュール４に於ける配線をそれぞれ示している
。 特許出願人 工業技術院長 等々力 達第１図
Claims (1)
- 集積回路チップをカード上に起立させ且つそのカードと
対向する側面近傍をボンディングすることに依り実装し
たカード・ユニットを備えてなることを特徴とする電子
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15526185A JPS6216535A (ja) | 1985-07-16 | 1985-07-16 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15526185A JPS6216535A (ja) | 1985-07-16 | 1985-07-16 | 電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6216535A true JPS6216535A (ja) | 1987-01-24 |
| JPH038110B2 JPH038110B2 (ja) | 1991-02-05 |
Family
ID=15602047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15526185A Granted JPS6216535A (ja) | 1985-07-16 | 1985-07-16 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216535A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362986A (en) * | 1993-08-19 | 1994-11-08 | International Business Machines Corporation | Vertical chip mount memory package with packaging substrate and memory chip pairs |
| US5426566A (en) * | 1991-09-30 | 1995-06-20 | International Business Machines Corporation | Multichip integrated circuit packages and systems |
| US5502667A (en) * | 1993-09-13 | 1996-03-26 | International Business Machines Corporation | Integrated multichip memory module structure |
| US5561622A (en) * | 1993-09-13 | 1996-10-01 | International Business Machines Corporation | Integrated memory cube structure |
| US6573460B2 (en) | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Post in ring interconnect using for 3-D stacking |
| US6573461B2 (en) | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Retaining ring interconnect used for 3-D stacking |
| US6856010B2 (en) | 2002-12-05 | 2005-02-15 | Staktek Group L.P. | Thin scale outline package |
| JP2011039040A (ja) * | 2009-07-14 | 2011-02-24 | Honeywell Internatl Inc | 垂直にセンサ組み立てる方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425077U (ja) * | 1977-07-20 | 1979-02-19 | ||
| JPS5684385U (ja) * | 1979-11-30 | 1981-07-07 |
-
1985
- 1985-07-16 JP JP15526185A patent/JPS6216535A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425077U (ja) * | 1977-07-20 | 1979-02-19 | ||
| JPS5684385U (ja) * | 1979-11-30 | 1981-07-07 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426566A (en) * | 1991-09-30 | 1995-06-20 | International Business Machines Corporation | Multichip integrated circuit packages and systems |
| US5362986A (en) * | 1993-08-19 | 1994-11-08 | International Business Machines Corporation | Vertical chip mount memory package with packaging substrate and memory chip pairs |
| US5397747A (en) * | 1993-08-19 | 1995-03-14 | International Business Machines Corporation | Vertical chip mount memory package and method |
| US5502667A (en) * | 1993-09-13 | 1996-03-26 | International Business Machines Corporation | Integrated multichip memory module structure |
| US5561622A (en) * | 1993-09-13 | 1996-10-01 | International Business Machines Corporation | Integrated memory cube structure |
| US6573460B2 (en) | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Post in ring interconnect using for 3-D stacking |
| US6573461B2 (en) | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Retaining ring interconnect used for 3-D stacking |
| US6856010B2 (en) | 2002-12-05 | 2005-02-15 | Staktek Group L.P. | Thin scale outline package |
| JP2011039040A (ja) * | 2009-07-14 | 2011-02-24 | Honeywell Internatl Inc | 垂直にセンサ組み立てる方法 |
| US8703543B2 (en) | 2009-07-14 | 2014-04-22 | Honeywell International Inc. | Vertical sensor assembly method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH038110B2 (ja) | 1991-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |