TW201327699A - 半導體晶片及搭載其之半導體模組 - Google Patents

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Abstract

以往之高速／大電流之半導體晶片中，係於晶片之單面配置有所有之電氣連接端子。因此，為了供應穩定之電源電流或降低從電源對訊號系之雜訊，係將多個端子分成電源流入端子與電源流出端子。其結果，有搭載有前述半導體晶片之半導體元件之端子數目之增多、構裝面積之增大之課題。於半導體晶片之兩面區分配置電源系與訊號系之電氣連接端子。藉由使大電流流動之流路之容許電流值增大，即使係較少端子數目亦能進行穩定之電源供應、能減低對訊號系之雜訊混入、因接腳數目減低使構裝面積減低、放熱效果之增大等。又，藉由搭載有此半導體晶片之半導體模組，能實現即使係大電流流動之高速動作亦穩定之特性。

Description

半導體晶片及搭載其之半導體模組
本發明係關於多接腳或大電力之半導體元件之構成法。又，係關於搭載有此半導體元件之半導體模組之構成法。
近年，半導體元件之技術大幅進步，被廣泛利用於工業用機器、民生用機器等廣範圍。其結果，達到大幅貢獻於搭載有半導體元件之機器、系統之小型化、輕量化、低價格化、高功能化等。另一方面，對半導體元件之要求並未停止，仍被期待更加之高積體化、高速化、高度化，且亦被期待半導體元件之小型化。若回應此等之要求，則會引起半導體元件之多接腳化或大電力化。又，若半導體元件之大電力化或高速化持續進展，則必須有電源供應路等之適當設計。例如，若電源供應路不穩定，則電路動作會不穩定，且於輸出入訊號易重疊雜訊，導致成為誤動作之原因。此種電源供應路之設計，多使用將電源供應端子或接地端子並列地分配至多數個接腳，以使電源供應路穩定之手法。此設計手法雖有效，但相反地，卻會造成更多接腳。此結果，半導體元件與外部電路之連接點增大，而亦被指出有連接可靠性降低之問題。再者，亦被指出有將半導體元件搭載於應用系統時之構裝面積亦必須增大之缺點。
多接腳且大電力、且高速動作之半導體元件中， (1)作為電源供應路之半導體元件之「端子」之分配與配置之方式；(2)消除雜訊混入輸出入訊號而導致誤動作；(3)減少接腳數，連接可靠性之確保與構裝面積之減低；(4)減低晶片溫度之上升之放熱構造；等為重要項目，尤其是(1)為重要。
以下舉出現狀技術之一例。
(a)圖14為Intel製CPU(Pentium4)之接腳排列表[下述引用非專利文獻1之圖9(39頁)與圖10~11(42~43頁)]。全775接腳之端子中有415接腳(相當於全接腳數目之約55%)分配至電流流入端子(VCC)與電流流出端子(VSS)(為接地端子，為流入之電源電流之返回端子)。該圖中，將VCC之端子以灰色標記，將VSS之端子以斜線塗滿標記。
(b)適於HPC(超級電腦)之CPU，8000接腳之端子中有約6000接腳分配至電源與接地。CPU中，由於從電源流入之電流值達到100安培(瞬間值)，因此單一端子容量不足。因此，雖將複數個端子並列利用以謀求大容量化，但現狀為，為了有「穩定之電源供應」而不得不將多個端子分配至電源系(電流流入端子與電流流出端子)。
圖15係顯示揭載於下述引用非專利文獻1之圖4(33頁)之Pentium4之構造之圖。該圖(a)為半導體元件部分，該圖(b)為插座部分。如該圖(a)所示，該半導體元件由半導體晶片(顯示為Core)、搭載有電容器之基板(顯示為Substrate) 使在半導體晶片之發熱釋放之罩體(IHS,Integrated Heat Speader)插入於該半導體晶片與該罩體間以提高熱傳導率之熱傳導材(Tim,Thermal Interface Material)等構成。該半導體晶片係以電路面為下側，於該基板倒裝晶片連接。此種構成中，與該半導體晶片之電氣連接均在前述電路面(圖中為下側之面)進行。亦即，電源電流之流入、電源電流之流出、輸出入訊號之流入、輸出入訊號之流出係在該半導體晶片之單面進行。此種構成中，所有的電流(電源與輸出入訊號)係經由單一平面進出，電源供應路或訊號傳送路之圖案設計或配置係複雜。此結果，成為不得不將特別是電源供應用之接腳數目(端子數目)分配多數個來配置之狀況。此外，最新的CPU(Intel Core i7)亦係同樣之元件構成。
再者，圖15之構成中，在前述半導體晶片產生之發熱(在配置有電子電路之面產生)，係使熱能於該半導體晶片之厚度方向流動，並透過前述熱傳導材從前述罩體面放熱。由於半導體晶片之熱傳導率較金屬等低(銅之約4%)，因此上述放熱路對該半導體晶片之冷卻效果可謂非充分。
又，由於電源供應路亦有大電流流動，因此若產生此電流之電磁場衝入輸出入訊號路，則在該輸出入訊號路流動之訊號會重疊雜訊。此種雜訊有時會引起前述半導體元件之誤動作，特別是在高速化之動作中會成為大問題。為了阻止此種雜訊之重疊，圖15之構成中，係區分配置電源系之端子群與輸出入系之端子群，以使其難以引起相互之電磁干涉。為了實現此種配置，係將前述半導體晶片或前 述基板之圖案設計作成較複雜。
若以較少接腳數目亦能達成「穩定之電源供應」，即亦能減低半導體元件之接腳數目，進而亦能減低前述基板之面積。再者，在將該半導體元件組裝於應用系統等之情形，亦能減少電氣連接點，謀求連接可靠性之提升且高密度構裝。因上述理由，在多接腳且大電力、且高速動作之半導體元件中，係被強烈期待開發出能達成「穩定之電源供應」、阻止雜訊重疊於輸出入訊號、能減低連接用之接腳數目(端子數目)之半導體元件之構成及相關連之構裝技術。
一般而言，半導體元件係由半導體晶片與封裝體構成。因此，為了對應至前段落為止記載之習知半導體元件中之現狀，需以前述半導體晶片與前述封裝體兩者為檢討對象。亦即，為了打破習知半導體元件之上述現狀，搭載於半導體元件之半導體晶片之改良為第一要務。又，只要實現已改良之半導體晶片，則亦改良搭載該半導體晶片之半導體元件、進而搭載該半導體晶片之半導體模組。
[先行技術文獻] [非專利文獻1]資料
Document Number：310308-002，「Intel Pentium 4 Processor 6X1 Sequence」Intel公司，2007年1月版
目前大多使用之CPU[運算處理用之IC]或GPU[影像處 理用之IC]等多接腳且大電力、且高速動作之半導體元件中，為了能達成「穩定之電源供應」，係將多個接腳數目(端子數目)分配至電源系。因此，因容許電流值較大之端子構成等，即使係較少端子數目亦能達成「穩定之電源供應」之半導體元件之開發為課題。
由於在高速動作下，從大電流流動之配線對輸出入訊號之雜訊混入容易引起誤動作，因此其課題為如何將此種雜訊之混入儘可能減小。
若使半導體元件之積體度增大，則接腳數目亦有增大之傾向。進而，如前所述，伴隨大電力，分配至電源系之接腳數亦增大。因此，減低接腳數目以確保連接可靠性，同時使在將前述半導體元件搭載於應用系統時之構裝面積減少亦為課題。
特別是大電力之半導體元件中，放熱之機構為重要。如前所述，由於矽半導體之熱傳導率較金屬小，因此達成更有效率之放熱構成亦為課題。
本發明，係於電子電路積體化之半導體晶片之配置有前述電子電路之第1主面配置有：(1)第1端子群，包含輸入訊號往前述半導體晶片流入之端子及輸出訊號從前述半導體晶片流出之端子；以及(2)第2端子群，包含輸入訊號從前述半導體晶片流出之端子及輸出訊號往前述半導體晶片流入之端子；於前述半導體晶片之第1主面之背面即第2主面配置有：(3)第3端子群，包含電源電流往前述半導體晶片流入之端子；以及(4)第4端子群，包含電源電流從前 述半導體晶片流出之端子。
本說明書中，係將關連之用語如下述般分類。
半導體晶片：
從以擴散製程作成之晶圓藉由劃線而切出之晶片。於該晶片配置有至少1個半導體元件(電晶體、二極體等之總稱)、更一般而言為構成電子電路之複數個半導體元件。於該晶片之排列有電子電路之第1主面配置有用以將該晶片對外部電路電氣連接之「端子」。該電氣連接為打線連接時，該「端子」係於氧化膜設有開口而有金屬(多為鋁)露出。該電氣連接為對應表面構裝工法之球柵陣列連接時，於該「端子」設有導電性之球體(多為焊料)。又，一般而言，於該半導體晶片之前述第2主面或側面為「裸露」狀態而未配置有保護膜層。此外，後述之「晶片尺寸封裝體(CSP)」如同其名係與晶片相同(或大致相同)之大小且外觀上與「半導體晶片」視為同等。然而，由於為了確保耐環境性而「被封裝」，因此在本說明書中不稱為半導體晶片。
半導體元件：
係將前述半導體晶片封入封裝體後之構成。由於被封裝因此耐環境性優異。封裝體有多種類。此等之分類亦有各式各樣，但以下僅記載其一例。
(1)封裝材料之分類：以塑膠系與陶瓷系等硬質材料覆蓋半導體晶片之形狀為主流。亦有於帶狀之塑膠膜搭載有半導體晶片之TCP(或TAB)。又，最近指向半導體元件之小型化，於半導體晶片之背面配置樹脂等之板(中介層)，於此 板之背面側配置有端子之所謂晶片尺寸封裝體亦被實用化。
(2)以構裝法之分類：有電氣連接之端子為棒狀且將端子插入印刷基板等之孔而以焊料固定之插入構裝型與端子為板狀或球體狀而以焊料固定於印刷基板表面之導電箔之表面構裝型。
(3)以端子形狀與方向之分類：於封裝體之1方向或2方向排列有棒狀或板狀之導線之形狀(DIP為代表例)、於封裝體之4方向排列有板狀之導線之形狀(QFP為代表例)、以及球體狀之端子於封裝體背面排列成矩陣狀(格子狀)之形狀(BGA為代表例)等。
半導體模組：將至少1個以上之半導體晶片或半導體元件與電子零件(包含電阻、電容器等個別零件)等組合而作成一個「零件」之構成。模組之構成要素、規模、外觀等有多種分歧。一般而言，相較於前述之半導體晶片或半導體元件係由半導體製造廠生產，半導體模組則除了半導體製造廠以外亦有零件製造廠或裝置製造廠等來生產。於所搭載之應用系統為固有之構成，多為使用通用之半導體元件或電子零件等來發揮固有之功能。
電子零件：
亦稱為被動元件之零件，有電阻、電容器、電感(線圈)等。亦有將單一元件(個別零件)組合複數個而成之構成(例如模組電阻)。
本說明書中，係將前述半導體晶片之端子如下述般分 類。
電源電流流入之端子：
連接於驅動半導體晶片之直流電源且大電流流入之端子。多標記為VDD、VCC等。
電源電流流出之端子：
係已往「電源電流流入之端子」流入之電流所流出之端子，連接於直流電流。多標記為VSS、GND等。
輸入訊號流入之端子：
係時鐘、資料、控制等之訊號輸入之端子。
輸入訊號流出之端子：
係已往「輸入訊號流入之端子」流入之訊號電流流出之端子。
輸出訊號流出之端子：
係匯流排、狀態等之訊號輸出之端子。
輸出訊號流入之端子：
係從「輸出訊號流出之端子」流出之訊號電流成為返回電流流入之端子。
上述之「輸入訊號流出之端子」與「輸出訊號流入之端子」多標記為GND[在本段落中為「GND2」]。又，在此等之「輸入訊號流出之端子」與「輸出訊號流入之端子」中，由於任一者流動之電流均較小，因此亦進行共通化而減少端子數目之動作。「電源電流流出之端子」亦有標記為GND[在本段落中為「GND1」]之情形，但在GND2與GND1中流動之電流值大幅不同。因此，在將該半導體晶片 封入封裝體而構成半導體元件時或經由該封裝體往外部電路連接時，需將GND2與GND1以不同配線將訊號系從電源系在電路上分離以避免干涉。又，作為輸出入訊號用之端子，亦有採用被稱為「三態」之電路形式。所謂「三態」，係能藉由控制手段分別切換為(1)發揮訊號輸入用端子之功能、(2)發揮訊號輸出用端子之功能、(3)將輸出阻抗設定為高阻抗而從連接之電路系絕緣之功能。此種「三態」，會隨時刻而成為「輸入訊號流入之端子」或「輸出訊號流出之端子」。本說明書中關於此種「三態」之端子，為了說明方便視為與上述之「輸入訊號流入之端子」同等。又，與該「三態」端子成對之端子(相當於前述GND2)，為了說明方便視為與上述之「輸入訊號流出之端子」同等。
上述段落所記載之構成中，係於前述半導體晶片之單面(形成有電子電路之前述第1主面)連接有輸入訊號或輸出訊號，並於該半導體晶片之相反面(前述第2主面)連接有電源供應用之配線。亦即，習知之半導體晶片中，係於前述第1主面連接有前述輸入訊號、前述輸出訊號、以及前述電源供應用之配線之全部。另一方面，本發明之特徵為，將前述半導體晶片之表背兩面區分使用，於一方之面(例如前述第1主面)配置較少電流流動之輸出入訊號系(亦包含電流返回之前述GND2)，於相反之面(例如前述第2主面)配置大電流流動之電源系(亦包含電流返回之前述GND1)。
由於將前述半導體晶片之表背兩面區分使用，因此為了將配置於前述第1主面之電子電路與配置於前述第2主 面之前述第3端子群或前述第4端子群電氣連接，必須有貫通於前述半導體晶片之厚度方向之配線(亦稱為TSV[矽穿孔]或貫通電極)。
由於會有大電流流動於前段落所記載之「貫通之配線」，因此必須採取容許電流值較大之構成。例如，可舉出使「貫通之配線」之剖面積增大，或配置複數條「貫通之配線」並將此等並列地電氣連接，或將該「貫通之配線」之材料以低電阻率之材料構成。特別是，在以銅等低電阻率之材料構成時，熱傳導率亦會變大，而亦產生使在前述半導體晶片之第1主面側所配置之電子電路產生之熱往第2主面側良好效率地放熱之效果。又，藉由配置於該第2主面側之構成前述第3端子群或第4端子群之端子之面積，而能使前述放熱之效果更加增大。
(1)將構成前述第3端子群之至少1個前述端子連接於配置於前述第2主面側之第1導電層；(2)將構成前述第4端子群之至少1個前述端子連接於配置於前述第2主面側之第2導電層；(3)前述第1導電層與前述第2導電層構成電容器。
於「電源電流流入之端子」與「電源電流流出之端子」之間，多並聯有吸收電源電壓之變動之大容量電容器與吸收因高速變化之電源電流導致之切換雜訊等雜訊之小容量電容器。此種連接中，由於電容器之體積較大，因此尤其是大容量之電容器多配置於搭載有該半導體晶片之半導體元件外側(例如構裝有半導體元件之印刷基板等)。另一方 面，該「小容量電容器」儘可能接近配置於前述半導體晶片，從減低雜訊之觀點來看較佳。前段落所記載之構成，係於前述第2主面側配置至少2層之導電層，且以構成該導電層之1組導電層為對向電極，而構成前述小容量電容器。
前段落所記載之「至少2層之導電層」係以下述處理形成：於前述第2主面之表面，(1)形成絕緣層，(2)形成由已圖案化之金屬等構成之第1導電層，(3)於該第1導電層表面形成絕緣層，(4)形成由已圖案化之金屬等構成之第2導電層。又，藉由反覆前述製程，亦能形成3層以上之導電層。為了由該「第1導電層」與該「第2導電層」構成前述電容器，此等兩個導電層必須「在空間上重疊」。進而，該「第1導電層」與構成「電源電流流入之端子」群之所指定之端子連接，該「第2導電層」與構成「電源電流流出之端子」群之所指定之端子連接。藉由此種構成，於該「電源電流流入之端子」與該「電源電流流出之端子」之間電氣地配置前述前述小容量電容器。
於前段落，記載有前述小容量電容器係以前述「第1導電層」與前述「第2導電層」構成。然而，該小容量電容器之構成並不限於此。例如有以超過3層之層數構成前述之導電層，將奇數層之導電層共通化而作成前述「第1導電層」，將偶數層之導電層共通化而作成前述「第2導電層」之構成。藉由此種構成，能容易地增大前述小容量電容器之靜電容值。
前述之小容量電容器之數目不限於1個。在前述半導體晶片之前述第2主面表面，配置複數個該電容器，選擇從複數個前述「電源電流流入之端子」與複數個前述「電源電流流出之端子」指定之1組之端子組，並依各自之端子組配置該電容器，亦為一例。
於前述半導體晶片之前述第1主面配置由至少1層構成之電氣配線層；將前述第1端子群與前述第2端子群對前述電氣配線層電氣連接。
高積體化之半導體晶片中，係於該晶片之前述第1主面之指定區域(例如該晶片之周邊區域)配置有連接輸出入訊號之多個端子。在將前述半導體晶片適用於應用系統時，依該應用系統固有之規格，亦有被要求將前述端子之連接狀態「再配線」之情形。例如，有用以減少連接用端子數目之位址固定「刪除能從外部控制之位址端子」、以及晶片選擇固定(成為恆已選擇晶片之狀態)等。作為其他例，可舉出將以打線連接為前提製造之半導體晶片(端子群配置於晶片周邊之4片)轉換(新的端子群於晶片全面二維排列)為可表面構裝之球柵陣列連接用之方式。此種「再配線」，多在取得已完成之半導體晶片(或者保持晶圓狀態)後，在使用者側實施。前段落所記載之構成中，於前述半導體晶片之前述第1主面配置由至少1層構成之電氣配線層；並將「輸入訊號流入之端子」與「輸出訊號流出之端子」(均對應前述第1端子群)或「輸入訊號流出之端子」與「輸出訊號流入之端子」(均對應前述第2端子群)等予以再 配線。藉由此種再配線，能實現滿足應用系統固有之規格(電氣規格與機械規格)之構成。
進一步使前段落所記載之構成發展，即亦能於前述電氣配線層表面搭載其他半導體晶片或半導體元件或電子零件。此種構成中，前述電氣配線層係構成前述半導體晶片與前述之「其他半導體晶片或半導體元件或電子零件」之電氣連接手段。
將以中介層與前述半導體晶片為構成要素之半導體模組以下述方式構成：(1)於前述中介層上搭載有包含前述半導體晶片之至少1個半導體晶片；(2)將前述半導體晶片之前述第1主面面對前述中介層側而配置；(3)將前述第1端子群與前述第2端子群以包含球柵陣列之連接方法電氣連接於前述中介層；(4)將前述第3端子群與前述第4端子群以包含打線之連接方法電氣連接於前述中介層。
構成前述中介層之材料係矽等半導體或樹脂等。前段落所記載之構成，係於該中介層上搭載前述半導體晶片，輸出入系之訊號係從該半導體晶片下側(為前述第1主面)以球柵等之連接手段連接於該中介層，電源系之配線係從該半導體晶片上側(為前述第2主面)以接合線等之連接手段連接於該中介層。在使用該接合線時，於製造技術上，係於該中介層之表面側(搭載有前述半導體晶片之側)連接接合線之一端。由於有電源供應用之大電流流動於該接合線，因此最好係使用較粗(例如100微米以上)之線。或者，亦可將超過2條之條數之接合線並列配置。再者，若指向 構裝密度之增大，則前述半導體模組較佳為具有球柵陣列(BGA)等之連接手段，並對搭載該半導體模組之印刷基板等進行面構裝，但並不限於此。上述構成中，電源供應用之大電流，係依(1)前述印刷基板、(2)該半導體模組之球柵(配置於前述中介層下側之面)、(3)設於前述中介層之貫通配線、(4)前述之較粗接合線(或複數條接合線)、(5)構成前述半導體晶片之前述第3端子群(對返回電流則為前述第4端子群)之端子、(6)連接前述半導體晶片之前述第2主面與前述第1主面之貫通配線、(7)組入前述半導體晶片之電子電路之順序流動。此等之電流路必須設定為容許電流值較大且其阻抗較小，以能在即使有大電流流動之情形下仍不會產生電壓下降或電壓變動。
前段落所記載之電源供應用之大電流係通過前述(3)之貫通配線。因此，需使該貫通配線之剖面積增大，或並列使用複數條貫通配線等，以增大該貫通配線之容許電流值。又，使該貫通配線之材料為銅等低電阻率材料亦有效果。進而，在使用銅等時，由於熱傳導率亦大，因此能將在配置於前述半導體晶片之第1主面側之電子電路產生之熱往前述中介層之厚度方向釋放，經由配置於該中介層下側之面之球柵往前述印刷基板側釋放。亦即，能有效地進行前述半導體模組之放熱。
上述構成中，在輸出入訊號系之電流，係依(1)前述印刷基板、(2)該半導體模組之球柵(配置於前述中介層下側之面)、(3)設於前述中介層之貫通配線、(4)構成前述半導體晶 片之前述第1端子群(或前述第2端子群)之端子、(5)組入前述半導體晶片之電子電路之順序流動。由於在輸出入訊號系流動之電流之值較小，因此並無增大容許電溶值之必要性。例如，亦可將在前述(3)之貫通配線之直徑設為10微米以下。在設計時應考慮之事項之一例，並非容許電流值，而係將前述第1端子群或前述第2端子群更高密度地排列。
搭載於前述半導體模組之半導體晶片不限於1個。有多種搭載形態，例如於前述中介層搭載有運算處理系之半導體晶片與1個以上之記憶系之半導體晶片之形態、搭載有運算處理系之半導體晶片與類比數位轉換系之半導體晶片與感測器系之半導體晶片之形態等。
(1)於前述第1主面側面對前述中介層側而配置之前述半導體晶片即第1半導體晶片之前述第2主面側，搭載第2半導體晶片或第2半導體元件或第2電子零件；(2)將前述第2半導體晶片或前述第2半導體元件或前述第2電子零件對前述第1半導體晶片電氣連接。
以往，雖標準係採用5V作為邏輯電路系之電源電壓，但伴隨高積體化、高速化，為了抑制電源消耗或發熱，使得電源電壓之低電壓化不斷進展。例如，CPU等之3.3V化進展至1.5V化，攜帶機器中電壓亦更加低(例如1.3V化)。然而，在電源電壓之低電壓化下，訊號振幅亦變小，對來自外部之雜訊混入之耐性亦降低。因此，在機器間之連接中，對5V之要求亦高。即使係前述半導體模組，亦多於進行高速運算處理之電路系使用例如1.5V之電源電壓，於周 邊電路系或介面電路系使用3.3V或5V。因此，從減低連接端子數目之觀點來看，對半導體模組之供應電源最好係1種類(例如3.3V)，並在該半導體模組內部轉換為其他電壓(例如1.5V)。前段落係針對此種狀況所記載，前述第2半導體晶片或前述第2半導體元件係構成從3.3V轉換為1.5V之電源電路等。然而，前述第2半導體晶片或前述第2半導體元件或前述第2電子零件並不限於構成前述電源電路。
前述段落所記載之構成中，除了於前述半導體晶片之第2主面搭載前述第2半導體晶片或前述第2半導體元件以外，亦可配置半導體晶片或半導體元件、進而配置電晶體等個別零件或電容器等電子零件等。特別是，在搭載電源系之半導體晶片等之形態中，配置電壓穩定化用之電容器為一較佳例。
將以中介層與前述半導體晶片為構成要素之半導體模組以下述方式構成：(1)於前述中介層上搭載包含前述半導體晶片之至少1個半導體晶片；(2)將前述半導體晶片之前述第2主面側面對前述中介層側而配置；(3)將前述第3端子群與前述第4端子群以包含球柵陣列之連接方法電氣連接於前述中介層；(4)將前述第1端子群與前述第2端子群以包含打線之連接方法電氣連接於前述中介層。
往前述半導體模組流入之電源電流較大時，最好係將該電源電流之供應路儘可能縮短，以防止不必要之電磁放射或電源電壓之下降。前段落所記載之構成中，係將前述半導體晶片之第3端子群或第4端子群與前述中介層對向 配置，並經由球柵等供應電源電流。此種構成中，由於未使用接合線，因此能進行更短之配線。又，輸出入訊號系(前述第1端子群與前述第2端子群)係以打線等之連接手段與前述中介層連接。因此雖接合線之條數較多，但藉由使用自動接合機等而從製造技術面來看不會特別成為較大問題。
將以中介層與前述半導體晶片為構成要素之半導體模組以下述方式構成：(1)於前述第2主面側面對前述中介層側而配置之前述半導體晶片即第3半導體晶片之前述第1主面側，搭載第4半導體晶片或第4半導體元件或第4電子零件；(2)將前述第4半導體晶片或前述第4半導體元件或前述第4電子零件電氣連接於前述第3半導體晶片。
在前述第4半導體晶片或第4半導體元件或第4電子零件與前述第3半導體晶片電氣連接時，較佳為於前述第3半導體晶片之前述第1主面配置前述之「再配線層」，以確保該電氣連接之容易性。特別是，當前述半導體晶片設計為通用之製品時，該第3半導體晶片之電氣連接端子之排列與前述第4半導體晶片或第4半導體元件之電氣連接端子之排列並不一定限於對應。例如，該電氣連接端子之排列節距等多為相異。因此，藉由確實地設計前述再配線層，而能由該再配線層「吸收」前述之排列節距之差異，確保連接之容易性。此種再配線層能以周知之手法形成，一般而言，由2層以上之電氣配線層構成。
前前段落所記載之構成中，係顯示於前述第3半導體 晶片之前述第1主面，搭載有1個「第4半導體晶片或半導體元件或電子零件」。然而，亦可搭載有2個以上之半導體晶片或半導體元件或電子零件。例如有線驅動器、多工器、介面(例如無線收發送訊電路等)、類比數位轉換器、運算放大器、溫度感測器等感測器、電源電路(例如電壓升壓電路等，不限於大容量)等，或者此等之組合。又，亦可搭載電源電壓穩定化或雜訊吸收用之電容器、升壓電路或無線電路中之電感、溫度檢測用之熱敏電阻等。
將以中介層與前述半導體晶片為構成要素之半導體模組以下述方式構成：(1)將前述第3半導體晶片之前述第2主面側面對前述中介層側而配置；(2)於前述第3半導體晶片之前述第1主面側配置第2中介層；(3)將前述第2中介層與前述第3半導體晶片電氣連接；(4)於前述第2中介層上配置第5半導體晶片或第5半導體元件或第5電子零件；(5)將前述第5半導體晶片或前述第5半導體元件或前述第5電子零件與前述第2中介層電氣連接；(6)將前述第2中介層以包含打線之連接方法電氣連接於前述中介層。
前段落所記載之構成之半導體模組，係以(從下側起依序)中介層、(第3)半導體晶片、第2中介層、第5半導體晶片(或半導體元件或電子零件)構成。該第2中介層，係為了在前述半導體晶片與前述第5半導體晶片或第5半導體元件或第5電子零件之電氣連接時確保該電氣連接之容易性而配置。此種狀況係與前述之「再配線層」相同功能。於前述之半導體晶片之前述第1主面形成再配線層為困難時 (例如在該再配線層之電氣配線層數中無法充分地再配線等)，代替該再配線層而配置前述第2中介層之方式係有效。該第2中介層，亦可係將樹脂基板加工而成之中介層或將矽基板等加工而成之半導體中介層等。此等中介層能以周知之手法作成。
前前段落所記載之構成中，雖係對前述半導體晶片配置有1個「第2中介層」與1個「第5半導體晶片或半導體元件或電子零件」，但並不限於此。例如亦可有(1)對前述半導體晶片，於1個「第2中介層」表面配置有超過2個之數目之「第5半導體晶片或半導體元件或電子零件」之構成；(2)對前述半導體晶片，配置超過2個之數目之「第2中介層」，並於各個之表面配置各1個之「第5半導體晶片或半導體元件或電子零件」之構成；(3)對前述半導體晶片，配置超過2個之數目之「第2中介層」，並於各個之表面配置超過2個之數目之「第5半導體晶片或半導體元件或電子零件」之構成等。
藉由本發明，(1)能藉由容許電流值較大之端子構成等，實現即使係較少端子數目亦能達成「穩定之電源供應」之半導體晶片或半導體元件；(2)能減低在高速動作時成為課題之從電源系之配線對輸出入訊號系之配線之混入雜訊；(3)能藉由接腳數目之減低確保連接可靠性；(4)能減低構裝前述半導體晶片或半導體元件時之面積；進而，(5)能有效地使在前述半導體晶片產生之熱釋放。
藉由將配置於半導體晶片之端子群配合使用目的分割 配置於該半導體晶片之第1主面與第2主面，而能得到前段落所記載之效果。具體例示為：
第1主面：輸入訊號流入之端子群、輸出訊號流出之端子群、輸入訊號流出之端子群、輸出訊號流入之端子群
第2主面：電源電流流入之端子群、電源電流流出之端子群之配置。
前段落中，係於配置於第2主面之電源電流流入之端子群與電源電流流出之端子群之間配置電容器，而能以該電容器吸收具有高頻成分之過渡的雜訊(切換雜訊)。
藉由於半導體晶片之第1主面配置電氣配線層，並電氣連接該半導體晶片之端子群，而能進行再配線。
能實現一半導體模組，該半導體模組係將配置於半導體晶片之第1主面側之輸出入系之端子群以球柵陣列對中介層電氣連接，將配置於該半導體晶片之第2主面側之電源系之端子群以接合線對該中介層電氣連接而構成。
能實現一半導體模組，該半導體模組係將配置於半導體晶片之第1主面側之輸出入系之端子群以球柵陣列對中介層電氣連接，將配置於該半導體晶片之第2主面側之電源系之端子群以較粗接合線對該中介層電氣連接，進而於該第2主面配置有第2半導體晶片(例如轉換電源電壓之半導體晶片)而構成。
能實現一半導體模組，該半導體模組係將配置於半導體晶片之第2主面側之電源系之端子群以球柵陣列對中介 層電氣連接，將配置於該半導體晶片之第1主面側之輸出入系之端子群以接合線對該中介層電氣連接而構成。
能實現一半導體模組，該半導體模組係將配置於半導體晶片之第2主面側之電源系之端子群以球柵陣列對中介層電氣連接，經由配置於該半導體晶片之第1主面側之電氣配線層將輸出入系之端子群以接合線對該中介層電氣連接，進而於配置於該第1主面側之電氣配線層配置有第3半導體晶片(例如週邊IC)而構成。
能實現一半導體模組，該半導體模組係將配置於半導體晶片之第2主面側之電源系之端子群以球柵陣列對中介層電氣連接，於配置於該半導體晶片之第1主面側之第2中介層搭載第4半導體晶片(例如週邊IC)，將配置於該半導體晶片之第1主面側之輸出入系之端子群及該第2中介層以接合線對該中介層電氣連接而構成。
以下，參照附圖詳細說明本發明之實施例之半導體晶片與半導體元件、以及搭載其之半導體模組。
圖1係顯示半導體元件之內部接線之圖。圖1中，10為搭載於封裝體11之半導體元件，12為半導體晶片。半導體晶片12藉由接合線等電氣連接於封裝體11之端子。
圖1中，13為輸入訊號系之端子群，由輸入訊號電流流入之端子14(以I標記)與流出之端子(以GND標記)構成。箭頭顯示各電流之流動方向。15為輸出訊號系之端子 群，由輸出訊號電流流入之端子16(以O標記)與流入之端子(以GND標記)構成。輸入訊號系中，由於流動之電流較小，因此係對複數個電流流入端子共通使用1個電流流出端子。輸出訊號系亦為同樣狀況。進而，端子群13與15所含之GND亦有在前述封裝體之端子(標記為gnd)共通化之情形。17為電源電流流入之端子(以VDD標記)，18為電源電流流出之端子(以VSS標記)，分別與前述封裝體之對應端子群(以vdd與vss標記)連接。此外，圖中之箭頭係顯示電流之流動方向。
端子17與18構成為連接有封裝體11之一個端子與半導體晶片12之複數個端子。此種構成，係反映了因半導體晶片12之端子排列節距較小故該端子數目亦設定為較大，相較於此因封裝體11之端子排列節距較大故該端子數目較少一事。亦即，在難以對應於排列於半導體晶片12之前述端子之全部來排列封裝體11之端子(端子數目增加，封裝體變大，進而半導體元件亦變大)時，係適用圖1所例示之配線手法。又，一般而言，半導體晶片12之以VSS標記之端子與以gnd標記之端子多為均與構成半導體晶片12之半導體基板相同。本說明書中，由於對半導體晶片12流入之電流與從半導體晶片12流出之電流為重要之構成要因，因此為了說明方便，係進行個別之標記。
本說明書中，在圖1所示之構成，係將14之輸入訊號電流流入之端子群(圖中標記為「I」)與16之輸出訊號電流流出之端子群(圖中標記為「O」)定為「第1端子群」。又， 將往14之端子流入之該輸入訊號電流流出之端子群與從16之端子流出之該輸出訊號電流流入之端子(圖中均標記為「gnd」)定為「第2端子群」。進而，將17定名為「第3端子群」，將18定名為「第4端子群」。
圖1中，半導體晶片12之所有端子群配置於該半導體晶片12之一個面內。另一方面，本發明之半導體晶片12中，其特徵在於將大電流流動之端子群(「第3端子群」與「第4端子群」)配置於該半導體晶片12之一個面內，將輸出入訊號系之端子群(「第1端子群」與「第2端子群」)配置於該半導體晶片12之另一個面內。
[實施例1]
圖2係顯示本發明之實施例1之半導體晶片20構成之圖。
圖2(a)中，21為半導體基板，圖之下側為第1主面22。於該第1主面22積體化有電子電路(未圖示)，表面配置有2層之配線層，此「2層之配線層」不過為一例，亦可係更多層之配線層。於該半導體基板設有貫通基板並連接於構成前述2層之配線層之指定之配線層23之貫通配線(亦稱為貫通電極)24。貫通配線24連接於配置於前述半導體基板之第2主面25之配線層26a與26b。該圖中，雖顯示配線層26a與26b配置有各1個之事例，但各自之數目不限於此，亦可係2個以上之數目。此外，貫通配線24與配線層26a與26b係從前述半導體基板經由絕緣膜等而被電氣絕緣。配線層26a與26b被以絕緣層27覆蓋，該絕緣層27之指定 之區域形成開口28a與28b。此等開口係作為從半導體晶片20對封裝體或外部電路電氣連接時之例如接合墊所利用。亦即，開口28a之區域對應於前述之「第3端子群」，開口28b之區域對應於前述之「第4端子群」。進而，於前述2層之配線層設有開口29a與29b。此等開口為從半導體晶片20對封裝體或外部電路電氣連接時之例如配置球柵陣列之區域。亦即，開口29a之區域對應於前述之「第1端子群」，開口29b之區域對應於前述之「第2端子群」。
圖2所示之構成中，雖描繪成於配線層26a與26b「必定」配置有開口28a與28b，但並不限於此。例如亦可配置不具有開口28a(或28b)之配線層26a(或26b)，而僅具有電氣配線功能。
圖2(a)所示之實施例中，構成前述電子電路之「輸出入訊號系」經由開口29a與29b，又，「電源電路系」則透過開口28a與28b與前述封裝體或外部電路連接。更具體記載為：開口28a(「第3端子群」)：電源電流往半導體晶片流入之端子；開口28b(「第4端子群」)：電源電流從半導體晶片流出之端子；開口29a(「第1端子群」)：輸入訊號往半導體晶片流入之端子或輸出訊號從半導體晶片流出之端子；開口29b(「第2端子群」)：輸入訊號往半導體晶片流出之端子或輸出訊號往半導體晶片流入之端子。
此外，上述狀況，係藉由適當設計來自前述之電子電路之配線而實現。
圖2(a)顯示了貫通配線24之厚度較薄，絕緣層27進入至該貫通配線區域之事例。另一方面，圖2(b)顯示了貫通配線24之厚度充分厚，絕緣層27僅局部存在於第2主面25之上面之事例。貫通配線24由於係經由開口28a、28b成為大電流即電源電流之流入與流出之電流路，因此電流路之阻抗需較低(例如增大貫通配線24之厚度或增大貫通配線24所占之區域)以避免電壓下降等產生。從此種觀點來看，可謂圖2(b)所示者係較圖2(a)更佳之事例。進而，藉由使貫通配線24之材料為低電阻率之材料，而有將前述電流路之阻抗更加減低之效果。又，銅等低電阻率之材料中，由於熱傳導率亦大，因此使在配置於第1主面22側之電子電路(未圖示)產生之熱往第2主面25側釋放之效果亦大。
實施例1之半導體晶片20中，係於第1主面22配置有第1端子群與第2端子群，將輸入訊號流入之端子或輸出訊號流出之端子作為前述第1端子群，並將輸入訊號流出之端子或輸出訊號流入之端子作為前述第2端子群。又，於第2主面25配置有第3端子群與第4端子群，將電源電流流入之端子作為前述第3端子群，並將電源電流流出之端子作為前述第4端子群。另一方面，由於前述之電子電路配置於第1主面22，因此該電子電路之配線一部分必須從第1主面22往第2主面25使配線延伸，此種電氣連接係以貫通配線24實現。
藉由實施例1之構成，能將大電流流動之端子群(亦係電流路)與輸出入訊號流動之端子群分散配置於半導體晶片20之表背。藉由將大電流流動之端子群與貫通配線24之構成最佳化(例如使阻抗儘可能縮小等)，而即使減少構成前述端子群之端子數目，亦能避免因電源系統導致之障礙(例如電源電壓之下降或變動)，進而使放熱效果增大。
[實施例2]
圖3係顯示本發明之實施例2之半導體晶片30構成之圖。圖3中，與圖2相同之編號係顯示相同構成要素。
圖3(a)中，31a與31b為貫通配線，連接於配線層26a。31c與31d為貫通配線，連接於配線層26b。圖3(a)中，於構成前述電子電路、構成前述之2層之配線層之指定之配線層23之複數處配置有前述貫通配線(31a等)，連接於共通之配線層26a或26b。亦即，由於於構成半導體晶片之電子電路包含相同電位之複數個前述配線層(23)，因此藉由將此等在配線層26a或26b等共通化，而能實質減低該半導體晶片之端子數目。上述狀況，在如圖14所示之習知例般為具有多數個電源電流流入端子(或電源電流流出端子)之半導體晶片之情形，特別有效。
圖3(b)係從第2主面側觀看該圖(a)之半導體晶片之俯視圖。該圖中，與圖3(a)相同之編號係顯示相同構成要素。
圖3(b)係顯示了配線層26a與26b形成於該半導體晶片之第2主面之大致全面之事例。此種構成中，在該第1主面側之電子電路產生之熱係經由前述貫通配線(31a、31b、 31c、31d)往前述配線層導引，而從該配線層之寬廣面積放熱。又，藉由以銅等高熱傳導率之材料形成該配線層，進而增大該配線層之厚度，而能實現更佳之放熱效果。
進而，圖3之實施例2中，可藉由取得形成有電子電路之晶圓(或晶片)並對該晶圓(或晶片)進行後加工，來實現圖3之構成。一般而言，於從半導體製程產線製得之晶圓包含所有之端子群配置於前述第1主面側之晶片。由於藉由對該晶圓施以貫通配線而能實現圖3之構成，因此能將「通用規格」之晶片改作成配合應用系統(搭載該晶片)之「個別規格」之晶片。藉由此種優點，能大幅減低將「通用規格」之晶片直接構裝時之「端子數目」。進而，端子數目之減低，亦能減低構裝所必要之面積。
[實施例3]
圖4係顯示搭載有圖2所示之半導體晶片20之本發明之實施例3之半導體元件構成之圖。圖4中，與圖2相同之編號係顯示相同構成要素。圖4中，40為半導體元件，41為配置於開口29a、29b、構成球柵陣列(BGA)之導電性之球體。該球體以焊料(較佳為無鉛焊料)等金屬材料構成。又，該圖中，作為「半導體元件」之構成例，顯示有稱為「BGA晶片尺寸封裝體」之元件。圖4之半導體元件構造與圖2之「半導體晶片」類似。然而，圖2之半導體晶片係從晶圓切出之狀態，設有用以提高耐環境性之保護膜層等，相對於此，圖4之半導體元件，係於半導體晶片表面(第1主面與第2主面)或側面(對晶片劃線時之側壁)設有保護 膜(不過並未圖示)，此點兩者相異。此外，圖4例示之「半導體元件」亦稱為「晶片尺寸封裝體」，為作為製品流通之形狀。
實施例3亦同樣地，輸出入系之訊號流動之前述「第1端子群」與「第2端子群」配置於前述半導體晶片之第1主面側，大電流流動之前述「第3端子群」與「第4端子群」配置於前述半導體晶片之第2主面側。
[實施例4]
圖5係顯示本發明之實施例4之半導體晶片之圖。圖5(a)中，與圖2相同之編號係顯示相同構成要素。又，圖5(a)中，顯示開口28a(構成第3端子群)與開口28b(構成第4端子群)分別為1個之情形，但並不限於此。50為經改良之半導體晶片，51為第1導電層，52為第2導電層，第1導電層51配置於前述第2主面，且電氣連接於前述「構成第3端子群之至少1個端子」(相當於28a)及貫通配線53。第2導電層52配置於前述第2主面側，且電氣連接於前述「構成第4端子群之至少1個端子」(相當於28b)及貫通配線54。進而，第1導電層51與第2導電層52隔著絕緣層27對向配置。上述構造中，導電層51與52構成對向電極，絕緣層27構成作為介電體之電容器。
於「電源電流流入之端子(例如前述28a)」與「電源電流流出之端子(例如前述28b)」之間，多並聯有吸收電源電壓之變動之大容量電容器與吸收因高速變化之電源電流導致之切換雜訊等雜訊之小容量電容器。將該大容量電容器 配置於前述半導體晶片之表面係不可能，一般而言，係配置於搭載有前述半導體晶片之半導體元件或半導體模組之端子周邊。另一方面，該「小容量電容器」儘可能接近配置於前述半導體晶片，從減低雜訊之觀點來看較佳。本實施例中，係利用構成前述半導體晶片之第2主面側之配線層(對應圖5之51與52)來構成該「小容量電容器」。因此，配線層51與52隔著絕緣層27對向配置。此外，該「小容量電容器」之靜電容，被決定為與配線層51與52在空間上重疊之面積成正比，與配線層51與52之間之距離(視絕緣層27決定)成反比，與絕緣層27之介電率成正比。
圖5(a)所示之構成中，雖例示了前述「小容量電容器」為1個之情形，但並不限於此。亦可於前述半導體晶片之前述第2主面側配置有超過2個之數目之前述「小容量電容器」。又，雖前述「小容量電容器」僅以2個對向電極(51與52)構成，但並不限於此。例如，亦可係如圖5(b)所例示之構成般，形成由複數層構成之配線層，將奇數層之導電層共通化而作成前述「第1導電層」，將偶數層之導電層共通化而作成前述「第2導電層」之構成。
[實施例5]
圖6係顯示搭載有前述之半導體晶片之本發明之實施例5之半導體模組。該圖中，與圖2相同之編號係顯示相同構成要素。圖6中，60為半導體模組，61為中介層，62為半導體晶片(參照圖2)。將該中介層61之構成顯示於圖7，於以下段落記載其詳細。
圖7(a)中，中介層61係由樹脂材料或半導體材料等作成。樹脂材料之中介層61係以印刷配線基板技術為基礎，較為廉價，相反地，於表面能配置之電氣配線層之圖案密度等有其極限。例如難以形成數微米以下之該電氣配線層圖案。另一方面，半導體材料之中介層61，由於能利用不斷高度發展之半導體積體電路之製造技術，因此有能大幅增大前述電氣配線層之圖案密度之優點。本發明所記載之「中介層」，可以樹脂材料或半導體材料之任一者構成。進而，亦可係組合有樹脂材料與半導體材料之構成。作為此種例，於半導體基板之表背面(第1主面與第2主面)設置以半導體技術作成之電氣配線層，進而於該電氣配線層表面如以「樹脂材料」作成多層印刷基板般以樹脂層堆積電氣配線層。
圖7(a)中，顯示有由半導體基板形成之中介層61之例。圖中，72為由矽等構成之半導體基板，73與74分別為配置於該半導體基板之表面與背面之電氣配線層。雖顯示了該電氣配線層分別為「2層」，於各層之間施有層間配線之情形，但並不限於此。75a、75b係將該半導體基板表背之電氣配線層相互連接之貫通配線之區域。將該區域之局部放大圖顯示於圖7(b)與(c)。
圖7(b)中，77a與78a係配置於中介層61背面(在圖面上為下側之面)之2層之電氣配線層，在中介層61之厚度方向施有層間配線。79a與80a係配置於中介層61表面(在圖面上為上側之面)之2層之電氣配線層，在中介層61之厚度 方向施有層間配線。76a為將電氣配線層79a與77a電氣連接之貫通配線，雖為了使大電流流動而增大其剖面積，但並不限於此。作為用以使電流流動之線路之容許電流值增大之其他手法，有「將複數個細貫通配線緊貼配置，並電氣並聯該複數個貫通配線」者。亦可採用上述手法。
圖7(b)中，係排列複數個(圖中例示各4個)前述之電氣配線層之層間配線(將77a與78a或79a與80a連接之配線)，增大在該層間配線之容許電流值。又，層間配線80a如後述係用以與搭載於中介層61之半導體晶片(圖6中之62)電氣連接之端子。該端子係與前述之「第3端子群」或「第4端子群」以接合線等連接。另一方面，層間配線78a係用以將中介層61對外部電路(未圖示)連接之端子，顯示有配置有導電性之球體81a之情形。亦即，若將層間配線78a與圖6對應記載，則成為用以將前述「半導體模組」對外部電路連接之端子。藉由本段落所記載之構成，能將從中介層61之電氣配線層80a至電氣配線層78a之電流路之容許電流值設定為較大。
圖7(c)中，77b與78b係配置於中介層61背面(在圖面上為下側之面)之2層之電氣配線層，在中介層61之厚度方向施有層間配線。79b與80b係配置於中介層61表面(在圖面上為上側之面)之2層之電氣配線層，在中介層61之厚度方向施有層間配線。76b為將電氣配線層79b與77b電氣連接之貫通配線。圖7(c)之情形，由於無需使大電流流動(使用於輸出入訊號系之連接之故)，因此無需特別使其剖面積 增大。作為貫通配線76b大小之一例，為5至20微米徑。進而，圖7(c)中，亦無需特別增大前述電氣配線層之層間配線(將77b與78b或79b與80b連接之配線)。作為該層間配線大小之一例，為5至20微米徑。又，層間配線80b如後述係用以與搭載於中介層61之半導體晶片(圖6中之62)電氣連接之端子。該端子係與前述之「第1端子群」或「第2端子群」以導電性之球體等連接。另一方面，層間配線78b係用以將中介層61對外部電路(未圖示)連接之端子，顯示有配置有導電性之球體81b之情形。亦即，若將層間配線78b與圖6對應記載，則成為用以將前述「半導體模組」對外部電路連接之端子。
其次，進一步說明於圖7所示之中介層61搭載有半導體晶片之半導體模組60(實施例5)之構成。
圖6中雖顯示了於中介層61上搭載有1個半導體晶片62之例，但所搭載之半導體晶片62之數目亦可為2個以上。半導體晶片62配置成第1主面朝向中介層61側，配置於該第1主面側之「第1端子群」與「第2端子群」為導電性之球體63，對中介層61電氣連接。又，配置於半導體晶片62之第2主面側之「第3端子群」與「第4端子群」係以接合線64等之連接手段對中介層61電氣連接。由於有電源供應用之大電流流動於接合線64，因此接合線64之線徑係被要求較粗。此外，圖6中，雖例示了1條較粗之線徑之接合線64，但亦可將較細線徑之接合線64並列配置複數條，以增大容許電流值。前述電源供應用之大電流之 流路，係通過外部電路(未圖示)→81a→78a→77a→76a→79a→80a→64之路徑往半導體晶片62流入(以及通過相反之流路從該晶片流出)。另一方面，輸出入訊號係通過外部電路(未圖示)→81b→78b→77b→76b→79b→80b→63之路徑往半導體晶片62流入(以及通過相反之流路從該晶片流出)。
[實施例6]
圖8係顯示本發明之實施例6之半導體模組構成之圖。圖8中，與圖6相同之編號係顯示相同構成要素。
圖8中，於中介層61搭載有半導體晶片62，於半導體晶片62上搭載有第2半導體晶片85。第2半導體晶片85經由導電性之球體86與半導體晶片62電氣連接。第2半導體晶片85例如係電源IC等，具有將經由接合線64供應之電源電壓降壓(例如從3.3V降至1.5V)，並對半導體晶片62進行電源供應之功能。
第2半導體晶片85不限於半導體晶片，亦可係電阻、電容器、線圈等電子零件。特別是，當該半導體元件為球柵陣列之表面構裝型元件時，能以該圖所示之導電性之球體電氣連接。
圖8之構成中，係於半導體晶片62之第2主面側配置有電源供應用之「第3端子群」與「第4端子群」、進而配置有由前述第2半導體晶片(或第2半導體元件)構成之「電源系統」。圖8之構成中雖顯示了前述第2半導體晶片為1個，但亦可搭載有2個以上之前述第2半導體晶片 或前述第2半導體元件或前述第2電子零件。
圖8中雖顯示了前述半導體晶片(62)為1個之情形，但該數目不限於1個。亦可係於前述中介層61上搭載2個以上之半導體晶片之構成。又，亦可在搭載有2個以上之半導體晶片之構成中，於所選擇之1個以上之半導體晶片或所有半導體晶片上配置前述第2半導體晶片或前述第2半導體元件或前述第2電子零件。
[實施例7]
圖9係顯示本發明之實施例7之半導體晶片構成之圖。該圖中，雖與圖2相同之編號係顯示相同構成要素，但半導體晶片之圖之上下係反轉顯示。圖9中，90為半導體晶片，91a與91b分別為配置於開口28a與28b之導電性之球體。
實施例7中，電源供應用之大電流係經由導電性之球體(91a與91b)對配置於半導體晶片90之第2主面側之「第3端子群」(例如28a)與「第4端子群」(例如28b)流動。輸出入系之訊號電流係經由接合線等(未圖示)對配置於半導體晶片90之第1主面側之「第1端子群」(例如29a)與「第2端子群」(例如29b)流動。
圖9所示之構成中，大電流流動之流路為貫通配線24→配線層26a(或26b)→導電性之球體91a(或91b)。因此，與圖2至圖4所示之構成相較，有能更縮短該流路(能較接合線更短地配線)之優點。
[實施例8]
圖10係顯示本發明之實施例8之半導體晶片構成之圖。該圖中，與圖9相同之編號係顯示相同構成要素。
圖10中，100為經改良之半導體晶片，由以101所示之要素與102所示之電氣配線層構成。此外，晶片要素101與圖9所記載之構成相同。電氣配線層102配置於晶片要素101表面(為前述之半導體晶片之第1主面)，由配線層104與積層配置於配線層104上側之配線層105構成。再者，配線層104與105係在該圖之縱方向電氣連接(為層間配線)。又，配線層104與構成前述之「第1端子群」或「第2端子群」之開口(例如29a)電氣連接。亦即，配線層102係將配置於配線層101之「第1端子群」或「第2端子群」再配線。此種再配線，能在應用該經改良之半導體晶片時依照各個應用領域將輸出入訊號之配線最佳化。此結果，例如能減低「第1端子群」或「第2端子群」之數目。此外，圖10中雖顯示了該電氣配線層為2層配線，但並不限於此。
圖10所示之實施例8中，針對圖9所記載之半導體晶片90，係藉由(1)於半導體晶片90之第1主面配置由至少1層構成之電氣配線層；(2)將前述第1端子群與前述第2端子群對前述電氣配線層電氣連接，來予以實現。
[實施例9]
圖11係顯示本發明之實施例9之半導體模組構成之圖。該半導體模組係於圖7所記載之中介層搭載有圖9或圖10所記載之半導體晶片之構成。此外，該圖中顯示了圖 9所記載之半導體晶片。又，該圖中，雖顯示了搭載於前述中介層之半導體晶片為1個之情形，但亦可搭載有2個以上之半導體晶片。圖11中，與圖7及圖9相同之編號係顯示相同構成要素。
圖11中，110為半導體模組，由前述之中介層61(圖7)與前述之半導體晶片90(圖9)構成。半導體晶片90，配置成其第2主面與中介層61對向。配置於該第2主面之「第3端子群」或「第4端子群」(例如111)，係以導電性之球體91a連接於構成中介層61之電氣配線層80a。作為半導體晶片90與中介層61之電氣連接手段，不限於導電性之球體之球柵陣列。
配置於半導體晶片61之第1主面之「第1端子群」或「第2端子群」(例如29a)藉由接合線112等連接手段連接於電氣配線層80b。由於在接合線112僅有輸出入訊號系之電流流動，因此不一定要使用大電流用之粗接合線。能使用直徑為50~200微米之接合線。半導體模組110，(1)以中介層61與半導體晶片90為構成要素；(2)於中介層61上搭載有包含半導體晶片90之至少1個以上之半導體晶片；(3)半導體晶片90之第2主面配置於中介層61側；(4)前述第3端子群與前述第4端子群以包含球柵陣列之連接方法電氣連接於中介層61；(5)將第1端子群與前述第2端子群以包含打線之連接方法電氣連接於中介層61。
實施例9中，於半導體晶片90下側(對向於中介層61之側，亦係第2主面)形成大電流流動之電源供應用之電流 路，經由導電性之球體等與中介層61電氣連接。該電流路為81a→78a→76a(粗貫通配線)→80a→91a→111→26a→24。另一方面，於半導體晶片90上側(從中介層61分離配置之側，亦係第1主面)形成電流流動之輸出入訊號系之電流路，經由接合線等與中介層61電氣連接。該電流路為81b→78b→76b(細貫通配線)→80b→112→29a。
[實施例10]
圖12係顯示本發明之實施例10之半導體模組構成之圖。該半導體模組係於圖7所記載之中介層搭載有圖10所記載之半導體晶片(為「第3半導體晶片」)，進而於該半導體晶片表面(在圖中為上側之表面)搭載有第4半導體晶片之構成。該圖中，雖顯示了搭載於前述中介層之前述第3半導體晶片為1個之情形，但亦可搭載有2個以上之半導體晶片。該圖中，與圖7及圖10相同之編號係顯示相同構成要素。
圖12中，120為半導體模組，包含前述之中介層61(圖7)與前述之第3半導體晶片100(圖10)作為構成要素。半導體晶片100，配置成其第2主面與中介層61對向。配置於第2主面之「第3端子群」或「第4端子群」(例如111)，係以導電性之球體91a連接於構成中介層61之電氣配線層80a。作為半導體晶片100與中介層61之電氣連接手段，不限於導電性之球體之球柵陣列。
於半導體晶片100之上側表面(為前述第1主面側)配置有由配線層104與105構成之電氣配線層102。於電氣配線 層102搭載有第4半導體晶片125，經由導電性之球體126電氣連接。亦即，如以實施例8(圖10)所記載，配置於半導體晶片100之第1主面之「第1端子群」或「第2端子群」，藉由電氣配線層102被再配線，而與第4半導體晶片125電氣連接。此結果，例如能減低「第1端子群」或「第2端子群」之數目。此外，圖12中雖顯示了電氣配線層102為2層配線之情形，但並不限於此。
圖12中，雖顯示了搭載有「第4半導體晶片」之事例，但除了半導體晶片以外亦可搭載「第4半導體元件或第4電子零件」等。再者，該第4半導體元件」為球柵陣列之表面構裝型時，由於能以導電性之球體進行與前述電氣配線層102之電氣連接，因此為更佳之事例。
圖12所示之實施例10中，係顯示於第3半導體晶片100之第1主面，搭載有1個「第4半導體晶片125(或半導體元件或電子零件)」。然而，亦可搭載有2個以上之半導體晶片或半導體元件或電子零件。例如有線驅動器、多工器、介面(例如無線收發送訊電路等)等之週邊電路IC(週邊IC)、類比數位轉換器、運算放大器、溫度感測器等感測器、電源電路(例如電壓升壓電路等，不限於大容量)等，或者此等之組合。又，亦可搭載電源電壓穩定化或雜訊吸收用之電容器、升壓電路或無線電路中之電感、溫度檢測用之熱敏電阻等。
[實施例11]
圖13係顯示本發明之實施例11之半導體模組構成之 圖。該半導體模組係於圖7所記載之中介層61搭載圖9所記載之半導體晶片90，進而於半導體晶片90表面經由第2中介層搭載第5半導體晶片之構成。該圖中，與圖7及圖9相同之編號係顯示相同構成要素。
圖13中，131為第2中介層，與半導體晶片90(此為第3半導體晶片)電氣連接。135為「第5半導體晶片」，藉由導電性之球體136等電氣連接於第2中介層131。從第2中介層131之開口137設有接合線138，對中介層61電氣連接。此種構成，取代圖12所示之半導體晶片100之電氣配線層(圖12之102)配置第2中介層131。第2中介層131之構成材料可係樹脂材料或矽等之半導體材料或將此等組合之材料。
圖13之實施例11中，係取代前述電氣配線層而使用第2中介層131。藉由此種構成，與前述電氣配線層相較，由於能以與第3半導體晶片90不同之製程作成，因此有(1)能避免在半導體晶片90之後加工被要求之限制事項；(2)能增大配置於第2中介層131之表背面之電氣配線層之設計自由度之優點。例如，在(1)中，在以後加工作成電氣配線層102之情形，為了不使前述半導體晶片之特性劣化，有時溫度、材料、處理環境等會被限制。又，在(2)中，有時會因電氣配線層102之層數、配線之拉繞等使滿足對電氣配線層102之要求規格之設計變得困難。另一方面，在使用第2中介層131時，雖有半導體模組之組裝步驟增多之缺點，但由於設計自由度、製程自由度大幅增大，因此 優點很多。
圖13中，雖例示了於1個第3半導體晶片90上方搭載有1個第5半導體晶片135之構成，但並不限於此。例如，(1)於中介層(61)搭載至少1個以上之半導體晶片(90)之構成；(2)於該半導體晶片中所指定之1個以上之半導體晶片搭載至少1個以上之前述「第2中介層」之構成；(3)於該「第2中介層」中所指定之1個以上之前述「第2中介層」搭載至少1個以上之「第5半導體晶片或第5半導體元件或第5電子零件」等之構成；等。
藉由本發明，(1)能藉由容許電流值較大之端子構成等，實現即使係較少端子數目亦能達成「穩定之電源供應」之半導體晶片或半導體元件；(2)在高速動作時亦能減低從大電流流動之配線對輸出入訊號混入之雜訊；(3)能藉由減低接腳數目確保連接可靠性；(4)因接腳數目減低而能減低構裝時之面積；進而，(5)能有效地使在前述半導體晶片產生之熱釋放。
因此，將本發明適用於資訊處理領域(例如包含CPU或GPU之應用系統)之效果很大。又，藉由將本發明之半導體晶片適用於半導體模組，而能容易地實現具有適合各個應用系統之功能之獨自半導體模組。因此，若適用於資訊處理機器、車載用機器、攜帶型機器等應用系統，則能對此等機器之輕量小型化等作出大幅貢獻。
10、40‧‧‧半導體元件
11‧‧‧封裝體
12、20、30、50、62、90、100、135‧‧‧半導體晶片
13‧‧‧輸出入訊號系之端子群
14‧‧‧輸入訊號電流流入之端子群(第1端子群)
15‧‧‧輸出入訊號系之端子群
16‧‧‧輸出訊號電流流出之端子群(第1端子群)
17‧‧‧電源電流流入之端子群(第3端子群)
18‧‧‧電源電流流出之端子群(第4端子群)
21、72‧‧‧半導體基板
22‧‧‧第1主面
23、26a、26b、104、105‧‧‧配線層
24、31a、31b、31c、31d、53、54、76a、76b‧‧‧貫通配線
25‧‧‧第2主面
27‧‧‧絕緣層
28a、28b、29a、29b、137‧‧‧開口
41、63、81a、81b、86、91a、91b、126、136‧‧‧導電性之球體
51、52‧‧‧導電層
60、110、120、130‧‧‧半導體模組
61、131‧‧‧中介層
64、112、138‧‧‧接合線
73、74、77a、77b、78a、78b、79a、79b、80a、80b、 102‧‧‧電氣配線層
75a、75b‧‧‧貫通配線之區域
85、125、135‧‧‧半導體晶片或半導體元件或電子零件
101‧‧‧晶片要素
111‧‧‧端子群
圖1係顯示半導體元件之內部接線之圖。
圖2係顯示本發明之實施例1之半導體晶片構成之圖。
圖3係顯示本發明之實施例2之半導體晶片構成之圖。
圖4係顯示本發明之實施例3之半導體元件(具有晶片尺寸封裝體形態)構成之圖。
圖5係顯示本發明之實施例4之半導體晶片(內藏有電容器)構成之圖。
圖6係顯示本發明之實施例5之半導體模組構成之圖。
圖7係說明本發明之實施例5所使用之中介層構成之圖。
圖8係顯示本發明之實施例6之半導體模組構成之圖。
圖9係顯示本發明之實施例7之半導體晶片構成之圖。
圖10係顯示本發明之實施例8之半導體晶片構成之圖。
圖11係顯示本發明之實施例9之半導體模組構成之圖。
圖12係顯示本發明之實施例10之半導體模組構成之圖。
圖13係顯示本發明之實施例11之半導體模組構成之圖。
圖14係習知之CPU之接腳排列表。
圖15係顯示習知之CPU構造之圖。
20‧‧‧半導體晶片
21‧‧‧半導體基板
22‧‧‧第1主面
23、26a、26b‧‧‧配線層
24‧‧‧貫通配線
25‧‧‧第2主面
27‧‧‧絕緣層
28a、28b、29a、29b‧‧‧開口

Claims (8)

  1. 一種電子電路積體化之半導體晶片，其特徵在於：於前述半導體晶片之配置有前述電子電路之第1主面配置有：第1端子群，包含輸入訊號往前述半導體晶片流入之端子及輸出訊號從前述半導體晶片流出之端子；以及第2端子群，包含輸入訊號從前述半導體晶片流出之端子及輸出訊號往前述半導體晶片流入之端子；於前述半導體晶片之第1主面之背面即第2主面配置有：第3端子群，包含電源電流往前述半導體晶片流入之端子；以及第4端子群，包含電源電流從前述半導體晶片流出之端子。
  2. 如申請專利範圍第1項之半導體晶片，其中，將構成前述第3端子群之至少1個前述端子連接於配置於前述第2主面側之第1導電層；將構成前述第4端子群之至少1個前述端子連接於配置於前述第2主面側之第2導電層；前述第1導電層與前述第2導電層構成電容器。
  3. 如申請專利範圍第1或2項之半導體晶片，其中，於前述半導體晶片之前述第1主面配置由至少1層構成之電氣配線層；前述第1端子群與前述第2端子群對前述電氣配線層 電氣連接。
  4. 一種半導體模組，係以中介層與前述半導體晶片為構成要素，其特徵在於：於前述中介層上搭載有包含前述半導體晶片之至少1個半導體晶片；前述半導體晶片之前述第1主面係面對前述中介層側而配置；前述第1端子群與前述第2端子群係以包含球柵陣列之連接方法電氣連接於前述中介層；前述第3端子群與前述第4端子群係以包含打線之連接方法電氣連接於前述中介層。
  5. 如申請專利範圍第4項之半導體模組，其中，於前述第1主面側面對前述中介層側而配置之前述半導體晶片即第1半導體晶片之前述第2主面側，搭載第2半導體晶片或第2半導體元件或第2電子零件；前述第2半導體晶片或前述第2半導體元件或前述第2電子零件與前述第1半導體晶片電氣連接。
  6. 一種半導體模組，係以中介層與前述半導體晶片為構成要素，其特徵在於：於前述中介層上搭載包含前述半導體晶片之至少1個半導體晶片；前述半導體晶片之前述第2主面係面對前述中介層側而配置；前述第3端子群與前述第4端子群係以包含球柵陣列 之連接方法電氣連接於前述中介層；前述第1端子群與前述第2端子群係以包含打線之連接方法電氣連接於前述中介層。
  7. 如申請專利範圍第6項之半導體模組，其中，於前述第2主面側面對前述中介層側而配置之前述半導體晶片即第3半導體晶片之前述第1主面側，搭載第4半導體晶片或第4半導體元件或第4電子零件；前述第4半導體晶片或前述第4半導體元件或前述第4電子零件與前述第3半導體晶片電氣連接。
  8. 如申請專利範圍第6項之半導體模組，其中，前述第3半導體晶片之前述第2主面側係面對前述中介層側而配置；於前述第3半導體晶片之前述第1主面側配置第2中介層；前述第2中介層與前述第3半導體晶片電氣連接；於前述第2中介層上配置第5半導體晶片或第5半導體元件或第5電子零件；前述第5半導體晶片或前述第5半導體元件或前述第5電子零件與前述第2中介層電氣連接；前述第2中介層係以包含打線之連接方法電氣連接於前述中介層。
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* Cited by examiner, † Cited by third party
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TWI491894B (zh) * 2013-12-23 2015-07-11 Azurewave Technologies Inc 無線通訊裝置的級間測試裝置
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