TWI767520B - 印刷配線基板及記憶體系統 - Google Patents

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Abstract

實施型態係提供即使於製品完成後仍可以有效利用辨識標記的印刷配線基板及具有該印刷配線基板的記憶體系統。 本實施型態之印刷配線基板具備:第1配線層，其係具有安裝電子零件之第1面，在上述第1面設置有第1辨識標記及第1配線；第2配線層，其係設置有第1墊片及第2配線；第3配線層，其設置有第3配線；第1絕緣性構件，其係被配置在上述第1配線層和上述第2配線層之間；第2絕緣性構件，其係被配置在上述第2配線層和上述第3配線層之間；第1導孔，其係貫通上述第1絕緣性構件而電性連接上述第1辨識標記和上述第1墊片；及第2導孔，其係貫通上述第2絕緣性構件而電性連接上述第1墊片和上述第3配線，上述第1配線被配置成隔著間隔而包圍上述第1辨識標記，上述第2配線從上述第1面側觀看之時至少位於上述第1辨識標記之外形和上述第1配線之間的區域，上述第1墊片、上述第1導孔及上述第2導孔從上述第1面側觀看之時位於上述第1辨識標記之外形之內側的區域。

Description

印刷配線基板及記憶體系統
本發明之實施型態係關於印刷配線基板及記憶體系統。 [相關申請案] 本申請案享有以日本專利申請案第2020-153272號(申請日：2020年9月11日)作為基礎申請的優先權。本申請藉由參照該基礎申請包含基礎申請之全部內容。
一般而言，記憶體系統包含非揮發性記憶體及控制該非揮發性記憶體的控制器。該些非揮發性記憶體及控制器等之電子零件被安裝於印刷配線基板。印刷配線基板具有設置安裝電子零件之配線圖案的面。 在配線基板之面，設置有配線圖案及辨識標記(fiducial mark)。於對配線基板之電路圖案安裝電子零件之時，藉由畫像辨識讀取該辨識標記之位置。可以根據所讀取的位置，決定電子零件對配線基板之電路圖案的安裝位置。為了提高畫像辨識之精度，雖然該辨識標記專有寬廣的面積，但是在製品完成後不被使用。
本實施型態係提供即使於製品完成後仍可以有效利用辨識標記的印刷配線基板及具有該印刷配線基板的記憶體系統。 本實施型態所涉及之印刷配線基板具備:第1配線層，其係具有安裝電子零件之第1面，在上述第1面設置有第1辨識標記及第1配線；第2配線層，其係設置有第1墊片及第2配線；第3配線層，其設置有第3配線；第1絕緣性構件，其係被配置在上述第1配線層和上述第2配線層之間；第2絕緣性構件，其係被配置在上述第2配線層和上述第3配線層之間；第1導孔，其係貫通上述第1絕緣性構件而電性連接上述第1辨識標記和上述第1墊片；及第2導孔，其係貫通上述第2絕緣性構件而電性連接上述第1墊片和上述第3配線，上述第1配線被配置成隔著間隔而包圍上述第1辨識標記，上述第2配線從上述第1面側觀看之時至少位於上述第1辨識標記之外形和上述第1配線之間的區域，上述第1墊片、上述第1導孔及上述第2導孔從上述第1面側觀看之時位於上述第1辨識標記之外形之內側的區域。
以下，參照圖面，針對印刷配線基板及記憶體系統之實施型態予以說明。在以下中，雖然主要說明印刷配基板及記憶體系統之構成部分，但是印刷配線基板及記憶體系統中可以存在不被圖示或說明的構成部分或功能。在以下的說明並非排除不被圖示或說明的構成部分或功能者。 [實施型態] 於圖1表示實施型態所涉及之記憶體系統100之電路構成。該實施型態之記憶體系統100具備控制器10、非揮發性記憶體12、14、揮發性記憶體16、連接器端子18、電源電路20、模式設定電路24。 該實施型態之記憶體系統100係經由連接器端子18而與外部裝置連接。該外部裝置係記憶體系統100之主機等。即是，記憶體系統100係當作主機之外部記憶裝置而發揮功能。主機即使為例如個人電腦或伺服器等之資訊處理裝置、攝像裝置亦可，即使為平板電腦或智慧型手段等之攜帶終端機亦可，即使為遊戲機器亦可，即使為汽車導航系統等的車載終端機亦可。 控制器10具備無圖示的處理器 控制器10係藉由該處理器被記憶於揮發性記憶體16之程式，控制非揮發性記憶體12、14之動作。控制器10係作為例如SoC(System On a Chip)而被構成的積體電路。非揮發性記憶體12、14為例如NAND型快閃記憶體(也稱為NAND記憶體)。在圖1雖然表示兩個非揮發性記憶體12、14，但是其數量不限定於兩個。雖然揮發性記憶體16為例如SDRAM(Synchronous Dynamic Random Access Memory)但是不限定於此。即使揮發性記憶體16被配置在控制器10之內部亦可。 例如，於記憶體系統100之起動時，被記憶於NAND記憶體12、14之程式被寫入至揮發性記憶體16。該程式為記憶體系統100動作所需的程式。例如，該程式包含用以實行相對於NAND記憶體12、14的資料之寫入及讀出之動作等的程式。 控制器10係接收從主機被發送的指令，因應所需，將揮發性記憶體16當作快取使用，進行相對於NAND記憶體12、14之寫入及讀出等之動作，對主機發送資料。 電源電路20係從外部裝置內之電源電路經由連接器端子18而供給外部電源。電源電路20係從被供給的外部電源生成複數內部電源電壓，對記憶體系統100內之各電路供給該些內部電源電壓。再者，電源電路20係檢測因應外部電源之供給之開始的電源之上升，因應該檢測而生成電源開啟重置(POR)訊號。電源電路20係將所生成的POR訊號供給至控制器10。電源電路20包含以半導體基體積體電路被構成的電源IC21及周邊電路。電源IC21係實行例如電源之上升的檢測、POR訊號之生成。 模式設定電路24包含4個墊片。4個墊片之中的兩個被連接於成為記憶體系統100內GND電位的GND配線(接地配線)，其他2個被連接於控制器10。該其他2個之中的1個墊片被連接於後述辨識標記32。模式設定電路24被使用於控制器之動作模式之切換。在此，作為控制器10之動作模式，可舉出一般的動作模式、故障解析用之除錯動作模式等。模式設定電路24能夠經由被連接於控制器10之2個墊片，而生成2位元(即是4值)之模式切換訊號。模式切換訊號係指示一般的動作模式、故障解析用之除錯動作模式等之動作的切換的訊號，藉由製造者經由墊片而發送至控制器10。 圖2表示實施型態之記憶體系統100之概略的構成。圖2為從z方向觀看的俯視圖。 在記憶體系統100中，控制器10、NAND記憶體12、14、揮發性記憶體16、連接器端子18及電源IC21被安裝於形成有配線圖案之印刷配線基板1上。連接器端子18包含兩個連接器端子18a、18b。並且，在印刷配線基板1上配置被連接於GND配線(接地配線)之GND端子(接地端子)26及兩個辨識標記32、34。該GND端子26被鍍金。連接器端子18係藉由包含被形成在配線基板1之表面的配線圖案而被構成。 印刷配線基板(以下，也稱為配線基板)1具有x方向較y方向長的略長方形的平面形狀。在印刷配線基板1之相向的短邊(沿著y方向的邊)之中之一方之側，配置連接器端子18(18a、18b)。在連接器端子18之附近，配置辨識標記34，並且安裝電源IC21。再者，在另一方的短邊側，配置辨識標記32及在該辨識標記32之附近被施予半圓狀之鍍金的GND端子26。辨識標記32及辨識標記34被配置成連結該些辨識標記32、34之直線與印刷配線基板1之長邊(沿著x方向之邊)非平行而係呈交叉。 經由被形成配線基板1之配線圖案，被搭載於配線基板1上之控制器10、NAND記憶體12、14、揮發性記憶體16及電源IC21彼此被電性連接。控制器10具有複數外部連接端子(無圖示)。複數外部連接端子之一個外部連接端子經由配線圖案被電性連接於辨識標記32內之配線。在此，「A和B被電性連接」係指即使A和B直接連接亦可，即使經由導電體間接性地連接亦可之意。 印刷配線基板1具有重疊合成樹脂(例如，預浸材)和銅箔而形成的多層構造。在印刷配線基板1，在以合成樹脂和銅箔所構成之各層之表面或貫通層，以各種形狀形成配線圖案，配線圖案具有銅箔和被形成在該銅箔上的鍍銅之疊層構造。另外，預浸材係使樹脂(環氧等)浸漬於玻璃布並使硬化至半硬化為止的基材，被用於層間的絕緣。該預浸材係藉由壓縮加熱而硬化。再者，配線基板之疊層的工程包含以下之工程。在基座的基材上，於兩面載置「預浸材」、「銅箔」，壓縮加熱而使預浸材硬化的工程。接著，使用雷射、鑽孔等而開孔的工程。接著，以鍍銅連接開孔後之部分的工程。接著，刪除不需要部分的鍍銅和銅箔之圖案的工程。即使配線基板之疊層之工程包含該些之外的工程亦可。 在此，使圖3A、3B，說明辨識標記32之構成及配線基板1之構成。圖3A為表示在實施型態中之辨識標記32之放大圖，圖3B為以圖3A表示的切斷線A-A切斷的剖面。如圖3B所示般，配線基板1至少包含第1配線層L1、第2配線層L2和第3配線層L3。 雖然辨識標記32一般包含配線部和絕緣部，但是在以下之說明中，辨識標記32定義為配線部分。第1配線層L1具有與z軸交叉的第1面。在第1配線層L1之第1面，安裝電子零件(例如，圖1所示的控制器10、NAND記憶體12、14、揮發性記憶體16、電源電路20等)。再者，如圖3B所示般，在該第1面設置辨識標記32。形成辨識標記32之配線在第1配線層L1與被配置在其周圍的配線(例如，GND配線)36電性絕緣。辨識標記32包含由銅箔構成的第1部分32a，和被形成在該第1部分32a上之由鍍銅構成的第2部分32b。辨識標記32係如圖3A所示般，具有直徑為例如1.0mm之圓形的平面形狀。再者，如圖3B所示，配線36包含由銅箔構成之部分36a，和被形成在該部分36a上之由鍍銅構成的部分36b。而且，在辨識標記32之周圍，設置不形成銅箔及鍍銅之疊層構造的未配線區域(絕緣部)35。藉由該未配線區域35，辨識標記32和配線36在第1配線層L1分離而被電性絕緣。另外，在辨識標記32及未配線區域35，不形成抗焊層38，在配線36上及其側面形成抗焊層38。 在第1配線層L1和第2配線層L2之間，設置作為絕緣體之合成樹脂(例如，預浸材)所致的絕緣層40，第1配線層L1和第2配線層L2被電性絕緣。即是，第2配線層L2相對於第1配線層L1被設置在z軸之負方向。如圖3B所示般，在該第2配線層L2設置與第1配線層L1之辨識標記32電性連接的墊片44，和其他配線(例如GND配線)46。墊片44包含由銅箔構成之部分44a，和被形成在該部分44a上之由鍍銅構成的部分44b。再者，與其他配線46相同，包含由銅箔構成之部分46a，和被形成在該部分46a上之由鍍銅構成的部分46b。墊片44之部分44b係經由藉由銅的填充鍍層而形成的雷射導孔42，而與辨識標記32之部分32b電性連接。因此，辨識標記32之部分32b之表面為平坦，非常適合用於畫像辨識。再者，如圖3A、3B所示般，被設置在第2配線層L2之墊片44係從z軸之正方向(第1面側)觀看之時，不突出於辨識標記32之外側，被配置在辨識標記32之內側的區域。 在第2配線層L2和第2配線層L3之間，設置作為絕緣體之合成樹脂(例如，預浸材)所致的絕緣層50，第2配線層L2和第3配線層L3被電性絕緣。即是，第3配線層L3相對於第2配線層L2被設置在z軸之負方向。圖3B所示般，在第3配線層L3，設置與控制器10連接的配線52，和其他配線(例如，GND配線)56。即使其他配線56被連接於記憶體系統100內之任一的成為電源電位的電源配線亦可。配線52包含由銅箔構成之部分52a，和被形成在該部分52a上之由鍍銅構成的部分52b。部分52b係經由雷射導孔54而被電性連接於第2配線層L2之墊片44。也與其他配線56相同，包含由銅箔構成之部分56a，和被形成在該部分56a上之由鍍銅構成的部分56b。再者，如圖3A、3B所示般，雷射導孔54從z軸之正方向(第1面側)觀看之時，也不突出於辨識標記32之外側，被配置在辨識標記32之內側的區域。另外，相對於第3配線層L3在z軸之負的方向，設置無圖示之第4配線層，第3配線層L3和第4配線層係藉由被設置在其中間的作為絕緣體的合成樹脂(例如，預浸材)所致的絕緣層60被電性絕緣。另外，即使，進一步形成在第4配線層隔著絕緣層60而交互配置配線層和絕緣層的多層構造亦可。 在圖4表示從第1面側(z軸之正方向)觀看在第1配線層L1中包含辨識標記32的區域的俯視圖。如圖4所示般，在辨識標記32之周圍，隔著未配線區域35而設置有包含鍍銅部分36b的配線36。該配線36係作為與GND端子26相同之圖案(例如GND配線)之一部分而被形成，被抗焊層覆蓋。雖然GND端子26係作為與配線36相同之圖案之一部分而被形成，但是不被抗焊層覆蓋。GND端子26係為了防止氧化進一步地被鍍金在鍍銅上。在GND端子26之鍍銅，設置用以與第2配線層L2連接的例如4個墊片37。 再者，在設置有第1配線層L1之配線36之外的區域，設置能夠與例如NAND記憶體12、14連接的複數(例如，4個)的和墊片39a，和能夠安裝電子零件的複數墊片39b。在第1配線層L1之另一方的短邊側之端部，設置未形成配線圖案的未配線部28。因在第1配線層L1具有辨識標記32，故當從第1面側(z軸之正方向)觀看時，無法辨識雷射導孔42、54。 在圖5表示從第2配線層L2中之配線層之z軸之正方向觀看到的俯視圖。如圖5所示般，當從z軸之正方向觀看之時，在辨識標記32之z軸的負方向，配置雷射導孔42、54及焊墊44。墊片44係連接雷射導孔42和雷射導孔54。該些雷射導孔42、54係被配置在不形成其他配線(例如，GND配線)46的例如橢圓形狀的區域48。該區域48係被配置在辨識標記32之z軸之負方向。即是，區域48係從z軸之正方向觀看之時，不突出於辨識標記32之外側，而存在於辨識標記32之內側的區域。再者，在不形成被設置在第1配線層L1上之辨識標記32之周圍的GND配線36的未配線區域35之z軸的負方向，在第2配線層L2藉由其他配線46被覆蓋(參照圖3A及圖3B)。並且，在第2配線層L2中，於被設置在第1配線層L1的墊片39a，配置例如經由導孔而電性連接的墊片49a。再者，與墊片49a鄰接而配置墊片49b。該些墊片49a及墊片49b從z軸之正方向觀看時被配置在例如橢圓形狀之區域49c內。在該區域49c內不形成其他配線46。再者，在第2配線層L2之配線46，設置分別與第1配線層L1之4個墊片37電性連接的4個墊片47。
在圖6表示從第3配線層L3中之配線層之z軸之正方向觀看到的俯視圖。如圖6所示般，邊與雷射導孔54電性連接並且經由模式設定電路24而與控制器10連接的配線52。該配線52被配置在無設置其他配線(例如GND配線或電源配線)56之區域58。再者，配線52之一部分被配置在第1配線層L1之未配置區域35之z軸的負方向。在配線52之一部分之z軸之正方向，設置有第2配線層L2之其他的配線46。再者，在第3配線層L3，設置有與NAND記憶體12、14電性連接的例如4個墊片59a。該些墊片59a係經由被設置在第2配線層L2之兩個墊片49a、49b而與被設置在第1配線層L1的墊片39a電性連接。第3配線層L3之配線52係藉由第1配線層L1之辨識標記32和第2配線層L2之配線46，在從第1配線層L1之第1面的俯視下，無法完全穿透性地觀看。
如上述說明般，在本實施型態中，辨識標記32係經由模式設定電路24而與被連接於控制器10之配線52電性連接。配線52係經由被設置在配線基板1之複數配線層中之任一的雷射導孔54、墊片44及雷射導孔42而與辨識標記32電性連接。即是，能夠經由辨識標記32及配線52，將控制 器10之動作的模式切換訊號生成模式設定電路24。具體而言，藉由於記憶體系統100之電源輸入時，使用辨識標記32及GND端子26，將配線52短接於GND配線，可以生成模式設定電路24為“L”位準之模式切換訊號。如此一來，可以使用辨識標記32及GND端子26，而為了記憶體系統100之測試等，進行控制器10之動作模式切換。
與辨識標記32電性連接的雷射導孔42、墊片44及雷射導孔54係從第1配線層L1之第1面側觀看之時，被配置在辨識標記32之外形的內側的區域，不突出於被設置在辨識標記32之外形之外周的未配線區域35。再者，電性連接於辨識標記32並且電性連接於控制器10之配線52，係當從第1配線層L1之第1面側觀看之時，被設置在第3配線層L3，藉由絕緣層40、50及第2配線層L2之其他的配線46被覆蓋。因此，辨識標記32可以確保與不與配線52電性連接之情況相同的畫像辨識之精度。
再者，在本實施型態中，不說明在辨識標記34中被輸入控制器10之動作之模式切換訊號。但是，即使使用與辨識標記32相同的構成，構成將辨識標記34連接於模式設定電路24，可以經由辨識標記34而生成模式切換訊號。在此情況，能夠在辨識標記32、34分別設定1位元之模式切換訊號，可以生成合計4位元之模式切換訊號。
如上述說明般，若藉由本實施型態時，可以提供即使於製品完成後仍可以有效利用辨識標記的印刷配線基板及具有該印刷配線基板的記憶體系統。
雖然說明本發明之幾個實施型態，但是該些實施型態係以例之方式被表示，並無限定發明之範圍的意圖。該些實施形態可以其他各種型態來實施，只要在不脫離發明之主旨的範圍下，可進行各種省略、置換及變更。該些實施形態或其變形同樣包含在發明範圍或主旨中，並且包含於申請專利範圍所記載之發明和其均等之範圍中。
1:印刷配線基板 10:控制器 12,14:NAND型快閃記憶體(NAND記憶體) 16:揮發性記憶體 18,18a,18b:連接器端子 20:電源電路 21:電源IC 24:模式設定電路 26:GND端子 28:未配線部 32:辨識標記 32a:由銅箔構成的部分 32b:由鍍銅構成的部分 34:辨識標記 35:未配線區域(無設置GND配線的區域) 36:其他配線(GND配線) 36a:由銅箔構成的部分 36b:由鍍銅構成的部分 37:墊片 38:阻焊層 39a:墊片 39b:墊片 40:絕緣層 42:雷射導孔 44:墊片 44a:由銅箔構成的部分 44b:由鍍銅構成的部分 46:GND配線 46a:由銅箔構成的部分 46b:由鍍銅構成的部分 47:墊片 48:區域(無設置GND配線的區域) 49a:墊片 49b:墊片 49c:區域(無設置GND配線的區域) 50:絕緣層 52:配線 52a:由銅箔構成的部分 52b:由鍍銅構成的部分 54:雷射導孔 56:配線 56a:由銅箔構成的部分 56b:由鍍銅構成的部分 58:區域(無設置GND配線的區域) 59a:墊片 60:絕緣層 100:記憶體系統
[圖1]為表示實施型態所涉及之記憶體系統之電路構成的方塊圖。 [圖2]為表示實施型態所涉及之記憶體系統之概略之構成的俯視圖。 [圖3A]為表示被設置在實施型態所涉及之記憶體系統之辨識標記的俯視圖。[圖3B]為表示被設置在實施型態所涉及之記憶體系統之辨識標記的剖面圖。 [圖4]為表示實施型態所涉及之記憶體系統所使用的印刷配線基板之第1配線層之辨識標記之附近的俯視圖。 [圖5]為表示實施型態所涉及之記憶體系統所使用的印刷配線基板之第2配線層之辨識標記之附近的俯視圖。 [圖6]為表示實施型態所涉及之記憶體系統所使用的印刷配線基板之第3配線層之辨識標記之附近的俯視圖。
32:辨識標記 35:未配線區域(無設置GND配線的區域) 36:其他配線(GND配線) 42:雷射導孔 54:雷射導孔

Claims (10)

  1. 一種印刷配線基板，具備: 第1配線層，其係具有安裝電子零件之第1面，在上述第1面設置有第1辨識標記及第1配線； 第2配線層，其係設置有第1墊片及第2配線； 第3配線層，其設置有第3配線； 第1絕緣性構件，其係被配置在上述第1配線層和上述第2配線層之間； 第2絕緣性構件，其係被配置在上述第2配線層和上述第3配線層之間； 第1導孔，其係貫通上述第1絕緣性構件而電性連接上述第1辨識標記和上述第1墊片；及 第2導孔，其係貫通上述第2絕緣性構件而電性連接上述第1墊片和上述第3配線， 上述第1配線被配置成隔著間隔而包圍上述第1辨識標記， 上述第2配線從上述第1面側觀看之時至少位於上述第1辨識標記之外形和上述第1配線之間的區域， 上述第1墊片、上述第1導孔及上述第2導孔從上述第1面側觀看之時位於上述第1辨識標記之外形之內側的區域。
  2. 如請求項1記載之印刷配線基板，其中 上述第2配線係以隔著間隔包圍上述第1墊片之方式被配置。
  3. 如請求項1或2記載之印刷配線基板，其中 上述第3配線層進一步設置第4配線， 上述第4配線係以隔著間隔包圍上述第2導孔及上述第3配線之一部分之方式被配置。
  4. 如請求項1或2記載之印刷配線基板，其中 上述第1配線層具有接地配線和接地端子， 上述接地配線係與被安裝於上述第1配線層之上述第1面之上述電子零件之接地電位連接的配線，上述接地配線之一部分形成上述第1配線， 上述接地端子為上述接地配線之一部分，且被鍍金。
  5. 如請求項1或2記載之印刷配線基板，其中 上述第1辨識標記、上述第1墊片、上述第1配線、上述第2配線、上述第3配線分別具備銅箔部和被設置在該銅箔部上的鍍銅部。
  6. 如請求項1或2記載之印刷配線基板，其中 上述第1導孔具有銅的填充鍍層。
  7. 如請求項1或2記載之印刷配線基板，其中 在上述第1配線層之上述第1面進一步設置第2辨識標記。
  8. 一種記憶體系統，具備: 如請求項1至7中之任一項記載的印刷配線基板； 連接器端子，其係與被設置在上述印刷配線基板的外部裝置連接； 非揮發性記憶體及揮發性記憶體，其被安裝在上述印刷配線基板； 控制器，其係被安裝於上述印刷配線基板，控制上述非揮發性記憶體及上述揮發性記憶體； 電源電路，其係從經由上述連接器端子而被供給的外部電源，生成對上述非揮發性記憶體、上述揮發性記憶體及上述控制器供給的內部電源電壓；及 設定電路，其係被電性連接於上述第1辨識標記及上述控制器，輸入設定上述控制器之動作模式的切換訊號， 上述第3配線被電性連接於上述控制器。
  9. 如請求項8記載之記憶體系統，其中 上述電源電路係檢測上述外部電源之上升，生成電源開啟重置訊號而供給至上述控制器。
  10. 如請求項8或9記載之記憶體系統，其中 上述設定電路係接受2位元之動作模式之切換訊號。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022147620A (ja) * 2021-03-23 2022-10-06 キオクシア株式会社 メモリシステム、及びラベル部品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080235939A1 (en) * 1999-08-04 2008-10-02 Super Talent Electronics, Inc. Manufacturing Method For Micro-SD Flash Memory Card
TWM474234U (zh) * 2013-10-23 2014-03-11 Silicon Power Comp & Comm Inc 可攜式儲存裝置
US8837161B2 (en) * 2002-07-16 2014-09-16 Nvidia Corporation Multi-configuration processor-memory substrate device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100521883C (zh) * 1997-12-11 2009-07-29 伊比登株式会社 多层印刷电路板的制造方法
JP2002076542A (ja) 2000-08-23 2002-03-15 Canon Inc プリント回路基板
JP4025655B2 (ja) * 2002-07-19 2007-12-26 京セラ株式会社 配線基板
JP5035249B2 (ja) * 2007-03-14 2012-09-26 パナソニック株式会社 回路基板の製造方法
JP2010027798A (ja) * 2008-07-17 2010-02-04 Toshiba Corp プリント配線板
JP5350830B2 (ja) * 2009-02-16 2013-11-27 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5603600B2 (ja) * 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
WO2012077288A1 (ja) * 2010-12-06 2012-06-14 パナソニック株式会社 多層配線基板および多層配線基板の製造方法
US9006580B2 (en) * 2011-06-09 2015-04-14 Ngk Spark Plug Co., Ltd. Method of manufacturing multilayer wiring substrate, and multilayer wiring substrate
JP5830347B2 (ja) * 2011-10-25 2015-12-09 日本特殊陶業株式会社 配線基板の製造方法
JP6288915B2 (ja) * 2012-04-26 2018-03-07 三菱電機株式会社 表示装置
US8847078B2 (en) * 2012-09-27 2014-09-30 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
CN104885581B (zh) * 2012-12-28 2018-04-24 日立化成株式会社 带有支持基板的层叠体及其制造方法以及多层配线基板的制造方法
JP6208054B2 (ja) * 2014-03-10 2017-10-04 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP6434328B2 (ja) * 2015-02-04 2018-12-05 新光電気工業株式会社 配線基板及び電子部品装置とそれらの製造方法
KR102396000B1 (ko) 2015-09-24 2022-05-10 삼성전자주식회사 메모리 모듈 및 이를 갖는 솔리드 스테이트 드라이브
JP2017183653A (ja) * 2016-03-31 2017-10-05 スナップトラック・インコーポレーテッド 高周波用多層配線基板とその製造方法
JP6773518B2 (ja) * 2016-10-24 2020-10-21 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置
KR20190012485A (ko) 2017-07-27 2019-02-11 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
CN115951521A (zh) * 2018-04-19 2023-04-11 群创光电股份有限公司 发光模块及显示设备

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080235939A1 (en) * 1999-08-04 2008-10-02 Super Talent Electronics, Inc. Manufacturing Method For Micro-SD Flash Memory Card
US8837161B2 (en) * 2002-07-16 2014-09-16 Nvidia Corporation Multi-configuration processor-memory substrate device
TWM474234U (zh) * 2013-10-23 2014-03-11 Silicon Power Comp & Comm Inc 可攜式儲存裝置

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