JP6796482B2 - 配線基板、配線基板の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims description 37
- 230000007423 decrease Effects 0.000 claims description 26
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 358
- 229920005989 resin Polymers 0.000 description 34
- 239000011347 resin Substances 0.000 description 34
- 239000000758 substrate Substances 0.000 description 31
- 239000000463 material Substances 0.000 description 26
- 239000010949 copper Substances 0.000 description 20
- 239000004020 conductor Substances 0.000 description 17
- 230000001681 protective effect Effects 0.000 description 16
- 239000002335 surface treatment layer Substances 0.000 description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 14
- 229910052802 copper Inorganic materials 0.000 description 14
- 239000004065 semiconductor Substances 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 239000003822 epoxy resin Substances 0.000 description 12
- 229920000647 polyepoxide Polymers 0.000 description 12
- 238000005530 etching Methods 0.000 description 11
- 239000010931 gold Substances 0.000 description 11
- 238000007747 plating Methods 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 239000000945 filler Substances 0.000 description 10
- 239000011521 glass Substances 0.000 description 10
- 229910000679 solder Inorganic materials 0.000 description 10
- 239000007788 liquid Substances 0.000 description 9
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 7
- 239000009719 polyimide resin Substances 0.000 description 7
- 229910000881 Cu alloy Inorganic materials 0.000 description 6
- 229920000106 Liquid crystal polymer Polymers 0.000 description 6
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 6
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 6
- -1 and for example Substances 0.000 description 6
- 239000004744 fabric Substances 0.000 description 6
- 230000001678 irradiating effect Effects 0.000 description 6
- 239000004745 nonwoven fabric Substances 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 229920001187 thermosetting polymer Polymers 0.000 description 6
- 230000000149 penetrating effect Effects 0.000 description 5
- 239000004760 aramid Substances 0.000 description 4
- 229920003235 aromatic polyamide Polymers 0.000 description 4
- 238000007772 electroless plating Methods 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 4
- 239000011256 inorganic filler Substances 0.000 description 4
- 229910003475 inorganic filler Inorganic materials 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000012779 reinforcing material Substances 0.000 description 4
- 239000002759 woven fabric Substances 0.000 description 4
- 239000000654 additive Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 2
- 229910001252 Pd alloy Inorganic materials 0.000 description 2
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- XLJMAIOERFSOGZ-UHFFFAOYSA-M cyanate Chemical compound [O-]C#N XLJMAIOERFSOGZ-UHFFFAOYSA-M 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- RAXXELZNTBOGNW-UHFFFAOYSA-N imidazole Natural products C1=CNC=N1 RAXXELZNTBOGNW-UHFFFAOYSA-N 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229920003986 novolac Polymers 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- KAESVJOAVNADME-UHFFFAOYSA-N 1H-pyrrole Natural products C=1C=CNC=1 KAESVJOAVNADME-UHFFFAOYSA-N 0.000 description 1
- 239000004698 Polyethylene Substances 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 229920000098 polyolefin Polymers 0.000 description 1
- 229920005672 polyolefin resin Polymers 0.000 description 1
- 229920000915 polyvinyl chloride Polymers 0.000 description 1
- 239000004800 polyvinyl chloride Substances 0.000 description 1
- 239000012286 potassium permanganate Substances 0.000 description 1
- 239000003755 preservative agent Substances 0.000 description 1
- 230000002335 preservative effect Effects 0.000 description 1
- 239000010979 ruby Substances 0.000 description 1
- 229910001750 ruby Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
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なお、添付図面は、理解を容易にするために構成要素を拡大して示している場合がある。構成要素の寸法比率は実際のものと、又は別の図面中のものと異なる場合がある。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している場合がある。なお、本明細書において、「平面視」とは、対象物を図1等の鉛直方向(図中上下方向)から視ることを言い、「平面形状」とは、対象物を図1等の鉛直方向から視た形状のことを言う。
配線基板10の上面には、半導体素子100を実装するためのバンプ11が形成されている。半導体素子100は、はんだ101によりバンプ11に接続されている。はんだ101は、例えば半導体素子100に形成されたはんだバンプである。配線基板10と半導体素子100との間にはアンダーフィル樹脂102が充填されている。
図1(a)に示すように、配線基板10は、配線基板10の厚さ方向の中心付近に設けられた基板本体20を有している。
図1(b)は、配線層42に含まれるビア配線42Vを示す。絶縁層41には、その厚さ方向に絶縁層41を貫通し、配線24の上面の一部を露出する貫通孔41Xが形成されている。配線層42は、絶縁層41の上面41aに配設された配線パターンと、絶縁層41の貫通孔41Xに形成されたビア配線42Vとを有している。配線パターンは、ビア配線42Vを介して配線24に接続されている。図1(b)において、配線24は、例えばプレーン状(平板状)に形成されている。つまり、配線24は、プレーン状の配線部の一例である。
なお、説明の便宜上、最終的に配線基板10の各構成要素となる部分には、最終的な構成要素の符号を付して説明する場合がある。また、工程の説明に係わらない部材の符号を省略することがある。
まず、コア基板21の所要箇所に貫通孔21Xを形成し、その貫通孔21X内にめっきや導電性ペーストを施して貫通電極22を形成することで両面を導通させた後、例えばサブトラクティブ法により配線23,24を形成する。次に、コア基板21の上面及び下面にそれぞれ絶縁層41,31を樹脂フィルムの真空ラミネートにより形成し、加熱して硬化させる。なお、ペースト状又は液状の樹脂の塗布と加熱により絶縁層41,43を形成してもよい。続いて、絶縁層41,31にそれぞれ開口部を形成し、必要であればデスミア処理した後、例えばセミアディティブ法により配線層42,32を形成する。同様に、絶縁層43,33及び配線層44,34を形成する。
例えば、図4(c)に示す状態の構造体から支持フィルム201を除去した後、無電解めっき法(無電解銅めっき法)により、絶縁層43の表面を覆うシード層を形成する。次いで、シード層上にレジストパターンを形成する。レジストパターンは、ビア配線44Vを形成する部分と配線パターン44Lを形成する部分のシード層を露出して形成される。
例えば、図4(c)に示す状態の構造体から支持フィルムを除去した後、無電解めっき法(無電解銅めっき法)により、絶縁層43の表面を覆うシード層を形成する。そのシード層を給電層として利用する電解めっき法(電解銅めっき法)により、シード層上にめっき金属を析出させる。これにより、シード層上の導体と、貫通孔43Xに充填された導体からなる導体層を形成する。そして、導電層を覆うエッチングマスクを形成する。エッチングマスクは、ビア配線44Vを形成する部分と配線パターン44Lを形成する部分とを覆うように形成される。このエッチングマスクから露出する導体層をエッチングにより除去する。これにより、図4(d)に示すビア配線44Vと配線パターン44Lとを有する配線層44を形成する。
図1(a)及び図1(c)に示すように、配線基板10は、配線層42と、配線層42を覆う絶縁層43と、配線層44とを有している。
(1)配線基板10は、配線層42と、配線層42を覆う絶縁層43と、配線層44とを有している。配線層44は、貫通孔43Xに充填され、配線層42のパッド42Pに接続されたビア配線44Vを有している。ビア配線44Vは、第1の孔部431に充填された第1のビア部441と、第2の孔部432に充填された第2のビア部442とを有している。第1のビア部441は、絶縁層43の上面43aから下面43bに向かうに連れて径が小さくなるテーパ状又は逆円錐台形状に形成されている。第2のビア部442は、配線層42のパッド42Pの上面における径より配線層44側の径が小さく形成されている。
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態に対し、配線基板の形状(配線層と絶縁層の層数)などを適宜変更してもよい。
図5(a)、図5(b)に示す工程は、上述の実施形態における図4(c)、図4(d)に示す工程に替えて実施される。つまり、図4(b)に示す工程において、レーザ光の照射によって変質された絶縁層43の部分203を形成する。そして、図5(a)に示す工程において、変質した部分203(図4(b)参照)を除去する。さらに、パッド42Pの上面42cを、外周部に対して中心部が低い湾曲した凹状に形成する。この上面42cは、貫通孔43Xからパッド42Pをエッチングすることにより形成することができる。
例えば、図5(a)に示す状態の構造体から支持フィルム201を除去した後、無電解めっき法(無電解銅めっき法)により、絶縁層43の表面を覆うシード層を形成する。次いで、シード層上にレジストパターンを形成する。レジストパターンは、ビア配線44Vを形成する部分と配線パターン44Lを形成する部分のシード層を露出して形成される。
例えば、図5(a)に示す状態の構造体から支持フィルムを除去した後、無電解めっき法(無電解銅めっき法)により、絶縁層43の表面を覆うシード層を形成する。そのシード層を給電層として利用する電解めっき法(電解銅めっき法)により、シード層上にめっき金属を析出させる。これにより、シード層上の導体と、貫通孔43Xに充填された導体からなる導体層を形成する。そして、導電層を覆うエッチングマスクを形成する。エッチングマスクは、ビア配線44Vを形成する部分と配線パターン44Lを形成する部分とを覆うように形成される。このエッチングマスクから露出する導体層をエッチングにより除去する。これにより、図5(b)に示すビア配線44Vと配線パターン44Lとを有する配線層44を形成する。
この配線基板10aは、配線基板10aの厚さ方向の中心付近に設けられた基板本体20を有している。
20 基板本体
23,24 配線
43 絶縁層
43X 貫通孔
431 第1の孔部
432 第2の孔部
32,34,42,44 配線層
34V,44V ビア配線
441 第1のビア部
442 第2のビア部
Claims (10)
- パッドと、
前記パッドを覆う絶縁層と、
前記絶縁層を貫通し前記パッドに接続されたビア配線と、
を有し、
前記ビア配線は、めっき金属よりなり、
前記ビア配線は、前記絶縁層の上面から前記パッドに向けて径が小さくなる第1のビア部と、前記第1のビア部の下端から前記パッドに向けて径が大きくなる第2のビア部とを有し、
前記第1のビア部の前記絶縁層の上面における径より、前記第2のビア部の前記パッドの上面における径が大きく
前記パッドの上面は、外周部に対して中心部が低い湾曲した凹状に形成されていること、
を特徴とする配線基板。 - 前記第2のビア部の前記パッドの上面における径が前記パッドの径と等しいことを特徴とする請求項1に記載の配線基板。
- 前記第2のビア部の前記パッドの上面における径が前記パッドの径より小さいことを特徴とする請求項1に記載の配線基板。
- 前記第2のビア部の前記パッドの上面における径が前記パッドの径より大きく、
前記第2のビア部が前記パッドの側面の一部を覆うこと、
を特徴とする請求項1に記載の配線基板。 - 前記パッドの径は、前記第1のビア部の前記絶縁層の上面における径の1.2〜2倍であることを特徴とする請求項1〜4のいずれか一項に記載の配線基板。
- 前記第1のビア部の長さは、前記ビア配線の長さの80〜98%であることを特徴とする請求項1〜5のいずれか一項に記載の配線基板。
- 前記絶縁層を貫通して、前記パッドを露出する貫通孔が設けられており、
前記貫通孔は、前記絶縁層の上面から前記パッドに向けて径が小さくなる第1の孔部と、前記第1の孔部の下端から前記パッドに向けて径が大きくなる第2の孔部とを有し、
前記ビア配線は、前記貫通孔に充填されためっき金属よりなること、
を特徴とする請求項1〜6のいずれか一項に記載の配線基板。 - 前記第2のビア部の周面は、前記絶縁層の上面に向かって凸型R形状の曲面であることを特徴とする請求項1〜7のいずれか一項に記載の配線基板。
- パッドを覆う絶縁層を形成する工程と、
前記絶縁層にレーザ光を照射し、前記パッドの上面の一部を露出する開口部を形成するとともに、前記レーザ光により前記パッドを加熱して前記開口部の周囲において前記パッドと接する前記絶縁層の部分を変質させる工程と、
前記変質させた前記絶縁層の部分を除去し、前記絶縁層に、前記開口部の一部からなり前記絶縁層の上面から前記パッドに向けて径が小さくなる第1の孔部と、前記第1の孔部の下端から前記パッドに向けて径が大きくなる第2の孔部とを有する貫通孔を形成する工程と、
前記貫通孔をめっき金属で充填し、前記絶縁層の上面から前記パッドに向けて径が小さくなる第1のビア部と、前記第1のビア部の下端から前記パッドに向けて径が大きくなる第2のビア部とを有するビア配線を形成する工程と、
を有することを特徴とする配線基板の製造方法。 - 前記第1のビア部の前記絶縁層の上面における径より、前記第2のビア部の前記パッドの上面における径が大きいこと、を特徴とする請求項9に記載の配線基板の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016254255A JP6796482B2 (ja) | 2016-12-27 | 2016-12-27 | 配線基板、配線基板の製造方法 |
US15/845,257 US10306759B2 (en) | 2016-12-27 | 2017-12-18 | Wiring substrate |
US16/370,010 US10887985B2 (en) | 2016-12-27 | 2019-03-29 | Wiring substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016254255A JP6796482B2 (ja) | 2016-12-27 | 2016-12-27 | 配線基板、配線基板の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2018107349A JP2018107349A (ja) | 2018-07-05 |
JP2018107349A5 JP2018107349A5 (ja) | 2019-07-11 |
JP6796482B2 true JP6796482B2 (ja) | 2020-12-09 |
Family
ID=62630448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016254255A Active JP6796482B2 (ja) | 2016-12-27 | 2016-12-27 | 配線基板、配線基板の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US10306759B2 (ja) |
JP (1) | JP6796482B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7240909B2 (ja) * | 2019-03-13 | 2023-03-16 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
US10978417B2 (en) * | 2019-04-29 | 2021-04-13 | Advanced Semiconductor Engineering, Inc. | Wiring structure and method for manufacturing the same |
KR20210126394A (ko) * | 2020-04-10 | 2021-10-20 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 제조 방법 |
US11227823B2 (en) * | 2020-04-20 | 2022-01-18 | Advanced Semiconductor Engineering, Inc. | Wiring structure |
CN113811080A (zh) * | 2020-06-16 | 2021-12-17 | 深南电路股份有限公司 | 一种电路板及其制备方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6674017B1 (en) * | 1998-12-24 | 2004-01-06 | Ngk Spark Plug Co., Ltd. | Multilayer-wiring substrate and method for fabricating same |
JP2006253189A (ja) * | 2005-03-08 | 2006-09-21 | Fujitsu Ltd | 多層回路基板及びその製造方法 |
DE102005024914A1 (de) * | 2005-05-31 | 2006-12-07 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Ausbilden elektrisch leitfähiger Leitungen in einem integrierten Schaltkreis |
US7886474B2 (en) * | 2008-01-24 | 2011-02-15 | Werner Theodore J | Rest for cleaning a rifle and for sighting a scope, a stock, and a bore of the rifle |
JP5223361B2 (ja) * | 2008-02-06 | 2013-06-26 | 株式会社村田製作所 | 配線基板の製造方法 |
JP5181702B2 (ja) * | 2008-02-06 | 2013-04-10 | 株式会社村田製作所 | 配線基板の製造方法 |
JP5350830B2 (ja) * | 2009-02-16 | 2013-11-27 | 日本特殊陶業株式会社 | 多層配線基板及びその製造方法 |
JP5310849B2 (ja) * | 2009-06-24 | 2013-10-09 | 富士通株式会社 | 配線基板の製造方法 |
JP5537657B2 (ja) * | 2010-06-24 | 2014-07-02 | 富士通株式会社 | 配線構造の形成方法、半導体装置の製造方法、基板処理装置 |
JP2016035969A (ja) | 2014-08-01 | 2016-03-17 | 味の素株式会社 | 回路基板及びその製造方法 |
-
2016
- 2016-12-27 JP JP2016254255A patent/JP6796482B2/ja active Active
-
2017
- 2017-12-18 US US15/845,257 patent/US10306759B2/en active Active
-
2019
- 2019-03-29 US US16/370,010 patent/US10887985B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018107349A (ja) | 2018-07-05 |
US10306759B2 (en) | 2019-05-28 |
US10887985B2 (en) | 2021-01-05 |
US20180184521A1 (en) | 2018-06-28 |
US20190230791A1 (en) | 2019-07-25 |
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