JP2023525360A - 回路基板 - Google Patents

回路基板 Download PDF

Info

Publication number
JP2023525360A
JP2023525360A JP2022569151A JP2022569151A JP2023525360A JP 2023525360 A JP2023525360 A JP 2023525360A JP 2022569151 A JP2022569151 A JP 2022569151A JP 2022569151 A JP2022569151 A JP 2022569151A JP 2023525360 A JP2023525360 A JP 2023525360A
Authority
JP
Japan
Prior art keywords
pattern
layer
insulating layer
circuit pattern
outer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022569151A
Other languages
English (en)
Inventor
チョン，ウォンソク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Innotek Co Ltd
Original Assignee
LG Innotek Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Innotek Co Ltd filed Critical LG Innotek Co Ltd
Publication of JP2023525360A publication Critical patent/JP2023525360A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0224—Patterned shielding planes, ground planes or power planes
    • H05K1/0225—Single or multiple openings in a shielding, ground or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/101—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by casting or moulding of conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/281—Applying non-metallic protective coatings by means of a preformed insulating foil
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/465—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer having channels for the next circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827—Tapered, e.g. tapered hole, via or groove
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305—Moulding and encapsulation
    • H05K2203/1327—Moulding over PCB locally or completely
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

実施例に係る回路基板は、絶縁層と、前記絶縁層の上面に配置された第２外層回路パターンと、前記絶縁層内に配置され、前記第２外層回路パターンと連結されるビアと、を含み、前記第２外層回路パターンは、前記絶縁層に埋め込まれ、第１幅を有する第１パターンと、前記絶縁層上面上に突出し、前記第１幅よりも大きい第２幅を有し、前記ビアを介して前記第１パターンと連結される第２パターンと、を含む。

Description

実施例は、回路基板に関する。
電子部品の小型化、軽量化、集積化の加速に伴い回路の線幅が微細化している。特に、半導体チップのデザインのルールがナノメートルスケールに集積化することに伴い、半導体チップを実装するパッケージ基板または回路基板の回路線幅が数マイクロメートル以下に微細化している。
回路基板の回路集積度を高めるために、即ち、回路線幅を微細化するために多様な工法が提案されている。銅メッキの後パターンを形成するためにエッチングする段階における回路線幅の損失を防止するための目的で、ＳＡＰ（ｓｅｍｉ－ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）工法とＭＳＡＰ（ｍｏｄｉｆｉｅｄ ｓｅｍｉ－ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）等が提案された。
以後、より微細な回路パターンを具現するために、銅箔を絶縁層内に埋め込むＥＴＳ（Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｓｕｂｓｔｒａｔｅ、以下「ＥＴＳ」という）工法が当業界で使用されている。ＥＴＳ工法は、銅箔回路を絶縁層の表面に形成する代わりに、絶縁層内に埋め込む形式で製造するので、エッチングによる回路損失がなく、回路ピッチを微細化するのに有利である。
一方、最近無線データトラフィック需要を満たすために、改善された５Ｇ（５ｔｈｇｅｎｅｒａｔｉｏｎ）通信システムまたはｐｒｅ－５Ｇ通信システムを開発するための努力がなされている。 ここで、５Ｇ通信システムは、高いデータ伝送率を達成するために超高周波（ｍｍＷａｖｅ）帯域（ｓｕｂ６ギガ（６ＧＨｚ）、２８ギガ（２８ＧＨｚ）、３８ギガ（３８ＧＨｚ）またはそれ以上の周波数）を使用する。
そして、超高周波帯域における電波の経路損失の緩和および電波の伝達距離を増加させるために、５Ｇ通信システムでは、ビームフォーミング（ｂｅａｍｆｏｒｍｉｎｇ）、巨大配列多重入出力（ｍａｓｓｉｖｅＭＩＭＯ）、アレイアンテナ（ａｒｒａｙａｎｔｅｎｎａ）などの集尺化技術が開発されている。このような周波数帯域で波長の数百個の活性アンテナで構成できる点を考慮すれば、アンテナシステムが相対的に大きくなる。
このようなアンテナおよびＡＰモジュールは、回路基板にパターンニングまたは実装されるので、回路基板の低損失が非常に重要である。これは、活性アンテナシステムを構成する複数の基板、すなわちアンテナ基板、アンテナ給電基板、送受信機（ｔｒａｎｓｃｅｉｖｅｒ）基板、そして基底帯域（ｂａｓｅｂａｎｄ）基板が単一の小型装置（ｏｎｅ ｃｏｍｐａｃｔ ｕｎｉｔ）に集積されなければならないということを意味する。
そして、上記のような５Ｇ通信システムに適用される回路基板は、軽薄短小化トレンドで製造され、これにより前記回路パターンはますます微細化されている。
しかし、従来の微細回路パターンを含む回路基板は、最外郭に配置された回路パターンが絶縁層上部に突出する構造を有し、これにより前記最外郭の回路パターンが容易に崩れるという問題点を有する。
実施例では、新しい構造の回路基板およびその製造方法を提供しようとする。
また、本実施例では、絶縁層の一面に配置される回路パターンを含む回路基板において、前記回路パターンの一部は、前記絶縁層の一面に埋め込まれるようにし、残りの一部は、前記絶縁層の一面上に突出するようにした回路基板およびその製造方法を提供しようとする。
また、実施例では、ＥＴＳ工法を通じて絶縁層内に埋め込まれたトレース上にソルダーとの接触のための追加のパッド層が形成された回路基板およびその製造方法を提供しようとする。
提案される実施例において、解決しようとする技術的課題は、以上で言及した技術的課題に制限されず、言及していないまた別の技術的課題は、下記の記載から提案される実施例が属する技術分野における通常の知識を有した者にとって明確に理解されるであろう。
実施例に係る回路基板は、絶縁層と、前記絶縁層の上面に配置された第２外層回路パターンと、前記絶縁層内に配置され、前記第２外層回路パターンと連結されるビアと、を含み、前記第２外層回路パターンは、前記絶縁層に埋め込まれ、第１幅を有する第１パターンと、前記絶縁層上面上に突出し、前記第１幅よりも大きい第２幅を有し、前記ビアを介して前記第１パターンと連結される第２パターンと、を含む。
また、前記埋め込みパターンは、１５μｍ以下の幅を有する微細回路パターンであり、前記突出パターンは、前記埋め込みパターンよりも大きい幅を有する回路パターンである。
また、前記埋め込みパターンは、データ伝送のためのシグナルパターンを含み、前記突出パターンは、グランドパターンを含む。
また、前記埋め込みパターンの上面は、前記突出パターンの下面と同一平面上に位置する。
また、前記突出パターンは、前記絶縁層の上面上に配置された第１メッキ層と、前記第１メッキ層の上面上に配置された第２メッキ層と、を含む。
また、前記突出パターンは、垂直方向内で前記埋め込みパターンと重ならない。
また、前記第１外層回路パターンは、トレースを含み、前記トレースの下面上には前記トレースと直接接触するパッド層が形成される。
また、前記パッド層の幅は、前記トレースの幅の１５０％以上を有する。
また、前記回路基板は、前記絶縁層の上面上に配置された第１保護層と、前記絶縁層の下面下に配置された第２保護層と、を含み、前記第１保護層は、前記埋め込みパターンの上面を覆って配置され、前記第２保護層は、前記第１外層回路パターンの下面を覆って配置される。
また、前記第１保護層は、前記突出パターンの上面を露出する第１開口部を含み、前記第２保護層は、前記パッド層の下面を露出する第２開口部を含む。
一方、実施例に係る回路基板の製造方法は、第１キャリアボード上に第１外層回路パターンを形成し、前記第１キャリアボード上に前記第１外層回路パターンを覆う第１絶縁層を形成し、前記第１絶縁層内に前記第１外層回路パターンと連結される第１ビアを形成し、前記第１絶縁層の上面上に前記第１ビアと連結される第１内層回路パターンを形成し、前記第１キャリアボードを除去し、第２キャリアボード上に第２外層回路パターンの埋め込みパターンを形成し、前記第１内層回路パターン上に第３絶縁層および前記第２外層回路パターンの埋め込みパターンを配置した状態で加圧して、前記埋め込みパターンが前記第３絶縁層の上面に埋め込まれるようにし、前記第２キャリアボードを除去し、前記第３絶縁層の上面に前記第２外層回路パターンの突出パターンを形成することを含み、前記埋め込みパターンは、第１幅を有し、前記第３絶縁層の上部に埋め込まれ、前記突出パターンは、前記第１幅よりも大きい第２幅を有し、前記第３絶縁層の上面上に突出し、前記埋め込みパターンの上面は、前記突出パターンの下面と同一平面上に位置する。
また、前記埋め込みパターンは、１５μｍ以下の幅を有するシグナルパターンを含み、前記突出パターンは、前記埋め込みパターンよりも大きい幅を有するグランドパターンを含む。
また、前記突出パターンは、垂直方向内で前記埋め込みパターンと重ならない。
また、前記第１外層回路パターンは、トレースを含み、前記回路基板の製造方法は、前記突出パターンの形成時に、前記第１外層回路パターンのトレースの下面上に前記トレースと直接接触するパッド層を形成することを含み、前記パッド層の幅は、前記トレースの幅の１５０％以上を有する。
前記回路基板の製造方法は、前記第１キャリアボードを除去する前に、前記第１絶縁層上に第２絶縁層を形成し、前記第２絶縁層内に第２ビアを形成し、前記第２絶縁層の上面上に第２内層回路パターンを形成することを含み、前記第３絶縁層は、前記第２絶縁層と前記第２キャリアボード上の前記埋め込みパターンとの間に位置する。
また、前記第３絶縁層の上面上に前記埋め込みパターンの上面を覆う第１保護層を形成し、前記第１絶縁層の下面下に前記第１外層回路パターンの下面を覆う第２保護層を形成することを含む。
また、前記第１保護層に前記突出パターンの上面を露出する第１開口部を形成し、前記第２保護層に前記パッド層の下面を露出する第２開口部を形成することを含む。
実施例によれば、 回路基板は、絶縁層の互いに異なる最外側に配置される第１外層回路パターンと第２外層回路パターンとを含む。このとき、前記第１外層回路パターンは、ＥＴＳ構造を有するこれにより、前記絶縁層の下部に埋め込まれた構造を有する。このとき、比較例では、前記第１外層回路パターンが外部素子の実装のための実装パッドを含んでおり、これにより前記パッドの幅だけ回路集積度が低くなるという問題を有する。これにより、実施例では、第１外層回路パターンを構成するトレースの下面上に別のパッド層を形成する。前記パッド層は、前記第１外層回路パターンのトレースの幅よりも少なくとも１５０％以上の幅を有することができる。
これによれば、実施例では、前記絶縁層の下部に実装パッドの配置による回路集積度の減少の問題を解決することができる。具体的には、実施例では、前記絶縁層の下部に埋め込まれた第１外層回路パターンが実装パッドを含まないようにすることで、前記実装パッドに対応する空間を確保することができ、これによる回路集積度を向上させることができる。
また、実施例では、上記のようにトレース上にソルダーを直接配置せず、別のパッド層上にソルダーを配置する。これによれは、実施例では、前記パッド層の形成により、前記ソルダーと前記トレースとの間の連結信頼性を向上させることができる。
一方、実施例における回路基板は、前記第１外層回路パターンと反対となる絶縁層の一側に第２外層回路パターンが配置される。このとき、一般的なＥＴＳ構造において、前記第２外層回路パターンは、前記絶縁層の表面上に突出した構造を有する。そして、前記第２外層回路パターンが突出構造を有する場合、外部衝撃によって前記第２外層回路パターンが崩れるという問題が発生することがある。また、比較例では、前記第２外層回路パターンを突出構造に形成し、ソルダーレジストなどの別の層を用いて前記第２外層回路パターンを支持する支持層を形成することもできる。しかし、このような構造の場合、前記支持層の一部を除去する工程を行うべきであり、これにより、第２外層回路パターンの表面にレジン残渣が残存するという問題が発生する。また、前記支持層の一部を除去する工程は、化学研磨または物理研磨を経て行われるが、このとき研磨工程の不均一により第２外層回路パターンの浮き上がり現象が発生する。
これとは異なり、実施例では、第２外層回路パターンを突出パターンと埋め込みパターンにそれぞれ具現する。即ち、第２外層回路パターンが絶縁層の上面に配置される場合、前記第２外層回路パターンの一部は、前記絶縁層の上部に埋め込まれた構造を有するようにする。また、前記第２外層回路パターンの残りの一部は、前記絶縁層の上面上に突出した構造を有するようにする。このとき、前記第２外層回路パターンは、データ信号を送受信するシグナルパターンと電力伝送やノイズ除去などのためのグランドパターンとを含む。前記グランドパターンは、線幅が１５μｍよりも大きいため、外部衝撃に対して比較的強い特性を有する。しかし、シグナルパターンは、線幅が最低１０μｍ以下に形成されるため、外部衝撃に対して弱い特性を有する。
したがって、実施例では、前記第２外層回路パターンを機能的に区分し、それによってシグナルパターンは、前記絶縁層の上部に埋め込まれた構造を有するようにする。また、実施例では、第２外層回路パターンのグランドパターンは、前記絶縁層の上面上に突出した構造を有するようにする。
これにより、実施例によれば、比較的線幅の小さいシグナルパターンを絶縁層の上部に埋め込まれるように配置することで、外部衝撃により前記シグナルパターンが崩れるなどの信頼性問題を解決することができる。
また、実施例によれば、シグナルパターンとグランドパターンをそれぞれ埋め込みパターンと突出パターンに具現することにより、前記シグナルパターンと前記グランドパターンとの間の相互間の干渉を最小限に抑えることができ、これによるデータ伝達信頼性を向上させることができる。
また、実施例の回路基板は、５Ｇ通信システムに適用可能であり、これにより高周波の伝送損失を最小限に抑えて、信頼性をさらに向上させることができる。具体的には、実施例における回路基板は、高周波で使用可能であり、電波損失を低減することができる。
比較例に係る回路基板を示す図である。 比較例に係る回路基板を示す図である。 比較例において、ＥＴＳ工法で製造された回路基板を示す図である。 実施例に係る回路基板を示す図である。 図３の第１外層回路パターンを具体的に示す図である。 図３の第２外層回路パターンを具体的に示す図である。 実施例に係る回路基板の製造方法を工程順に示す図である。 実施例に係る回路基板の製造方法を工程順に示す図である。 実施例に係る回路基板の製造方法を工程順に示す図である。 実施例に係る回路基板の製造方法を工程順に示す図である。 実施例に係る回路基板の製造方法を工程順に示す図である。 実施例に係る回路基板の製造方法を工程順に示す図である。 実施例に係る回路基板の製造方法を工程順に示す図である。 実施例に係る回路基板の製造方法を工程順に示す図である。 実施例に係る回路基板の製造方法を工程順に示す図である。 実施例に係る回路基板の製造方法を工程順に示す図である。 実施例に係る回路基板の製造方法を工程順に示す図である。 実施例に係る回路基板の製造方法を工程順に示す図である。 実施例に係る回路基板の製造方法を工程順に示す図である。
以下、添付された図面を参照して、本明細書に開示された実施例を詳しく説明するが、図面符号に関係なく同一または類似する構成要素は、同じ参照番号を付し、それに対する重複説明は省略することにする。以下の説明で使用される構成要素に対する接尾辞「モジュール」および「部」は、明細書の作成を容易にするために付与また混用されるものとして、それ自体で相互区別される意味または役割を有するものではない。また、本明細書に開示された実施例の説明において、係る公知技術に対する具体的な説明が本明細書に開示された実施例の理解を妨害すると判断される場合には、その詳細な説明は省略する。また、添付された図面は、本明細書に開示された実施例を容易に理解できるようにするためのものであり、添付された図面によって本明細書に開示された技術的思想が制限されるものではなく、本発明の思想および技術範囲に含まれる全ての変更、均等物ないし代替物を含むものと理解されるべきである。
第１、第２などの序数を含む用語が多様な構成要素を説明するために使用されることができるが、前記構成要素は、前記用語によって限定されるものではない。前記用語は、１つの構成要素を他の構成要素から区別する目的でのみ使用される。
ある構成要素が他の構成要素に「連結」または「接続」されていると言及された場合には、その他の構成要素に直接的に「連結」または「接続」されていてもよく、間に他の構成要素が存在してもよいと理解されるべきである。反面、ある構成要素が他の構成要素に「直接連結」または「直接接続」されいると言及された場合には、間に他の構成要素が存在しないと理解されるべきである。
単数の表現は、文脈上明白に違うように意味しない限り、複数の表現を含む。
本出願で、「含む」または「有する」等の用語は、明細書に記載された特徴、数字、ステップ、動作、構成要素、部品またはこれらを組合せたものが存在することを指定しようとするものであり、１つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品またはこれらを組合せたもの存在または付加可能性を予め排除するものではないと理解されるべきである。
以下、添付した図面を参照して、本発明の実施例を詳しく説明すると、次のようである。
本実例の説明に先立ち、本実施例と比較される比較例について説明する。
図１は、比較例に係る回路基板を示す図である。
図１を参照すると、（ａ）のように、比較例に係る回路基板は、一般的なＳＡＰ工法で製造された回路パターンを含む。
具体的には、回路基板は、絶縁層１０、回路パターン２０、および保護層３０を含む。
回路パターン２０は、絶縁層１０の上面および下面にそれぞれ配置される。
このとき、絶縁層１０の表面に配置された回路パターン２０のうち少なくとも一つは、微細回路パターンを含む。
図１では、絶縁層１０の上面に配置された回路パターン２０は、微細回路パターンを含む。微細回路パターンは、信号伝達配線ラインであるトレース２１と、チップ実装などのためのパッド２２とを含む。
このとき、実施例では、微細回路パターンの保護目的でソルダーレジストを用いた支持層を形成することであるため、前記比較例で微細回路パターンが形成された領域における構造について説明する。
また、絶縁層１０の表面には、回路パターン２０を保護する保護層３０が配置される。
このとき、絶縁層１０の上部領域は、保護層３０が配置される第１領域と、保護層３０が配置されないオープン領域である第２領域とを含む。
これにより、前記絶縁層１０の上面に配置された回路パターン２０の一部は、前記保護層３０によって覆われ、残りの一部は、前記保護層３０によって覆われずに外部に露出される。
このとき、前記保護層３０のオープン領域である第２領域には、上述したように微細回路パターンに対応するトレース２１およびパッド２２が配置される。
例えば、前記トレース２１およびパッド２２のうち少なくとも一つは、幅／間隔が１５μｍ／１５μｍ以下に形成される。
このとき、前記保護層３０のオープン領域に形成された回路パターンが、微細回路パターンではなく１５μｍを超える幅を有するパターンである場合、外部衝撃に強いことがある。
しかし、図１の（ｂ）のように、回路パターンが徐々に微細化されながら、前記最外層の微細回路パターンであるトレース２１の幅および間隔がますます小さくなっており、これにより保護層のオープン領域である第２領域に絶縁層１０の上面上に突出した微細回路パターンが配置される場合、外部衝撃によって前記微細回路パターンが簡単に崩れるという問題が発生する。
即ち、図１の（ｂ）のＢのように、最外層の微細回路パターンに対応するトレース２１は、極めて微細なパターン形態を有しており、これにより外部の小さな衝撃にも簡単に崩れるか、擦れるという問題が発生する。
また、比較例では、トレース２１の幅が狭くなるにつれて、絶縁層１０とトレース２１との間の接触面積も減少する。そして、前記接触面積が減少するにつれて、前記絶縁層１０と前記トレース２１との間の接合力が減少するという問題を有する。
一方、最近では、ＥＴＳ工法を用いて絶縁層内に埋め込まれた構造を有しつつ、保護層のオープン領域に配置される微細回路パターンを形成している。
図２は、比較例において、ＥＴＳ工法で製造された回路基板を示す図である。
図２を参照すると、具体的には、回路基板は、絶縁層１０Ａ、回路パターン２０Ａ、および保護層３０Ａを含む。
回路パターン２０Ａは、絶縁層１０Ａの上面および下面にそれぞれ配置される。
このとき、絶縁層１０Ａの表面に配置された回路パターン２０Ａのうち少なくとも一つは、微細回路パターンを含む。
ここで、ＥＴＳ工法で回路パターンを形成する場合、最初に形成された回路パターンは、絶縁層１０Ａ内に埋め込まれた構造を有している。これにより前記最初に形成される回路パターンを微細回路パターンに形成する場合、比較例においても、微細回路パターンが絶縁層１０Ａ内に埋め込まれた構造を有することができる。
即ち、ＥＴＳ工法で製造された回路基板は、絶縁層１０Ａの表面内に埋め込まれた構造を有する微細回路パターンを含む。即ち、微細回路パターンは、信号伝達配線ラインであるトレース２１Ａと、チップ実装などのためのパッド２２Ａとを含む。
そして、上記のようにＥＴＳ工法で製造された回路基板の場合、一側に配置された微細回路パターンの場合、絶縁層内に埋め込まれた構造を有するため、外部衝撃から前記微細回路パターンが保護される。しかし、ＥＴＳ工法で製造された回路基板で他側に配置された微細回路パターンの場合、絶縁層の表面上に突出した構造を有する。そして、前記突出した微細回路パターンは、図１ａおよび図１ｂで説明したような問題点を有する。
また、最近では、５Ｇ技術の発達に伴い、これを反映できる回路基板に関心が高まっている。このとき、５Ｇ技術が適用されるためには回路基板が高多層構造を有する必要があり、これによる回路パターンを微細化されなければならない。しかし、比較例では、微細パターンを形成することは可能であるが、これを安定して保護することはできないという問題点がある。
これにより、実施例は、最外側に配置される微細パターンの信頼性の問題を解決することができる新しい構造の回路基板およびその制御方法を提供しようとする。
図３は、実施例に係る回路基板を示す図であり、図４は、図３の第１外層回路パターンを具体的に示す図であり、図５は、図３の第２外層回路パターンを具体的に示す図である。
図３～図５の説明に先立って、実施例に係る回路基板は、多層構造を有することができる。好ましくは、実施例に係る回路基板は、回路パターンの層数を基準に４層構造を有することができる。ただし、これは一実施例に過ぎず、これに限定されない。即ち、実施例における回路基板は、４層よりも小さい層数を有してもよく、これとは異なり、４層よりも大きい層数を有してもよい。
図３～図５を参照すると、回路基板１００は、絶縁層１２０を含む。
好ましくは、回路基板１００は、４層の回路パターン層を具現するために、第１絶縁層１２１、第２絶縁層１２２、および第３絶縁層１２３を含むことができる。
このとき、前記絶縁層１２０のうち第２絶縁層１２２は、絶縁層の積層構造において回路基板の内側に配置された内側絶縁層であってもよい。また、前記第１絶縁層１２１および第３絶縁層１２３は、絶縁層の積層構造において回路基板の外側に配置された外側絶縁層であってもよい。例えば、第１絶縁層１２１は、回路基板の最下側に配置された第１外側絶縁層であってもよい。例えば、第３絶縁層１２３は、回路基板の最上側に配置された第２外側絶縁層であってもよい。一方、図面上には、第２絶縁層１２２が１層に形成されるものと示したが、これに限定されない。例えば、回路パターンの層数が増加するにつれて、前記内側絶縁層は、第２絶縁層１２２以外の追加の少なくとも一つの絶縁層をさらに含むことができる。
第２絶縁層１２２は、絶縁層１２０の積層構造において中心に配置されるコア絶縁層であってもよい。第３絶縁層１２３は、第２絶縁層１２２の上面上に配置された上部絶縁層であってもよい。そして、第１絶縁層１２１は、第２絶縁層１２２の下部に配置された下部絶縁層であってもよい。
絶縁層１２０は、配線を変更できる電気回路が編成されている基板であって、表面に回路パターンを形成できる絶縁材料で作られたプリント、配線板、および絶縁基板を全て含むことができる。
例えば、第１絶縁層１２１、第２絶縁層１２２、および第３絶縁層１２３のうち少なくとも一つは、リジッド（ｒｉｇｉｄ）またはフレキシブル（ｆｌｅｘｉｂｌｅ）であってもよい。例えば、第１絶縁層１２１、第２絶縁層１２２、および第３絶縁層１２３のうち少なくとも一つは、ガラスまたはプラスチックを含むことができる。詳細には、前記第１絶縁層１２１、第２絶縁層１２２、および第３絶縁層１２３のうち少なくとも一つは、ソーダライムガラス（ｓｏｄａ ｌｉｍｅ ｇｌａｓｓ）またはアルミノシリケートガラス等の化学強化／半強化ガラスを含むか、ポリイミド（Ｐｏｌｙｉｍｉｄｅ、ＰＩ）、ポリエチレンテレフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ、ＰＥＴ）、プロピレングリコール（ｐｒｏｐｙｌｅｎｅ ｇｌｙｃｏｌ、ＰＰＧ）ポリカーボネート（ＰＣ）などの強化或は延性プラスチックを含むか、サファイアを含むことができる。
また、前記第１絶縁層１２１、第２絶縁層１２２、および第３絶縁層１２３のうち少なくとも一つは、光等方性フィルムを含むことができる。一例として、前記第１絶縁層１２１、第２絶縁層１２２、および第３絶縁層１２３のうち少なくとも一つは、ＣＯＣ（Ｃｙｃｌｉｃ Ｏｌｅｆｉｎ Ｃｏｐｏｌｙｍｅｒ）、ＣＯＰ（Ｃｙｃｌｉｃ Ｏｌｅｆｉｎ Ｐｏｌｙｍｅｒ）、光等方性ポリカーボネート（ｐｏｌｙｃａｒｂｏｎａｔｅ、ＰＣ）または光等方性ポリメチルメタクリレート（ＰＭＭＡ）等を含むことができる。
また、前記第１絶縁層１２１、第２絶縁層１２２、および第３絶縁層１２３のうち少なくとも一つは、部分的に曲面を有して曲がることがある。即ち、第１絶縁層１２１、第２絶縁層１２２、および第３絶縁層１２３のうち少なくとも一つは、部分的には平面を有し、部分的には曲面を有して曲がることがある。詳細には、前記第１絶縁層１２１、第２絶縁層１２２、および第３絶縁層１２３のうち少なくとも一つは、 終端が曲面を有して曲がるか、ランダムな曲率を含む表面を有して曲がるか折曲がることがある。これにより、実施例における回路基板は、多様な形状を有する電子機器に適用可能である。
また、前記第１絶縁層１２１、第２絶縁層１２２、および第３絶縁層１２３のうち少なくとも一つは、柔軟な特性を有するフレキシブル（ｆｌｅｘｉｂｌｅ）基板であってもよい。また、前記第１絶縁層１２１、第２絶縁層１２２、および第３絶縁層１２３のうち少なくとも一つは、湾曲（ｃｕｒｖｅｄ）または折り曲げ（ｂｅｎｄｅｄ）基板であってもよい。このとき、第１絶縁層１２１、第２絶縁層１２２、および第３絶縁層１２３のうち少なくとも一つは、回路設計に基づいて回路部品を接続する電気配線を配線図形で表現し、絶縁物上に電気導体を再現することができる。また、絶縁層１２０のうち少なくとも一つは、電気部品を搭載し、これらを回路的に連結する配線を形成することができ、部品の電気的連結機能以外の部品を機械的に固定させることができる。
第１絶縁層１２１、第２絶縁層１２２、および第３絶縁層１２３の表面には、回路パターンが配置され得る。
即ち、絶縁層１２０を構成する第１絶縁層１２１、第２絶縁層１２２、および第３絶縁層１２３のそれぞれの表面には、回路パターン１１０が配置され得る。
ここで、回路パターン１１０は、内層回路パターンおよび外層回路パターンを含むことができる。内層回路パターンは、回路基板の積層構造において、内側に配置された回路パターンであってもよい。そして、外層回路パターンは、回路基板の積層構造において、最外側に配置された回路パターンであってもよい。
一例として、外層回路パターンは、第１絶縁層１２１の下面に配置された第１外層回路パターン１１１を含むことができる。
また、外層回路パターンは、第３絶縁層１２３の上面に配置された第２外層回路パターン１１４を含むことができる。
また、内層回路パターンは、第１絶縁層１２１と第２絶縁層１２２との間に配置された第１内層回路パターン１１２を含むことができる。
また、内層回路パターンは、第２絶縁層１２２と第３絶縁層１２３との間に配置された第２内層回路パターン１１３を含むことができる。
即ち、第１内層回路パターン１１２は、第１外層回路パターン１１１の上面に配置され得る。そして、第１内層回路パターン１１２は、第２絶縁層１２２によって覆われることがある。
第２内層回路パターン１１３は、第２絶縁層１２２の上面に配置され得る。そして、第２内層回路パターン１１３は、第３絶縁層１２３によって覆われることがある。
外層回路パターンは、複数の絶縁層のうち最外側に配置された外層絶縁層の表面に配置され得る。
好ましくは、外層回路パターンは、絶縁層の最下部に配置された第１絶縁層１２１の下面に配置された第１外層回路パターン１１１を含むことができる。このとき、実施例における回路基板は、ＥＴＳ工法で製造され得る。これにより、前記第１外層回路パターン１１１は、第１外層回路パターン１１１の下面に埋め込まれた構造を有することができる。例えば、第１外層回路パターン１１１は、第１絶縁層１２１の内部に配置され得る。例えば、第１外層回路パターン１１１の下面は、第１絶縁層１２１の下面と同一平面上に位置することができる。例えば、第１外層回路パターン１１１の下面は、第１絶縁層１２１の下面よりも高く位置することができる。これにより、前記第１外層回路パターン１１１の側面は、前記第１絶縁層１２１と接触することがある。そして、前記第１外層回路パターン１１１は、第１絶縁層１２１によって保護され得る。
また、外層回路パターンは、複数の絶縁層のうち最上部に配置された第３絶縁層１２３の上面に配置された第２外層回路パターン１１４を含むことができる。このとき、一般的なＥＴＳ構造において、複数の外層回路パターンのうち一つは、絶縁層の表面上に突出した構造を有する。このとき、実施例では、前記第１外層回路パターン１１１がＥＴＳ構造において、第１絶縁層１２１内に埋め込まれた構造を有するように形成されたパターンである。これにより、一般的なＥＴＳ構造において、第２外層回路パターン１１４は、第３絶縁層１２３の上面上に突出した構造を有することができる。
これに反して、実施例における第２外層回路パターン１１４は、第１パターン１１４ａおよび第２パターン１１４ｂを含む。前記第１パターン１１４ａは、絶縁層に埋め込まれた埋め込みパターンと言える。また、前記第２パターン１１４ｂは、前記絶縁層の表面上に突出した突出パターンと言える。以下では、前記第１パターン１１４ａを「埋め込みパターン」と言い、前記第２パターン１１４ｂを「突出パターン」と言い説明する。
これに反して、実施例における第２外層回路パターン１１４は、第３絶縁層１２３の上面上に突出した構造を有する突出パターン１１４ｂを含む。即ち、実施例における前記第２外層回路パターン１１４の前記第３絶縁層１２３の上面上に突出した構造の突出パターン１１４ｂを含み、前記突出パターン１１４ｂは、グランドパターンを含むようにする。これにより、実施例では、前記突出パターン１１４ｂによる回路基板のグランド特性を向上させることができるようにしながら、回路基板の放熱性を向上させることができるようにする。
さらに、実施例では、前記第２外層回路パターン１１４が突出パターンと埋め込みパターンを有することにより、限られた空間内で回路パターンの密集度を向上させることができ、これによる回路基板の体積を減少させることができる。即ち、突出パターン１１４ｂは、第３絶縁層１２３の上面上に突出した構造を有することができる。例えば、突出パターン１１４ｂの下面は、第３絶縁層１２３の上面と直接接触することがある。突出パターン１１４ｂは、複数の層構造を有することができる。例えば、突出パターン１１４ｂは、第３絶縁層１２３の上面上に配置された第１メッキ層１０２を含むことができる。また、突出パターン１１４ｂは、第１メッキ層１０２の上面上に配置された第２メッキ層１１４ｂ１を含むことができる。前記第１メッキ層１０２は、シード層であってもよい。そして、第２メッキ層１１４ｂ１は、前記第１メッキ層１０２をシード層として、電解メッキ方式で前記第１メッキ層１０２上に配置されたパターン層であってもよい。ただし、これは本発明の一実施例に過ぎず、前記突出パターン１１４ｂを形成する方法によって、前記突出パターン１１４ｂは、２層よりも大きい層数を有することができ、これとは異なり、１層構造を有することもできる。
一方、一般的なＥＴＳ構造の回路基板における第２外層回路パターン１１４は、前記突出パターン１１４ｂのみを含む。これとは異なり、本実施例における第２外層回路パターン１１４は、埋め込みパターン１１４ａを含むことができる。埋め込みパターン１１４ａは、第３絶縁層１２３の上面に配置され得る。例えば、埋め込みパターン１１４ａは、第３絶縁層１２３の上部に埋め込まれることがある。例えば、埋め込みパターン１１４ａの上面は、第３絶縁層１２３の上面と同一平面上に位置することができる。
即ち、実施例における第２外層回路パターン１１４は、一部が突出した構造を有し、残りの一部が埋め込まれた構造を有することができる。例えば、前記第２外層回路パターン１１４の残りの一部は、第３絶縁層１２３に一部埋め込まれ、これにより上面が前記第３絶縁層１２３の上面を介して露出し得る。ここでの露出は、実施例の回路基板の外部への露出だけでなく、他の構成要素に露出するという意味を含むことができる。
これにより、実施例では、第２外層回路パターン１１４のうち外部衝撃に弱い微細回路パターンの場合、第３絶縁層１２３の上面に埋め込まれた構造を有するようにする。これにより、前記微細回路パターンの電気的信頼性を向上させることができる。例えば、実施例では、前記微細回路パターンが前記第３絶縁層１２３を介して安定して保護できるようにして、前記微細回路パターンが外部衝撃によって崩れる問題を解決するようにし、これによる電気的回路連結が切れるという問題を解決することができる。
また、前記微細回路パターンと第３絶縁層１２３との間の接触面積を増加させて、相互間の接合力を向上させることができる。一方、前記「上面に埋め込む」の意味は、第２外層回路パターン１１４の側面の少なくとも一部および下面は、前記第３絶縁層１２３で覆われ、上面の少なくとも一部は、前記第３絶縁層１２３の上側に露出することを意味することができる。
このとき、前記埋め込みパターン１１４ａと前記突出パターン１１４ｂは、垂直方向に互いに重ならないことがある。ただし、前記埋め込みパターン１１４ａと前記突出パターン１１４ｂは、互いに電気的に連結され得る。一例として、埋め込みパターン１１４ａの一端と前記突出パターン１１４ｂの一端は、前記第３ビアＶ３と接触することがあり、これにより相互電気的に連結され得る。
前記埋め込みパターン１１４ａは、第１幅Ｗ１を有することができる。例えば、前記埋め込みパターン１１４ａは、１５μｍ以下の幅を有することができる。例えば、前記埋め込みパターン１１４ａは、１２μｍ以下の幅を有することができる。例えば、前記埋め込みパターン１１４ａは、１０μｍ以下の幅を有することができる。即ち、実施例における埋め込みパターン１１４ａは、微細回路パターンであり、これにより前記第３絶縁層１２３に一部が埋め込まれるようにして、衝撃から安定して保護できるようにする。
前記突出パターン１１４ｂは、前記第１幅Ｗ１よりも大きい第２幅Ｗ２を有することができる。例えば、突出パターン１１４ｂは、１５μｍよりも大きい幅を有することができる。例えば、突出パターン１１４ｂは、１８μｍよりも大きい幅を有することができる。例えば、突出パターン１１４ｂは、２０μｍよりも大きい幅を有することができる。即ち、突出パターン１１４ｂは、チップなどの素子が実装されるパッドであり、前記第１幅Ｗ１よりも大きい第２幅Ｗ２を有することができる。これにより、実施例では、前記突出パターン１１４ｂが前記第３絶縁層１２３の上面上に突出するようにして、回路パターンの集積度を向上させながら、回路基板の放熱性を向上させることができるようにする。
即ち、実施例では、第２外層回路パターン１１４は、機能に応じて微細回路パターンと一般回路パターンとに区分され得る。そして、実施例では、前記第２外層回路パターン１１４のうち微細回路パターンについては、第３絶縁層１２３に埋め込まれた構造を有する埋め込みパターン１１４ａに形成する。また、実施例では、前記第２外層回路パターン１１４のうち一般回路パターンについては、第３絶縁層１２３の上面上に突出した構造を突出パターン１１４ｂに形成する。これにより、前記第３絶縁層１２３の上面に配置された第２外層回路パターン１１４は、突出パターン１１４ｂと埋め込みパターン１１４ａとを含むことができる。そして、前記突出パターン１１４ｂの下面と前記埋め込みパターン１１４ａの上面は、互いに同一平面上に位置することができる。
結論として、第２外層回路パターン１１４は、微細回路パターンを含むことができる。一例として、前記第２外層回路パターン１１４は、線幅が１０μｍ以下であり、パターン間の間隔が１０μｍ以下の微細回路パターンを含むことができる。そして、前記微細回路パターンが第３絶縁層１２３上に突出した構造を有する場合、前記微細回路パターンが剥離するなどの信頼性が低下することがある。したがって、実施例では、前記第２外層回路パターン１１４のうち微細回路パターンについては第３絶縁層１２３内に埋め込まれるようにし、これを除く他の一般回路パターンについては第３絶縁層１２３上に突出するようにする。
一方、前記第１内層回路パターン１１２、第２内層回路パターン１１３、第１外層回路パターン１１１、および第２外層回路パターン１１４は、電気的信号を伝達する配線であって、伝導性が高い金属物質で形成され得る。このために、第１内層回路パターン１１２、第２内層回路パターン１１３、第１外層回路パターン１１１、および第２外層回路パターン１１４のうち少なくとも一つは、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、錫（Ｓｎ）、銅（Ｃｕ）および亜鉛（Ｚｎ）のうちから選択される少なくとも一つの金属物質からなることができる。また、第１内層回路パターン１１２、第２内層回路パターン１１３、第１外層回路パターン１１１、および第２外層回路パターン１１４のうち少なくとも一つは、ボンディング力に優れる金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、錫（Ｓｎ）、銅（Ｃｕ）、亜鉛（Ｚｎ）のうちから選択される少なくとも一つの金属物質を含むペーストまたはソルダーペーストからなることができる。好ましくは、第１内層回路パターン１１２、第２内層回路パターン１１３、第１外層回路パターン１１１、および第２外層回路パターン１１４は、電気伝導性が高く、かつ価格が比較的安価な銅（Ｃｕ）からなることができる。
一方、前記絶縁層１２０内には、ビアが配置され得る。前記ビアは、それぞれの絶縁層内に配置され、それにより互いに他の層に配置された回路パターンを互いに電気的に連結する役割を果たすことができる。
第１絶縁層１２１内には、第１ビアＶ１が配置され得る。前記第１ビアＶ１は、第１絶縁層１２１の上面に配置された第１内層回路パターン１１２と、第１絶縁層１２１の下面に埋め込まれた第１外層回路パターン１１１とを電気的に連結することができる。
第２絶縁層１２２内には、第２ビアＶ２が配置され得る。前記第２ビアＶ２は、第１絶縁層１２１の上面に配置された第１内層回路パターン１１２と、前記第２絶縁層１２２の上面に配置された第２内層回路パターン１１３とを電気的に連結することができる。第３絶縁層１２３内には、第３ビアＶ３が配置され得る。前記第３ビアＶ３は、第２外層回路パターン１１４の上面に配置された第２内層回路パターン１１３と、前記第３絶縁層１２３の上面に配置された第２外層回路パターン１１４との間を電気的に連結することができる。
上記のようなビアは、それぞれの絶縁層内に形成されたビアホールの内部を金属物質で充填することによって形成され得る。
前記ビアホールは、機械、レーザーおよび化学加工のいずれか一つの加工方法によって形成され得る。前記ビアホールが機械加工によって形成される場合には、ミーリング（Ｍｉｌｌｉｎｇ）、ドリル（Ｄｒｉｌｌ）、およびルーティング（Ｒｏｕｔｉｎｇ）などの方式を用いることができ、レーザー加工によって形成される場合には、ＵＶやＣＯ２レーザー方式を用いることができ、化学加工によって形成される場合には、アミノシラン、ケトン類などを含む薬品を用いて絶縁層を開放することができる。
一方、前記レーザーによる加工は、光学エネルギーを表面に集中させて材料の一部を溶かして蒸発させて、所望の形態をとる切断方法であって、コンピュータプログラムによる複雑な形成も容易に加工することができ、他の方法では切断しにくい複合材料も加工することができる。
また、前記レーザーによる加工は、切断径が最小０．００５ｍｍまで可能であり、加工可能な厚さの範囲が広いという長所がある。
前記レーザー加工ドリルとしては、ＹＡＧ（Ｙｔｔｒｉｕｍ Ａｌｕｍｉｎｕｍ Ｇａｒｎｅｔ）レーザーやＣＯ２レーザーや紫外線（ＵＶ）レーザーを用いることが好ましい。ＹＡＧレーザーは、銅箔層および絶縁層の両方とも加工できるレーザーであり、ＣＯ２レーザーは、絶縁層のみ加工できるレーザーである。
前記ビアホールが形成されると、前記貫通ホールの内部を伝導性物質で充填して前記第１～第３ビアＶ１、Ｖ２、Ｖ３を形成することができる。前記第１～第３ビアＶ１、Ｖ２、Ｖ３を形成する金属物質は、銅（Ｃｕ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、およびパラジウム（Ｐｄ）のうちから選択されるいずれか一つの物質であってもよく、前記伝導性物質の充填は、無電解メッキ、電解メッキ、スクリーン印刷（Ｓｃｒｅｅｎ Ｐｒｉｎｔｉｎｇ）、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）、蒸発法（Ｅｖａｐｏｒａｔｉｏｎ）、インクジェットティング、およびディスフェンシングのうちいずれか一つ、またはこれらの組み合わせた方式を用いることができる。
一方、第１絶縁層１２１の下面には、パッド層１１６が配置され得る。前記パッド層１１６は、前記第１絶縁層１２１の下面に埋め込まれた第１外層回路パターン１１１の一部と垂直方向内で重なることがある。例えば、パッド層１１６は、前記第１絶縁層１２１の下面に配置された第１外層回路パターン１１１の下面上に形成され得る。
具体的には、前記第１外層回路パターン１１１は、機能に応じてビアパッドおよびトレース１１１Ｔを含むことができる。前記パッドは、第１ビアＶ１と連結されるパッドを意味することができる。前記第１外層回路パターン１１１は、素子実装などのためのソルダーが配置される実装パッドを含むことができる。このとき、前記第１外層回路パターン１１１は、微細回路パターンである。これにより、前記第１外層回路パターン１１１を構成するそれぞれのパターン間の間隔が狭くて、前記実装パッドを配置するための空間が設けられないことがある。例えば、第１外層回路パターン１１１を形成するとき、第１絶縁層１２１に埋め込まれた構造を有するように前記実装パッドを一緒に形成することもできる。ただし、このような場合、前記実装パッドの幅に対応するように、限られた空間内に配置される第１外層回路パターン１１１の数が少なくなり、これによる集積度が低下するという問題を有する。これにより、実施例では、上記のように第１外層回路パターン１１１を形成するときに実装パッドを除いた残りのパターンのみを形成し、前記実装パッドについては後にメッキ工程をさらに行って形成するようにする。
これにより、実施例では、第１外層回路パターン１１１を構成するトレース１１１Ｔの下面上に配置されるパッド層１１６を含む。前記パッド層１１６は、前記トレース１１１Ｔの下面を囲む構造を有して配置され得る。例えば、パッド層１１６の幅は、前記トレース１１１Ｔの幅の１５０％以上を有することができる。例えば、パッド層１１６の幅は、トレース１１１Ｔの幅の１８０％以上を有することができる。例えば、パッド層１１６の幅は、トレース１１１Ｔの幅の２００％以上を有することができる。前記パッド層１１６は、ソルダー（図示せず）と前記第１外層回路パターン１１１との間の接触面積を増加させる役割を果たすことができる。例えば、前記パッド層１１６は、ソルダーと前記第１外層回路パターン１１１のうちトレース１１１Ｔとの間の連結信頼性を向上させることができる。
一方、回路基板の最外側には、保護層が配置され得る。好ましくは、前記第３絶縁層１２３の上面には、第１保護層１３０が配置され得る。また、第１絶縁層１２１の下面には、第２保護層１４０が配置され得る。
前記第１保護層１３０および第２保護層１４０は、ＳＯＲ（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）、酸化物、およびＡｕのいずれか一つ以上を用いて、少なくとも一つ以上の層に形成され得る。好ましくは、前記第１保護層１３０および第２保護層１４０は、ソルダーレジストであってもよい。
前記第１保護層１３０は、前記第３絶縁層１２３上に配置されて、前記第２外層回路パターン１１４を保護することができる。
例えば、第１保護層１３０は、前記第２外層回路パターン１１４の埋め込みパターン１１４ａの表面を保護することができる。例えば、前記第１保護層１３０は、前記埋め込みパターン１１４ａの上面を覆って配置され得る。また、前記第１保護層１３０は、前記突出パターン１１４ｂを露出する開口部（図示せず）を含むことができる。
第２保護層１４０は、前記第１絶縁層１２１上に配置されて、第１外層回路パターン１１１を保護することができる。例えば、第２保護層１４０は、前記第１絶縁層１２１の下面に埋め込まれた第１外層回路パターン１１１の表面を覆って配置され得る。例えば、第２保護層１４０は、前記第１絶縁層１２１の下面に配置されたパッド層１１６を露出する開口部（図示せず）を含むことができる。
以下では、第２外層回路パターン１１４およびパッド層１１６について具体的に説明する。
実施例では、第３絶縁層１２３の上面に配置された第２外層回路パターン１１４を含む。
このとき、前記第２外層回路パターン１１４は、機能に応じて互いに異なる幅を有することができる。一例として、前記第２外層回路パターン１１４は、電力供給やノイズ除去のためのグランドパターンを含むことができる。このとき、前記グランドパターンは、電力を担うので、パターン幅が微細になると抵抗増加による断線が発生する可能性が高い。これにより、一般にグランドパターンは、信頼性を向上させるために１５μｍよりも大きい幅を有することができる。一例として、グランドパターンは、信頼性を向上させるために２０μｍよりも大きい幅を有することができる。
また、第２外層回路パターン１１４は、データ信号を送受信するシグナルパターンを含むことができる。そして、前記シグナルパターンは、伝達しようとするデータの量に応じて数が増加することがある。これにより、一般にシグナルパターンは、微細パターンに構成される。一例として、シグナルパターンは、１５μｍ以下の幅を有することができる。例えば、シグナルパターンは、１２μｍ以下の幅を有することができる。例えば、シグナルパターンは、１０μｍ以下の幅を有することができる。
上記のように、第２外層回路パターン１１４は、シグナルパターンとグランドパターンとを含む。そして、グランドパターンは、線幅が１５μｍよりも大きいため、外部衝撃に対して比較的強い特性を有する。しかし、シグナルパターンは、線幅が最低１０μｍ以下に形成されるため、外部衝撃に対して弱い特性を有する。
したがって、実施例では、前記第２外層回路パターン１１４を機能的に区分し、それによりシグナルパターンは、第３絶縁層１２３の上部に埋め込まれた構造を有する埋め込みパターン１１４ａに具現される。また、実施例では、第２外層回路パターン１１４のグランドパターンは、前記第３絶縁層１２３の上面上に突出した構造を有する突出パターン１１４ｂに具現される。
これにより、実施例によれば、比較的線幅の小さいシグナルパターンを前記第３絶縁層１２３の上部に埋め込まれるように配置することにより、外部衝撃により前記シグナルパターンが崩れるなどの信頼性問題を解決することができる。
また、実施例によれば、シグナルパターンとグランドパターンを埋め込みパターン１１４ａと突出パターン１１４ｂとにそれぞれ区分する。これにより、前記シグナルパターンと前記グランドパターンとの間の相互間の干渉を最小限に抑えることができ、これによるデータ伝達信頼性を向上させることができる。
図４を参照すると、前記埋め込みパターン１１４ａは、第１幅Ｗ１を有することができる。例えば、前記埋め込みパターン１１４ａは、１５μｍ以下の幅を有することができる。例えば、前記埋め込みパターン１１４ａは、１２μｍ以下の幅を有することができる。例えば、前記埋め込みパターン１１４ａは、１０μｍ以下の幅を有することができる。
前記突出パターン１１４ｂは、前記第１幅Ｗ１よりも大きい第２幅Ｗ２を有することができる。例えば、突出パターン１１４ｂは、１５μｍよりも大きい幅を有することができる。例えば、突出パターン１１４ｂは、１８μｍよりも大きい幅を有することができる。例えば、突出パターン１１４ｂは、２０μｍよりも大きい幅を有することができる。
即ち、上述したように、第２外層回路パターン１１４は、機能に応じてシグナルパターンとグランドパターンとに区分され得る。そして、実施例では、前記第２外層回路パターン１１４のうち微細回路パターンに形成されるシグナルパターンについては、第３絶縁層１２３に埋め込まれた構造を有する埋め込みパターン１１４ａに形成する。また、実施例では、前記第２外層回路パターン１１４のうちグランドパターンについては、第３絶縁層１２３の上面上に突出した構造を突出パターン１１４ｂに形成する。これにより、前記第３絶縁層１２３の上面に配置された第２外層回路パターン１１４は、突出パターン１１４ｂと埋め込みパターン１１４ａとを含むことができる。そして、前記突出パターン１１４ｂの下面と前記埋め込みパターン１１４ａの上面は、互いに同一平面上に位置することができる。
結論として、第２外層回路パターン１１４は、微細回路パターンを含むことができる。一例として、前記第２外層回路パターン１１４は、線幅が１０μｍ以下であり、パターン間の間隔が１０μｍ以下の微細回路パターンを含むことができる。そして、前記微細回路パターンに対応するシグナルパターンが第３絶縁層１２３上に突出した構造を有する場合、前記微細回路パターンの信頼性が低下することがある。したがって、実施例では、前記第２外層回路パターン１１４のうち微細回路パターンについては、第３絶縁層１２３内に埋め込まれるようにし、これを除く他の一般回路パターン（例えば、グランドパターン）については第３絶縁層１２３上に突出するようにする。
一方、図５を参照すると、第１外層回路パターン１１１の下部には、第１外層回路パターン１１１が埋め込まれる。
前記第１外層回路パターン１１１は、トレース１１１Ｔを含む。前記トレース１１１Ｔは、微細回路パターンであるシグナルパターンに対応する。これにより、前記トレース１１１Ｔは、１５μｍ以下の線幅を有する。例えば、前記トレース１１１Ｔは、１２μｍ以下の線幅を有する。例えば、前記トレース１１１Ｔは、１０μｍ以下の線幅を有する。
そして、一般的なＥＴＳ構造において、前記第１外層回路パターン１１１は、素子実装用のソルダーの配置のためのパッドを含む。そして、前記パッドは、前記第１外層回路パターン１１１の一部を構成し、これにより前記第１絶縁層１２１の下部に埋め込まれた構造を有する。このとき、前記パッドが前記第１絶縁層１２１の下部に埋め込まれた構造を有する場合、前記パッドの幅だけパターン配置に対する集積度が低下する。
したがって、実施例では、前記第１外層回路パターン１１１を構成するトレース１１１Ｔの下面上に別のパッド層１１６を形成する。前記パッド層１１６は、前記第１絶縁層１２１内に配置された第１外層回路パターン１１１のトレース１１１Ｔの下面上に配置される。
前記パッド層１１６は、前記トレース１１１Ｔの下面を囲む構造を有して配置され得る。例えば、パッド層１１６の幅は、前記トレース１１１Ｔの幅の１５０％以上を有することができる。例えば、パッド層１１６の幅は、トレース１１１Ｔの幅の１８０％以上を有することができる。例えば、パッド層１１６の幅は、トレース１１１Ｔの幅の２００％以上を有することができる。前記パッド層１１６は、ソルダー（図示せず）と前記第１外層回路パターン１１１との間の接触面積を増加させる役割を果たすことができる。例えば、前記パッド層１１６は、ソルダーと前記第１外層回路パターン１１１のうちトレース１１１Ｔとの間の連結信頼性を向上させることができる。
実施例によれば、回路基板は、絶縁層の互いに異なる最外側に配置される第１外層回路パターンと第２外層回路パターンとを含む。このとき、前記第１外層回路パターンは、ＥＴＳ構造を有することにより、前記絶縁層の下部に埋め込まれた構造を有する。このとき、比較例では、前記第１外層回路パターンが外部素子の実装のための実装パッドを含んでおり、これにより前記パッドの幅だけ回路集積度が低くなるという問題を有する。これにより、実施例では、第１外層回路パターンを構成するトレースの下面上に別のパッド層を形成する。前記パッド層は、前記第１外層回路パターンのトレースの幅よりも少なくとも１５０％以上の幅を有することができる。
これによれば、実施例では、前記絶縁層の下部に実装パッドの配置による回路集積度の低減の問題を解決することができる。具体的には、実施例では、前記絶縁層の下部に埋め込まれた第１外層回路パターンが実装パッドを含まないようにすることで、前記実装パッドに対応する空間を確保することができ、これによる回路集積度を向上させることができる。
また、実施例では、上記のようにトレース上にソルダーを直接配置せず、別のパッド層上にソルダーを配置する。これによれば、実施例では、前記パッド層の形成により、前記ソルダーと前記トレースとの間の連結信頼性を向上させることができる。
一方、実施例における回路基板は、前記第１外層回路パターンと反対となる絶縁層の一側に第２外層回路パターンが配置される。このとき、一般的なＥＴＳ構造において、前記第２外層回路パターンは、前記絶縁層の表面上に突出した構造を有する。そして、前記第２外層回路パターンが突出構造を有する場合、外部衝撃によって前記第２外層回路パターンが崩れるという問題が発生することがある。また、比較例では、前記第２外層回路パターンを突出構造に形成し、ソルダーレジストなどの別の層を用いて前記第２外層回路パターンを支持する支持層を形成することもできる。しかし、このような構造の場合、前記支持層の一部を除去する工程を行うべきであり、これにより、第２外層回路パターンの表面にレジン残渣が残存するという問題が発生する。また、前記支持層の一部を除去する工程は、化学研磨または物理研磨を経て行われるが、このとき研磨工程の不均一により第２外層回路パターンの浮き上がり現象が発生する。
これとは異なり、実施例では、第２外層回路パターンを突出パターンと埋め込みパターンにそれぞれ具現する。即ち、第２外層回路パターンが絶縁層の上面に配置される場合、前記第２外層回路パターンの一部は、前記絶縁層の上部に埋め込まれた構造を有するようにする。また、前記第２外層回路パターンの残りの一部は、前記絶縁層の上面上に突出した構造を有するようにする。このとき、前記第２外層回路パターンは、データ信号を送受信するシグナルパターンと電力伝送やノイズ除去などのためのグランドパターンとを含む。前記グランドパターンは、線幅が１５μｍよりも大きいため、外部衝撃に対して比較的強い特性を有する。しかし、シグナルパターンは、線幅が最低１０μｍ以下に形成されるため、外部衝撃に対して弱い特性を有する。
したがって、実施例では、前記第２外層回路パターンを機能的に区別し、それによりシグナルパターンは、前記絶縁層の上部に埋め込まれた構造を有するようにする。また、実施例では、第２外層回路パターンのグランドパターンは、前記絶縁層の上面上に突出した構造を有するようにする。
これにより、実施例によれば、比較的線幅の小さいシグナルパターンを絶縁層の上部に埋め込まれるように配置することで、外部衝撃により前記シグナルパターンが崩れるなどの信頼性問題を解決することができる。
また、実施例によれば、シグナルパターンとグランドパターンをそれぞれ埋め込みパターンと突出パターンに具現することにより、前記シグナルパターンと前記グランドパターンとの間の相互間の干渉を最小限に抑えることができ、これによるデータ伝達信頼性を向上させることができる。
また、実施例の回路基板は、５Ｇ通信システムに適用可能であり、これにより高周波の伝送損失を最小限に抑えて、信頼性をさらに向上させることができる。具体的には、実施例における回路基板は、高周波で使用可能であり、電波損失を低減することができる。
図６～図１８は、実施例に係る回路基板の製造方法を工程順に示す図である。
先ず、実施例は、キャリアボードを用いて、前記キャリアボードの両側でそれぞれ複数の基板を製造する方式で回路基板の製造を行うことができる。即ち、実施例は、ＥＴＳ工法を適用してキャリアボードを中心に、その両側でそれぞれ複数の基板を一度に製造することができる。ただし、実施例では、第２外層回路パターン１１４が、埋め込みパターン１１４ａが突出パターン１１４ｂを含む構造を有するようにする。このとき、実施例では、前記ＥＴＳ工法を用いるにおいて、前記埋め込みパターン１１４ａを含む埋め込み基板を別に製造する工程をさらに行うことができる。
図６を参照すると、実施例では、第１キャリアボード２１０を準備する。
前記第１キャリアボード２１０は、絶縁部材２１１および前記絶縁部材２１１の両面にそれぞれ金属層２１２が配置された構造を有することができる。
前記第１キャリアボード２１０が準備されると、前記第１キャリアボード２１０の金属層２１２上にメッキ層１０１を形成する工程を行うことができる。前記メッキ層１０１は、実施例に係る第１外層回路パターン１１１を形成するためのシード層であってもよい。前記メッキ層１０１は、化学銅メッキ工程によって形成され得るが、これに限定されない。
次に、図７を参照すると、前記メッキ層１０１上に第１外層回路パターン１１１を形成する工程を行うことができる。
前記第１外層回路パターン１１１は、次のような工程により形成され得る。前記メッキ層１０１が形成されると、前記メッキ層上にマスク（図示せず）を形成する。そして、前記形成されたマスクを露光および現像工程を行い、前記第１外層回路パターン１１１が形成される領域を露出する開口部（図示せず）を形成する。
そして、前記マスクに開口部が形成されると、前記メッキ層１０１をシード層に電解メッキを行って、前記マスクの開口部を満たす第１外層回路パターン１１１を形成する。
次に、図８を参照すると、前記メッキ層１０１上に前記第１外層回路パターン１１１を覆う第１絶縁層１２１を形成する。
次に、図９を参照すると、前記第１絶縁層１２１に第１ビアＶ１を形成する工程を行うことができる。
前記第１ビアＶ１は、第１絶縁層１２１内にビアホールを形成し、前記形成したビアホールの内部を金属物質で充填することによって形成され得る。
また、前記第１ビアＶ１の形成工程時に、前記第１絶縁層１２１の表面上に突出する第１内層回路パターン１１２を形成することができる。
これにより、前記第１ビアＶ１は、前記第１外層回路パターン１１１と前記第１内層回路パターン１１２を互いに連結することができる。
次に、図１０を参照すると、図８および図９に対する工程をさらに行う積層工程を行うことができる。
即ち、実施例では、第１絶縁層１２１上に前記第１内層回路パターン１１２を覆う第２絶縁層１２２を形成する工程を行うことができる。
また、実施例は、前記第２絶縁層１２２が形成されると、前記第２絶縁層１２２内に第２ビアＶ２を形成する工程を行うことができる。
また、実施例は、前記第２ビアＶ２が形成されると、前記第２絶縁層１２２の表面に第２内層回路パターン１１３を形成する工程を行うことができる。
次に、図１１を参照すると、図６～図１０により製造された基板を複数の基板に分離する工程を行うことができる。即ち、上述したように、実施例では、第１キャリアボード２１０を中心にその両側でそれぞれ基板を製造する工程を行い、これにより同時に２つの基板を製造することができる。
そして、上記のように第２内層回路パターン１１３が形成される工程が完了されると、前記第１キャリアボード２１０を除去して、その両側にそれぞれ配置された基板を互いに分離する工程を行うことができる。
次に、図１２を参照すると、実施例では、従来のＥＴＳ工法とは異なり、埋め込み基板を製造する工程をさらに行うことができる。
図１２を参照すると、実施例では、埋め込み基板を製造するために第２キャリアボード２２０を準備する。
前記第２キャリアボード２２０は、絶縁部材２２１および前記絶縁部材２２１の両面にそれぞれ金属層２２２が配置された構造を有することができる。
前記第２キャリアボード２２０が準備されると、前記第２キャリアボード２２０の金属層２２２上に第１メッキ層１０２を形成する工程を行うことができる。前記第１メッキ層１０２は、実施例に係る第２外層回路パターン１１４を形成するためのシード層であってもよい。前記第１メッキ層１０２は、化学銅メッキ工程によって形成され得るが、これに限定されない。
また、実施例では、第２キャリアボード２２０上に前記第１メッキ層１０２が形成されると、前記第１メッキ層１０２上に第２外層回路パターン１１４の一部を形成する工程を行うことができる。即ち、実施例では、前記第１メッキ層１０２上に第２外層回路パターン１１４のうち埋め込みパターン１１４ａを形成する工程を行うことができる。
前記第２外層回路パターン１１４の埋め込みパターン１１４ａは、次のような工程により形成され得る。前記第１メッキ層１０２が形成されると、前記第１メッキ層１０２上にマスク（図示せず）を形成する。そして、前記形成されたマスクを露光および現像工程を行い、前記第２外層回路パターン１１４の埋め込みパターン１１４ａが形成される領域を露出する開口部（図示せず）を形成する。
そして、前記マスクに開口部が形成されると、前記第１メッキ層１０２をシード層に電解メッキを行い、前記マスクの開口部を満たす第２外層回路パターン１１４を形成する。
次に、図１３および図１４を参照すると、前記埋め込み基板上に前記第１キャリアボード２１０を用いて製造した基板を接合する工程を行うことができる。
具体的には、第２キャリアボード２２０を介して製造された埋め込み基板は、第１メッキ層１０２および第２外層回路パターン１１４の埋め込みパターン１１４ａを含む。
そして、前記第１キャリアボード２１０を介して製造されて分離された基板は、第１絶縁層１２１、第２絶縁層１２２、第１外層回路パターン１１１、第１内層回路パターン１１２、および第２内層回路パターン１１３を含む。
そして、実施例では、前記埋め込みパターン１１４ａ上に第３絶縁層１２３を配置し、前記第３絶縁層上に前記第１キャリアボード２１０から分離した基板を配置する。このとき、前記第３絶縁層１２３上には、前記分離した基板における第２絶縁層１２２が位置するように配置する。
そして、実施例では、上記のような配置工程が完了すると、前記第２絶縁層１２２に前記第３絶縁層１２３と前記埋め込みパターン１１４ａとを熱圧着する工程を行うことができる。
これにより、実施例では、前記第３絶縁層１２３の硬化が行われる前に、前記埋め込みパターン１１４ａが前記第３絶縁層１２３内に埋め込まれる構造を有することができる。また、前記第３絶縁層１２３内に前記埋め込みパターン１１４ａが埋め込まれた後には、硬化工程を行って前記第２絶縁層１２２と前記第３絶縁層１２３とが互いに接合されるようにすることができる。
次に、図１５を参照すると、前記第２キャリアボード２２０を分離して、前記第２キャリアボード２２０の両側でそれぞれ製造された基板を相互分離する工程を行うことができる。
これにより、実施例では、下側から、メッキ層１０１、第１外層回路パターン１１１、第１絶縁層１２１、第１ビアＶ１、第１内層回路パターン１１２、第２絶縁層１２２、第２ビアＶ２、第２内層回路パターン１１３、第３絶縁層１２３、第３ビアＶ３、第２外層回路パターン１１４の埋め込みパターン１１４ａ、および第１メッキ層１０２が配置された構造の２つの基板を製造することができる。
そして、以降では、前記製造した２つの基板に対してそれぞれ以下のような工程を行い、最終的な回路基板を製造する工程を行うことができる。
先ず、前記第１メッキ層１０２上に第２外層回路パターン１１４の突出パターン１１４ｂを形成する工程を行うことができる。
次に、図１６を参照すると、メッキ層１０１の下面上にパッド層１１６を形成する工程を行うことができる。
その後、図１７を参照すると、前記メッキ層１０１および前記第１メッキ層１０２を除去する工程を行うことができる。このとき、前記メッキ層１０１および前記第１メッキ層１０２の除去工程で、前記突出パターン１１４ｂが形成された領域と、前記パッド層１１６が形成された領域における前記メッキ層１０１および前記第１メッキ層１０２は、除去されない。これにより、前記突出パターン１１４ｂは、前記第１メッキ層１０２と前記第２メッキ層１１４ｂ１とを含む構造を有することができる。また、前記パッド層１１６は、前記メッキ層１０１および前記メッキ層１０１上のパッド金属層１１５を含む構造を有することができる。
次に、図１８を参照すると、実施例では、前記第３絶縁層１２３上に第１保護層１３０を形成する工程を行うことができる。
また、実施例では、第１絶縁層１２１の下に第２保護層１４０を形成する工程を行うことができる。
前記第１保護層１３０および第２保護層１４０は、ＳＯＲ（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）、酸化物、およびＡｕのいずれか一つ以上を用いて、少なくとも一つ以上の層に形成され得る。好ましくは、前記第１保護層１３０および第２保護層１４０は、ソルダーレジストであってもよい。
前記第１保護層１３０は、前記第３絶縁層１２３上に配置されて、前記第２外層回路パターン１１４を保護することができる。
例えば、第１保護層１３０は、前記第２外層回路パターン１１４の埋め込みパターン１１４ａの表面を保護することができる。例えば、前記第１保護層１３０は、前記埋め込みパターン１１４ａの上面を覆って配置され得る。また、前記第１保護層１３０は、前記突出パターン１１４ｂを露出する開口部（図示せず）を含むことができる。
第２保護層１４０は、前記第１絶縁層１２１上に配置されて、第１外層回路パターン１１１を保護することができる。例えば、第２保護層１４０は、前記第１絶縁層１２１の下面に埋め込まれた第１外層回路パターン１１１の表面を覆って配置され得る。例えば、第２保護層１４０は、前記第１絶縁層１２１の下面に配置されたパッド層１１６を露出する開口部（図示せず）を含むことができる。
即ち、上記のように実施例における第２外層回路パターン１１４は、埋め込み基板を製造する追加の工程を行い、これを熱圧着して第３絶縁層１２３内に埋め込む工程を行う。
実施例によれば、回路基板は、絶縁層の互いに異なる最外側に配置される第１外層回路パターンと第２外層回路パターンとを含む。このとき、前記第１外層回路パターンは、ＥＴＳ構造を有することにより、前記絶縁層の下部に埋め込まれた構造を有する。このとき、比較例では、前記第１外層回路パターンが外部素子の実装のための実装パッドを含んでおり、これにより前記パッドの幅だけ回路集積度が低くなるという問題を有する。これにより、実施例では、第１外層回路パターンを構成するトレースの下面上に別のパッド層を形成する。前記パッド層は、前記第１外層回路パターンのトレースの幅よりも少なくとも１５０％以上の幅を有することができる。
これによれは、実施例では、前記絶縁層の下部に実装パッドの配置による回路集積度の減少の問題を解決することができる。具体的には、実施例では、前記絶縁層の下部に埋め込まれた第１外層回路パターンが実装パッドを含まないようにすることで、前記実装パッドに対応する空間を確保することができ、これによる回路集積度を向上させることができる。
また、実施例では、上記のようにトレース上にソルダーを直接配置せず、別のパッド層上にソルダーを配置する。これによれば、実施例では、前記パッド層の形成により、前記ソルダーと前記トレースとの間の連結信頼性を向上させることができる。
一方、実施例における回路基板は、前記第１外層回路パターンと反対となる絶縁層の一側に第２外層回路パターンが配置される。このとき、一般的なＥＴＳ構造において、前記第２外層回路パターンは、前記絶縁層の表面上に突出した構造を有する。そして、前記第２外層回路パターンが突出構造を有する場合、外部衝撃によって前記第２外層回路パターンが崩れるという問題が発生することがある。また、比較例では、前記第２外層回路パターンを突出構造に形成し、ソルダーレジストなどの別の層を用いて前記第２外層回路パターンを支持する支持層を形成することもできる。しかし、このような構造の場合、前記支持層の一部を除去する工程を行うべきであり、これにより、第２外層回路パターンの表面にレジン残渣が残存するという問題が発生する。また、前記支持層の一部を除去する工程は、化学研磨または物理研磨を経て行われるが、このとき研磨工程の不均一により第２外層回路パターンの浮き上がり現象が発生する。
これとは異なり、実施例では、第２外層回路パターンを突出パターンと埋め込みパターンにそれぞれ具現する。即ち、第２外層回路パターンが絶縁層の上面に配置される場合、前記第２外層回路パターンの一部は、前記絶縁層の上部に埋め込まれた構造を有するようにする。また、前記第２外層回路パターンの残りの一部は、前記絶縁層の上面上に突出した構造を有するようにする。このとき、前記第２外層回路パターンは、データ信号を送受信するシグナルパターンと電力伝送やノイズ除去などのためのグランドパターンとを含む。前記グランドパターンは、線幅が１５μｍよりも大きいため、外部衝撃に対して比較的強い特性を有する。しかし、シグナルパターンは、線幅が最低１０μｍ以下に形成されるため、外部衝撃に対して弱い特性を有する。
したがって、実施例では、前記第２外層回路パターンを機能的に区別し、それによりシグナルパターンは、前記絶縁層の上部に埋め込まれた構造を有するようにする。また、実施例では、第２外層回路パターンのグランドパターンは、前記絶縁層の上面上に突出した構造を有するようにする。
これにより、実施例によれば、比較的線幅の小さいシグナルパターンを絶縁層の上部に埋め込まれるように配置することで、外部衝撃により前記シグナルパターンが崩れるなどの信頼性問題を解決することができる。
また、実施例によれば、シグナルパターンとグランドパターンをそれぞれ埋め込みパターンと突出パターンに具現することにより、前記シグナルパターンと前記グランドパターンとの間の相互間の干渉を最小限に抑えることができ、これによるデータ伝達信頼性を向上させることができる。
また、実施例の回路基板は、５Ｇ通信システムに適用可能であり、これにより高周波の伝送損失を最小限に抑えて、信頼性をさらに向上させることができる。具体的には、実施例における回路基板は、高周波で使用可能であり、電波損失を低減することができる。
以上の実施例で説明された特徴、構造、効果などは、少なくとも一つの実施例に含まれ、必ず１つの実施例に限定されるものではない。また、各実施例に例示された特徴、構造、効果などは、実施例が属する分野で通常の知識を有する者によって、他の実施例に対して組合せまたは変形して実施可能である。したがって、このような組合せと変形に係る内容は、実施例の範囲に含まれると解釈されるべきである。
以上では実施例を中心に説明したが、これは単なる例示に過ぎず、実施例を限定するものではなく、実施例が属する分野で通常の知識を有した者であれば、本実施例の本質的な特性を逸脱しない範囲内で、以上で例示されていない多様な変形と応用が可能であることが理解できるであろう。例えば、実施例に具体的に示された各構成要素は、変形して実施することができるものである。そして、このような変形と応用に係る差異点は、添付された請求の範囲で設定する実施例の範囲に含まれると解釈されるべきである。

Claims (10)

  1. 絶縁層と、
    前記絶縁層の上面に配置された第２外層回路パターンと、
    前記絶縁層内に配置され、前記第２外層回路パターンと連結されるビアと、を含み、
    前記第２外層回路パターンは、
    前記絶縁層に埋め込まれ、第１幅を有する第１パターンと、
    前記絶縁層上面上に突出し、前記第１幅よりも大きい第２幅を有し、前記ビアを介して前記第１パターンと連結される第２パターンと、を含む、回路基板。
  2. 前記第１パターンは、１５μｍ以下の幅を有し、
    前記第２パターンは、前記第１パターンよりも大きい幅を有するパターンである、請求項１に記載の回路基板。
  3. 前記第１パターンは、シグナルパターンを含み、
    前記第２パターンは、グランドパターンを含む、請求項１に記載の回路基板。
  4. 前記第１パターンの上面は、前記第２パターンの下面と同一平面上に位置する、請求項１に記載の回路基板。
  5. 前記第２パターンは、
    前記絶縁層の上面上に配置された第１メッキ層と、
    前記第１メッキ層の上面上に配置された第２メッキ層と、を含む、請求項１に記載の回路基板。
  6. 前記第２パターンは、垂直方向内で前記第１パターンと重ならない、請求項１に記載の回路基板。
  7. 前記絶縁層の下面に配置された第１外層回路パターンを含み、
    前記第１外層回路パターンは、トレースを含み、
    前記トレースの下には、前記トレースと直接接触するパッド層が形成される、請求項１に記載の回路基板。
  8. 前記パッド層の幅は、前記トレースの幅の１５０％以上を有する、請求項１に記載の回路基板。
  9. 前記絶縁層の上面上に配置された第１保護層と、
    前記絶縁層の下面下に配置された第２保護層と、を含み、
    前記第１保護層は、
    前記埋め込みパターンの上面を覆って配置され、
    前記第２保護層は、
    前記第１外層回路パターンの下面を覆って配置される、請求項７に記載の回路基板。
  10. 前記第１保護層は、前記突出パターンの上面を露出する第１開口部を含み、
    前記第２保護層は、前記パッド層の下面を露出する第２開口部を含む、請求項９に記載の回路基板。
JP2022569151A 2020-05-13 2021-05-13 回路基板 Pending JP2023525360A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020200057182A KR20210138992A (ko) 2020-05-13 2020-05-13 인쇄회로기판 및 이의 제조 방법
KR10-2020-0057182 2020-05-13
PCT/KR2021/005995 WO2021230671A1 (ko) 2020-05-13 2021-05-13 회로기판

Publications (1)

Publication Number Publication Date
JP2023525360A true JP2023525360A (ja) 2023-06-15

Family

ID=78524626

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022569151A Pending JP2023525360A (ja) 2020-05-13 2021-05-13 回路基板

Country Status (6)

Country Link
US (1) US20230189431A1 (ja)
EP (1) EP4152900A1 (ja)
JP (1) JP2023525360A (ja)
KR (1) KR20210138992A (ja)
CN (1) CN115918272A (ja)
WO (1) WO2021230671A1 (ja)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165242A (ja) * 2004-12-07 2006-06-22 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
CN105722299B (zh) * 2014-12-03 2018-08-31 恒劲科技股份有限公司 中介基板及其制法
KR102380834B1 (ko) * 2015-01-06 2022-03-31 삼성전기주식회사 인쇄회로기판, 반도체 패키지 및 이들의 제조방법
KR102411996B1 (ko) * 2015-05-29 2022-06-22 삼성전기주식회사 패키지 기판 및 그 제조 방법
KR101807620B1 (ko) * 2016-03-25 2017-12-12 주식회사 심텍 이중 패턴을 이용한 초미세피치 인쇄회로기판

Also Published As

Publication number Publication date
US20230189431A1 (en) 2023-06-15
EP4152900A1 (en) 2023-03-22
CN115918272A (zh) 2023-04-04
WO2021230671A1 (ko) 2021-11-18
KR20210138992A (ko) 2021-11-22

Similar Documents

Publication Publication Date Title
JP2023530107A (ja) 回路基板
KR20210114196A (ko) 인쇄회로기판 및 이의 제조 방법
US20230247769A1 (en) Circuit board
US20230049806A1 (en) Circuit board
US20220418106A1 (en) Printed circuit board
US20230217592A1 (en) Circuit board
KR20220085274A (ko) 회로기판 및 이의 제조 방법
JP2023525360A (ja) 回路基板
KR20210070012A (ko) 인쇄회로기판 및 이의 제조 방법
KR20220109642A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20220080306A (ko) 회로기판의 제조 방법 및 이에 의해 제조된 회로기판
KR20210080833A (ko) 인쇄회로기판 및 이의 제조 방법
US11778741B2 (en) Circuit board
US20230199959A1 (en) Circuit board
US20230403790A1 (en) Circuit board
US20230171886A1 (en) Circuit board
US20220418107A1 (en) Printed circuit board
KR20210146030A (ko) 패키지기판 및 이의 제조 방법
KR20210070024A (ko) 인쇄회로기판 및 이의 제조 방법
JP2024524568A (ja) 回路基板
KR20220033838A (ko) 인쇄회로기판 및 이의 제조 방법
KR20230071537A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230089386A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20220086995A (ko) 회로기판 및 이의 제조 방법
CN117099488A (zh) 半导体封装

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221115

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240405