KR20220109595A - 회로기판 및 이의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000010410 layer Substances 0.000 claims abstract description 178
- 238000000034 method Methods 0.000 claims abstract description 164
- 229910000679 solder Inorganic materials 0.000 claims abstract description 130
- 239000011241 protective layer Substances 0.000 claims abstract description 35
- 239000011800 void material Substances 0.000 claims description 184
- 238000003825 pressing Methods 0.000 abstract 1
- 230000008569 process Effects 0.000 description 141
- 238000002161 passivation Methods 0.000 description 77
- 238000003475 lamination Methods 0.000 description 35
- 238000002474 experimental method Methods 0.000 description 29
- 238000010030 laminating Methods 0.000 description 22
- 230000000052 comparative effect Effects 0.000 description 16
- 239000000758 substrate Substances 0.000 description 13
- 239000010949 copper Substances 0.000 description 10
- 238000005476 soldering Methods 0.000 description 8
- 229910052718 tin Inorganic materials 0.000 description 7
- DNIAPMSPPWPWGF-UHFFFAOYSA-N Propylene glycol Chemical compound CC(O)CO DNIAPMSPPWPWGF-UHFFFAOYSA-N 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229920000089 Cyclic olefin copolymer Polymers 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 239000000654 additive Substances 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- -1 polyethylene terephthalate Polymers 0.000 description 3
- 229920000139 polyethylene terephthalate Polymers 0.000 description 3
- 239000005020 polyethylene terephthalate Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004713 Cyclic olefin copolymer Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000011256 inorganic filler Substances 0.000 description 2
- 229910003475 inorganic filler Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 239000004417 polycarbonate Substances 0.000 description 2
- 229920000515 polycarbonate Polymers 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000005354 aluminosilicate glass Substances 0.000 description 1
- 229910002056 binary alloy Inorganic materials 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000012779 reinforcing material Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000005361 soda-lime glass Substances 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000005341 toughened glass Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
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Abstract
실시 예에 따른 회로 기판의 제조 방법은 절연층을 준비하고, 상기 절연층의 제1면 상에 제1 패턴층을 형성하고, 상기 절연층 상에 솔더 레지스트를 배치하고, 상기 배치한 솔더 레지스트에, 제1 범위의 시간 동안 제2 범위의 세기의 압력을 가하여 상기 제1 패턴층을 보호하는 제1 보호층을 형성하는 것을 포함하고, 상기 제1 범위는, 15초 내지 50초 사이의 범위를 만족하고, 상기 제2 범위는, 6kgf/cm2 내지 20kgf/cm2 사이의 범위를 만족한다.
Description
실시 예는 회로기판에 관한 것으로, 특히 솔더 레지스트의 보이드를 제거하거나 보이드의 사이즈를 최소화할 수 있는 회로기판 및 이의 제조 방법에 관한 것이다.
회로기판은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 기판을 의미한다.
이러한 회로기판에는 각 제품의 기능을 구현하도록 각종 전자 부품을 실장하게 된다. 이와 같은 회로기판의 전자 부품 실장은 솔더링 방법을 주로 사용하는데, SMD, Wave Soldering, Dipping Soldering, Selective Soldering 등이 있다. 표면실장기술(Surface Mount Technology: SMT)에서는 회로기판에 회로 패턴을 인쇄하고, 상기 회로 패턴의 전자 부품 실장 위치에 전자 부품을 올린 후 솔더를 용융 및 냉각시켜 고정하는 솔더링 방식에 의해 전자 부품을 실장시키는 것이다.
여기서 상기 솔더는 종래 주석(Sn)과 납(Pb)의 이원합금을 주로 사용하였는데 최근 중금속인 납 대신 Sn/Ag/Cu, Sn/Ag, Sn/Cu, Sn/Ag/Cu/In, Sn/Bi 등의 합금을 주로 사용하고 있고, Bar Solder, Wire Solder, Solder Paste, Solder Ball and Solder Preforms 등의 형태로 이용하고 있다.
이러한 회로기판은 최외층에 솔더 레지스트가 형성된다. 상기 솔더 레지스트는 전자부품 등을 탑재하기 위해 진행되는 솔더링(soldering) 공정 시에, 회로층에 솔더가 도포되지 않도록 회로기판의 최외층에 형성한다.
이러한 솔더레지스트는 도체상의 유전율 편차를 억제하는 기능과 몰딩(Molding)재료와의 밀착성을 증가시키는 역할을 한다. 또한, 회로기판의 회로간의 단락의 우려없이 절연성을 유지하게 하며, 외부충격으로부터 회로기판을 보호하는 기능을 한다.
그러나, 상기와 종래의 회로기판에서는 솔더 레지스트를 형성할 때, 절연층과 솔더 레지스트 사이에 채워진 공기에 의해 보이드(void)가 발생하는 문제가 있다. 여기에서, 상기 보이드는 솔더 레지스트 내부에 기공으로 인해 솔더 레지스트의 내구성이 떨어져 회로기판의 신뢰성을 감소시키는 것을 의미한다.
이에 따라, 솔더 레지스트에 형성되는 보이드를 원천적으로 제거하면서, 상기 보이드가 발생하더라도 이의 사이즈를 최소화할 수 있는 방안이 요구되는 실정이다.
실시 예에서는 신뢰성이 향상된 회로 기판 및 이의 제조 방법을 제공하고자 한다.
또한, 실시 예에서는 최외층의 솔더 레지스트에 형성되는 보이드를 제거할 수 있는 회로 기판 및 이의 제조 방법을 제공하고자 한다.
또한, 실시 예에서는 최외층의 솔더 레지스트에 보이드가 형성되어도, 상기 보이드의 사이즈를 최소화할 수 있는 회로 기판 및 이의 제조 방법을 제공하고자 한다.
또한, 실시 예에서는 솔더 레지스트에 보이드가 형성되더라도, 상기 보이드의 사이즈가 회로기판의 최외층의 패드의 사이즈보다 작은 사이즈보다 작은 사이즈를 가지도록 관리할 수 있는 회로 기판 및 이의 제조 방법을 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판의 제조 방법은 절연층을 준비하고, 상기 절연층의 제1면 상에 제1 패턴층을 형성하고, 상기 절연층 상에 솔더 레지스트를 배치하고, 상기 배치한 솔더 레지스트에, 제1 범위의 시간 동안 제2 범위의 세기의 압력을 가하여 상기 제1 패턴층을 보호하는 제1 보호층을 형성하는 것을 포함하고, 상기 제1 범위는, 15초 내지 50초 사이의 범위를 만족하고, 상기 제2 범위는, 6kgf/cm2 내지 20kgf/cm2 사이의 범위를 만족한다.
또한, 상기 제1 패턴층은 트레이스 및 패드를 포함하고, 상기 제1 보호층은 적어도 하나의 보이드 영역을 포함하고, 상기 보이드 영역의 폭은 상기 패드의 폭보다 작다.
또한, 상기 패드는 칩이 실장되는 실장 패드, 외부 보드와 연결되는 코어 패드 또는 BGA 패드 중 적어도 하나를 포함하고, 상기 보이드 영역의 폭은 80㎛ 미만이다.
또한, 상기 제1 범위는, 18초 내지 45초 사이의 범위를 만족하고, 상기 제2 범위는, 7kgf/cm2 내지 19 kgf/cm2 사이의 범위를 만족하며, 상기 보이드 영역의 폭은 75㎛ 미만이다.
또한, 상기 제1 범위는, 20초 내지 42초 사이의 범위를 만족하고, 상기 제2 범위는, 7.5kgf/cm2 내지 18 kgf/cm2 사이의 범위를 만족하며, 상기 보이드 영역의 폭은 70㎛ 미만이다.
한편, 실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치되는 패드; 및 상기 절연층 상에 배치되고, 상기 패드를 노출하는 개구부를 포함하는 보호층을 포함하고, 상기 보호층은, 상기 패드가 가지는 폭보다 작은 폭을 가지는 적어도 하나의 보이드 영역을 포함한다.
또한, 상기 패드는 외부 보드와 연결되는 코어 패드 또는 BGA 패드이고, 상기 코어 패드 또는 BGA 패드는 100㎛ 내지 300㎛ 범위의 폭을 가지며, 상기 보이드 영역은, 상기 코어 패드 또는 상기 BGA 패드보다 작은 폭을 가진다.
또한, 상기 패드는 칩이 실장되는 실장 패드이고, 상기 실장 패드는 80㎛ 내지 100㎛ 범위의 폭을 가지며, 상기 보이드 영역은, 상기 실장 패드보다 작은 폭을 가진다.
실시 예에서는 회로 기판의 솔더 레지스트를 적층하는 공정에서, 기판 상에 배치된 솔더 레지스트에 가해지는 압력의 세기 및 상기 압력이 가해지는 공정 시간을 조절하여, 상기 솔더 레지스트의 부착 신뢰성을 향상시킬 수 있도록 한다. 구체적으로, 실시 예에서는 상기 압력의 세기 및 상기 공정 시간에 의한 보이드의 사이즈 변화를 관찰하고, 이에 따라 보이드를 제거하거나 상기 보이드가 발생하더라도 상기 보이드의 사이즈를 최소화할 수 있도록 한다. 이에 따라, 실시 예에서는 상기 보이드에 의한 크랙을 방지하고, 상기 기판으로부터 상기 솔더 레지스트가 탈락하는 신뢰성 문제를 해결할 수 있도록 한다.
나아가, 실시 예에서는 상기 솔더 레지스트에 보이드가 발생하더라도, 상기 보이드의 사이즈가 회로 기판에 포함된 패드의 사이즈보다 작도록 하여, 회로기판의 신뢰성을 더욱 향상시킬 수 있도록 한다.
구체적으로, 실시 예에서의 솔더 레지스트의 적층 공정은, 15초 내지 50초 사이의 공정 시간 동안 6kgf/cm2 내지 20kgf/cm2의 세기의 압력을 솔더 레지스트에 가하는 것에 의해 수행될 수 있다. 이에 따라, 실시 예에서는 솔더 레지스트 적층 공정의 조건을 변경하는 것에 의해, 상기 솔더 레지스트에 형성되는 보이드를 제거하거나, 상기 보이드가 형성되더라도 이의 최대 사이즈가 80㎛ 미만이 되도록 하여 상기 솔더 레지스트의 부착성을 향상시킬 수 있다. 나아가, 실시 예에서는 상기 솔더 레지스트에 형성되는 보이드에 의한 불량률을 개선하고, 이에 따른 제품 수율을 향상시킬 수 있다.
도 1은 비교 예에 따른 솔더 레지스트 형성 방법을 공정 순으로 나타낸 흐름도이다.
도 2는 비교 예의 회로 기판에 포함된 보이드를 나타낸 도면이다.
도 3은 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 4는 실시 예에 따른 솔더 레지스트 형성 방법을 공정 순으로 나타낸 흐름도이다.
도 5는 실시 예의 회로 기판에 포함된 보이드를 나타낸 도면이다.
도 2는 비교 예의 회로 기판에 포함된 보이드를 나타낸 도면이다.
도 3은 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 4는 실시 예에 따른 솔더 레지스트 형성 방법을 공정 순으로 나타낸 흐름도이다.
도 5는 실시 예의 회로 기판에 포함된 보이드를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
본 실시 예의 설명에 앞서, 본 실시 예와 비교되는 비교 예에 대해 설명하기로 한다.
도 1은 비교 예에 따른 솔더 레지스트 형성 방법을 공정 순으로 나타낸 흐름도이고, 도 2는 비교 예의 회로 기판에 포함된 보이드를 나타낸 도면이다.
도 1 및 도 2를 참조하면, 비교 예의 회로 기판의 제조 공정은 기판을 제조하는 제1 공정을 포함한다(S10). 상기 제1 공정은 절연층 상에 패드 및 비아를 형성하는 공정을 포함한다.
다음으로, 비교 예에서는 상기 제1 공정에서 제조된 기판 상에 솔더 레지스트를 배치하는 제2 공정을 포함한다(S20). 이때, 상기 솔더 레지스트는 필름 타입으로 형성된다.
다음으로, 비교 예에서는 상기 제2 공정에서, 상기 기판 상에 배치된 솔더 레지스트에 일정 세기의 압력을 일정 시간 동안 가하여 상기 기판 상에 상기 솔더 레지스를 부착하는 제3 공정을 포함한다(S30).
이때, 비교 예에서는 상기 솔더 레지스트와 상기 기판 사이의 접합력을 고려하지 않은 상태에서, 단지 상기 솔더 레지스트에 일정 시간 동안 입력 압력을 가하고 있다.
따라서, 비교 예에서는 상기 솔더 레지스트에 보이드가 발생하는 문제가 있다. 이대, 상기 솔더 레지스트에 형성되는 보이드는 사이즈에 따라 회로 기판의 신뢰성에 영향을 주지 않을 수 있고, 이와 다르게 신뢰성에 큰 영향을 줄 수 있다.
도 2를 참조하면, 비교 예에서는 솔더 레지스트(A) 내에 보이드(B)가 형성되는 것을 확인할 수 있다. 이때, 비교 예에서의 상기 보이드(B)는 90㎛ 이상의 폭(C)을 가지고 있다.
이때, 비교 예에서의 상기 보이드(B)가 가지는 폭(C)은 일반적인 회로 기판에 포함된 패드의 사이즈보다 크다. 예를 들어, 상기 회로 기판에는 부품 등의 실장을 위한 패드가 형성된다. 그리고, 상기 솔더 레지스트(A)는 상기와 같은 패드 상에 배치된다. 이대, 상기 회로 기판에 포함되는 패드는 80㎛ 내지 100㎛의 범위의 폭을 가지는 실장 패드와, 100㎛ 내지 300㎛의 범위의 폭을 가지는 코어 패드 또는 BGA 패드를 포함한다.
여기에서, 비교 예에서의 보이드(B)가 가지는 폭(C)은 상기 코어 패드 또는 BGA 패드의 사이즈보다는 작지만, 상기 실장 패드의 폭보다는 크다. 이에 따라, 비교 예에서는 상기 솔더 레지스트와 상기 패드 사이에 형성되는 보이드에 의해 상기 패드와의 접합력에 문제가 발생할 수 있다. 나아가, 상기 솔더 레지스트가 형성된 이후에는, 상기 솔더 레지스트에 개구부(미도시)를 형성하여 상기 패드를 노출하는 공정을 진행하게 된다.
이때, 비교 예에서는 상기 개구부를 형성하는 공정에서, 상기 보이드(B)가 가지는 폭(C)에 의해, 상기 패드가 과하게 노출되는 문제가 발생하게 되고, 이에 따른 신뢰성 문제가 발생할 수 있다.
따라서, 실시 예에서는 상기 솔더 레지스트에 형성되는 보이드를 원천적으로 제거할 수 있도록 한다. 나아가, 실시 예에서는 상기 솔더 레지스트에 보이드가 형성되더라도, 상기 보이드의 폭이 상기 코어 패드 및 BGA 패드뿐 아니라, 상기 실장 패드의 폭보다 작도록 하여, 이에 따른 신뢰성 문제를 해결할 수 있도록 한다.
이하에서는 실시 예에 회로 기판 및 이의 제조 방법에 대해 구체적으로 설명하기로 한다.
도 3은 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 3을 참조하면, 실시 예에 따른 회로 기판은 절연층(110), 제1 패턴층(120), 제2 패턴층(130), 비아(125), 제1 보호층(140) 및 제2 보호층(150)을 포함한다.
이의 설명에 앞서, 도 3에서는 회로 기판이 절연층을 기준으로 1층 구조를 가지는 것으로 도시하였으나 이에 한정되지 않는다. 예를 들어, 상기 회로 기판은 복수의 절연층을 포함하는 다층 기판일 수 있다.
절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는, 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)을 구성하는 재료로, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
절연층(110)의 표면에는 패턴층이 배치된다. 예를 들어, 상기 절연층(110)의 제1 면에는 제1 패턴층(120)이 배치될 수 있다. 예를 들어, 상기 제1 면과 대향되는 상기 절연층(110)의 제2 면에는 제2 패턴층(130)이 배치될 수 있다. 상기 제1 패턴층(120) 및 제2 패턴층(130)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속 물질로 형성될 수 있다. 상기 제1 패턴층(120) 및 상기 제2 패턴층(130) 각각은, 패드 및 트레이스를 포함할 수 있다.
상기 제1 패턴층(120) 및 상기 제2 패턴층(130)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 패턴층(120) 및 제2 패턴층(130)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 패턴층(120) 및 제2 패턴층(130)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 패턴층(120) 및 상기 제2 패턴층(130)은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 제1 패턴층(120) 및 제2 패턴층(130) 각각은, 기능에 따라 트레이스 패드를 포함할 수 있다. 트레이스는 전기적 신호를 전달하는 기다란 라인의 배선으로, 일반적으로 1.0㎛ 내지 20㎛의 범위의 폭을 가지고 있다. 또한, 상기 패드는 기능에 따라 제1 패드 및 제2 패드를 포함할 수 있다. 상기 제1 패드는 실장 패드일 수 있다. 즉, 상기 제1 패드는 칩과 같은 부품이 실장되는 실장 패드일 수 있다. 상기 제1 패드는 일반적으로 80㎛ 내지 100㎛의 범위의 폭을 가지고 있다. 또한, 제2 패드는 코어 패드 또는 BGA 패드라고 할 수 있다. 상기 코어 패드 또는 BGA 패드는 일반적으로 100㎛ 내지 300㎛의 범위의 폭을 가지고 있다.
이때, 실시 예에서는 제1 보호층(140) 또는 제2 보호층(150)은 적층 공정에서의 공정 조건의 변화를 통해 보이드 영역을 포함하지 않을 수 있다. 다만, 상기 제1 보호층(140) 또는 제2 보호층(150)의 적층 공정에 따라, 제1 보호층(140) 또는 제2 보호층(150)은 적어도 하나의 보이드 영역(142, 152)을 포함할 수 있다. 다만, 실시 예에서, 상기 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역(142, 152)이 포함되는 경우, 상기 보이드 영역(142, 152)의 사이즈가 상기 제2 패드의 사이즈보다 작도록 관리한다. 나아가, 실시 예에서는 상기 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역(142, 152)이 포함되는 경우, 상기 보이드 영역(142, 152)의 사이즈가 상기 제1 패드의 사이즈보다도 작도록 관리한다. 이에 따라, 실시 예에서는 상기 제1 보호층(140) 또는 제2 보호층(150)에 상기 보이드 영역(142, 152)이 포함되더라도, 상기 보이드 영역(142, 152)의 사이즈가 상기 제2 패드의 사이즈, 나아가 상기 제1 패드의 사이즈보다 작도록 하여, 상기 보이드 영역(142, 152)에 의한 신뢰성 문제가 발생하지 않도록 한다. 이는, 이하에서 설명되는 회로 기판의 제조 방법에 의해 달성될 수 있다. 이에 대해서는 하기에서 상세히 설명하기로 한다.
회로 기판은 비아(125)를 포함한다. 상기 비아(125)는 절연층(110)의 서로 다른 층에 배치된 패턴층을 서로 전기적으로 연결할 수 있다. 예를 들어, 상기 비아(125)는 상기 절연층(110)을 관통하며 배치되고, 그에 따라 일단이 상기 제1 패턴층(120)과 연결되고, 타단이 상기 제2 패턴층(130)과 연결될 수 있다.
한편, 상기 절연층(110)의 제1 면에는 제1 보호층(140)이 배치된다. 그리고, 절연층(110)의 제2 면에는 제2 보호층(150)이 배치된다. 상기 제1 보호층(140) 및 상기 제2 보호층(150)은 솔더 레지스트일 수 있다.
상기 제1 보호층(140) 및 상기 제2 보호층(150)은 개구부를 포함한다. 예를 들어, 상기 제1 보호층(140)은 제1 개구부(141)를 포함한다. 예를 들어, 상기 제1 보호층(140)은 상기 절연층(110)의 제1면에 배치된 제1 패턴층(120) 중 패드(120a)의 제1면을 노출하는 제1 개구부(141)를 포함한다. 상기 제1 개구부(141)를 통해 노출되는 패드(120a)는 상기 설명한 제1 패드일 수 있고, 이와 다르게 제2 패드일 수 있다.
또한, 상기 제2 보호층(150)은 제2 개구부(151)를 포함한다. 예를 들어, 상기 제2 보호층(150)은 상기 절연층(110)의 제2면에 배치된 제2 패턴층(130) 중에서, 패드(130a)의 제2면을 노출하는 제2 개구부(151)를 포함한다. 상기 제2 개구부(151)를 통해 노출되는 상기 패드(130a)는 상기 설명한 제1 패드일 수 있고, 이와 다르게 제2 패드일 수 있다.
즉, 상기 제1 패턴층(120)의 패드(120a) 또는 상기 제2 패턴층(130)의 패드(130a)가 실장 패드에 대응하는 제1 패드인 경우, 이의 폭(W1)은 80㎛ 내지 100㎛의 범위를 만족할 수 있다. 또한, 상기 제1 패턴층(120)의 상기 패드(120a) 또는 상기 제2 패턴층(130)의 패드(130a)가 코어 패드 또는 BGA 패드에 대응하는 제2 패드인 경우, 이의 폭(W1)은 100㎛ 내지 300㎛의 범위를 만족할 수 있다.
실시 예에서, 상기 제1 보호층(140) 또는 제2 보호층(150) 중 적어도 하나에는 보이드 영역(142, 152)이 존재할 수 있다. 이때, 상기 보이드 영역(142, 152)은 제2 폭(W2)을 가질 수 있다. 이때, 상기 보이드 영역(142, 152)의 제2 폭(W2)은 상기 패드(120a, 130a)가 가지는 제1 폭(W1)보다 작을 수 있다. 즉, 실시 예에서는 상기 제1 보호층(140 또는 상기 제2 보호층(150)에 보이드 영역(142, 152)이 포함되더라도, 상기 보이드 영역(142, 152)이 가지는 제2 폭(W2)을 상기 패드(120a, 130a)가 가지는 제1 폭(W1)보다 작도록 관리한다.
이때, 상기 보이드 영역(142, 152)의 제2 폭(W2)이 상기 패드(120a, 130a)의 제1 폭(W1)보다 작은 경우, 보이드 영역(142, 152)에 의한, 상기 제1 보호층(140) 또는 제2 보호층(150)과 상기 패드(120a, 130a) 사이의 접착력이 감소하는 것을 해결할 수 있고, 이에 의한 상기 패드(120a, 130a)로부터 상기 제1 보호층(140) 또는 제2 보호층(150)의 탈막을 방지할 수 있다.
예를 들어, 상기 보이드 영역(142, 152)의 제2 폭(W2)은 80㎛ 미만일 수 있다. 예를 들어, 상기 보이드 영역(142, 152)의 제2 폭(W2)은 75㎛ 미만일 수 있다. 예를 들어, 상기 보이드 영역(142, 152)의 제2 폭(W1)은 70㎛ 미만일 수 있다.
상기와 같이, 실시 예에서는 상기 보이드 영역(142, 152)의 사이즈를 관리하여, 상기 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역(142, 152)이 존재하더라도, 이에 의한 신뢰성 문제를 해결할 수 있도록 한다.
상기와 같은 보이드 영역(142, 152)의 사이즈 관리는 이하에서 설명되는 회로 기판의 제조 방법에 의해 구현될 수 있다.
도 4는 실시 예에 따른 솔더 레지스트 형성 방법을 공정 순으로 나타낸 흐름도이고, 도 5는 실시 예의 회로 기판에 포함된 보이드 영역을 나타낸 도면이다.
도 4 및 도 5를 참조하면, 실시 예에서는 기판 제조 공정을 진행할 수 있다(S110). 여기에서, 상기 기판 제조 공정은 제1 보호층(140) 또는 제2 보호층(150)이 적층되기 이전 상태에 기판을 제조하는 공정을 의미할 수 있다. 이를 위해, 실시 예에서는 절연층(110)을 준비하고, 상기 절연층(110)에 제1 패턴층(120), 제2 패턴층(130) 및 비아(125)를 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 상기 절연층(110)의 제1면 상에 제1 보호층(140)을 형성하는 솔더 레지스트를 배치하고, 상기 절연층(110)의 제2면 상에 제2 보호층(150)을 형성하는 솔더 레지스트를 배치하는 공정을 진행할 수 있다(S120). 상기 제1 보호층(140) 및 제2 보호층(150)은 솔더 레지스트일 수 있다. 바람직하게, 상기 제1 보호층(140) 및 제2 보호층(150)은 필름 타입의 솔더 레지스트를 상기 절연층(110)에 적층하는 것에 의해 형성될 수 있다. 이에 따라, 상기 공정(S120)은, 제1 보호층(140) 및 제2 보호층(150)을 형성하는 필름 타입의 솔더레지스트를 상기 절연층(110)의 상기 제1면 및 상기 제2면 상에 배치하는 공정일 수 있다.
다음으로, 실시 예에서는 상기 배치된 필름 타입의 솔더 레지스트에, 일정 시간 동안 일정 세기의 압력을 가하여, 상기 절연층(110)에 상기 솔더 레지스트를 적층하여 상기 제1 보호층(140) 및 제2 보호층(150)을 형성하는 공정을 진행할 수 있다.(S130). 예를 들어, 상기 부착하는 공정은 제1 범위의 시간 동안, 제2 범위의 압력을 상기 필름 타입의 솔더 레지스트에 가하여 진행될 수 있다.
즉, 상기 제1 보호층(140) 및 상기 제2 보호층(150)을 형성하는 공정의 조건에는 압력 세기 및 시간을 포함할 수 있다. 예를 들어, 상기 압력 세기 조건 및 상기 시간 조건에 따라, 상기 제1 보호층(140)과 상기 절연층(110)의 제1면 사이의 접합력이 결정될 수 있다. 예를 들어, 상기 압력 세기 조건 및 상기 시간 조건에 따라, 상기 제1 보호층(140) 내의 보이드 영역(142)의 존재 여부가 결정될 수 있다. 예를 들어, 상기 압력 세기 조건 및 상기 시간 조건에 따라, 상기 제1 보호층(140) 내에 보이드 영역(142)이 포함되는 경우, 이의 사이즈가 결정될 수 있다. 예를 들어, 상기 압력 세기 조건 및 상기 시간 조건에 따라, 상기 제2 보호층(150)과 상기 절연층(110)의 제2면 사이의 접합력이 결정될 수 있다. 예를 들어, 상기 압력 세기 조건 및 상기 시간 조건에 따라, 상기 제2 보호층(150) 내의 보이드 영역(152)의 존재 여부가 결정될 수 있다. 예를 들어, 상기 압력 세기 및 상기 시간 조건에 따라, 상기 제2 보호층(150) 내에 보이드 영역(152)이 포함되는 경우, 이의 사이즈가 결정될 수 있다.
이하에서는 상기 공정 조건에 따른 상기 제1 보호층(140) 또는 제2 보호층(150)에 포함되는 보이드 영역(142, 152)의 사이즈에 대해 확인해보기로 한다.
실시 예에서는, 상기 필름 타입의 솔더 레지스트를 적층하는 공정에서 설정되는 압력 세기 및 상기 시간을 변화시켜 실험을 진행하였고, 이에 따른 보이드 영역의 사이즈를 비교하였다. 상기 압력 세기 및 시간의 변화에 따른 보이드 영역의 사이즈 변화는 표 1과 같다.
| 실험 예 |
압력 세기 조건
(kgf/cm 2 ) |
시간 조건
(초) |
보이드 영역의
사이즈 (㎛) |
결과 |
| 1 | 5 | 5 | 90 | NG |
| 2 | 7 | 5 | 90 | NG |
| 3 | 8 | 10 | 85 | NG |
| 4 | 9 | 5 | 85 | NG |
| 5 | 10 | 10 | 84 | NG |
| 6 | 12 | 10 | 82 | NG |
| 7 | 13 | 10 | 84 | NG |
| 8 | 14 | 10 | 83 | NG |
| 9 | 18 | 10 | 83 | NG |
| 10 | 8 | 15 | 79 | OK |
| 11 | 8 | 40 | 70 | OK |
| 12 | 13 | 20 | 75 | OK |
| 13 | 13 | 35 | 65 | OK |
| 14 | 15 | 25 | 74 | OK |
| 15 | 17 | 15 | 79 | OK |
| 16 | 18 | 30 | 70 | OK |
| 17 | 18 | 40 | 68 | OK |
| 18 | 19 | 20 | 72 | OK |
표 1에서와 같이, 압력 세기 조건 및 시간 조건에 따라, 제1 보호층(140) 또는 제2 보호층(150)에 형성되는 보이드 영역(142, 152)의 사이즈가 변화하는 것을 확인할 수 있었다.
<제1 실험 예>
표 1에서와 같이, 제1 실험 예에서는 압력 세기 조건을 5kgf/cm2로 설정하고, 시간 조건을 5초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제1 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제1 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 90㎛로 나타나는 것을 확인할 수 있다. 그리고, 제1 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 큰 폭을 가지는 것을 확인할 수 있었다.
<제2 실험 예>
표 1에서와 같이, 제2 실험 예에서는 압력 세기 조건을 7kgf/cm2로 설정하고, 시간 조건을 5초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제2 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제2 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 90㎛로 나타나는 것을 확인할 수 있다. 그리고, 제2 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 큰 폭을 가지는 것을 확인할 수 있었다.
<제3 실험 예>
표 1에서와 같이, 제3 실험 예에서는 압력 세기 조건을 8kgf/cm2로 설정하고, 시간 조건을 10초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제3 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제3 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 85㎛로 나타나는 것을 확인할 수 있다. 그리고, 제3 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 큰 폭을 가지는 것을 확인할 수 있었다.
<제4 실험 예>
표 1에서와 같이, 제4 실험 예에서는 압력 세기 조건을 9kgf/cm2로 설정하고, 시간 조건을 5초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제4 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제4 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 85㎛로 나타나는 것을 확인할 수 있다. 그리고, 제4 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 큰 폭을 가지는 것을 확인할 수 있었다.
<제5 실험 예>
표 1에서와 같이, 제5 실험 예에서는 압력 세기 조건을 10kgf/cm2로 설정하고, 시간 조건을 10초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제5 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제5 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 84㎛로 나타나는 것을 확인할 수 있다. 그리고, 제5 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 큰 폭을 가지는 것을 확인할 수 있었다.
<제6 실험 예>
표 1에서와 같이, 제6 실험 예에서는 압력 세기 조건을 12kgf/cm2로 설정하고, 시간 조건을 10초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제6 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제6 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 82㎛로 나타나는 것을 확인할 수 있다. 그리고, 제6 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 큰 폭을 가지는 것을 확인할 수 있었다.
<제7 실험 예>
표 1에서와 같이, 제7 실험 예에서는 압력 세기 조건을 13kgf/cm2로 설정하고, 시간 조건을 10초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제7 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제7 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 84㎛로 나타나는 것을 확인할 수 있다. 그리고, 제7 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 큰 폭을 가지는 것을 확인할 수 있었다.
<제8 실험 예>
표 1에서와 같이, 제8 실험 예에서는 압력 세기 조건을 14kgf/cm2로 설정하고, 시간 조건을 10초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제8 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제8 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 83㎛로 나타나는 것을 확인할 수 있다. 그리고, 제8 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 큰 폭을 가지는 것을 확인할 수 있었다.
<제9 실험 예>
표 1에서와 같이, 제9 실험 예에서는 압력 세기 조건을 18kgf/cm2로 설정하고, 시간 조건을 10초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제9 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제9 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 83㎛로 나타나는 것을 확인할 수 있다. 그리고, 제9 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 큰 폭을 가지는 것을 확인할 수 있었다.
<제10 실험 예>
표 1에서와 같이, 제10 실험 예에서는 압력 세기 조건을 8kgf/cm2로 설정하고, 시간 조건을 15초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제10 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제10 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 79㎛로 나타나는 것을 확인할 수 있다. 그리고, 제10 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 작은 폭을 가지는 것을 확인할 수 있었다.
<제11 실험 예>
표 1에서와 같이, 제11 실험 예에서는 압력 세기 조건을 8kgf/cm2로 설정하고, 시간 조건을 40초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제11 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제11 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 70㎛로 나타나는 것을 확인할 수 있다. 그리고, 제11 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 작은 폭을 가지는 것을 확인할 수 있었다.
<제12 실험 예>
표 1에서와 같이, 제12 실험 예에서는 압력 세기 조건을 13kgf/cm2로 설정하고, 시간 조건을 20초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제12 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제12 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 75㎛로 나타나는 것을 확인할 수 있다. 그리고, 제12 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 작은 폭을 가지는 것을 확인할 수 있었다.
<제13 실험 예>
표 1에서와 같이, 제13 실험 예에서는 압력 세기 조건을 13kgf/cm2로 설정하고, 시간 조건을 35초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제13 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제13 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 65㎛로 나타나는 것을 확인할 수 있다. 그리고, 제13 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 작은 폭을 가지는 것을 확인할 수 있었다.
<제14 실험 예>
표 1에서와 같이, 제14 실험 예에서는 압력 세기 조건을 15kgf/cm2로 설정하고, 시간 조건을 25초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제14 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제14 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 74㎛로 나타나는 것을 확인할 수 있다. 그리고, 제14 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 작은 폭을 가지는 것을 확인할 수 있었다.
<제15 실험 예>
표 1에서와 같이, 제15 실험 예에서는 압력 세기 조건을 17kgf/cm2로 설정하고, 시간 조건을 15초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제15 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제15 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 79㎛로 나타나는 것을 확인할 수 있다. 그리고, 제15 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 작은 폭을 가지는 것을 확인할 수 있었다.
<제16 실험 예>
표 1에서와 같이, 제16 실험 예에서는 압력 세기 조건을 18kgf/cm2로 설정하고, 시간 조건을 30초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제16 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제16 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 70㎛로 나타나는 것을 확인할 수 있다. 그리고, 제16 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 작은 폭을 가지는 것을 확인할 수 있었다.
<제17 실험 예>
표 1에서와 같이, 제17 실험 예에서는 압력 세기 조건을 18kgf/cm2로 설정하고, 시간 조건을 40초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제17 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제17 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 68㎛로 나타나는 것을 확인할 수 있다. 그리고, 제17 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 작은 폭을 가지는 것을 확인할 수 있었다.
<제18 실험 예>
표 1에서와 같이, 제18 실험 예에서는 압력 세기 조건을 19kgf/cm2로 설정하고, 시간 조건을 20초로 설정한 상태에서, 상기 필름 타입의 솔더 레지스트를 적층하는 공정을 진행하였다. 그리고, 제18 실험 예의 공정 조건의 의해 형성된 제1 보호층(140) 또는 제2 보호층(150)에 보이드 영역이 형성되는지, 그리고 상기 보이드 영역이 형성되는 경우 상기 보이드 영역의 사이즈를 확인하였다. 그리고, 상기와 같은 제18 실험 예의 공정 조건으로 솔더 레지스트의 적층 공정을 진행하는 경우, 보이드 영역이 72㎛로 나타나는 것을 확인할 수 있다. 그리고, 제18 실험 예의 공정 조건에 의해 형성되는 보이드 영역의 사이즈는 실시 예의 제1 패드보다 작은 폭을 가지는 것을 확인할 수 있었다.
상기와 같이, 제1 내지 제18 실험 예에 따르면, 상기 압력 세기 조건 및 상기 시간 조건의 변화에 따라, 상기 보이드 영역의 사이즈가 변화하는 것을 확인할 수 있다.
이때, 제1 내지 제9 실험 예에 따르면, 시간 조건을 5초 내지 10초 사이의 범위 내에서 변화시키고, 이에 따라 압력 세기를 5kgf/cm2 내지 20 kgf/cm2의 범위 내에서 변화시키는 경우, 상기 보이드 영역의 사이즈는 82㎛보다 큰 폭을 가지는 것을 확인할 수 있었다. 다시 말해서, 상기 시간 조건을 최대 10초로 결정한 상태에서, 상기 압력 세기가 18kgf/cm2까지 증가하여도, 상기 보이드 영역의 사이즈는 크게 감소하지 않는 것을 확인할 수 있었다.
이와 다르게, 제10 내지 제18 실험 예에 따르면, 시간 조건을 15 내지 50초 사이의 범위 내에서 변화시키고, 이에 따라 압력 세기를 6kgf/cm2 내지 20 kgf/cm2의 범위 내에서 변화시키는 경우, 상기 보이드 영역의 사이즈는 80㎛ 미만의 폭을 가지는 것을 확인할 수 있었다.
이에 따라, 실시 예에서는 상기 솔더 레지스트의 적층 공정에 대한 시간 조건을 15초 내지 50초 사이의 범위로 설정하고, 이에 따른 압력 세기 조건을 6kgf/cm2 내지 20 kgf/cm2로 설정하여, 이에 따른 보이드 영역의 사이즈가 80㎛ 미만의 폭을 가지도록 한다.
이때, 상기 솔더 레지스트의 적층 공정에 대한 시간 조건이 15초보다 작은 경우, 상기 보이드 영역의 사이즈를 80㎛ 미만으로 맞추기 어려울 수 있다. 또한, 상기 솔더 레지스트의 적층 공정에 대한 시간 조건이 15초보다 작은 경우, 상기 보이드 영역의 사이즈를 80㎛ 미만으로 맞추기 위해 상기 압력 세기 조건이 20kgf/cm2 보다 크게 설정해야만 한다. 그리고, 상기 압력 세기 조건이 20kgf/cm2 보다 크게 설정되는 경우, 회로 기판의 신뢰성에 문제가 발생할 수 있다. 예를 들어, 압력 세기 조건이 20kgf/cm2 보다 크게 설정되는 경우, 상기 필름 타입의 솔더 레지스트의 압축률이 커지고, 이에 따라 상기 제1 보호층 또는 상기 제2 보호층을 일정 두께 이상으로 형성시키기 위한 솔더 레지스트의 양이 증가할 수 있다. 그리고, 상기 솔더 레지스트의 양이 증가하는 경우, 이에 따른 제조 비용이 증가할 수 있다. 또한, 압력 세기 조건이 20kgf/cm2 보다 크게 설정되는 경우, 상기 솔더 레지스트에 상기 세기의 압력이 가해짐에 따라, 제1 패턴층(120) 또는 제2 패턴층(130)의 손상이 발생할 수 있다. 예를 들어, 상기 제1 패턴층(120) 또는 제2 패턴층(130)은 트레이스를 포함한다. 그리고, 상기 트레이스는 미세 패턴일 수 있다. 상기 미세 패턴의 경우, 일반적으로 선폭이 1㎛ 내지 10㎛ 사이의 범위를 가지고, 트레이스들 사이의 이격 간격이 1㎛ 내지 10㎛ 사이의 범위를 가질 수 있다. 이때, 상기 압력 세기 조건이 20kgf/cm2 보다 크게 설정되는 경우, 상기 압력에 의해 상기 미세 패턴인 트레이스가 무너지는 문제가 발생할 수 있다. 한편, 상기 솔더 레지스트의 적층 공정에 대한 시간 조건이 50초보다 큰 경우, 상기 솔더 레지스트의 적층하는데 소요되는 시간이 증가하고, 이에 따른 제조 공정 수율이 저하될 수 있다.
한편, 상기 솔더 레지스트의 적층 공정에 대한 압력 세기 조건이 6kgf/cm2 보다 작게 설정되는 경우, 상기 보이드 영역의 사이즈를 80㎛ 미만으로 관리하기 어려울 수 있다. 또한, 실시 예에서는 상기 솔더 레지스트의 적층 공정에 대한 압력 세기 조건이 6kgf/cm2 보다 작게 설정되는 경우, 상기 보이드 영역의 사이즈를 80㎛ 미만으로 맞추기 위한 시간 조건이 60초 이상으로 설정되어야 하며, 이에 따른 제조 공정 수율이 저하될 수 있다. 또한, 상기 솔더 레지스트의 적층 공정에 대한 압력 세기 조건이 20kgf/cm2 보다 크게 설정되는 경우, 상기 설정한 바와 같은 상기 제1 보호층 또는 상기 제2 보호층을 일정 두께 이상으로 형성시키기 위한 솔더 레지스트의 양이 증가하고, 이에 따른 제조 비용이 증가할 수 있다. 또한, 압력 세기 조건이 20kgf/cm2 보다 크게 설정되는 경우, 상기 솔더 레지스트에 상기 세기의 압력이 가해짐에 따라, 제1 패턴층(120) 또는 제2 패턴층(130)의 미세 패턴인 트레이스의 손상이 발생할 수 있다.
따라서, 실시 예에서는 상기 솔더 레지스트의 적층 공정에 있어, 시간 조건을 15초 내지 50초 사이의 범위로 설정하고, 이에 따른 압력 세기 조건을 6kgf/cm2 내지 20 kgf/cm2로 설정하여, 이에 따른 보이드 영역의 사이즈가 80㎛ 미만의 폭을 가지도록 한다.
바람직하게, 실시 예에서는 상기 솔더 레지스트의 적층 공정에 있어, 시간 조건을 18초 내지 45초 사이의 범위로 설정하고, 이에 따른 압력 세기 조건을 7kgf/cm2 내지 19 kgf/cm2로 설정하여, 이에 따른 보이드 영역의 사이즈가 75㎛ 미만의 폭을 가지도록 한다.
더욱 바람직하게, 실시 예에서는 상기 솔더 레지스트의 적층 공정에 있어, 시간 조건을 20초 내지 42초 사이의 범위로 설정하고, 이에 따른 압력 세기 조건을 7.5kgf/cm2 내지 18 kgf/cm2로 설정하여, 이에 따른 보이드 영역의 사이즈가 70㎛ 미만의 폭을 가지도록 한다.
한편, 실시 예에서는 상기 제1 보호층(140) 및 제2 보호층(150)이 형성되면, 상기 제1 보호층(140) 및 제2 보호층(150)에 개구부(미도시)를 형성하는 공정을 진행할 수 있다.
실시 예에서는 회로 기판의 솔더 레지스트를 적층하는 공정에서, 기판 상에 배치된 솔더 레지스트에 가해지는 압력의 세기 및 상기 압력이 가해지는 공정 시간을 조절하여, 상기 솔더 레지스트의 부착 신뢰성을 향상시킬 수 있도록 한다. 구체적으로, 실시 예에서는 상기 압력의 세기 및 상기 공정 시간에 의한 보이드의 사이즈 변화를 관찰하고, 이에 따라 보이드를 제거하거나 상기 보이드가 발생하더라도 상기 보이드의 사이즈를 최소화할 수 있도록 한다. 이에 따라, 실시 예에서는 상기 보이드에 의한 크랙을 방지하고, 상기 기판으로부터 상기 솔더 레지스트가 탈락하는 신뢰성 문제를 해결할 수 있도록 한다.
나아가, 실시 예에서는 상기 솔더 레지스트에 보이드가 발생하더라도, 상기 보이드의 사이즈가 회로 기판에 포함된 패드의 사이즈보다 작도록 하여, 회로기판의 신뢰성을 더욱 향상시킬 수 있도록 한다.
구체적으로, 실시 예에서의 솔더 레지스트의 적층 공정은, 15초 내지 50초 사이의 공정 시간 동안 6kgf/cm2 내지 20kgf/cm2의 세기의 압력을 솔더 레지스트에 가하는 것에 의해 수행될 수 있다. 이에 따라, 실시 예에서는 솔더 레지스트 적층 공정의 조건을 변경하는 것에 의해, 상기 솔더 레지스트에 형성되는 보이드를 제거하거나, 상기 보이드가 형성되더라도 이의 최대 사이즈가 80㎛ 미만이 되도록 하여 상기 솔더 레지스트의 부착성을 향상시킬 수 있다. 나아가, 실시 예에서는 상기 솔더 레지스트에 형성되는 보이드에 의한 불량률을 개선하고, 이에 따른 제품 수율을 향상시킬 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (9)
- 절연층을 준비하고,
상기 절연층의 제1면 상에 제1 패턴층을 형성하고,
상기 절연층 상에 솔더 레지스트를 배치하고,
상기 배치한 솔더 레지스트에, 제1 범위의 시간 동안 제2 범위의 세기의 압력을 가하여 상기 제1 패턴층을 보호하는 제1 보호층을 형성하는 것을 포함하고,
상기 제1 범위는, 15초 내지 50초 사이의 범위를 만족하고,
상기 제2 범위는, 6kgf/cm2 내지 20kgf/cm2 사이의 범위를 만족하는,
회로 기판의 제조 방법. - 제1항에 있어서,
상기 솔더 레지스트는 필름 타입으로 형성된,
회로 기판의 제조 방법. - 제1항에 있어서,
상기 제1 패턴층은 트레이스 및 패드를 포함하고,
상기 제1 보호층은 적어도 하나의 보이드 영역을 포함하고,
상기 보이드 영역의 폭은 상기 패드의 폭보다 작은,
회로 기판의 제조 방법. - 제3항에 있어서,
상기 패드는 칩이 실장되는 실장 패드, 외부 보드와 연결되는 코어 패드 또는 BGA 패드 중 적어도 하나를 포함하고,
상기 보이드 영역의 폭은 80㎛ 미만인,
회로 기판의 제조 방법. - 제3항에 있어서,
상기 제1 범위는, 18초 내지 45초 사이의 범위를 만족하고,
상기 제2 범위는, 7kgf/cm2 내지 19 kgf/cm2 사이의 범위를 만족하며,
상기 보이드 영역의 폭은 75㎛ 미만인,
회로 기판의 제조 방법. - 제3항에 있어서,
상기 제1 범위는, 20초 내지 42초 사이의 범위를 만족하고,
상기 제2 범위는, 7.5kgf/cm2 내지 18 kgf/cm2 사이의 범위를 만족하며,
상기 보이드 영역의 폭은 70㎛ 미만인,
회로 기판의 제조 방법. - 절연층;
상기 절연층 상에 배치되는 패드; 및
상기 절연층 상에 배치되고, 상기 패드를 노출하는 개구부를 포함하는 보호층을 포함하고,
상기 보호층은, 상기 패드가 가지는 폭보다 작은 폭을 가지는 적어도 하나의 보이드 영역을 포함하는,
회로 기판. - 제7항에 있어서,
상기 패드는 외부 보드와 연결되는 코어 패드 또는 BGA 패드이고,
상기 코어 패드 또는 BGA 패드는 100㎛ 내지 300㎛ 범위의 폭을 가지며,
상기 보이드 영역은, 상기 코어 패드 또는 상기 BGA 패드보다 작은 폭을 가지는,
회로 기판. - 제7항에 있어서,
상기 패드는 칩이 실장되는 실장 패드이고,
상기 실장 패드는 80㎛ 내지 100㎛ 범위의 폭을 가지며,
상기 보이드 영역은, 상기 실장 패드보다 작은 폭을 가지는,
회로 기판.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Family
ID=82826279
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| Country | Link |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination |