KR20090101293A - 검사접속패드를 갖는 회로기판을 구비한 반도체 장치 및 그 제조방법 - Google Patents

검사접속패드를 갖는 회로기판을 구비한 반도체 장치 및 그 제조방법 Download PDF

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KR20090101293A
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Abstract

반도체 장치는 복수의 하층 배선(3a-3c) 및 복수의 상층 배선(4a, 5b)을 각각 그 하면측 및 상면측에 갖는 제 1 회로기판(1) 구비한다. 제 2 회로기판(11)은 상기 제 1 회로기판의 아래쪽에 설치되고, 상기 제 2 회로기판은 상기 제 1 회로기판의 일부를 노출하는 개구부(7)를 가지며, 상기 제 2 회로기판은 그 하면측에, 상기 하층 배선에 접속된 복수의 외부접속용 접속패드(15a, 15b) 및 복수의 테스트 접속패드(15c)를 추가로 갖는다. 제 1 반도체 구성체(31)는 상기 제 2 회로기판의 개구부내의 상기 제 1 회로기판의 아래쪽에 배치되고, 상기 제 1 반도체 구성체는 상기 하층 배선에 접속된 복수의 외부접속전극(33, 36, 37)을 갖는다. 제 3 회로기판(41) 및/또는 전자부품은 상기 제 1 회로기판의 위쪽에 설치되고, 상기 상층 배선(4)에 접속된다.
Figure P1020097016355
테스트 접속패드, 외부접속전극, 집적 회로부, 반도체 기판, 검사 테스트 접속패드

Description

검사접속패드를 갖는 회로기판을 구비한 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE COMPRISING CIRCUIT SUBSTRATE WITH INSPECTION CONNECTION PADS AND MANUFACTURING METHOD THEREOF}
이 발명은 테스트 접속패드를 갖는 회로기판을 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.
일본국 특개 제2004-207306호 공보는 반도체 기판 및 상기 반도체 기판에 설치된 복수의 외부접속전극을 갖는 반도체 구성체가 상기 반도체 구성체의 그것보다도 큰 평면 사이즈를 갖는 기판에 설치된 반도체 장치를 나타낸다. 상기 특허문헌에 기재된 반도체 구성체는 반도체 기판의 표면에 형성된 집적 회로부의 접속패드에 접속되고, 외부의 회로 또는 장치에 접속되는 외부접속 주상전극을 추가로 가지며, 상기 주상전극 사이에 밀봉막이 충진(fill)된다. 반도체 구성체는 기판에 설치되고, 절연층은 상기 반도체 구성체의 주위의 기판에 설치된다. 상층 절연막은 반도체 구성체 및 절연층에 형성된다. 반도체 구성체의 주상전극에 전기적으로 접속된 상층 배선을 포함하는 상층 배선 기판은 상기 상층 절연막에 설치된다. 땜납볼은 상층 배선의 접속 패드부에 설치된다.
상기 특허문헌에 기재된 반도체 장치에서, 반도체 구성체는 주상전극과 상기 주상전극 사이에 충진된 밀봉막을 가지므로, 서로 확실하게 접합된 반도체 구성체 및 상층 배선 기판을 허용하고, 또한, 확고하고 신뢰성 높게 전기적으로 서로 접속된 반도체 구성체 및 상층 배선 기판을 허용한다.
상술한 종래의 반도체 장치의 반도체 구성체는 기판, 그 주위에 배치된 절연층 및 그 위쪽에 배치된 상층 배선 기판에 의해 밀봉되어서 구성되기 때문에, 접속 패드부를 갖는 상층 배선이 형성될 때, 즉, 장치가 완성될 때까지 이 장치를 검사할 수 없다. 따라서, 불량품을 수리하기 어렵고, 항복비(yield ratio)가 악화되는 불리함이 있다.
또한, 종래의 반도체 장치는 외부 회로 또는 장치에 접속되는 상층 배선의 접속 패드부만이 노출되고, 검사 전용의 접속패드가 노출되지 않는 구조를 갖기 때문에, 반도체 장치내에 내장된 반도체 구성체에 포함된 집적 회로부를 검사하는 것은 전혀 불가능하다. 또, 반도체 구성체 등의 다른 전자부품이 상층 배선 기판에 추가로 설치될 때, 상층 배선의 접속 패드부가 상기 전자부품으로 덮여서, 상기 반도체 구성체가 설치될 때, 검사를 실행하는 것은 전혀 불가능하다.
이 발명은 반도체 구성체 및 배선 기판이 장착된 상태에 있을 때, 이 장착된 상태를 검사할 수 있고, 또는, 장착된 반도체 구성체에 포함된 회로 기판부를 검사할 수 있는 반도체 장치 및 그 제조방법을 직접적으로 제공하는 것에 관한 것이다.
이 발명의 제 1 측면에 따른 반도체 장치는:
복수의 하층 배선 및 복수의 상층 배선을 각각, 그 하면측 및 상면측에 갖는 제 1 회로기판;
상기 제 1 회로기판의 아래쪽에 설치되고, 상기 제 1 회로기판의 일부를 노출하는 개구부를 가지며, 그 하면측에 상기 하층 배선에 접속된 복수의 외부접속용 접속패드 및 복수의 테스트 접속패드를 추가로 갖는 제 2 회로기판;
상기 제 2 회로기판의 개구부내의 상기 제 1 회로기판의 아래쪽에 배치되고, 상기 하층 배선에 접속된 복수의 외부접속전극을 갖는 제 1 반도체 구성체; 및,
상기 제 1 회로기판의 위쪽에 설치되고, 상기 상층 배선에 접속된 제 3 회로기판 및/또는 전자부품을 구비한다.
이 발명의 다른 측면에 따른 반도체 장치 제조의 방법은:
상층 배선 및 하층 배선을 갖는 제 1 회로기판을 준비하는 단계;
상기 제 1 회로기판 아래에 제 1 반도체 구성체를 설치하여, 상기 제 1 회로기판의 하층 배선에 접속되도록 하는 단계;
상기 제 1 반도체 구성체를 수용하는 개구부를 갖고, 그 하면측에 상기 제 1 회로기판의 하층 배선에 접속되는 외부접속용 접속패드 및 테스트 접속패드를 추가로 갖는 제 2 회로기판을 상기 제 1 회로기판 아래에 배치하는 단계; 및,
상기 제 1 회로기판의 상층 배선에 접속되는 하층 배선 및 상기 하층 배선에 접속되는 상층 배선을 갖는 제 3 회로기판을 상기 제 1 회로기판 위쪽에 배치하는 단계를 구비한다.
도 1은 이 발명의 제 1 실시형태로서의 반도체 장치의 단면도이다.
도 2는 도 1에 나타내는 반도체 장치의 일부의 개략 회로도이다.
도 3은 도 1에 나타내는 반도체 장치 제조의 방법의 일례에 있어서, 당초의 단계의 준비된 조립품의 단면도이다.
도 4는 도 3에 이어지는 단계의 조립품의 단면도이다.
도 5는 도 4에 이어지는 단계의 조립품의 단면도이다.
도 6은 도 5에 이어지는 단계의 조립품의 단면도이다.
도 7은 도 6에 이어지는 단계의 조립품의 단면도이다.
도 8은 도 7에 이어지는 단계의 조립품의 단면도이다.
도 9는 도 8에 이어지는 단계의 조립품의 단면도이다.
도 10은 이 발명의 제 2 실시형태로서의 반도체 장치의 단면도이다.
도 11은 이 발명의 제 3 실시형태로서의 반도체 장치의 단면도이다.
도 12는 도 11에 나타내는 반도체 장치 제조의 방법의 일례에 있어서, 소정의 단계의 조립품의 단면도이다.
도 13은 도 12에 이어지는 단계의 조립품의 단면도이다.
도 14는 이 발명의 제 4 실시형태로서의 반도체 장치의 단면도이다.
(제 1 실시형태)
도 1은 이 발명의 제 1 실시형태로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치의 전체의 구성을 간단히 기재한다. 방형 프레임 형상의 하부 회로기판(제 2 회로기판)(11)은 평면의 방형 회로기판(제 1 회로기판)(1)의 하면의 주 변부에 설치된다. 예를 들면, BBIC(Base Band IC)를 갖고, 도시하지 않는 전자부품과 함께 디지털계 회로부를 구성하는 반도체 구성체(31)는 회로기판(1)의 하면의 중앙에 설치된다. 평면의 방형 상부 회로기판(제 3 회로기판)(41)은 회로기판(1)의 상면에 설치된다. 예를 들면, RFIC(Radio Frequency IC)를 갖고, 칩 부품(전자부품)(81)과 함께 아날로그계 회로부를 구성하는 반도체 구성체(61)는 상부 회로기판(41)의 상면에 설치된다.
각 부재를 더욱 상세하게 설명한다. 회로기판(1)을 우선 기재한다. 회로기판(1)은 예를 들면, 폴리이미드계 수지와 같은 전기적으로 절연재료로 이루어지는 평면의 방형 필름기판(2)을 구비한다. 복수의 제 1, 제 2, 제 3 하층 배선(3a, 3b, 3c)은 필름기판(2)의 하면에 설치되고, 복수의 제 1, 제 2 상층 배선(4a, 4b)은 그 상면에 설치된다. 상기 상층 및 하층 배선(3a, 3b, 3c, 4a, 4b)의 기능은 나중에 기재한다. 전체 배선(3a, 3b, 3c, 4a, 4b)은 예를 들면, 동(copper)계 또는 알루미늄계의 금속과 같은 금속으로 이루어지는 금속박에 의해 형성된다. 제 1 하층 배선(3a) 및 제 1 상층 배선(4a)은 금속 페이스트 또는 도전 핀으로 이루어지고, 필름기판(2)내에 설치된 제 1 수직 도체 또는 도체부(5a)를 통해서, 서로 전기적으로 접속된다. 제 2 하층 배선(3b) 및 제 2 상층 배선(4b)은 필름기판(2)내에 설치된 제 2 수직 도체(5b)를 통해서, 서로 전기적으로 접속된다.
예를 들면, 땜납 레지스트로 이루어지는 방형 프레임 형상의 하층 오버코트막(6)은 필름기판(2)의 하면의 주변부에 설치된다. 하층 오버코트막(6)은 필름기판(2)의 하면의 주변부에 형성된 제 1-제 3 하층 배선(3a-3c)을 일부 또는 전체적 으로 덮는다(중앙부에 위치한 복수의 하층 배선(3a)의 일부는 덮이지 않음). 하층 오버코트막(6)에 필름기판(2)의 하면의 중앙을 노출하는 방형의 개구부(7)가 중앙에 설치된다. 제 1, 제 2, 제 3 개구부(8a, 8b, 8c)는 제 1, 제 2, 제 3 하층 배선(3a, 3b, 3c)의 접속 패드부에 대응하는 부분의 하층 오버코트막(6)에 형성된다. 예를 들면, 땜납 레지스트로 이루어지는 상층 오버코트막(9)은 필름기판(2)의 상면에, 바람직하게는 전체적으로 설치된다. 상층 오버코트막(9)은 제 1, 제 2 상층 배선(4a, 4b)을 덮는다. 제 1, 제 2 개구부(10a, 10b)는 제 1, 제 2 상층 배선 (4a, 4b)의 접속 패드부에 대응하는 부분의 상층 오버코트막(9)에 형성된다.
평면의 형상이 하층 오버코트막(6)의 그것과 실질적으로 동일한 방형 프레임 형상의 기판(12)을 갖는 하부 회로기판(11)은 회로기판(1)의 하면에 설치된 방형 프레임 형상의 하층 오버코트막(6)에 설치된다. 예를 들면, 에폭시계 수지로 이루어지는 열경화성 수지인 재료와 같은 절연재료 등으로 이루어지는 기판(12)은 예를 들면, 유리 섬유로 이루어지는 베이스 재료내에 함침(impregnate)된다. 후술하는 방법에 의해 제조된 방형 프레임 형상의 오버코트막(17, 19)은 기판(12)의 상부 및 하부 면에 형성된다. 환언하면, 하부 회로기판(11)은 기판(12) 및 오버코트막(17, 19)의 적층에 의해 형성되고, 회로기판(1)의 하층 오버코트막(6)의 개구부(7)에 대응하는 부분에 방형의 개구부(13)가 설치된다.
복수의 제 1, 제 2, 제 3 상층 접속패드(14a, 14b, 14c)는 기판(12)의 상면에 설치되고, 복수의 제 1, 제 2, 제 3 하층 접속패드(15a, 15b, 15c)는 그 하면에 설치된다. 상기 접속패드(14a-14c, 15a-15c)는 예를 들면, 동계 또는 알루미늄계 금속과 같은 금속으로 이루어지는 금속박에 의해 형성된다. 제 1 상층 접속패드 (14a) 및 제 1 하층 접속패드(15a), 제 2 상층 접속패드(14b) 및 제 2 하층 접속패드(15b), 및 제 3 상층 접속패드(14c) 및 제 1 하층 접속패드(15c)는, 예를 들면, 금속 페이스트 또는 도전 핀으로 이루어지고, 기판(12)내에 설치된 제 1, 제 2, 제 3 수직 도체부(16a, 16b, 16c)를 통해 서로 전기적으로 접속된다. 또한, 후술하지만, 도 1에 나타내는 제 1-제 3 상층 접속패드(14a-14c)와 제 1-제 3 하층 접속패드(15a-15c)의 사이에 전기 접속은 상술한 바와 같지만, 제 1-제 3 상층 접속패드 (14a-14c)와 제 1-제 3 하층 접속패드(15a-15c)는 또한 도 1에 나타내지 않는 배선의 접속 패드부에 서로 접속되고, 도 1은 접속의 일례만 나타낸다.
기판(12)의 상면에 설치된 상층 오버코트막(17)은 제 1, 제 2, 제 3 상층 접속패드(14a, 14b, 14c)의 주변면 또는 측면 및 상면을 덮고, 제 1, 제 2, 제 3 상층 접속패드(14a, 14b, 14c)의 중앙에 대응하는 부분의 제 1, 제 2, 제 3 개구부 (18a, 18b, 18c)가 설치된다. 기판(12)의 하면에 설치된 하층 오버코트막(19)은 제 1, 제 2, 제 3 하층 접속패드(15a, 15b, 15c)의 주변면 또는 측면 및 하면을 덮고, 제 1, 제 2, 제 3 하층 접속패드(15a, 15b, 15c)의 중앙에 대응하는 부분의 제 1, 제 2, 제 3 개구부(20a, 20b, 20c)가 설치된다.
제 1-제 3 상층 접속패드(14a-14c)는 상층 오버코트막(17)의 제 1-제 3 개구부(18a-18c)의 일부 또는 회로기판(1)의 하층 오버코트막(6)의 제 1-제 3 개구부 (8a-8c)의 일부에 설치된 제 1, 제 2, 제 3 땜납층(21a, 21b, 21c)을 통해, 회로기판(1)의 제 1-3 하층 배선(3a-3c)의 접속 패드부에 각각 접합되어, 하부 회로기판 (11)이 회로기판(1)의 하층 오버코트막(6)의 하면에 배치된다.
반도체 구성체(31)는 하부 회로기판(11)의 개구부(13)내 및 회로기판(1)의 하층 오버코트막(6)의 개구부(7)내의 회로기판(1)의 필름기판(2)의 하면 중앙에 설치된다. 반도체 구성체(31)는 실리콘 기판(반도체 기판)(32)을 구비한다. 소정의 기능을 갖는 디지털 회로로 구성되는 집적 회로부(도시하지 않음)는 실리콘 기판 (32)의 상면(주요면(principal surface))에 설치되고, 예를 들면, 알루미늄계 금속으로 이루어지는 복수의 접속패드(33)는 실리콘 기판(32)의 상면의 주변부에 설치되며, 상기 접속 패드는 집적 회로부에 전기적으로 접속된다.
예를 들면, 산화 실리콘으로 이루어지는 절연막(34)은 그 중앙을 제외하는 접속패드(33)의 상면 및 실리콘 기판(32)의 상면에 설치되고, 접속패드(33)의 중앙은 절연막(34)에 설치된 개구부(35)를 통해 노출된다. 실리콘 기판(32), 접속패드 (33), 및 절연막(34)을 구비하는 상태는 웨이퍼 상태로부터 다이싱에 의해 얻어지고, 일반적으로 베어 아이씨 칩(bare IC chip)이라고 불린다. 반도체 구성체(31)는 외부접속용의 돌기전극이 설치된 상기와 같은 베어 아이씨 칩이다. 즉, 동계 또는 알루미늄계의 금속과 같은 금속으로 이루어지는 기초 금속층(36)은 절연막 (34)의 개구부(35)을 통해 노출된 접속패드(33)의 상면 및 접속패드(33) 주위의 절연막(34)의 상면에 설치된다. 금 등의 도체로 이루어지는 돌기전극 또는 주상전극 (37)은 기초 금속층(36)의 상면 전체에 설치된다. 기초 금속층(36), 주상전극 (37), 및 접속패드(33)는 외부접속전극을 구성한다. 절연막(34)은 산화 실리콘 등의 무기 절연막, 및 상기 무기 절연막에 형성된 폴리이미드계 수지 등의 유기 절연 막의 적층된 구조로서 형성되어도 좋다.
반도체 구성체(31)의 주상전극(37)은 회로기판(1)의 제 1, 제 3 하층 배선 (3a, 3c)의 접속 패드부의 표면에 설치된 Ni-Au 도금막 또는 Sn 도금막(도시하지 않음)에 Au-Au 접합 또는 Au-Sn 접합되어서, 반도체 구성체(31)는 하부 회로기판 (11)의 개구부(13)내 및 회로기판(1)의 하층 오버코트막(6)의 개구부(7)내의 회로기판(1)의 필름기판(2)의 하면의 중앙에 아래쪽을 향하도록 설치된다. 이 상태에서, 하부 회로기판(11)의 하층 오버코트막(19)의 하면은 반도체 구성체(31)의 실리콘 기판(32)의 하면(바닥면)보다 하부에 위치된다.
에폭시계 수지 등의 열경화성 수지로 이루어지는 언더필(underfill) 재료 (38)는 반도체 구성체(31)와 회로기판(1)의 제 1, 제 3 하층 배선(3a, 3c)을 포함하는 필름기판(2)의 사이의 공간, 및 이 공간 주위에 설치된다. 에폭시계 수지 등의 열경화성 수지로 이루어지는 밀봉막(39)은 하부 회로기판(11)의 개구부(13)내 및 회로기판(1)의 하층 오버코트막(6)의 개구부(7)내에 설치되고, 상기 밀봉막(29)은 반도체 구성체(31), 언더필 재료(38), 및 필름기판(2)을 덮는다. 밀봉막(39)의 하면은 하부 회로기판(11)의 하층 오버코트막(19)의 하면과 동일 평면상에 있거나 또는 더 높게(들어가게) 위치된다.
하부 회로기판(11)의 각 제 1-제 3 하층 접속패드(15a-15c)의 관계 및 기능(용도)는 이하의 도 2에 나타내는 이 반도체 장치의 일부의 개략 회로도를 참조하여 설명된다. 제 1 하층 접속패드(15a)는 집적 회로부를 내포(incorporate)하는 반도체 구성체(31)에 접속된 제어 및 데이타 입력/출력용의 외부접속용 접속패드 (15a(1)), 및 전원의 외부접속용 접속패드(15a(2))를 포함한다. 반도체 구성체 (31)에 내포(incorporate)된 집적 회로부는 예를 들면, BBIC를 구성하고, 상기 제 1 하층 접속패드(15a)는 제 1 수직 도체부(16a), 제 1 상층 접속패드(14a), 제 1 땜납층(21a), 제 1 하층 배선(3a), 주상전극(37), 및 기초 금속층(36)을 통해서, 반도체 기판(32)의 접속패드(33)에 접속된다. 이 경우, 전원의 외부접속용 접속패드(15a(2))에 접속된 제 1 하층 배선(3a)은 또한, 제 1 수직 도체부(5a), 제 1 상층 배선(4a)의 접속 패드부, 후술하는 상부 회로기판(41)의 제 1 하층 배선(43a)의 접속 패드부 등을 통해서, 후술하는 반도체 구성체(61) 및 칩 부품(81)에 접속된다.
제 2 하층 접속패드(15b)는 후술하는 집적 회로부를 내포하는 반도체 구성체 (61) 및 칩 부품(81)에 접속된 제어신호 및 데이타 입력/출력용의 외부접속용 접속패드(15b(1), 15b(2))를 포함한다. 반도체 구성체(61)는 예를 들면, RFIC를 내포하고, 칩 부품(81)과 함께 RF 회로부 등의 아날로그계 회로부를 구성하며, 상기 제 2 하층 접속패드(15b)는 제 2 수직 도체부(16b), 제 2 상층 접속패드(14b), 제 2 땜납층(2lb), 제 2 하층 배선(3b), 제 2 수직 도체부(5b), 및 제 2 상층 배선(4b) 등을 통해서, 반도체 구성체(61) 및 칩 부품(81)에 접속된다. 이 경우, 외부접속용 접속패드(15b(1))는 후술하는 반도체 구성체(61)의 외부접속단자에 직접적으로 접속되고, 외부접속용 접속패드(15b(2))는 후술하는 칩 부품(81)의 외부접속단자에 직접적으로 접속된다. 또, 후술하지만, 도 1에 나타내는 바와 같이, 반도체 구성체(31, 61) 및 칩 부품(81)에 공통으로 접속된 그라운드 배선(45)이 설치되고, 또 한 상기 그라운드 배선(45)에 접속된 그라운드 접속패드가 설치되고, 그것은 하층 오버코트막(19)으로부터 노출된다.
제 3 하층 접속패드(테스트 접속패드)(15c)는 반도체 구성체(31)의 기능 검사 전용의 접속패드(15c(1), 15c(2)), 및 그라운드 접속패드(15c(3))를 포함한다. 상기 접속패드부(15c(2), 15c(3))의 일부는 제 3 수직 도체부(16c), 제 3 상층 접속패드(14c), 제 3 땜납층(21c), 제 3 하층 배선(3c), 주상전극(37), 및 기초 금속층(36)을 통해서, 반도체 구성체(31)의 검사 전용의 접속패드(33)에 접속된다. 기타 접속패드(15c(1))는 도중에 제 1 하층 배선(3a)에 접속된다.
여기서, 도 1에 나타내지 않지만, 반도체 구성체(31)의 주상전극(37)의 일부는 하부 회로기판(11)에 설치된 하층 배선(3d), 수직 도체부(5d), 상층 배선(4d), 및 후술하는 상부 회로기판(41)의 하면에 설치된 하층 배선(43d)을 통해서, 반도체 구성체(61) 및 칩 부품(81)에 접속된다.
평면의 방형 상부 회로기판(41)은 회로기판(1)의 상면측에는 설치된다. 상부 회로기판(41)은 복수의 배선 기판(42a)이 적층된 다층배선구조를 갖는 다층 배선기판(42)을 구비한다. 도시하지 않지만, 각 배선 기판(42a)은 주지와 같이, 절연 기판 사이에 설치된 배선 및 상기 절연 기판을 관통해서 설치된 비아 홀(via hole)로 구성되는 내부 배선을 갖는다. 복수의 제 1, 제 2 하층 배선(43a, 43b)은 다층 배선기판(42)의 하면에 설치되고, 복수의 제 1, 제 2 상층 배선(44a, 44b)은 그 상면에 설치되며, 또한, 방형 프레임 형상의 그라운드 배선(45)은 그 상면의 주변부에 설치된다. 상기 배선(43a, 43b, 44a, 44b, 45)은 동계 또는 알루미늄계의 금속과 같은 금속으로 이루어지는 금속박에 의해 형성된다. 제 1, 제 2 하층 배선 (43a, 43b)은 소정의 회로를 구성하기 위해서, 다층 배선기판(42)의 내부 배선을 통해 제 1, 제 2 상층 배선(44a, 44b) 및 그라운드 배선(45)에 접속된다.
예를 들면, 땜납 레지스트로 이루어지는 하층 오버코트막(46)은 제 1, 제 2 하층 배선(43a, 43b)의 표면 및 다층 배선기판(42)의 하면에 설치된다. 제 1, 제 2 개구부(47a, 47b)은 제 1, 제 2 하층 배선(43a, 43b)의 접속 패드부에 대응하는 부분의 하층 오버코트막(46)에 설치된다. 예를 들면, 땜납 레지스트로 이루어지는 상층 오버코트막(48)은 제 1, 제 2 상층 배선(44a, 44b) 및 그라운드 배선(45)의 표면 및 다층 배선기판(42)의 상면에 설치된다. 제 1, 제 2 개구부(49a, 49b), 및 개구부(50)는 제 1, 제 2 상층 배선(44a, 44b)의 접속 패드부 및 그라운드 배선 (45)의 외주부에 대응하는 부분의 상층 오버코트막(48)에 설치된다.
또한, 상부 회로기판(41)의 제 1, 제 2 하층 배선(43a, 43b)은, 하층 오버코트막(46)의 제 1, 제 2 개구부(47a, 47b)내 및 회로기판(1)의 상층 오버코트막(9)의 제 1, 제 2 개구부(10a, 10b)내에 설치된 제 1, 제 2 땜납부(51a, 5lb)를 통해서, 회로기판(1)의 제 1, 제 2 상층 배선(4a, 4b)의 접속 패드부에 접합되고, 상부 회로기판(41)은 회로기판(1)의 상층 오버코트막(9)의 상면에 배치된다. 이 경우, 제 1, 제 2 땜납부(51a, 5lb)는 하층 오버코트막(46)의 하면과, 제 1 개구부(47a)내 및 제 2 개구부(47b, 10b)내로부터 상층 오버코트막(9)의 상면의 바깥으로 불룩하게 형성되고, 하층 오버코트막(46)의 하면 및 상층 오버코트막(9)의 상면의 사이에 간극이 생길 수 있다.
반도체 구성체(61)는 상부 회로기판(41)의 상층 오버코트막(48)의 상면의 중앙에 설치되고, 콘덴서, 저항, 및 기타로 구성되는 복수의 칩 부품(81)은 그 상면의 주변부에 설치된다. 이 경우, 반도체 구성체(61) 및 복수의 칩 부품(81)은 아날로그계 회로부를 구성한다. 칩 부품(81)의 양측 전극(도시하지 않음)은 상층 오버코트막(48)의 제 2 개구부(49b)내에 설치된 제 2 땜납층(72b)을 통해서, 제 2 상층 배선(44b)의 접속 패드부에 접합되고, 칩 부품(81)은 상부 회로기판(41)의 상층 오버코트막(48)의 상면의 주변부에 설치된다.
반도체 구성체(61)는 실리콘 기판(반도체 기판)(62)을 구비한다. 소정의 기능을 갖는 집접 회로부(도시하지 않음)는 실리콘 기판(62)의 하면에 설치되고, 예를 들면, 알루미늄계 금속으로 이루어지는 복수의 접속패드(63)는 실리콘 기판(62)의 상면의 주변부에 설치되며, 상기 접속패드는 집적 회로부에 접속된다. 산화 실리콘 등의 무기재료로 이루어지는 절연막(64) 및 폴리이미드계 수지 등의 유기수지로 이루어지는 보호막(65)은 접속패드(63)의 중앙을 제외하는 실리콘 기판(62)의 하면에 설치되고, 접속패드(63)의 중앙은 절연막(64) 및 보호막(65)에 설치된 개구부(66)를 통해서 노출된다.
배선(67)은 보호막(65)의 하면에 설치된다. 배선(67)은 예를 들면, 동으로 이루어지고, 보호막(65)의 하면에 설치된 기초 금속층(68)과, 동으로 이루어지며, 기초 금속층(68)의 하면이 설치된 상부 금속층(69)을 포함하는 2층 구조를 갖는다. 배선(67)의 일단부는 절연막(64) 및 보호막(65)의 개구부(66)를 통해서 접속패드 (63)에 접속된다. 예를 들면, 땜납 레지스트로 이루어지는 오버코트막(70)은 배선 (67)을 포함하는 보호막(65)의 하면에 설치된다. 개구부(71)는 배선(67)의 접속 패드부에 대응하는 부분의 오버코트막(70)에 설치된다.
또한, 반도체 구성체(61)의 배선(67)의 접속 패드부는 오버코트막(70)의 개구부(71)의 일부 또는 상부 회로기판(41)의 상층 오버코트막(48)의 제 1 개구부 (49a)의 일부에 설치된 제 1 땜납층(72a)을 통해서, 상부 회로기판(41)의 제 1 상층 배선(44a)의 접속 패드부에 접합되고, 반도체 구성체(61)는 상부 회로기판(41)의 상층 오버코트막(48)의 상면의 중앙에 아래쪽을 향하도록 설치된다.
금속으로 이루어지는 실드(shield) 커버(82)의 하단부는 상부 회로기판(41)에 있어서 상층 오버코트막(48)의 개구부(50)를 통해서 노출된 그라운드 배선(45)의 외주부의 상면에 땜납층(83)을 통해 접합된다. 실드 커버(82)는, 디지털계 회로부를 구성하는 반도체 구성체(31)로부터 방출되고, 아날로그계 회로부를 구성하는 반도체 구성체(61) 및 칩 부품(81)에 일어나는 노이즈(noise)의 방해를 줄이기 위해, 아날로그계 회로부를 구성하는 반도체 구성체(61) 및 칩 부품(81)을 덮는다.
다음에, 이 반도체 장치 제조의 방법의 일례를 기재한다. 우선, 도 3에 나타내는 바와 같이, 회로기판(1)이 준비된다. 이 경우, 준비한 회로기판(1)은 도 1에 나타내는 복수의 완성된 반도체 장치가 형성될 수 있도록 만들어진다. 복수의 제 1, 제 2 관통 홀(through-hole)(2a, 2b)은 예를 들면, 레이저 조사에 의한 레이저 가공에 의해, 예를 들면, 폴리이미드계 수지로 이루어지는 필름기판(2)에 형성된다.
예를 들면, 금속 페이스트 또는 도전 핀으로 이루어지는 제 1, 제 2 수직 도 체부(5a, 5b)는 필름기판(2)의 제 1, 제 2 관통 홀(2a, 2b)에 형성된다. 제 1-제 3 하층 배선(3a-3c) 및 제 1, 제 2 상층 배선(4a, 4b)은, 적층된 동계 또는 알루미늄계 금속과 같은 금속으로 이루어지는 금속박을 패터닝하는 것에 의해, 필름기판 (2)의 하부 및 상부면에 형성된다. 이 경우, 제 1, 제 2 하층 배선(3a, 3b) 및 제 1, 제 2 상층 배선(4a, 4b)은 제 1, 제 2 수직 도체부(5a, 5b)를 통해서 서로 접속된다.
개구부(7)를 갖는 하층 오버코트막(6)은 예를 들면, 스크린 인쇄에 의해, 예를 들면, 땜납 레지스트를 증착(deposite)함으로써, 제 1-제 3 하층 배선(3a-3c)을 포함하는 필름기판(2)의 하면에 형성된다. 제 1-제 3 개구부(8a-8c)는 예를 들면, 레이저 조사에 의한 레이저 가공에 의해, 제 1-제 3 하층 배선(3a-3c)의 접속 패드부에 대응하는 부분의 하층 오버코트막(6)에 형성된다.
상층 오버코트막(9)은 예를 들면, 스크린 인쇄에 의해, 예를 들면, 땜납 레지스트를 증착함으로써, 제 1, 제 2 상층 배선(4a, 4b)을 포함하는 필름기판(2)의 상면에 형성된다. 제 1, 제 2 개구부(10a, 10b)는 예를 들면, 레이저 조사에 의한 레이저 가공에 의해, 제 1, 제 2 상층 배선(4a, 4b)의 접속 패드부에 대응하는 부분의 상층 오버코트막(9)에 형성된다.
한편, 회로기판(1)이 준비된 후, 반도체 구성체(31)의 돌기전극(37)은 회로기판(1)의 제 1, 제 3 하층 배선(3a, 3c)의 접속 패드부의 표면에 설치된 Ni-Au 도금막 또는 Sn 도금막(도시하지 않음)에 Au-Au 접합 또는 Au-Sn 접합되고, 반도체 구성체(31)는 도 3에 나타내는 바와 같이, 회로기판(1)의 하층 오버코트막(6)의 개 구부(7)내의 회로기판(1)의 필름기판(2)의 하면에 아래쪽을 향하도록 설치된다. 또한, 반도체 구성체(31) 설치(본딩)의 단계는 도 3에 나타내는 상태가 수직으로 반전된 상태에서 실행된다(이하, 후술하는 밀봉막(39) 형성의 단계까지 동일하게 적용).
그 후, 도 4에 나타내는 바와 같이, 반도체 구성체(31)와 회로기판(1)의 제 1, 제 3 하층 배선(3a, 3c)을 포함하는 필름기판(2)의 사이의 공간 및 이 공간의 주위에 그 주위에 예를 들면, 디스펜서(dispenser)를 사용하는 것에 의해서, 에폭시계 수지 등의 열경화성 수지로 이루어지는 언더필 재료(38)가 충진되고, 형성된다.
그 후, 도 5에 나타내는 바와 같이, 하부 회로기판(11)이 준비된다. 이 경우 또한, 준비한 하부 회로기판(11)은 도 1에 나타내는 복수의 완성된 반도체 장치가 형성될 수 있도록 만들어진다. 기판(12)은 다음과 같이 형성된다: 에폭시계 수지 등의 열경화성 수지는 예를 들면, 유리 섬유로 이루어지는 베이스 재료내에 함침되고, 열경화성 수지는 시트 형상내에 경화된다. 복수의 방형 개구부(13)는 예를 들면, 펀칭(punching)에 의해 그 가운데에 형성되고, 복수의 제 1-제 3 관통 홀(12a-2c)은 예를 들면, 레이저 조사에 의한 레이저 가공에 의해 형성된다.
예를 들면, 금속 페이스트 또는 도전 핀으로 이루어지는 제 1-제 3 수직 도체부(16a-16c)는 기판(12)의 제 1-제 3 관통 홀(12a-12c)에 형성된다. 제 1-제 3 상층 접속패드(14a-14c) 및 제 1-제 3 하층 접속패드(15a-15c)는, 적층된 동계 또는 알루미늄계 금속과 같은 금속으로 이루어지는 금속박을 패터닝하는 것에 의해, 기판(12)의 상부 및 하부면에 형성되고, 그들은 제 1-제 3 수직 도체부(16a-16c)를 통해서 서로 접속된다.
개구부(13)를 갖는 상층 오버코트막(17)은 예를 들면, 스크린 인쇄에 의해 땜납 레지스트를 증착함으로써, 제 1-제 3 상층 접속패드(14a-14c)를 포함하는 기판(12)의 상면에 형성된다. 제 1-제 3 개구부(18a-18c)는 예를 들면, 레이저 조사에 의한 레이저 가공에 의해 제 1-제 3 상층 접속패드(14a-14c)에 대응하는 부분의 상층 오버코트막(17)에 형성된다.
개구부(13)를 갖는 하층 오버코트막(19)은 예를 들면, 스크린 인쇄에 의해 땜납 레지스트를 증착함으로써, 제 1-제 3 하층 접속패드(15a-15c)를 포함하는 기판(12)의 하면에 형성된다. 제 1-제 3 개구부(20a-20c)는 예를 들면, 레이저 조사에 의한 레이저 가공에 의해 제 1-제 3 하층 접속패드(15a-15c)에 대응하는 부분의 하층 오버코트막(19)에 형성된다.
한편, 하부 회로기판(11)이 준비된 후, 도 5에 나타내는 바와 같이, 하부 회로기판(11)의 제 1-제 3 상층 접속패드(14a-14c)는 하부 회로기판(11)의 상층 오버코트막(17)의 제 1-제 3 개구부(18a-18c)의 일부 또는 회로기판(1)의 하층 오버코트막(6)의 제 1-제 3 개구부(8a-8c)의 일부에 설치된 제 1-제 3 땜납층(21a-21c)을 통해서, 회로기판(1)의 제 1-제 3 하층 배선(3a-3c)의 접속 패드부에 접합되고, 하부 회로기판(11)은 회로기판(1)의 하층 오버코트막(6)의 하면에 배치된다.
하부 회로기판(11)의 제 1-제 3 상층 접속패드(14a-14c)와 회로기판(1)의 제 1-제 3 하층 배선(3a-3c)의 접속 패드부를 접합하기 위해서, 땜납 리플로우 (reflow) 장치로 납땜을 실행하는 리플로우법이 실행될 수 있다. 예를 들면, 반도체 구성체(31)가 설치된 회로기판(1)의 상부 및 하부면은 도 4에 나타내는 상태로부터 반전되며, 즉, 반도체 구성체(31)가 설치된 표면은 위쪽을 향하게 된다. 땜납층은 예를 들면, 스크린 인쇄법에 의해, 회로기판(1)의 제 1-제 3 하층 배선(3a-3c)의 접속 패드부에 증착된다. 그 후, 하부 회로기판(11)의 제 1-제 3 상층 접속패드(14a-14c)는 제 1-제 3 하층 배선(3a-3c)의 접속 패드부에 정렬시키고, 하부 회로기판(11)은 회로기판(1)에 탑재된다. 이 상태에서, 하부 회로기판(11)의 하층 오버코트막(19)의 하면은 반도체 구성체(31)의 실리콘 기판(32)의 하면보다 하부에 위치된다.
여기서, 하부 회로기판(11)의 제 1 하층 접속패드(15a)는 제 1 수직 도체부 (16a), 제 1 상층 접속패드(14a), 제 1 땜납층(21a), 제 1 하층 배선(3a), 주상전극(37), 및 기초 금속층(36)을 통해서, 반도체 기판(32)의 접속패드(33)에 접속된다. 제 3 하층 접속패드(15c)는 제 3 수직 도체부(16c), 제 3 상층 접속패드 (14c), 제 3 땜납층(21c), 제 3 하층 배선(3c), 주상전극(37), 및 기초 금속층(36)을 통해서, 실리콘 기판(32)의 접속패드(33)에 접속된다. 따라서, 이 상태에 있어서, 프로브(probe)(도시하지 않음)는 하부 회로기판(11)의 제 1 하층 접속패드 (15a) 및 제 3 하층 접속패드(15c)와 접촉시켜서, 반도체 구성체(31), 하부 회로기판(11), 및 회로기판(1)의 상호의 장착 상태(mounted state)의 검사 및, 반도체 구성체(31)에 내포된 집적 회로부의 기능의 검사가 가능하다. 또한, 이러한 장착 상태 및 작용/기능의 검사는 이것 이후의 단계에서 언제든지 실행될 수 있다.
장착 상태 및 작용/기능의 검사가 완료된 후, 도 6에 나타내는 바와 같이, 에폭시계 수지 등의 열경화성 수지로 이루어지는 밀봉막(39)은 예를 들면, 디스펜서를 이용한 도포법 또는 스크린 인쇄법에 의해, 하부 회로기판(11)의 개구부(13)내 및 회로기판(1)의 하층 오버코트막(6)의 개구부(7)내의 반도체 구성체(31), 언더필 재료(38), 제 1, 제 3 하층 배선(3a, 3c), 및 필름기판(2)의 하면에 형성된다. 이 경우, 밀봉막(39)의 하면은 하부 회로기판(11)의 하층 오버코트막(19)의 하면과 동일 평면상에 있거나 또는 더 높게(들어가게) 위치된다.
그 후, 도 7에 나타내는 바와 같이, 상부 회로기판(41)이 준비된다. 이 경우 또한, 준비한 상부 회로기판(41)은 도 1에 나타내는 복수의 완성된 반도체 장치가 형성될 수 있도록 만들어진다. 상술한 바와 같이, 상부 회로기판(41)은 복수의 배선기판(42a)이 적층되고, 그 안에 내부 배선을 갖는 다층배선구조를 갖는 다층 배선기판(42)을 구비한다. 제 1, 제 2 하층 배선(43a, 43b), 제 1, 제 2 상층 배선(44a, 44b), 및 그라운드 배선(45)은 동계 또는 알루미늄계의 금속과 같은 금속으로 이루어지는 적층된 금속박을 패터닝 하는 것에 의해, 다층 배선기판(42)의 하부 및 상부면에 형성된다.
하층 오버코트막(46)은 예를 들면, 스크린 인쇄에 의해 예를 들면, 땜납 레지스트의 도포에 의해, 다층 배선기판(42)의 하면 및 제 1, 제 2 하층 배선(43a, 43b)의 표면에 형성된다. 제 1, 제 2 개구부(47a, 47b)는 예를 들면, 레이저 조사에 의한 레이저 가공에 의해, 제 1, 제 2 하층 배선(43a, 43b)의 접속 패드부에 대응하는 부분의 하층 오버코트막(46)에 형성된다.
상층 오버코트막(48)은 예를 들면, 스크린 인쇄에 의해 예를 들면, 땜납 레지스트의 도포에 의해, 다층 배선기판(42)의 상면과, 제 1, 제 2 상층 배선(44a, 44b) 및 그라운드 배선(45)의 표면에 형성된다. 제 1, 제 2 개구부(49a, 49b) 및 개구부(50)는 예를 들면, 레이저 조사에 의한 레이저 가공에 의해, 제 1, 제 2 상층 배선(44a, 44b)의 접속 패드부 및 그라운드 배선(45)의 외주부에 대응하는 부분의 상층 오버코트막(48)에 형성된다.
한편, 상부 회로기판(41)이 준비된 후, 도 7에 나타내는 바와 같이, 상부 회로기판(41)의 제 1, 제 2 하층 배선(43a, 43b)은 상부 회로기판(41)의 하층 오버코트막(46)의 제 1, 제 2 개구부(47a, 47b)의 일부 또는 회로기판(1)의 상층 오버코트막(9)의 제 1, 제 2 개구부(10a, 10b)의 일부에 설치된 제 1, 제 2 땜납부(51a, 5lb)를 통해서, 회로기판(1)의 제 1, 제 2 상층 배선(4a, 4b)의 접속 패드부에 접합되고, 상부 회로기판(41)은 회로기판(1)의 상층 오버코트막(9)의 상면에 배치된다.
상부 회로기판(41)의 제 1, 제 2 하층 배선(43a, 43b)과 회로기판(1)의 제 1, 제 2 상층 배선(4a, 4b)의 접속 패드부를 접합하기 위해서, 땜납 리플로우 장치를 갖는 납땜을 실행하는 리플로우법이 실행될 수 있다. 예를 들면, 도 6에 나타내는 바와 같이, 반도체 구성체(31)가 설치된 회로기판이 설치되고, 제 1, 제 2 상층 배선(4a, 4b)을 갖는 그 표면은 위쪽을 향하게 된다. 땜납층은 예를 들면, 스크린 인쇄법에 의해, 회로기판(1)의 제 1, 제 2 상층 배선(4a, 4b)의 접속 패드부에 증착된다. 그 후, 상부 회로기판(41)의 제 1, 제 2 하층 배선(43a, 43b)의 접 속 패드부는 제 1, 제 2 상층 배선(4a, 4b)의 접속 패드부에 정렬되어서, 상부 회로기판(41)이 회로기판(1)에 탑재된다.
그 후에, 도 8에 나타내는 바와 같이, 반도체 구성체(61)의 배선(67)의 접속 패드부는 반도체 구성체(61)의 오버코트막(70)의 개구부(71) 및 상부 회로기판(41)의 상층 오버코트막(48)의 제 1 개구부(49a)에 설치된 제 1 땜납층(72a)을 통해서, 상부 회로기판(41)의 제 1 상층 배선(44a)의 접속 패드부에 접합되고, 반도체 구성체(61)는 상부 회로기판(41)의 상층 오버코트막(48)의 상면의 중앙에 아래쪽을 향하도록 설치된다.
칩 부품(81)의 양측 전극(도시하지 않음)은 상부 회로기판(41)의 상층 오버코트막(48)의 제 2 개구부(49b)내에 설치된 제 2 땜납층(72b)을 통해서, 상부 회로기판(41)의 제 2 상층 배선(44b)의 접속 패드부에 접합되고, 칩 부품(81)은 상부 회로기판(41)의 상층 오버코트막(48)의 상면의 주변부에 설치된다. 상술한 리플로우법은 상부 회로기판(41)에 반도체 구성체(61) 및 칩 부품(81)을 동시에 설치하기 위해서 적용될 수 있다. 반도체 구성체(61) 및 칩 부품(81)이 상부 회로기판(41)에 설치된 후에, 상부 회로기판(41)이 회로기판(1)에 배치되어도 좋다.
이와 같이, 상부 회로기판(41)이 회로기판(1)에 설치되고, 반도체 구성체 (61) 및 칩 부품(81)이 상기 상부 회로기판(41)에 설치된 상태에서, 회로기판(1)은 하부 회로기판(11)에 이미 설치된다. 따라서, 도 2에 나타내는 바와 같이, 외부접속용 접속패드(15a(2))는 제 1 땜납(51a), 제 1 하층 배선(43a)의 접속 패드부, 및 제 1 상층 배선(44a)의 접속 패드부를 통해서 반도체 구성체(61)에 접속되고, 외부 접속용 접속패드(15b(2))은 제 2 땜납(5lb), 제 2 하층 배선(43b)의 접속 패드부, 및 제 2 상층 배선(44b)의 접속 패드부를 통해서 반도체 구성체(61)에 접속된다. 또, 외부접속용 접속패드(15b(1))는 제 2 땜납(5lb), 제 2 하층 배선(43b)의 접속 패드부, 및 제 2 상층 배선(44b)의 접속 패드부를 통해서 칩 부품(81)에 접속된다. 또한, 반도체 구성체(31) 및 반도체 구성체(61)는 하부 회로기판(11)에 설치된 하층 배선(3d), 수직 도체부(5d), 상층 배선(4d), 및 하층 배선(43d)을 통해서 서로 접속된다.
따라서, 프로브(도시하지 않음)는 하부 회로기판(11)의 제 1 하층 접속패드 (15a) 및 제 2 하층 접속패드(15b)와 접촉시켜서, 반도체 구성체(61), 칩 부품 (81), 상부 회로기판(41), 및 회로기판(1)의 상호의 장착 상태의 검사 및, 반도체 구성체(61)에 내포된 집적 회로부의 작용 및 기능의 검사가 가능하다. 또한, 이러한 상태에서, 반도체 구성체(31), 하부 회로기판(11), 및 회로기판(1)의 상호의 장착 상태의 검사 및, 반도체 구성체(31)에 내포된 집적 회로부의 작용 및 기능의 검사가 가능하다. 즉, 모든 회로기판 및 전자부품이 장착된 상태에 있어서, 모든 회로 부품의 상호의 장착 상태, 모든 반도체 구성체에 내포된 집적 회로부의 작용 및 기능, 특정한 회로 부품의 상호의 장착 상태, 또는 각 반도체 구성체에 내포된 집적 회로부의 작용 및 기능은 선택적으로 검사할 수 있다.
다음에, 도 9에 나타내는 바와 같이, 금속으로 이루어지는 실드 커버(82)의 하단을, 상부 회로기판(41)의 상층 오버코트막(48)의 개구부(50)를 통해 노출된 그라운드 배선(45)의 외주부의 상면에 땜납층(83)을 통해서 접합하는 것에 의해, 실 드 커버(82)를 갖는 아날로그계 회로부를 구성하는 반도체 구성체(61) 및 칩 부품 (81)을 덮는다. 그 후에, 상부 회로기판(41), 회로기판(1), 및 하부 회로기판(11)은 인접하는 반도체 구성체(31, 61) 사이에서 절단되고, 도 1에 나타내는 복수의 반도체 장치를 얻을 수 있다.
(제 2 실시형태)
도 10은 이 발명의 제 2 실시형태로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치는, 상부 회로기판(41)의 평면 사이즈가 회로기판(1)의 평면 사이즈보다도 약간 작고, 방형 프레임 형상의 그라운드 배선(45)이 회로기판(1)의 필름기판(2)의 상면의 주변부에 설치되며, 실드 커버(82)의 하단이 상층 오버코트막(9)의 외주부에 설치된 개구부(50)를 통해 노출된 그라운드 배선(45)의 외주부의 상면에 땜납층(83)을 통해서 접합되어서, 상부 회로기판(41), 반도체 구성체(61), 및 칩 부품(81)을 실드 커버(82)로 덮는 점에서, 도 1에 나타내는 반도체 장치와 다르다.
이러한 경우에 있어서, 아날로그계 회로부를 구성하는 반도체 구성체(61) 및 칩 부품(81)이 설치된 상부 회로기판(41)은 실드 커버(82)로 덮여지므로, 디지털계 회로부를 구성하는 반도체 구성체(31)로부터 방출되고, 아날로그계 회로부를 구성하는 반도체 구성체(61) 및 칩 부품(81)에 일어나는 노이즈의 방해를 더욱 더 줄일 수 있다.
이 경우의 제조방법에 있어서, 절단에 의해 얻어진 도 10에 나타내는 단일 상부 회로기판(41)(또는 반도체 구성체(61) 및 칩 부품(81)이 설치된 단일 상부 회로기판(41))은, 도 7에 나타내는 바와 같은 단계에서 절단하기 전에, 큰 사이즈의 회로기판(1)에 배치되어도 좋다. 양자택일로, 도 7에 나타내는 바와 같은 단계 후에, 큰 사이즈의 상부 회로기판(41)은 단일 상부 회로기판(41)을 얻기 위해서, 예를 들면, 라우터(router) 가공에 의해 절단해도 좋다.
(제 3 실시형태)
도 11은 이 발명의 제 3 실시형태로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치는, 땜납(21a-21c, 51a, 5lb)을 이용하지 않고, 하부 회로기판(11)의 제 1-제 3 상층 접속패드(14a-14c)의 상면에 설치된 헤드컷(head-cut) 원추형 (conical)의 제 1-제 3 돌기전극(91a-91c)의 상단이 회로기판(1)의 제 1-제 3 하층 배선(3a-3c)의 접속 패드부의 하면에 접속되며, 상부 회로기판(41)의 제 1, 제 2 하층 배선(43a, 43b)의 하면에 설치된 헤드컷 원추형의 제 1, 제 2 돌기전극(92a, 92b)의 하단이 회로기판(1)의 제 1, 제 2 상층 배선(4a, 4b)의 접속 패드부의 상면에 접속된 점에서, 도 1에 나타내는 반도체 장치와 크게 다르다.
이 경우, 방형 프레임 형상의 하층 절연막(93)은 제 1-제 3 하층 배선(3a-3c)을 포함하는 필름기판(2)과, 제 1-제 3 상층 접속패드(14a-14c) 및 제 1-제 3 돌기전극(91a-91c)을 포함하는 기판(12)의 사이에 설치된다. 또, 상층 절연막(94)은 제 1, 제 2 상층 배선(4a, 4b)이 형성된 필름기판(2)의 상면과, 제 1, 제 2 하층 배선(43a, 43b)이 형성된 다층 배선기판(42)의 사이에 설치된다. 이 경우, 제 1 상층 배선(4a)에 제 1 하층 배선(43a)을 접속하는 제 1 돌기전극(92a)과, 제 2 상층 배선(4b)에 제 2 하층 배선(43b)을 접속하는 제 2 돌기전극(92b)은 상층 절연막(94)에 내장된다.
다음에, 이 반도체 장치 제조의 방법의 일례를 기재한다. 우선, 도 4에 나타내는 단계 후에, 도 12에 나타내는 바와 같이, 하부 회로기판(11) 및 상부 회로기판(41)의 이외에, 하층 절연막 형성시트(93a) 및 상층 절연막 형성시트(94a)가 준비된다. 이 경우, 예를 들면, 금속 필러(filler)가 스크린 인쇄에 의해 열경화성 수지내에 분산된 전도성 페이스트로 이루어지는 원추형의 제 1, 제 2, 제 3 돌기전극(91a, 91b, 91c) 및 제 1, 제 2 돌기전극(92a, 92b)은 하부 회로기판(11)의 제 1, 제 2, 제 3 상층 배선(3a, 3b, 3c)의 접속 패드부의 상면 및 상부 회로기판 (41)의 제 1, 제 2 하층 배선(43a, 43b)의 접속 패드부의 하면에 형성된다. 돌기전극(91a, 91b, 91c, 92a, 92b)은 예를 들면, 금속 필러가 스크린 인쇄 및 그 후 전도성 페이스트의 건조 및 경화 등의 방법에 대응하여, 배선(3a, 6b)의 접속 패드부내에 분산되는 전도성 페이스트를 도포하는 것에 의해 형성된다.
하층 절연막 형성시트(93a) 및 상층 절연막 형성시트(94a)는, 예를 들면, 유리 섬유로 이루어지는 베이스 재료내에 에폭시계 수지 등의 열경화성 수지를 함침하고, 한 장의 시트 형상내에 열경화성 수지를 반 경화(semi-curing)하는 것에 의해 생산된다. 이 경우, 복수의 방형 개구부(93b)는 예를 들면, 펀칭에 의해 하층 절연막 형성시트(93a)에 형성된다. 여기서, 하층 절연막 형성시트(93a)가 가열되는 동안, 하층 절연막 형성시트(93a)는 하부 회로기판(11)을 압착하는 것에 의해 접속되고, 원추형의 제 1-제 3 돌기전극(91a-91c)은 하층 절연막 형성시트(93a)내에 찔러져서, 하층 절연막 형성시트(93a)가 하부 회로기판(11)의 상면측에 임시로 고정 접속된다. 같은 방식으로, 상층 절연막 형성시트(94a)는 상부 회로기판(41) 의 하면측에 임시로 고정 접속된다.
한편, 상기 부품이 준비된 후, 도 12에 나타내는 바와 같이, 회로기판(1)은 하부 회로기판(11)의 상면측에 임시로 고정 접속된 하층 절연막 형성시트(93a)의 상면에 예를 들면, 핀에 의해 위치 정해지고 배치된다. 이 상태에서, 하부 회로기판(11)의 하면에 설치된 반도체 구성체(31)는 하부 회로기판(11) 및 하층 절연막 형성시트(93a)의 개구부(13, 93b)내에 배치된다. 또, 상부 회로기판(41) 및 상부 회로기판(41)의 하면측에 임시로 고정 접속된 상층 절연막 형성시트(94a)는 회로기판(1)의 상면에 예를 들면, 핀에 의해 위치 정해지고 배치된다.
그 후, 도 13에 나타내는 바와 같이, 양쪽 절연막 형성시트(93a, 94a)는 한 쌍의 가열 가압판(95, 96)을 이용해서 상부 및 하부측으로부터 경화 온도와 같거나 또는 그 이상의 온도로 가열 가압된다. 하층 절연막 형성시트(93a)는 이 가열 가압에 의해 용융되고, 그 후의 냉각에 의해 경화되어서, 하층 절연막(93)은 그 하면에 제 1-제 3 하층 배선(3a-3c)을 갖는 회로기판(1)의 하면에 고정 접속되고, 그 상면에 형성된 제 1-제 3 상층 배선(14a-14c)을 갖는 하부 회로기판(11)은 하층 절연막(93)의 하면에 고정 접속된다.
또, 상층 절연막 형성시트(94a)는 상기 가열 가압에 의해 용융되고, 그 후의 냉각에 의해 경화되어서, 상층 절연막(94)은 회로기판(1)의 제 1, 제 2 상층 배선 (4a, 4b)을 포함하는 필름기판(2)의 상면에 형성되고, 상부 회로기판(41)의 제 1, 제 2 하층 배선(43a, 43b)을 포함하는 다층 배선기판(42)의 하면이 상층 절연막 (94)의 상면에 고정 접속된다.
또한, 제 1-제 3 돌기전극(91a-91c)의 상부는 상기 가열 가압에 의해, 제 1-제 3 하층 배선(3a-3c)의 접속 패드부의 하면에 부착되어서 적당히 압착되고, 제 1-제 3 돌기전극(91a-91c)은 제 1-제 3 하층 배선(3a-3c)의 접속 패드부의 하면에 접속된다. 또, 제 1, 제 2 돌기전극(92a, 92b)의 하부는 상기 가열 가압에 의해, 제 1, 제 2 상층 배선(4a, 4b)의 접속 패드부의 상면에 부착되어서 적당히 압착되고, 제 1, 제 2 돌기전극(92a, 92b)은 제 1, 제 2 상층 배선(4a, 4b)의 접속 패드부의 하면에 접속된다.
그 후에, 밀봉막(39) 형성의 단계, 반도체 구성체(61) 및 칩 부품 또는 전자부품(81) 설치의 단계, 실드 커버(82) 배치의 단계, 및 절단의 단계 후에, 상기 제 1 실시형태에서와 같이, 도 11에 나타내는 복수의 반도체 장치가 얻어진다. 또한, 제 1 가열 가압에 의해, 하층 절연막(93)이 회로기판(1)의 하면에 형성되어도 좋고, 하부 회로기판(11)이 하층 절연막(93)의 하면에 고정 접속되어도 좋으며, 그 후, 밀봉막(39)이 형성되어도 좋다. 그 후, 제 2 가열 가압에 의해, 상층 절연막 (94)이 회로기판(1)의 상면에 형성되어도 좋고, 상부 회로기판(41)이 상층 절연막 (94)의 상면에 고정 접속되어도 좋다.
(제 4 실시형태)
도 14는 이 발명의 제 4 실시형태로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치는 땜납볼(97a, 97b)이 하부 회로기판(11)의 하층 오버코트막(19)의 제 1, 제 2 개구부(20a, 20b) 안쪽 및 아래쪽에 설치되고, 땜납볼이 제 1, 제 2 하층 접속패드(15a, 15b)에 접속되는 점에서 도 1에 나타내는 반도체 장치와 다르다.
또한, 상술한 실시형태의 구성에 있어서, 반도체 구성체(61) 및 칩 부품(81) 등의 전자부품은 상부 회로기판(41)을 통해서 회로기판(1)에 설치된다. 그러나, 본원의 발명은 이것에 한하지 않고, 상부 회로기판(41)만이 회로기판(1)에 설치되거나, 또는 전자부품만이 회로기판(1)에 설치되는 경우에 또한 적용할 수 있다. 또, 상부 회로기판(41)은 다층 배선기판에 한하지 않고, 단층의 배선 기판이어도 좋다. 또한, 회로기판(1), 하부 회로기판(11) 및 상부 회로기판(41)의 접합은, 상술한 바와 같이, 각 회로기판이 복수의 최종의 반도체 장치가 얻어지는 대형의 기판으로서 형성된 후에 접합이 실행되는 방법에 한정되지 않는다. 모든 또는 일부의 회로기판을 최종의 사이즈내로 절단한 후에 접합을 실행해도 좋다.
또, 반도체 구성체(31)를 수용하기 위해 하부 회로기판(11)에 설치된 개구부 (13)는 방형 형상에 한정되지 않고, 원형이어도 좋으며, 또는 소정의 측에 있어서 바깥쪽에 이어지도록 형성되어도 좋다. 요컨대, 개구부(13)는 반도체 구성체(31)을 수용하기 위해서만 갖는다. 또, 예를 들면, 반도체 구성체의 구조 및 수량 또는 회로기판의 구조 및 층의 수량은 적절히 변경하고, 적용할 수 있다. 본 발명의 취지에 벗어남 없이 변형을 만들 수 있다.
추가적인 이점 및 변형은 그들 기술에 의해 용이하게 발생할 것이다. 따라서, 그 다양한 관점의 발명은 여기서 나타내고 설명하는 구체적인 항목 및 전형적인 실시형태로 한정되지 않는다. 즉, 다양한 변형은 특허청구의 범위 및 그 상응문에 의해 한정됨으로써, 일반적인 발명의 개념의 사상 또는 범위로부터 벗어남이 없이 이루어져도 좋다.
이 발명은 반도체 구성체 및 배선 기판이 장착된 상태에 있을 때, 이 장착된 상태를 검사할 수 있고, 또는, 장착된 반도체 구성체에 포함된 회로 기판부를 검사할 수 있는 반도체 장치 및 그 제조방법을 직접적으로 제공하는 것에 관한 것이다.

Claims (28)

  1. 복수의 하층 배선(3a-3c) 및 복수의 상층 배선(4a, 4b)을 각각 그 하면측 및 상면측에 갖는 제 1 회로기판(1);
    상기 제 1 회로기판의 아래쪽에 설치되고, 상기 제 1 회로기판의 일부를 노출하는 개구부(7)를 가지며, 그 하면측에 상기 하층 배선에 접속된 복수의 외부접속용 접속패드(15-2) 및 복수의 테스트 접속패드(15c)를 추가로 갖는 제 2 회로기판(11);
    상기 제 2 회로기판의 개구부내의 상기 제 1 회로기판의 아래쪽에 배치되고, 상기 하층 배선에 접속된 복수의 외부접속전극(33, 36, 37)을 갖는 제 1 반도체 구성체(31); 및,
    상기 제 1 회로기판의 위쪽에 설치되고, 상기 상층 배선(4)에 접속된 제 3 회로기판(41) 및/또는 전자부품(81)을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 구성체는 집적 회로부가 설치된 반도체 기판과, 상기 반도체 기판에 설치된 복수의 접속패드를 포함하고,
    상기 제 2 회로기판의 테스트 접속패드는 상기 반도체 기판의 집적 회로부를 검사하기 위해서 적어도 하나의 검사접속패드를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 구성체는 집적 회로부가 설치된 반도체 기판과, 상기 반도체 기판에 설치된 복수의 접속패드를 갖고,
    상기 제 2 회로기판의 테스트 접속패드는 상기 제 1 회로기판 및 상기 제 1 반도체 구성체의 장착 상태를 검사하기 위한 적어도 하나의 장착검사 접속패드와, 상기 반도체 기판의 집적 회로부를 검사하기 위한 적어도 하나의 검사 테스트 접속패드를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 반도체 구성체는 집적 회로부가 설치된 반도체 기판(32)과, 상기 반도체 기판에 설치되고 상기 외부접속전극(33, 36, 37)을 구성하는 복수의 접속패드(33)를 포함하며, 상기 제 2 회로기판(12)의 테스트 접속패드는 상기 제 1 회로기판 및 상기 제 1 반도체 구성체의 장착 상태와 상기 제 1 회로기판 및 상기 제 2 회로기판의 장착 상태를 검사하기 위한 적어도 하나의 장착검사 접속패드, 및 상기 반도체 기판의 집적 회로부를 검사하기 위한 적어도 하나의 검사 테스트 접속패드를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 반도체 구성체의 위쪽에 설치된 상기 외부접속전극은 상기 하층 배선에 접속되어서, 상기 외부접속전극이 상기 제 1 회로기판의 아래에 아래쪽을 향하도록 설치되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 제 1 반도체 구성체 및 상기 제 1 회로기판의 사이에 설치된 언더필 재료(38)가 추가로 구비되는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 제 2 회로기판의 하면은 상기 제 1 반도체 구성체의 하면보다 돌기 위치에서 더 멀리 위치하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 반도체 구성체를 덮는 밀봉막(39)은 상기 제 2 회로기판의 개구부내의 상기 제 1 회로기판의 아래에 설치되어, 상기 밀봉막의 하면은 상기 제 2 회로기판의 하면에 대해, 동일 평면상에 있거나, 들어간 위치에 설치되는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 제 2 회로기판(11)은 상기 외부접속용 접속패드 및 상기 테스트 접속패드에 대응하는 부분에 개구부를 갖는 하층 오버코트막(19)을 구비하는 것을 특징으 로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    땜납볼은 상기 하층 오버코트막의 일부의 개구부 안쪽 및 아래쪽에 설치되고, 상기 땜납볼은 상기 외부접속용 접속패드에 접속되는 것을 특징으로 하는 반도체 장치.
  11. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 제 1 회로기판의 상층 배선에 접속된 하층 배선 및 상기 하층 배선에 접속된 상층 배선을 갖는 상기 제 3 회로기판(41)은 상기 제 1 회로기판에 설치되고, 상기 전자부품(81)은 상기 제 3 회로기판에 설치되어, 상기 제 3 회로기판의 상층 배선에 접속되는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 2 회로기판의 상기 테스트 접속패드는, 상기 제 3 회로기판과 상기 전자부품의 장착 상태, 상기 제 3 회로기판과 상기 제 1 회로기판의 장착 상태, 및 상기 제 1 회로기판과 상기 제 2 회로기판의 장착 상태를 검사하기 위한 테스트 접속패드를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제 3 회로기판은 다층배선구조를 갖는 것을 특징으로 하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 전자부품은 제 2 반도체 구성체를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 2 회로기판의 테스트 접속패드는 상기 제 3 회로기판과 상기 제 2 반도체 구성체의 장착 상태, 상기 제 3 회로기판과 상기 제 1 회로기판의 장착 상태, 및 상기 제 1 회로기판과 상기 제 2 회로기판의 장착 상태를 검사하기 위한 테스트 접속패드를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 2 회로기판의 테스트 접속패드는 상기 제 2 반도체 구성체의 집적 회로부를 검사하기 위한 검사 테스트 접속패드를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 테스트 접속패드는 상기 제 1 반도체 구성체의 집적 회로부를 검사하기 위한 검사 테스트 접속패드를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 11 항에 있어서,
    상기 제 1 반도체 구성체는 디지털 회로부를 형성하고, 상기 전자부품은 아날로그 회로부를 형성하는 것을 특징으로 하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 전자부품을 덮는 실드 커버는 상기 제 3 회로기판 위쪽에 설치되는 것을 특징으로 하는 반도체 장치.
  20. 제 18 항에 있어서,
    상기 제 3 회로기판 및 상기 전자부품을 덮는 실드 커버는 상기 제 1 회로기판 위쪽에 설치되는 것을 특징으로 하는 반도체 장치.
  21. 접속 패드부를 갖는 복수의 하층 배선 및 복수의 상층 배선을 갖는 제 1 회로기판;
    집적 회로부를 갖고, 상기 제 1 회로기판의 하층 배선의 접속 패드부에 접속된 복수의 외부접속전극을 갖는 제 1 반도체 구성체;
    상기 제 1 회로기판의 아래에 설치되고, 상기 제 1 반도체 구성체를 수용하는 개구부를 가지며, 복수의 외부접속용 접속패드 및 상기 하층 배선에 접속된 복 수의 테스트 접속패드를 갖는 제 2 회로기판; 및,
    상기 제 1 회로기판 위쪽에 설치되고, 상기 상층 배선에 접속되는 제 3 회로기판을 구비하며,
    상기 제 2 회로기판의 테스트 접속패드는 상기 제 1 반도체 구성체의 집적 회로부를 검사하기 위한 검사접속패드를 포함하는 것을 특징으로 하는 반도체 장치.
  22. 상층 배선 및 하층 배선을 갖는 제 1 회로기판을 준비하는 단계;
    상기 제 1 회로기판의 아래에 제 1 반도체 구성체를 설치하여, 상기 제 1 회로기판의 하층 배선에 접속되도록 하는 단계;
    상기 제 1 반도체 구성체를 수용하는 개구부를 갖고, 그 하면측에 상기 제 1 회로기판의 하층 배선에 접속되는 외부접속용 접속패드 및 테스트 접속패드를 추가로 갖는 제 2 회로기판을 상기 제 1 회로기판의 아래에 배치하는 단계; 및,
    상기 제 1 회로기판의 상층 배선에 접속되는 하층 배선 및 상기 하층 배선에 접속되는 상층 배선을 갖는 제 3 회로기판을 상기 제 1 회로기판 위쪽에 배치하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 제 2 회로기판의 테스트 접속패드는 상기 제 3 회로기판과 제 2 반도체 구성체의 장착 상태, 상기 제 3 회로기판과 상기 제 1 회로기판의 장착 상태, 및 상기 제 1 회로기판과 상기 제 2 회로기판의 장착 상태를 검사하기 위한 적어도 하나의 테스트 접속패드를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제 22 항에 있어서,
    상기 제 2 회로기판의 테스트 접속패드는 상기 제 1 반도체 구성체의 집적 회로부를 검사하기 위한 적어도 하나의 검사접속패드를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제 22 항에 있어서,
    상기 제 3 회로기판에 전자부품을 설치하여, 상기 전자부품이 상기 제 3 회로기판의 상층 배선에 접속되도록 하는 단계를 추가로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제 24 항에 있어서,
    상기 전자부품은 제 2 반도체 구성체를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제 22 항 내지 제 26 항 중의 어느 한 항에 있어서,
    상기 테스트 접속패드는 상기 제 3 회로기판과 상기 제 2 반도체 구성체의 장착 상태, 상기 제 3 회로기판과 상기 제 1 회로기판의 장착 상태, 및 상기 제 1 회로기판과 상기 제 2 회로기판의 장착 상태를 검사하기 위한 적어도 하나의 테스트 접속패드를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 제 26 항에 있어서,
    상기 테스트 접속패드는 상기 제 2 반도체 구성체의 집적 회로부를 검사하기 위한 적어도 하나의 검사 테스트 접속패드를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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