JP2000243867A - 半導体装置及びその製造方法並びに半導体装置の積層構造並びに半導体装置の実装構造 - Google Patents
半導体装置及びその製造方法並びに半導体装置の積層構造並びに半導体装置の実装構造Info
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Abstract
(57)【要約】
【課題】 小型かつ薄型で積層可能なＦＢＧＡ型半導体
装置を提供する。 【解決手段】 一主面にバンプランド部６、他主面に搭
載用ランド部９を有するパッケージ基板２と、上記パッ
ケージ基板２の一主面に搭載された半導体チップ３と、
上記バンプランド９に接続された半田バンプ７とからな
るＦＢＧＡ型の半導体装置であって、上記搭載用ランド
部９と上記バンプランド部６とをスルーホール１０内の
スルーホール配線３８を介して電気的に接続することで
半導体装置同士の積層が可能に構成されている。
装置を提供する。 【解決手段】 一主面にバンプランド部６、他主面に搭
載用ランド部９を有するパッケージ基板２と、上記パッ
ケージ基板２の一主面に搭載された半導体チップ３と、
上記バンプランド９に接続された半田バンプ７とからな
るＦＢＧＡ型の半導体装置であって、上記搭載用ランド
部９と上記バンプランド部６とをスルーホール１０内の
スルーホール配線３８を介して電気的に接続することで
半導体装置同士の積層が可能に構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法並びに半導体装置の積層構造並びに半導体装
置の実装構造に係り、特に、ファインピッチボールグリ
ッドアレイ（finepitch ball grid array；ＦＢＧＡ）
型半導体装置及びその製造技術並びにその積層構造並び
にその実装構造に適用して有効な技術に関する。
の製造方法並びに半導体装置の積層構造並びに半導体装
置の実装構造に係り、特に、ファインピッチボールグリ
ッドアレイ（finepitch ball grid array；ＦＢＧＡ）
型半導体装置及びその製造技術並びにその積層構造並び
にその実装構造に適用して有効な技術に関する。
【０００２】
【従来の技術】近年、携帯通信機器、ノート型パソコ
ン、デジタルカメラ、マルチメディア機器の多くは多機
能でありながら、小型軽量化を追求した機器が圧倒的に
多い。
ン、デジタルカメラ、マルチメディア機器の多くは多機
能でありながら、小型軽量化を追求した機器が圧倒的に
多い。
【０００３】今後、本格的なマルチメディア時代の到来
とともに、この傾向は一層強まるものと思われる。こう
した状況の中、このような小型軽量電子機器分野では、
ＬＳＩの実装技術の向上、すなわち、高密度実装可能な
パッケージ技術の開発が重要な技術課題となっている。
とともに、この傾向は一層強まるものと思われる。こう
した状況の中、このような小型軽量電子機器分野では、
ＬＳＩの実装技術の向上、すなわち、高密度実装可能な
パッケージ技術の開発が重要な技術課題となっている。
【０００４】この技術課題に対処しうる技術として、例
えば、日経ＰＢ社発行、「日経マイクロデバイス」（１
９９８年２月１日発行）１９９８年２月号、Ｐ４０〜Ｐ
６４、あるいは、日経ＰＢ社発行、「日経マイクロデバ
イス」（１９９７年４月１日発行）１９９７年４月号、
Ｐ４４〜６３の文献に記載されるＣＳＰ（chip sizepac
kage）技術及びＢＧＡ(ball grid array)型パッケージ
技術が提案されてきている。
えば、日経ＰＢ社発行、「日経マイクロデバイス」（１
９９８年２月１日発行）１９９８年２月号、Ｐ４０〜Ｐ
６４、あるいは、日経ＰＢ社発行、「日経マイクロデバ
イス」（１９９７年４月１日発行）１９９７年４月号、
Ｐ４４〜６３の文献に記載されるＣＳＰ（chip sizepac
kage）技術及びＢＧＡ(ball grid array)型パッケージ
技術が提案されてきている。
【０００５】その第１の技術として、ワイヤーボンディ
ングタイプがある。この技術は、図２７に示すように、
ポリイミドなどの絶縁物からなるパッケージ基板２の一
主面に半導体チップ３をワイヤボンディングで接続し、
他主面に外部接続用の半田バンプ７を取り付け、半導体
チップ３とボンディングワイヤ５とを封止用樹脂８で封
止することを特徴とするＢＧＡ型半導体装置である。第
２の技術して、エラストマタイプがある。この技術は、
図２８に示すように、ポリイミドなどの絶縁物からなる
パッケージ基板２と半導体チップ３とを低弾性材料のエ
ラストマ３６を介して接続し、パッケージ基板２に外部
接続用の半田バンプ７を取り付けることを特徴とするＣ
ＳＰ型半導体装置である。第３の技術として、補強枠タ
イプがある。この技術は、図２９に示すように、半導体
チップ３を囲むようにパッケージ基板２と補強枠１６を
設け、補強枠１６が接続されている面とは反対の面のパ
ッケージ基板２上に外部接続用の半田バンプ７を取り付
けることを特徴とするＢＧＡ型半導体装置である。
ングタイプがある。この技術は、図２７に示すように、
ポリイミドなどの絶縁物からなるパッケージ基板２の一
主面に半導体チップ３をワイヤボンディングで接続し、
他主面に外部接続用の半田バンプ７を取り付け、半導体
チップ３とボンディングワイヤ５とを封止用樹脂８で封
止することを特徴とするＢＧＡ型半導体装置である。第
２の技術して、エラストマタイプがある。この技術は、
図２８に示すように、ポリイミドなどの絶縁物からなる
パッケージ基板２と半導体チップ３とを低弾性材料のエ
ラストマ３６を介して接続し、パッケージ基板２に外部
接続用の半田バンプ７を取り付けることを特徴とするＣ
ＳＰ型半導体装置である。第３の技術として、補強枠タ
イプがある。この技術は、図２９に示すように、半導体
チップ３を囲むようにパッケージ基板２と補強枠１６を
設け、補強枠１６が接続されている面とは反対の面のパ
ッケージ基板２上に外部接続用の半田バンプ７を取り付
けることを特徴とするＢＧＡ型半導体装置である。
【０００６】上記した第１〜第３の技術によれば、外部
接続用の端子として半導体装置の裏面に半田バンプを格
子状に取り付ける構造を採用することで、半導体装置の
外形寸法を半導体チップの外形寸法とほぼ同等、あるい
は僅かに大きくなる程度とすることができた。
接続用の端子として半導体装置の裏面に半田バンプを格
子状に取り付ける構造を採用することで、半導体装置の
外形寸法を半導体チップの外形寸法とほぼ同等、あるい
は僅かに大きくなる程度とすることができた。
【０００７】
【発明が解決しようとする課題】ところが、上記したパ
ッケージ技術においては、パッケージの外形寸法を小型
化することで平面方向への高密度化は向上することがで
きたが、３次元方向への高密度化は達成されていないこ
とを本発明者は見出した。
ッケージ技術においては、パッケージの外形寸法を小型
化することで平面方向への高密度化は向上することがで
きたが、３次元方向への高密度化は達成されていないこ
とを本発明者は見出した。
【０００８】本発明の目的は、小型で積層可能なパッケ
ージ構造を有する半導体装置及びその製造方法を提供す
ることにある。
ージ構造を有する半導体装置及びその製造方法を提供す
ることにある。
【０００９】本発明の他の目的は、小型かつ薄型であり
高密度化可能な半導体装置の積層構造を提供することに
ある。
高密度化可能な半導体装置の積層構造を提供することに
ある。
【００１０】本発明の他の目的は、小型かつ薄型であり
高密度化可能な半導体装置の実装構造を提供することに
ある。
高密度化可能な半導体装置の実装構造を提供することに
ある。
【００１１】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、以
下の通りである。
発明のうち代表的なものの概要を簡単に説明すれば、以
下の通りである。
【００１３】本発明の半導体装置は、一主面及び他主面
の両面に複数の配線が形成されたパッケージ基板と、こ
のパッケージ基板の一主面に搭載され、上記一主面に形
成された配線と電気的に接続された半導体チップと、上
記半導体チップと上記一主面に形成された配線の一部と
を覆う封止用樹脂と、上記パッケージ基板の他主面の周
縁に沿って設けられた補強枠と、上記パッケージ基板の
一主面に形成された配線に接続された複数のバンプと、
上記パッケージ基板に設けられたスルーホールを介し
て、上記パッケージ基板の一主面の配線と他主面の配線
とを接続するスルーホール配線と、上記パッケージ基板
の他主面の配線により形成される複数の搭載用ランド部
とを有している。
の両面に複数の配線が形成されたパッケージ基板と、こ
のパッケージ基板の一主面に搭載され、上記一主面に形
成された配線と電気的に接続された半導体チップと、上
記半導体チップと上記一主面に形成された配線の一部と
を覆う封止用樹脂と、上記パッケージ基板の他主面の周
縁に沿って設けられた補強枠と、上記パッケージ基板の
一主面に形成された配線に接続された複数のバンプと、
上記パッケージ基板に設けられたスルーホールを介し
て、上記パッケージ基板の一主面の配線と他主面の配線
とを接続するスルーホール配線と、上記パッケージ基板
の他主面の配線により形成される複数の搭載用ランド部
とを有している。
【００１４】また、本発明の半導体装置の製造方法は、
一主面に格子状に形成された複数の個片配線と他主面に
格子状に形成された複数の個片配線とのそれぞれが一主
面と他主面とを貫通するスルーホールにより電気的に接
続されているマトリクス基板を準備する工程と、上記マ
トリクス基板の一主面の各個片配線から囲まれるように
半導体チップを搭載する工程と、上記各半導体チップと
上記一主面の各個片配線とをそれぞれボンディングワイ
ヤで接続する工程と、上記各半導体チップと上記ボンデ
ィングワイヤとを封止用樹脂でそれぞれ封止する工程及
び上記マトリクス基板の他主面の各個片配線の周縁に補
強枠を形成する工程とを同一の工程で行う樹脂封止工程
と、上記マトリクス基板の一主面の各個片配線に複数の
半田バンプを接続する工程と、上記マトリクス基板を切
断して複数のパッケージ基板に分割することにより複数
個の半導体装置得る工程とを有している。
一主面に格子状に形成された複数の個片配線と他主面に
格子状に形成された複数の個片配線とのそれぞれが一主
面と他主面とを貫通するスルーホールにより電気的に接
続されているマトリクス基板を準備する工程と、上記マ
トリクス基板の一主面の各個片配線から囲まれるように
半導体チップを搭載する工程と、上記各半導体チップと
上記一主面の各個片配線とをそれぞれボンディングワイ
ヤで接続する工程と、上記各半導体チップと上記ボンデ
ィングワイヤとを封止用樹脂でそれぞれ封止する工程及
び上記マトリクス基板の他主面の各個片配線の周縁に補
強枠を形成する工程とを同一の工程で行う樹脂封止工程
と、上記マトリクス基板の一主面の各個片配線に複数の
半田バンプを接続する工程と、上記マトリクス基板を切
断して複数のパッケージ基板に分割することにより複数
個の半導体装置得る工程とを有している。
【００１５】また、本発明の半導体装置の積層構造は、
外部端子を有する第１の半導体装置を一主面及び他主面
の両面に複数の配線が形成されたパッケージ基板と、こ
のパッケージ基板の一主面に搭載され、上記一主面に形
成された配線と電気的に接続された半導体チップと、上
記半導体チップと上記一主面に形成された配線の一部と
を覆う封止用樹脂と、上記パッケージ基板の他主面の周
縁に沿って設けられた補強枠と、上記パッケージ基板の
一主面に形成された配線に接続された複数のバンプと、
上記パッケージ基板に設けられたスルーホールを介し
て、上記パッケージ基板の一主面の配線と他主面の配線
とを接続するスルーホール配線と、上記パッケージ基板
の他主面の配線により形成される搭載用ランド部とから
なる第２の半導体装置の上記搭載用ランド部に上記第１
の半導体装置の外部端子を接続するように搭載する構造
を有している。
外部端子を有する第１の半導体装置を一主面及び他主面
の両面に複数の配線が形成されたパッケージ基板と、こ
のパッケージ基板の一主面に搭載され、上記一主面に形
成された配線と電気的に接続された半導体チップと、上
記半導体チップと上記一主面に形成された配線の一部と
を覆う封止用樹脂と、上記パッケージ基板の他主面の周
縁に沿って設けられた補強枠と、上記パッケージ基板の
一主面に形成された配線に接続された複数のバンプと、
上記パッケージ基板に設けられたスルーホールを介し
て、上記パッケージ基板の一主面の配線と他主面の配線
とを接続するスルーホール配線と、上記パッケージ基板
の他主面の配線により形成される搭載用ランド部とから
なる第２の半導体装置の上記搭載用ランド部に上記第１
の半導体装置の外部端子を接続するように搭載する構造
を有している。
【００１６】また、本発明の実装構造は、プリント基板
に複数の半導体装置を実装する実装構造であって、上記
プリント基板に、第1の半導体装置を一主面及び他主面
の両面に複数の配線が形成されたパッケージ基板と、こ
のパッケージ基板の一主面に搭載され、上記一主面に形
成された配線と電気的に接続された半導体チップと、上
記半導体チップと上記一主面に形成された配線の一部と
を覆う封止用樹脂と、上記パッケージ基板の他主面の周
縁に沿って設けられた補強枠と、上記パッケージ基板の
一主面に形成された配線に接続された複数のバンプと、
上記パッケージ基板に設けられたスルーホールを介し
て、上記パッケージ基板の一主面の配線と他主面の配線
とを接続するスルーホール配線と、上記パッケージ基板
の他主面の配線により形成される搭載用ランド部とから
なる第２の半導体装置の上記搭載用ランド部に接続した
積層構造を有する半導体装置を実装する構造を有してい
る。
に複数の半導体装置を実装する実装構造であって、上記
プリント基板に、第1の半導体装置を一主面及び他主面
の両面に複数の配線が形成されたパッケージ基板と、こ
のパッケージ基板の一主面に搭載され、上記一主面に形
成された配線と電気的に接続された半導体チップと、上
記半導体チップと上記一主面に形成された配線の一部と
を覆う封止用樹脂と、上記パッケージ基板の他主面の周
縁に沿って設けられた補強枠と、上記パッケージ基板の
一主面に形成された配線に接続された複数のバンプと、
上記パッケージ基板に設けられたスルーホールを介し
て、上記パッケージ基板の一主面の配線と他主面の配線
とを接続するスルーホール配線と、上記パッケージ基板
の他主面の配線により形成される搭載用ランド部とから
なる第２の半導体装置の上記搭載用ランド部に接続した
積層構造を有する半導体装置を実装する構造を有してい
る。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１８】（実施の形態１）図１は、本実施の形態１
の半導体装置１の外観斜視図、図２は、その半導体装置
１の平面図（表面側）、図３は、その半導体装置１の平
面図（裏面側）、図４は、図１の半導体装置１のＡ−Ａ
切断線における断面図、図５は、図４の半導体装置１の
要部拡大断面図、図６は、半導体装置１の半田ボール７
と封止用樹脂８を取り除いた状態を示す平面図（一主面
側）、図７は半導体装置１の補強枠１６を取り除いた状
態を示す平面図（他主面側）。図８は、図１の半導体装
置１の部分透視図、図９は、図８の半導体装置１のＢ−
Ｂ切断線における断面斜視図である。
の半導体装置１の外観斜視図、図２は、その半導体装置
１の平面図（表面側）、図３は、その半導体装置１の平
面図（裏面側）、図４は、図１の半導体装置１のＡ−Ａ
切断線における断面図、図５は、図４の半導体装置１の
要部拡大断面図、図６は、半導体装置１の半田ボール７
と封止用樹脂８を取り除いた状態を示す平面図（一主面
側）、図７は半導体装置１の補強枠１６を取り除いた状
態を示す平面図（他主面側）。図８は、図１の半導体装
置１の部分透視図、図９は、図８の半導体装置１のＢ−
Ｂ切断線における断面斜視図である。
【００１９】本実施の形態１の半導体装置１は、図１、
図２、図３に示すように、外部接続用の端子として半導
体装置１の裏面に半田バンプ７を格子状に取り付ける構
造を有するＦＢＧＡ型半導体装置である。その半導体装
置１は、図４、図５に示すように、両面に複数の配線１
１が形成された絶縁性のパッケージ基板２を備えてい
る。上記パッケージ基板２は、ポリイミド系樹脂やガラ
スエポキシやアラミド不織布−エポキシ樹脂からなる基
材１５の両面に銅箔の配線１１を備えており、その一主
面の中央部にはマイコン、ＡＳＩＣ、ゲートアレイ、シ
ステムＬＳＩ等の所定の集積回路及びこれら集積回路の
外部接続用端子となるＡｌ等からなるパッド２２が形成
された半導体チップ３が、集積回路形成面を上にした状
態でエポキシ系接着剤４により固着されている。
図２、図３に示すように、外部接続用の端子として半導
体装置１の裏面に半田バンプ７を格子状に取り付ける構
造を有するＦＢＧＡ型半導体装置である。その半導体装
置１は、図４、図５に示すように、両面に複数の配線１
１が形成された絶縁性のパッケージ基板２を備えてい
る。上記パッケージ基板２は、ポリイミド系樹脂やガラ
スエポキシやアラミド不織布−エポキシ樹脂からなる基
材１５の両面に銅箔の配線１１を備えており、その一主
面の中央部にはマイコン、ＡＳＩＣ、ゲートアレイ、シ
ステムＬＳＩ等の所定の集積回路及びこれら集積回路の
外部接続用端子となるＡｌ等からなるパッド２２が形成
された半導体チップ３が、集積回路形成面を上にした状
態でエポキシ系接着剤４により固着されている。
【００２０】図６に示すように、上記パッケージ基板２
の一主面に形成された複数の配線１２のそれぞれの一端
部は、同主面に搭載された半導体チップ３近傍まで延在
している。このそれぞれの一端部は、ボンディングワイ
ヤ５を介して上記半導体チップ３のパッド２２に電気的
に接続されている。また、複数の配線１２のそれぞれの
他端は、パッケージ基板２の周縁部まで延在している。
の一主面に形成された複数の配線１２のそれぞれの一端
部は、同主面に搭載された半導体チップ３近傍まで延在
している。このそれぞれの一端部は、ボンディングワイ
ヤ５を介して上記半導体チップ３のパッド２２に電気的
に接続されている。また、複数の配線１２のそれぞれの
他端は、パッケージ基板２の周縁部まで延在している。
【００２１】このそれぞれの他端部は、平面形状が円形
であり半導体装置１の外部接続用の端子を搭載するバン
プランド部６となる。このバンプランド部６は、パッケ
ージ基板２の周縁に沿って外側の列及びその内側の列の
２列に配列されており、それぞれのバンプランド部６の
表面には、外部接続用の端子となる半田バンプ７が接続
される。この半田バンプ７は、Ｐｂ−Ｓｎ、Ｐｂ−Ｓｎ
−Ａｇ、Ｓｎ−Ａｇ、Ｓｎ−Ｂｉ−Ｐｂ、Ｓｎ−Ｐｂ−
Ｓｂ、Ｓｎ−Ｃｕ等を主成分とする合金等の材料から構
成されている。
であり半導体装置１の外部接続用の端子を搭載するバン
プランド部６となる。このバンプランド部６は、パッケ
ージ基板２の周縁に沿って外側の列及びその内側の列の
２列に配列されており、それぞれのバンプランド部６の
表面には、外部接続用の端子となる半田バンプ７が接続
される。この半田バンプ７は、Ｐｂ−Ｓｎ、Ｐｂ−Ｓｎ
−Ａｇ、Ｓｎ−Ａｇ、Ｓｎ−Ｂｉ−Ｐｂ、Ｓｎ−Ｐｂ−
Ｓｂ、Ｓｎ−Ｃｕ等を主成分とする合金等の材料から構
成されている。
【００２２】上記パッケージ基板２の一主面に形成され
た複数の配線１２は、メラミン、アクリル、ポリスチロ
ール、ポリイミド、ポリウレタン、シリコーン等の絶縁
膜１３で被覆されている。ただし、それぞれのバンプラ
ンド部６の一部は半田バンプ７が接続可能なように露出
されている。
た複数の配線１２は、メラミン、アクリル、ポリスチロ
ール、ポリイミド、ポリウレタン、シリコーン等の絶縁
膜１３で被覆されている。ただし、それぞれのバンプラ
ンド部６の一部は半田バンプ７が接続可能なように露出
されている。
【００２３】図６において、絶縁膜１３は便宜上省略す
る。上記半導体チップ３とボンディングワイヤ５は、図
４に示すように保護、耐湿性の向上を目的に封止用樹脂
８により封止されている。
る。上記半導体チップ３とボンディングワイヤ５は、図
４に示すように保護、耐湿性の向上を目的に封止用樹脂
８により封止されている。
【００２４】図７に示すように、上記パッケージ基板２
の他主面に形成された複数の配線１４のそれぞれの一端
部はパッケージ基板２の中央部まで延在し搭載用ランド
部９を形成している。
の他主面に形成された複数の配線１４のそれぞれの一端
部はパッケージ基板２の中央部まで延在し搭載用ランド
部９を形成している。
【００２５】また、複数の配線１４のそれぞれの他端部
は、パッケージ基板２の周縁部まで延在されている。図
９に示すように、この他端部と一主面のバンプランド部
６とはパッケージ基板２を貫通するように設けられたス
ルーホール１０を介して電気的に接続されている。上記
スルーホール１０内にはＣｕ等からなる導電性ペースト
を充填することで一主面と他主面とが導通されている。
このように本実施の形態１の半導体装置１は、半導体チ
ップ３と電気的に接続されている搭載用ランド部９を設
けたので、半導体装置１上面に他の半導体装置を積層可
能な構造となっている。
は、パッケージ基板２の周縁部まで延在されている。図
９に示すように、この他端部と一主面のバンプランド部
６とはパッケージ基板２を貫通するように設けられたス
ルーホール１０を介して電気的に接続されている。上記
スルーホール１０内にはＣｕ等からなる導電性ペースト
を充填することで一主面と他主面とが導通されている。
このように本実施の形態１の半導体装置１は、半導体チ
ップ３と電気的に接続されている搭載用ランド部９を設
けたので、半導体装置１上面に他の半導体装置を積層可
能な構造となっている。
【００２６】上記パッケージ基板２の他主面に形成され
た複数の配線１４は、一主面と同様に絶縁膜１３で被覆
されている。ただし、それぞれの搭載用ランド部９の一
部は他の半導体装置との接続を目的に露出されている。
た複数の配線１４は、一主面と同様に絶縁膜１３で被覆
されている。ただし、それぞれの搭載用ランド部９の一
部は他の半導体装置との接続を目的に露出されている。
【００２７】図７、図８、図９において、絶縁膜１３は
便宜上省略する。また、図２に示すように、パッケージ
基板２の周縁に沿って、半導体装置１の機械的強度を向
上させるために封止用樹脂からなる枠状の補強部材（以
下、補強枠１６と称する）が設けられている。
便宜上省略する。また、図２に示すように、パッケージ
基板２の周縁に沿って、半導体装置１の機械的強度を向
上させるために封止用樹脂からなる枠状の補強部材（以
下、補強枠１６と称する）が設けられている。
【００２８】このように本実施の形態の半導体装置１で
は、半導体装置１の上面（実装面と対向する面）に他の
半導体装置が搭載可能なように半導体チップ３と電気的
に接続されている搭載用ランド部９を設けたため、半導
体装置１個分の実装面積に複数の半導体装置を実装でき
るようになり、外形寸法の小型化による平面方向への高
密度化に加え、３次元方向への高密度化が可能となる。
また、パッケージ基板２にポリイミド系樹脂やガラスエ
ポキシやアラミド不織布−エポキシ樹脂からなる基材１
５を採用し、補強枠に封止用樹脂を採用したため材料費
を削減することができた。
は、半導体装置１の上面（実装面と対向する面）に他の
半導体装置が搭載可能なように半導体チップ３と電気的
に接続されている搭載用ランド部９を設けたため、半導
体装置１個分の実装面積に複数の半導体装置を実装でき
るようになり、外形寸法の小型化による平面方向への高
密度化に加え、３次元方向への高密度化が可能となる。
また、パッケージ基板２にポリイミド系樹脂やガラスエ
ポキシやアラミド不織布−エポキシ樹脂からなる基材１
５を採用し、補強枠に封止用樹脂を採用したため材料費
を削減することができた。
【００２９】次に、上記した本実施の形態１の半導体装
置１の製造方法の一例を図１０〜図２０を用いて説明す
る。
置１の製造方法の一例を図１０〜図２０を用いて説明す
る。
【００３０】図１０は、上記実施の形態１の半導体装置
１の製造に用いるマトリクス基板１７の平面図（一主面
側）、図１１は、図１０のマトリクス基板１７の単位基
板１８（詳細は後述する）部分の要部拡大図、図１２
は、上記実施の形態１の半導体装置１の製造に用いるマ
トリクス基板１７の平面図（他主面側）、図１３は、図
１２のマトリクス基板１７の単位基板１８（詳細は後述
する）部分の要部拡大図、図１４は、図１３のＣ−Ｃ切
断線における断面図である。
１の製造に用いるマトリクス基板１７の平面図（一主面
側）、図１１は、図１０のマトリクス基板１７の単位基
板１８（詳細は後述する）部分の要部拡大図、図１２
は、上記実施の形態１の半導体装置１の製造に用いるマ
トリクス基板１７の平面図（他主面側）、図１３は、図
１２のマトリクス基板１７の単位基板１８（詳細は後述
する）部分の要部拡大図、図１４は、図１３のＣ−Ｃ切
断線における断面図である。
【００３１】図１０及び図１２に示すように、マトリク
ス基板１７は、例えばポリイミド系樹脂やガラスエポキ
シやアラミド不織布−エポキシ樹脂からなる基材１５か
らなり、その一主面及び他主面には半導体装置１個分に
対応する配線（以下、個片配線と称する。）が、長辺方
向に沿って５列、短辺方向に沿って２列の合計１０個づ
つ形成されている。以下、この個片配線が形成されてい
る領域を単位基板１８と称する。また、基板の長辺に
は、半導体装置１の製造工程で、マトリクス基板１７を
搬送する際、保持部として使用されるスプロケットホー
ル又はガイド孔１９が複数形成されている。
ス基板１７は、例えばポリイミド系樹脂やガラスエポキ
シやアラミド不織布−エポキシ樹脂からなる基材１５か
らなり、その一主面及び他主面には半導体装置１個分に
対応する配線（以下、個片配線と称する。）が、長辺方
向に沿って５列、短辺方向に沿って２列の合計１０個づ
つ形成されている。以下、この個片配線が形成されてい
る領域を単位基板１８と称する。また、基板の長辺に
は、半導体装置１の製造工程で、マトリクス基板１７を
搬送する際、保持部として使用されるスプロケットホー
ル又はガイド孔１９が複数形成されている。
【００３２】図１１に示すように、前記一主面の各単位
基板１８の中央部には、半導体チップ３を搭載する半導
体チップ搭載領域２０があり、複数の配線１２がその半
導体チップ搭載領域２０の外周部から単位基板１８の周
縁まで延在している。各配線１２の半導体チップ搭載領
域２０側にある一端部に第２ボンディング部２１が形成
され、他端部近傍には円形のバンプランド部６が形成さ
れている。
基板１８の中央部には、半導体チップ３を搭載する半導
体チップ搭載領域２０があり、複数の配線１２がその半
導体チップ搭載領域２０の外周部から単位基板１８の周
縁まで延在している。各配線１２の半導体チップ搭載領
域２０側にある一端部に第２ボンディング部２１が形成
され、他端部近傍には円形のバンプランド部６が形成さ
れている。
【００３３】また、図１３に示すように、他主面の各単
位基板１８に形成された複数の配線１４のそれぞれの一
端部は単位基板１８の中央部まで延在し搭載用ランド部
９を形成している。
位基板１８に形成された複数の配線１４のそれぞれの一
端部は単位基板１８の中央部まで延在し搭載用ランド部
９を形成している。
【００３４】また、図１４に示すように、複数の配線１
４のそれぞれの他端は、単位基板１８の周縁まで延在
し、スルーホール１０内のスルーホール配線３８を介し
て、他主面と対面する面である一主面のバンプランド部
６と電気的に接続されている。すなわち、各単位基板１
８において、一主面の各バンプランド部６とそれに対応
する他主面の各搭載用ランド部９とが導通されている。
４のそれぞれの他端は、単位基板１８の周縁まで延在
し、スルーホール１０内のスルーホール配線３８を介し
て、他主面と対面する面である一主面のバンプランド部
６と電気的に接続されている。すなわち、各単位基板１
８において、一主面の各バンプランド部６とそれに対応
する他主面の各搭載用ランド部９とが導通されている。
【００３５】図１４に示すように、パッケージ基板２の
一主面及び他主面に形成された複数の配線は、バンプラ
ンド部６と搭載用ランド部９以外の領域は絶縁膜１３で
被覆されている。
一主面及び他主面に形成された複数の配線は、バンプラ
ンド部６と搭載用ランド部９以外の領域は絶縁膜１３で
被覆されている。
【００３６】図１０、図１１、図１２、図１３におい
て、絶縁膜１３は便宜上省略する。次に上記図１０〜図
１４に示されるマトリクス基板１７を用いた製造工程を
説明する。
て、絶縁膜１３は便宜上省略する。次に上記図１０〜図
１４に示されるマトリクス基板１７を用いた製造工程を
説明する。
【００３７】始めに、図１５の（ａ）に示すようにマト
リクス基板１７の一主面の各半導体チップ搭載領域２０
に非導電性ペースト又は非導電性フィルム等の接着剤４
により半導体チップ３を固着する。以下、この工程をダ
イボンディング工程と称する。
リクス基板１７の一主面の各半導体チップ搭載領域２０
に非導電性ペースト又は非導電性フィルム等の接着剤４
により半導体チップ３を固着する。以下、この工程をダ
イボンディング工程と称する。
【００３８】次に、図１５の（ｂ）に示すように、半導
体チップ３の各パッド２２（図示せず）とそれに対応す
る各第２ボンディング部２１とをＡｕ等のボンディング
ワイヤ５で接続する。まず、図１６に示すように、半導
体チップ３が搭載されたマトリクス基板１７を高温に加
熱したボンディングステージ２３上に固定する。固定し
た状態で半導体チップ３のパット２２とマトリクス基板
１７の各第２ボンディング部２１とをキャピラリ３４を
用いて、ボンディングワイヤ５により電気的に接続す
る。以下、この工程をワイヤボンディング工程と称す
る。
体チップ３の各パッド２２（図示せず）とそれに対応す
る各第２ボンディング部２１とをＡｕ等のボンディング
ワイヤ５で接続する。まず、図１６に示すように、半導
体チップ３が搭載されたマトリクス基板１７を高温に加
熱したボンディングステージ２３上に固定する。固定し
た状態で半導体チップ３のパット２２とマトリクス基板
１７の各第２ボンディング部２１とをキャピラリ３４を
用いて、ボンディングワイヤ５により電気的に接続す
る。以下、この工程をワイヤボンディング工程と称す
る。
【００３９】次に、図１５の（ｃ）に示すように、半導
体チップ３とボンディングワイヤ５とを封止用樹脂８で
封止する。まず、図１７に示すように、ワイヤボンディ
ング後のマトリクス基板１７をトランスファーモールド
装置の下金型２４の所定の位置に搭載し、上金型２５と
下金型２４とを型締めする。図１８に示すように、型締
めした上金型２５と下金型２４との合わせ面には半導体
チップ３封止用の空間（以下、キャビティ２８と称す
る。）及び補強枠１６形成用の空間（以下、補強枠空間
３５と称する）が形成される。金型を型締めした状態
で、ランナ２７及びゲート部２６の樹脂流路から上記キ
ャビティ２８と上記補強枠空間３５に封止用樹脂８を充
填する。充填された封止用樹脂８は半導体チップ３及び
ボンディングワイヤ５を封止するとともにパッケージ基
板２の他主面の各単位基板１８の周縁に沿って補強枠１
６を形成する。その後、図１９に示すように、金型を型
開きする。このように半導体チップ３を封止すると同時
に補強枠１６も形成するようにしたので作業性が良く、
また、材料を封止用樹脂としたので低コストで形成する
ことが可能となった。以下、この工程を樹脂封止工程と
称する。
体チップ３とボンディングワイヤ５とを封止用樹脂８で
封止する。まず、図１７に示すように、ワイヤボンディ
ング後のマトリクス基板１７をトランスファーモールド
装置の下金型２４の所定の位置に搭載し、上金型２５と
下金型２４とを型締めする。図１８に示すように、型締
めした上金型２５と下金型２４との合わせ面には半導体
チップ３封止用の空間（以下、キャビティ２８と称す
る。）及び補強枠１６形成用の空間（以下、補強枠空間
３５と称する）が形成される。金型を型締めした状態
で、ランナ２７及びゲート部２６の樹脂流路から上記キ
ャビティ２８と上記補強枠空間３５に封止用樹脂８を充
填する。充填された封止用樹脂８は半導体チップ３及び
ボンディングワイヤ５を封止するとともにパッケージ基
板２の他主面の各単位基板１８の周縁に沿って補強枠１
６を形成する。その後、図１９に示すように、金型を型
開きする。このように半導体チップ３を封止すると同時
に補強枠１６も形成するようにしたので作業性が良く、
また、材料を封止用樹脂としたので低コストで形成する
ことが可能となった。以下、この工程を樹脂封止工程と
称する。
【００４０】次に、図１５の（ｄ）に示すように、マト
リクス基板１７の一主面の各バンプランド部６の表面に
半田バンプ７を搭載する。以下、この工程を半田バンプ
搭載工程と称する。半田バンプ７を搭載するには、図２
０に示すように、あらかじめボール状に形成しておいた
複数個の半田バンプ７をボール吸着治具２９で真空吸引
し、この状態でフラックス槽に半田バンプ７を浸漬して
半田バンプ７の各表面にフラックスを塗布した後、フラ
ックスの粘着力を利用してそれぞれの半田バンプ７を対
応するバンプランド部６に仮付けする。その後、半田バ
ンプ７を加熱リフローしてバンプランド部６に接続させ
た後、マトリクス基板１７の表面に残ったフラックスを
中性洗剤などを使用し除去する。ここでは、各単位基板
１８ごとに半田バンプ７を搭載する例を説明したが、こ
れに限定されるものではなく、例えば、スループット向
上のため複数の単位基板１８に同時に半田バンプ７を搭
載しても良い。また、半田ペーストを用いる印刷方式に
よる搭載方法もある。
リクス基板１７の一主面の各バンプランド部６の表面に
半田バンプ７を搭載する。以下、この工程を半田バンプ
搭載工程と称する。半田バンプ７を搭載するには、図２
０に示すように、あらかじめボール状に形成しておいた
複数個の半田バンプ７をボール吸着治具２９で真空吸引
し、この状態でフラックス槽に半田バンプ７を浸漬して
半田バンプ７の各表面にフラックスを塗布した後、フラ
ックスの粘着力を利用してそれぞれの半田バンプ７を対
応するバンプランド部６に仮付けする。その後、半田バ
ンプ７を加熱リフローしてバンプランド部６に接続させ
た後、マトリクス基板１７の表面に残ったフラックスを
中性洗剤などを使用し除去する。ここでは、各単位基板
１８ごとに半田バンプ７を搭載する例を説明したが、こ
れに限定されるものではなく、例えば、スループット向
上のため複数の単位基板１８に同時に半田バンプ７を搭
載しても良い。また、半田ペーストを用いる印刷方式に
よる搭載方法もある。
【００４１】次に、図１５の（ｅ）に示すように、半田
バンプ搭載工程が完了したマトリクス基板１７を、各補
強枠１６の周縁よりやや外側の位置で切断して複数のパ
ッケージ基板２に分割することで図１に示す半導体装置
１が得られる。以下、この工程を切断工程と称する。
バンプ搭載工程が完了したマトリクス基板１７を、各補
強枠１６の周縁よりやや外側の位置で切断して複数のパ
ッケージ基板２に分割することで図１に示す半導体装置
１が得られる。以下、この工程を切断工程と称する。
【００４２】その後、個片に分割された半導体装置１に
対し、所定の検査を行い良否の判定をする。このように
して半導体装置１の製造工程が完了する。
対し、所定の検査を行い良否の判定をする。このように
して半導体装置１の製造工程が完了する。
【００４３】次に、実施の形態１の半導体装置１の上面
（基板実装面と対向する面）に他の半導体装置３０を積
層した例を説明する。
（基板実装面と対向する面）に他の半導体装置３０を積
層した例を説明する。
【００４４】図２１は、本実施の形態１の半導体装置１
の上面に他の半導体装置３０を搭載し、プリント基板３
１に実装した状態の外観斜視図であり、図２２は、図２
１のＤ−Ｄ切断線における断面図である。図２１に示し
た他の半導体装置３０は、実装面側に外部接続用の半田
バンプ３３が格子状に搭載されている小型かつ薄型のパ
ッケージであるＣＳＰ構造を採用したメモリである。こ
のメモリは、例えばフラッシュメモリ、ＤＲＡＭ（dyna
mic random access memory）、ＳＲＡＭ等である。
の上面に他の半導体装置３０を搭載し、プリント基板３
１に実装した状態の外観斜視図であり、図２２は、図２
１のＤ−Ｄ切断線における断面図である。図２１に示し
た他の半導体装置３０は、実装面側に外部接続用の半田
バンプ３３が格子状に搭載されている小型かつ薄型のパ
ッケージであるＣＳＰ構造を採用したメモリである。こ
のメモリは、例えばフラッシュメモリ、ＤＲＡＭ（dyna
mic random access memory）、ＳＲＡＭ等である。
【００４５】図２２に示すように他の半導体装置３０の
半田バンプ３３は、半導体装置１の上面の搭載用ランド
部９に電気的に接続されている。上述したように搭載用
ランド部９は半導体チップ３と電気的に接続されている
ので、他の半導体装置３０と半導体チップ３とは、パッ
ケージ基板２のスルーホール１０を介してアドレス信
号、制御信号、データ信号等の各種信号が相互に伝達可
能となる。例えば、半導体チップ３は他の半導体装置３
０にアドレス信号、制御信号を出力し、他の半導体装置
３０に対してデータの読み書きを行うことができる。こ
こでは、メモリを積層する例を説明したが、マイコン、
ＡＳＩＣ、ゲートアレイ、システムＬＳＩ、ＤＳＰ（Di
gital Signal Processor）等も積層することが可能であ
る。
半田バンプ３３は、半導体装置１の上面の搭載用ランド
部９に電気的に接続されている。上述したように搭載用
ランド部９は半導体チップ３と電気的に接続されている
ので、他の半導体装置３０と半導体チップ３とは、パッ
ケージ基板２のスルーホール１０を介してアドレス信
号、制御信号、データ信号等の各種信号が相互に伝達可
能となる。例えば、半導体チップ３は他の半導体装置３
０にアドレス信号、制御信号を出力し、他の半導体装置
３０に対してデータの読み書きを行うことができる。こ
こでは、メモリを積層する例を説明したが、マイコン、
ＡＳＩＣ、ゲートアレイ、システムＬＳＩ、ＤＳＰ（Di
gital Signal Processor）等も積層することが可能であ
る。
【００４６】また、ここではＣＳＰ構造である他の半導
体装置３０を積層した例を説明したが、図２３に示すよ
うにＴＱＦＰ（Thin Quad Flat Package）構造の他の半
導体装置３７、また、ＱＦＰ（Quad Flat Package）構
造、ＳＯＰ（Small Outline Package）構造、ＴＳＯＰ
（Thin Small Outline Package）構造等（図示せず）の
他の半導体装置を積層することも可能である。
体装置３０を積層した例を説明したが、図２３に示すよ
うにＴＱＦＰ（Thin Quad Flat Package）構造の他の半
導体装置３７、また、ＱＦＰ（Quad Flat Package）構
造、ＳＯＰ（Small Outline Package）構造、ＴＳＯＰ
（Thin Small Outline Package）構造等（図示せず）の
他の半導体装置を積層することも可能である。
【００４７】実施の形態１の半導体装置１に小型かつ薄
型のパッケージであるＣＳＰ構造を有する他の半導体装
置３０を積層することにより、積層した状態であるにも
かかわらず薄型化を実現できた。
型のパッケージであるＣＳＰ構造を有する他の半導体装
置３０を積層することにより、積層した状態であるにも
かかわらず薄型化を実現できた。
【００４８】また、積層する半導体装置のパッケージ構
造を自由に選択できるため組み合わせの汎用性が高い。
造を自由に選択できるため組み合わせの汎用性が高い。
【００４９】また、パッケージングされている半導体装
置同士を積層するため積層の際の取り扱いが容易であり
作業性も高く、リペア作業も容易である。
置同士を積層するため積層の際の取り扱いが容易であり
作業性も高く、リペア作業も容易である。
【００５０】半導体装置１の上面に他の半導体装置３０
を積層したので、半導体装置１と他の半導体装置３０と
の配線長を短くすることが可能となり、相互の信号伝達
速度の高速化及びノイズの低減が可能となった。
を積層したので、半導体装置１と他の半導体装置３０と
の配線長を短くすることが可能となり、相互の信号伝達
速度の高速化及びノイズの低減が可能となった。
【００５１】（実施の形態２）図２４は、実施の形態２
の半導体装置１に他の半導体装置３２を積層し、プリン
ト基板３１に実装した状態を示す外観斜視図、図２５
は、図２４のＥ−Ｅ切断線における断面図、図２６は、
本実施の形態２の半導体装置１の半田ボール７と封止用
樹脂８を取り除いた状態を示す平面図（一主面側）であ
る。
の半導体装置１に他の半導体装置３２を積層し、プリン
ト基板３１に実装した状態を示す外観斜視図、図２５
は、図２４のＥ−Ｅ切断線における断面図、図２６は、
本実施の形態２の半導体装置１の半田ボール７と封止用
樹脂８を取り除いた状態を示す平面図（一主面側）であ
る。
【００５２】実施の形態２と実施の形態１との違いは、
実施の形態１では、半導体チップ３と積層する他の半導
体装置３０とは電気的に接続されており、相互にデータ
信号等の各種信号が伝達できる構造であったが、実施の
形態２では、積層されている他の半導体装置３２は、プ
リント基板３１の配線（図示せず）とのみ電気的に接続
されており、半導体チップ３とは、電気的に接続されて
いない。この点以外は、実施の形態１とほぼ同様である
ため、相違する点についてのみ説明し同様の点について
は説明を省略する。
実施の形態１では、半導体チップ３と積層する他の半導
体装置３０とは電気的に接続されており、相互にデータ
信号等の各種信号が伝達できる構造であったが、実施の
形態２では、積層されている他の半導体装置３２は、プ
リント基板３１の配線（図示せず）とのみ電気的に接続
されており、半導体チップ３とは、電気的に接続されて
いない。この点以外は、実施の形態１とほぼ同様である
ため、相違する点についてのみ説明し同様の点について
は説明を省略する。
【００５３】図２４に示すように、積層する他の半導体
装置３２は、実装面側に外部接続用の半田バンプ３３が
搭載されている小型かつ薄型のパッケージを採用したメ
モリである。
装置３２は、実装面側に外部接続用の半田バンプ３３が
搭載されている小型かつ薄型のパッケージを採用したメ
モリである。
【００５４】図２６に示すように、この他の半導体装置
３２の半田バンプ３３と接続されるパッケージ基板２の
搭載用ランド部９とスルーホール１０内のスルーホール
配線３８を介して電気的に接続されている一主面の配線
の第２ボンディング部２１にはボンディングワイヤ５が
ボンディングされていない。すなわち、他の半導体装置
３２からのデータ信号は、スルーホール１０のスルーホ
ール配線３８を介してパッケージ基板２の裏面の半田バ
ンプ７からプリント基板３１に直接出力される。このよ
うにパッケージ基板２に設けられたスルーホール１０
は、プリント基板３１と積層されている他の半導体装置
３２とのバイパス機能を有するスルーホールとなる。た
だし、図２６に示すように、他の半導体装置３２が接続
されていない搭載用ランド９と電気的に接続されている
外側のバンプランド部６に対応する第２ボンディング部
２１と半導体装置１の半導体チップ３のパッド２２とは
ボンディングワイヤ５で電気的に接続されている。
３２の半田バンプ３３と接続されるパッケージ基板２の
搭載用ランド部９とスルーホール１０内のスルーホール
配線３８を介して電気的に接続されている一主面の配線
の第２ボンディング部２１にはボンディングワイヤ５が
ボンディングされていない。すなわち、他の半導体装置
３２からのデータ信号は、スルーホール１０のスルーホ
ール配線３８を介してパッケージ基板２の裏面の半田バ
ンプ７からプリント基板３１に直接出力される。このよ
うにパッケージ基板２に設けられたスルーホール１０
は、プリント基板３１と積層されている他の半導体装置
３２とのバイパス機能を有するスルーホールとなる。た
だし、図２６に示すように、他の半導体装置３２が接続
されていない搭載用ランド９と電気的に接続されている
外側のバンプランド部６に対応する第２ボンディング部
２１と半導体装置１の半導体チップ３のパッド２２とは
ボンディングワイヤ５で電気的に接続されている。
【００５５】本実施の形態２の半導体装置１では、搭載
用ランド部９と半導体チップ３とを電気的に接続するか
否かは、半導体チップ３と各パッド２２とパッケージ基
板２の第２ボンディング部２１とをボンディングワイヤ
５で接続するか否か（以下、ボンディングオプションと
称する）で制御することが可能であり、パッケージ基板
２の汎用性が高い。
用ランド部９と半導体チップ３とを電気的に接続するか
否かは、半導体チップ３と各パッド２２とパッケージ基
板２の第２ボンディング部２１とをボンディングワイヤ
５で接続するか否か（以下、ボンディングオプションと
称する）で制御することが可能であり、パッケージ基板
２の汎用性が高い。
【００５６】本実施の形態２は、半導体装置１の上面に
他の半導体装置３２が搭載可能なように複数の搭載用ラ
ンド部９を設けた点、パッケージ基板２にポリイミド系
樹脂やガラスエポキシやアラミド不織布−エポキシ樹脂
からなる基材１０を採用した点、補強枠１６に封止用樹
脂を採用した点、小型かつ薄型のパッケージ同士を積層
した点、積層する半導体装置のパッケージ構造を自由に
選択できる点、パッケージングされている半導体装置同
士を積層した点で実施の形態１と同様の効果が得られる
他に、ボンディングオプションにより半導体チップ３と
積層した他の半導体装置３２とを電気的に接続しないの
で、半導体チップ３と電気的に接続したくない他の半導
体装置であっても半導体装置１上に積層することが可能
となる。
他の半導体装置３２が搭載可能なように複数の搭載用ラ
ンド部９を設けた点、パッケージ基板２にポリイミド系
樹脂やガラスエポキシやアラミド不織布−エポキシ樹脂
からなる基材１０を採用した点、補強枠１６に封止用樹
脂を採用した点、小型かつ薄型のパッケージ同士を積層
した点、積層する半導体装置のパッケージ構造を自由に
選択できる点、パッケージングされている半導体装置同
士を積層した点で実施の形態１と同様の効果が得られる
他に、ボンディングオプションにより半導体チップ３と
積層した他の半導体装置３２とを電気的に接続しないの
で、半導体チップ３と電気的に接続したくない他の半導
体装置であっても半導体装置１上に積層することが可能
となる。
【００５７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。例えば、実施の形態１において、半導体チップ３
は配線１２にＡｕバンプで接続される形態としても良
い。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。例えば、実施の形態１において、半導体チップ３
は配線１２にＡｕバンプで接続される形態としても良
い。
【００５８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
【００５９】（１）複数の搭載用ランド部９を設けたた
め、半導体装置１個分の実装面積に複数の半導体装置を
実装できるようになり、外形寸法の小型化による平面方
向への高密度化に加え、３次元方向への高密度化が可能
となる。
め、半導体装置１個分の実装面積に複数の半導体装置を
実装できるようになり、外形寸法の小型化による平面方
向への高密度化に加え、３次元方向への高密度化が可能
となる。
【００６０】（２）パッケージ基板２にポリイミド系樹
脂やガラスエポキシやアラミド不織布−エポキシ樹脂か
らなる基材１０を採用し、補強枠１６に封止用樹脂８を
採用したため材料費を削減することができた。
脂やガラスエポキシやアラミド不織布−エポキシ樹脂か
らなる基材１０を採用し、補強枠１６に封止用樹脂８を
採用したため材料費を削減することができた。
【００６１】（３）小型かつ薄型のパッケージ同士を積
層することにより、積層した状態であるにもかかわらず
薄型化を実現できた。
層することにより、積層した状態であるにもかかわらず
薄型化を実現できた。
【００６２】（４）積層する半導体装置のパッケージ構
造を自由に選択できるため組み合わせの汎用性が高い。
造を自由に選択できるため組み合わせの汎用性が高い。
【００６３】（５）パッケージングされている半導体装
置同士を積層するため積層の際の取り扱いが容易であり
作業性も高く、リペア作業も容易である。
置同士を積層するため積層の際の取り扱いが容易であり
作業性も高く、リペア作業も容易である。
【００６４】（６）半導体装置１の上面に他の半導体装
置を積層したので、半導体装置１と他の半導体装置との
配線長を短くすることが可能となり、相互の信号伝達速
度の高速化及びノイズの低減が可能となる。
置を積層したので、半導体装置１と他の半導体装置との
配線長を短くすることが可能となり、相互の信号伝達速
度の高速化及びノイズの低減が可能となる。
【図１】本実施の形態１における半導体装置の外観斜視
図である。
図である。
【図２】本発明の実施の形態１における半導体装置の平
面図（表面側）である。
面図（表面側）である。
【図３】本発明の実施の形態１における半導体装置の平
面図（裏面側）である。
面図（裏面側）である。
【図４】図１の半導体装置のＡ−Ａ切断線における断面
図である。
図である。
【図５】図４の半導体装置の要部拡大断面図である。
【図６】本発明の実施の形態１における半導体装置の半
田ボールと封止用樹脂を取り除いた状態を示す平面図
（一主面側）である。
田ボールと封止用樹脂を取り除いた状態を示す平面図
（一主面側）である。
【図７】本発明の実施の形態１における半導体装置の補
強枠を取り除いた状態を示す平面図（他主面側）であ
る。
強枠を取り除いた状態を示す平面図（他主面側）であ
る。
【図８】図１の半導体装置の部分透視図である。
【図９】図８の半導体装置のＢ−Ｂ切断線における断面
斜視図である。
斜視図である。
【図１０】本実施の形態１における半導体装置の製造に
用いるマトリクス基板の平面図（一主面側）である。
用いるマトリクス基板の平面図（一主面側）である。
【図１１】図１０のマトリクス基板の単位基板部分の要
部拡大図である。
部拡大図である。
【図１２】本実施の形態１における半導体装置の製造に
用いるマトリクス基板の平面図（他主面側）である。
用いるマトリクス基板の平面図（他主面側）である。
【図１３】図１２のマトリクス基板の単位基板部分の要
部拡大図である。
部拡大図である。
【図１４】図１３のＣ−Ｃ切断線における断面図であ
る。
る。
【図１５】本発明の実施の形態１における半導体装置の
製造方法を示す断面フロー図である。
製造方法を示す断面フロー図である。
【図１６】本実施の形態１における半導体装置のワイヤ
ボンディング方法を示す概念図である。
ボンディング方法を示す概念図である。
【図１７】本実施の形態１の半導体装置の樹脂封止工程
において金型とマトリクス基板とを位置合わせした状態
を示す概念図である。
において金型とマトリクス基板とを位置合わせした状態
を示す概念図である。
【図１８】本実施の形態１の半導体装置の樹脂封止工程
において金型を型締めした状態を示す概念図である。
において金型を型締めした状態を示す概念図である。
【図１９】本実施の形態１の半導体装置の樹脂封止工程
において金型を型開きした状態を示す概念図である。
において金型を型開きした状態を示す概念図である。
【図２０】本実施の形態１の半導体装置の半田ボール搭
載方法を示す概念図である。
載方法を示す概念図である。
【図２１】本実施の形態１の半導体装置の上面に他の半
導体装置（ＣＳＰ）を積層しプリント基板に実装した状
態を示す斜視図である。
導体装置（ＣＳＰ）を積層しプリント基板に実装した状
態を示す斜視図である。
【図２２】図２１に示す実装状態の半導体装置のＤ−Ｄ
切断線における断面図である。
切断線における断面図である。
【図２３】本実施の形態１の半導体装置の上面に他の半
導体装置（ＴＱＦＰ）を積層した状態を示す斜視図であ
る。
導体装置（ＴＱＦＰ）を積層した状態を示す斜視図であ
る。
【図２４】本実施の形態２の半導体装置の上面に他の半
導体装置（ＣＳＰ）を積層しプリント基板に実装した状
態を示す斜視図である。
導体装置（ＣＳＰ）を積層しプリント基板に実装した状
態を示す斜視図である。
【図２５】図２４に示す積層状態の半導体装置のＥ−Ｅ
切断線における断面図である。
切断線における断面図である。
【図２６】本発明の実施の形態２における半導体装置の
半田ボールと封止用樹脂を取り除いた状態を示す平面図
（一主面側）である。
半田ボールと封止用樹脂を取り除いた状態を示す平面図
（一主面側）である。
【図２７】第１の従来技術の半導体装置の断面図であ
る。
る。
【図２８】第２の従来技術の半導体装置の断面図であ
る。
る。
【図２９】第２の従来技術の半導体装置の断面図であ
る。
る。
１半導体装置、２パッケージ基板、３半導体チップ、４
エポキシ系接着剤、５ボンディングワイヤ、６バンプラ
ンド部、７半田バンプ、８封止用樹脂、９搭載用ランド
部、１０スルーホール、１１配線、１２一主面に形成さ
れた配線、１３絶縁膜、１４他主面に形成された配線、
１５基材、１６補強枠、１７マトリクス基板、１８単位
基板、１９スプロケットホール、２０半導体チップ搭載
領域、２１第２ボンディング部、２２パッド、２３ボン
ディングステージ、２４下金型、２５上金型、２６ゲー
ト、２７ランナ、２８キャビティ、２９ボール吸着治
具、３０実施の形態１における他の半導体装置（ＣＳ
Ｐ）、３１プリント基板、３２実施の形態２における他
の半導体装置（ＣＳＰ）、３３他の半導体装置の半田バ
ンプ、３４キャピラリ、３５補強枠空間、３６エラスト
マ、３７実施の形態１における他の半導体装置（ＴＱＦ
Ｐ）、３８スルーホール配線。
エポキシ系接着剤、５ボンディングワイヤ、６バンプラ
ンド部、７半田バンプ、８封止用樹脂、９搭載用ランド
部、１０スルーホール、１１配線、１２一主面に形成さ
れた配線、１３絶縁膜、１４他主面に形成された配線、
１５基材、１６補強枠、１７マトリクス基板、１８単位
基板、１９スプロケットホール、２０半導体チップ搭載
領域、２１第２ボンディング部、２２パッド、２３ボン
ディングステージ、２４下金型、２５上金型、２６ゲー
ト、２７ランナ、２８キャビティ、２９ボール吸着治
具、３０実施の形態１における他の半導体装置（ＣＳ
Ｐ）、３１プリント基板、３２実施の形態２における他
の半導体装置（ＣＳＰ）、３３他の半導体装置の半田バ
ンプ、３４キャピラリ、３５補強枠空間、３６エラスト
マ、３７実施の形態１における他の半導体装置（ＴＱＦ
Ｐ）、３８スルーホール配線。
Claims (18)
- 【請求項１】一主面及び他主面の両面に複数の配線が形
成されたパッケージ基板と、このパッケージ基板の一主
面に搭載され、上記一主面に形成された配線と電気的に
接続された半導体チップと、上記半導体チップと上記一
主面に形成された配線の一部とを覆う封止用樹脂と、上
記パッケージ基板の他主面の周縁に沿って設けられた補
強枠と、上記パッケージ基板の一主面に形成された配線
に接続された複数のバンプと、上記パッケージ基板に設
けられたスルーホールを介して、上記パッケージ基板の
一主面の配線と他主面の配線とを接続するスルーホール
配線と、上記パッケージ基板の他主面の配線により形成
される複数の搭載用ランド部とを有することを特徴とす
る半導体装置。 - 【請求項２】上記補強枠は、封止用樹脂からなることを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】上記複数の搭載用ランド部は、格子状に整
列されて設けられていることを特徴とする請求項１ある
いは請求項２に記載の半導体装置。 - 【請求項４】上記パッケージ基板は、ポリイミド系樹脂
又はガラエポ樹脂又はエポキシ樹脂又はマレイミド樹脂
又はシアネート樹脂又はフェノール樹脂又はアラミド繊
維又はフッソ系樹脂からなることを特徴とする請求項１
乃至請求項３のいずれか１項に記載の半導体装置。 - 【請求項５】上記複数のバンプは、複数列に整列されて
設けられていることを特徴とする請求項１乃至請求項４
のいずれか１項に記載の半導体装置。 - 【請求項６】上記半導体チップと上記パッケージ基板の
一主面に形成された配線とはボンディングワイヤにより
接続されていることを特徴とする請求項１乃至請求項５
のいずれか１項に記載の半導体装置。 - 【請求項７】外部端子を有する第１の半導体装置を一主
面及び他主面の両面に複数の配線が形成されたパッケー
ジ基板と、このパッケージ基板の一主面に搭載され、上
記一主面に形成された配線と電気的に接続された半導体
チップと、上記半導体チップと上記一主面に形成された
配線の一部とを覆う封止用樹脂と、上記パッケージ基板
の他主面の周縁に沿って設けられた補強枠と、上記パッ
ケージ基板の一主面に形成された配線に接続された複数
のバンプと、上記パッケージ基板に設けられたスルーホ
ールを介して、上記パッケージ基板の一主面の配線と他
主面の配線とを接続するスルーホール配線と、上記パッ
ケージ基板の他主面の配線により形成される搭載用ラン
ド部とからなる第２の半導体装置の上記搭載用ランド部
に上記第１の半導体装置の外部端子を接続するように搭
載したことを特徴とする半導体装置の積層構造。 - 【請求項８】上記第２の半導体装置は、マイコン又はＡ
ＳＩＣ又はシステムＬＳＩの機能を有することを特徴と
する請求項７に記載の半導体装置の積層構造。 - 【請求項９】上記第１の半導体装置は、メモリ機能又は
デジタルシグナルプロセッサ機能を有することを特徴と
する請求項７あるいは請求項８に記載に半導体装置の積
層構造。 - 【請求項１０】上記第２の半導体装置は、上記第１の半
導体装置にアドレス信号、制御信号を出力し、上記第１
の半導体装置に対してデータの読み書きを行えることを
特徴とする請求項９に記載に半導体装置の積層構造。 - 【請求項１１】上記第１の半導体装置は、マイコン又は
ＡＳＩＣ又はシステムＬＳＩの機能を有することを特徴
とする請求項７あるいは請求項８に記載の半導体装置の
積層構造。 - 【請求項１２】上記第１の半導体装置は、ＣＳＰ構造を
有することを特徴とする請求項７乃至請求項１１のいず
れか１項に記載の半導体装置の積層構造。 - 【請求項１３】上記第１の半導体装置は、ＱＦＰ構造又
はＴＱＦＰ構造又はＳＯＰ構造又はＴＳＯＰ構造のいず
れかであることを特徴とする請求項７乃至請求項１１の
いずれか１項に記載の半導体装置の積層構造。 - 【請求項１４】一主面に形成された複数の個片配線と他
主面に形成された複数の個片配線とのそれぞれが一主面
と他主面とを貫通するスルーホールにより電気的に接続
されているマトリクス基板を準備する工程と、上記マト
リクス基板の一主面のそれぞれの個片配線に囲まれるよ
うに半導体チップを搭載する工程と、上記各半導体チッ
プと上記一主面の各個片配線とをそれぞれボンディング
ワイヤで接続する工程と、上記各半導体チップと上記ボ
ンディングワイヤとを封止用樹脂でそれぞれ封止する工
程及び上記マトリクス基板の他主面の各個片配線の周縁
に沿って補強枠を形成する工程とを同一の工程で行う樹
脂封止工程と、上記マトリクス基板の一主面の各個片配
線に複数のバンプを接続する工程と、上記マトリクス基
板を切断して複数のパッケージ基板に分割することによ
り複数個の半導体装置を得る工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項１５】上記マトリクス基板は、平面形状が矩形
状でありその長辺方向に沿ってスプロケットホールが複
数形成されていることを特徴とする請求項１４に記載の
半導体装置の製造方法。 - 【請求項１６】上記樹脂封止工程は、トランスファーモ
ールド法により行うことを特徴とする請求項１４に記載
の半導体装置の製造方法。 - 【請求項１７】プリント基板に複数の半導体装置を実装
する実装構造であって、上記プリント基板に、第1の半
導体装置を一主面及び他主面の両面に複数の配線が形成
されたパッケージ基板と、このパッケージ基板の一主面
に搭載され、上記一主面に形成された配線と電気的に接
続された半導体チップと、上記半導体チップと上記一主
面に形成された配線の一部とを覆う封止用樹脂と、上記
パッケージ基板の他主面の周縁に沿って設けられた補強
枠と、上記パッケージ基板の一主面に形成された配線に
接続された複数のバンプと、上記パッケージ基板に設け
られたスルーホールを介して、上記パッケージ基板の一
主面の配線と他主面の配線とを接続するスルーホール配
線と、上記パッケージ基板の他主面の配線により形成さ
れる搭載用ランド部とからなる第２の半導体装置の上記
搭載用ランド部に接続した積層構造を有する半導体装置
を実装したことを特徴とする半導体装置の実装構造。 - 【請求項１８】上記第1の半導体装置から出力される信
号は、上記第２の半導体装置のスルーホールを介して上
記パッケージ基板の裏面のバンプからプリント基板に直
接出力されることを特徴とする請求項１７に記載の半導
体装置の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4593399A JP2000243867A (ja) | 1999-02-24 | 1999-02-24 | 半導体装置及びその製造方法並びに半導体装置の積層構造並びに半導体装置の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4593399A JP2000243867A (ja) | 1999-02-24 | 1999-02-24 | 半導体装置及びその製造方法並びに半導体装置の積層構造並びに半導体装置の実装構造 |
Publications (1)
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