KR100618881B1 - 열방출 효율을 증대시킨 반도체 패키지 및 그 제조방법 - Google Patents

열방출 효율을 증대시킨 반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR100618881B1
KR100618881B1 KR1020050000805A KR20050000805A KR100618881B1 KR 100618881 B1 KR100618881 B1 KR 100618881B1 KR 1020050000805 A KR1020050000805 A KR 1020050000805A KR 20050000805 A KR20050000805 A KR 20050000805A KR 100618881 B1 KR100618881 B1 KR 100618881B1
Authority
KR
South Korea
Prior art keywords
heat spreader
semiconductor chip
heat
semiconductor
semiconductor package
Prior art date
Application number
KR1020050000805A
Other languages
English (en)
Other versions
KR20060080420A (ko
Inventor
김상욱
임윤혁
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050000805A priority Critical patent/KR100618881B1/ko
Priority to US11/313,721 priority patent/US7388286B2/en
Publication of KR20060080420A publication Critical patent/KR20060080420A/ko
Application granted granted Critical
Publication of KR100618881B1 publication Critical patent/KR100618881B1/ko
Priority to US12/118,775 priority patent/US20080213992A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • A—HUMAN NECESSITIES
    • A23—FOODS OR FOODSTUFFS; TREATMENT THEREOF, NOT COVERED BY OTHER CLASSES
    • A23G—COCOA; COCOA PRODUCTS, e.g. CHOCOLATE; SUBSTITUTES FOR COCOA OR COCOA PRODUCTS; CONFECTIONERY; CHEWING GUM; ICE-CREAM; PREPARATION THEREOF
    • A23G1/00—Cocoa; Cocoa products, e.g. chocolate; Substitutes therefor
    • A23G1/04—Apparatus specially adapted for manufacture or treatment of cocoa or cocoa products
    • A23G1/10—Mixing apparatus; Roller mills for preparing chocolate
    • A—HUMAN NECESSITIES
    • A23—FOODS OR FOODSTUFFS; TREATMENT THEREOF, NOT COVERED BY OTHER CLASSES
    • A23G—COCOA; COCOA PRODUCTS, e.g. CHOCOLATE; SUBSTITUTES FOR COCOA OR COCOA PRODUCTS; CONFECTIONERY; CHEWING GUM; ICE-CREAM; PREPARATION THEREOF
    • A23G1/00—Cocoa; Cocoa products, e.g. chocolate; Substitutes therefor
    • A23G1/0003—Processes of manufacture not relating to composition or compounding ingredients
    • A23G1/0026—Mixing; Roller milling for preparing chocolate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01F—MIXING, e.g. DISSOLVING, EMULSIFYING OR DISPERSING
    • B01F27/00—Mixers with rotary stirring devices in fixed receptacles; Kneaders
    • B01F27/80—Mixers with rotary stirring devices in fixed receptacles; Kneaders with stirrers rotating about a substantially vertical axis
    • B01F27/92—Mixers with rotary stirring devices in fixed receptacles; Kneaders with stirrers rotating about a substantially vertical axis with helices or screws
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Food Science & Technology (AREA)
  • Polymers & Plastics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

열적 불일치를 최소화하고 열방출 효율을 극대화하며 경우에 따라 물리적 충격에 안정된 반도체 패키지 및 그 제조방법에 대해 개시한다. 그 패키지 및 방법은 반도체 칩의 상부면에 부착되며, 일정한 곡률을 가지는 형상의 복수개의 금속볼들이 평판형으로 배열되어 이루어진 제1 히트 스프레더롤 포함한다. 또한, 제1 히트 스프레더가 형성된 반도체 칩의 측면과 상부면을 덮는 평판형의 제2 히트 스프레더를 더 포함할 수 있다.
히트 스프레더, 열방출, 금속볼들, 평판형

Description

열방출 효율을 증대시킨 반도체 패키지 및 그 제조방법{Semiconductor package increasing efficiency of heat emission and method of fabricating the same}
도 1은 종래의 히트 스프레더가 장착된 반도체 패키지의 하나의 예를 나타낸 단면도이다.
도 2는 본 발명에 의한 제1 히트 스프레더를 나타낸 사시도이다.
도 3은 본 발명의 제1 실시예에 의한 제1 히트 스프레더가 장착된 반도체 패키지를 나타낸 단면도이다.
도 4는 도 3의 반도체 패키지에 방열판과 히트 싱크가 부착된 상태를 나타낸 단면도이다.
도 5는 도 4에서 설명된 본 발명의 제1 실시예에 의한 반도체 패키지를 제조하는 발명을 설명하기 위한 흐름도이다.
도 6은 본 발명의 제1 실시예에 의한 복수개의 반도체 칩을 포함하는 반도체 패키지 모듈을 나타낸 단면도이고, 도 7은 도 6의 모듈을 제조하는 방법을 개략적으로 나타낸 사시도이다.
도 8은 본 발명의 제2 실시예에 의한 제1 히트 스프레더와 제2 히트 스프레더가 조합되어 형성된 반도체 패키지를 나타낸 단면도이다.
도 9는 도 8에서 설명된 본 발명의 제2 실시예에 의한 반도체 패키지를 제조하는 발명을 설명하기 위한 흐름도이다.
*도면의 주요부분에 대한 부호의 설명*
100; 기판 102; 회로패턴
104; 보호층 106; 솔더볼
108; 볼랜드 110; 에폭시 수지 접착층
112; 반도체 칩 114; 와이어 본딩
116; 비금속성 접착층 118; 금속판
120; 금속볼들 122; 제1 히트 스프레더
124; 몰딩재 126; 방열판
128; 히트 싱크 140; 제2 히트 스프레더
본 발명의 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 열방출 효율을 증대시킨 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 소자는 입출력 단자의 수와 동작속도가 크게 증가되는 것과 동시에 크기는 감소되어져 왔다. 이에 따라, 단위부피 당 소비되는 전력의 증가로 인해 발생한 열이 반도체 칩의 온도를 올라가게 하고 있다. 반도체 칩의 온도 증가는 결국 동작속도의 저하라는 문제를 가져온다.
패키지 형태로 실장된 반도체 칩에서 발생된 열은 대부분 PCB(Printed Circuit Board)와 같은 기판을 통해 외부로 방출되고 나머지는 반도체 칩의 주변을 통해 방출된다. 그런데, 패키지의 크기가 감소함에 따라, 기판을 통한 열 방출은 한계가 있다. 즉, 반도체 칩의 주변을 통한 열 방출이 증대되고 있다. 히트 스프레더는 반도체 칩을 통한 열 방출을 돕기 위해 장착되는 것이다.
도 1은 종래의 히트 스프레더가 장착된 반도체 패키지의 하나의 예를 나타낸 단면도이다.
도 1을 참조하면, 회로패턴(12)이 형성된 기판, 예를 들어 PCB은 양면이 보호층(14), 예컨대 포토 솔더 레지스트층(photo solder resist layer)으로 도포될 수 있다. 기판(10)의 일면에는 다수개의 본딩패드(도시 안됨)를 가진 반도체 칩(22)이 에폭시 수지와 같은 비금속 접착제(20)에 의해 접착되어 있다. 기판(10)과 반도체 칩(22)은 와이어 본딩(24)에 의해 전기적으로 연결된다. 기판(10)의 타면에는 기판(10) 상에 형성된 볼랜드(24)에 솔더볼(16)이 부착되어 있다.
히트 스프레더(28)는 반도체 칩(22)의 측면과 상부면을 덮으면서 몰딩재(26)에 의해 몰딩되어 있다. 히트 스프레더(28)는 몰딩재(26)의 내부에 묻혀있을 수 있으나, 도 1에서와 같이 상부면이 외부로 노출될 수 있다. 히트 스프레더(28)는 알루미늄이나 구리와 같이 열전도성이 우수한 물질로 이루어지며, 표면은 열방출 효율을 증대시키기 위해 산화구리(CuO) 및 산화제2구리(Cu2O)로 흑화처리될 수 있다.
종래의 히트 스프레더(28)를 사용하는 패키지는 다음의 사례와 같은 몇 가지 문제점을 포함하고 있다. 첫째, 히트 스프레더(28)를 장착한 패키지의 무게가 증가된다. 특히, 무게의 증가는 물리적인 충격에 약한 패키지에 대해 상당한 손실을 가져올 수 있다. 즉, 패키지를 운송하는 과정에서 자유낙하와 같은 물리적인 충격에 의해 패턴의 크랙(crack)이 발생할 수 있다. 다만, 열방출효과를 극대화하기 위하여 히트 스프레더의 무게는 크게 고려되지 않을 수도 있다. 둘째, 종래의 히트 스프레더(28)는 기판(10)에 에폭시 수지 등에 의해 접착되므로 패키지의 열적 불일치(mismatch)를 야기한다. 열적 불일치는 기판(10)에 가해진 열적 스트레스를 상승시켜 추후 진행될 열적 신뢰성 실험에서 비아 크랙을 발생시킬 수 있다. 셋째, 히트 스프레더(28)는 와이어 본딩(24)과 직접 접촉할 수 없으므로, 열방출은 상대적으로 열전도도가 낮은 몰딩재(26)를 통하여 간접적으로 일어나게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 열적 불일치를 최소화하고 열방출 효율을 극대화하며 경우에 따라 물리적 충격에 안정된 반도체 패키지를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 열적 불일치를 최소화하고 열방출 효율을 극대화하며 경우에 따라 물리적 충격에 안정된 반도체 패키지의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 열방출 효율을 증대시킨 반도체 패키지는 다수 개의 본딩패드를 가진 반도체 칩과, 상기 반도체 칩이 부착 되며 상기 반도체 칩이 부착된 일면에는 회로패턴이 형성되고 타면에는 볼랜드가 형성된 기판을 포함한다. 상기 반도체 칩의 상부면에 부착되며, 일정한 곡률을 가지는 형상의 복수개의 금속볼들이 평판형으로 배열되어 이루어진 제1 히트 스프레더 및 상기 볼랜드에 부착되는 솔더볼을 포함한다.
상기 금속볼들은 금속판 상에 하나의 층을 이루며 배열될 수 있다. 상기 금속판은 Al, Cu, Au, Ag, Ni 및 이들의 합금으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다. 또한, 상기 금속판은 상기 반도체 칩 상부면에 비금속 접착제에 의해 접착될 수 있다.
상기 금속볼들은 비금속성 접착제를 이용하여 상기 반도체 칩 상에 접착되어 하나의 층을 이루며 배열될 수 있다. 상기 금속볼들의 측면은 서로 접촉되어 일체화될 수 있다. 상기 금속볼의 직경은 0.2 내지 2.0㎜인 것이 바람직하고, 열전도도는 20 내지 30 W/JK인 것이 바람직하다.
상기 금속볼들은 상기 금속판에 금속접합방법에 의해 접합될 수 있고, 상기 금속판에 접착제에 의해 접착될 수 있다.
상기 제1 히트 스프레더가 형성된 상기 반도체 칩 상부면의 온도는 상기 제1 히트 스프레더가 형성되지 않는 상기 반도체 칩 상부면의 온도에 비해 3 내지 7℃ 정도 낮을 수 있다.
상기 제1 히트 스프레더가 형성된 상기 반도체 칩의 측면과 상부면을 덮는 평판형의 제2 히트 스프레더를 더 포함할 수 있다. 상기 제1 히트 스프레더 상부의 돌출부들은 상기 제2 스프레더의 내측면에 접촉될 수 있다. 상기 제2 히트 스프레 더의 내측면은 상기 제1 히트 스프레더를 내재한 몰딩재와 접촉될 수 있다.
상기 제1 히트 스프레더와 상기 제2 가 형성된 상기 반도체 칩 상부면의 온도는 상기 제1 히트 스프레더와 상기 제2 히트 스프레더가 형성되지 않는 상기 반도체 칩 상부면의 온도에 비해 8 내지 15℃ 정도 낮을 수 있다.
상기 제1 히트 스프레더가 부착된 반도체 칩이 복수개가 배열된 모듈에 있어서, 일면에 상기 복수개의 반도체 칩 상의 상기 제1 히트 스프레더들을 덮으면서 접착된 방열판 및 상기 방열판에 부착되어 외부로 열을 방출하는 히트 싱크를 더 구비할 수 있다. 상기 제1 히트 스프레더들과 상기 방열판 사이에 열전도 매체를 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 열방출 효율을 증대시킨 반도체 패키지의 제조방법은 먼저 개별화된 반도체 칩을 기판에 부착한다. 그후, 금속판에 금속볼들을 금속접합방법을 이용하여 접합한다. 상기 금속볼들이 접합된 상기 금속판을 상기 반도체 칩의 크기에 맞추어 절단하여 제1 히트 스프레더를 형성한다. 상기 제1 히트 스프레더를 상기 반도체 칩의 상부면에 부착한다. 상기 기판을 사이에 두고 상기 반도체 칩에 대향되어 상기 기판에 형성된 볼랜드에 솔더볼을 부착한다.
상기 반도체 칩의 표면은 폴리이미드계 물질도 도포되어 있을 수 있다.
상기 금속볼들은 리플로우 공정에 상기 금속판에 접합될 수 있고, 상기 금속판에 접착제에 의해 접착될 수 있다.
상기 제1 히트 스프레더를 상기 반도체 칩의 상부면에 부착하는 단계 이후 에, 상기 제1 히트 스프레더가 노출되도록 상기 반도체 칩과 상기 기판을 몰딩하는 단계와, 상기 제1 히트 스프레더를 덮는 방열판을 부착하는 단계 및 상기 방열판에 히트 싱크를 부착하는 단계를 더 포함할 수 있다.
상기 제1 히트 스프레더를 상기 반도체 칩의 상부면에 부착하는 단계 이후에, 상기 제1 히트 스프레더가 형성된 상기 반도체 칩의 측면과 상부면을 덮는 제2 히트 스프레더를 형성하는 단계를 더 포함할 수 있다.
상기 제1 히트 스프레더 상부의 돌출된 부분들은 상기 제2 히트 스프레더의 내측면에 접촉될 수 있다. 상기 제2 히트 스프레더 상부를 적외선으로 가열하여 상기 제1 히트 스프레더를 구성하는 상기 금속볼들을 리플로우하여 서로 단단하게 연결시키는 단계를 더 포함할 수 있다.
상기 제2 히트 스프레더의 내측면은 상기 제1 히트 스프레더를 내재한 몰딩재의 상부면에 접촉될 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
도 2는 본 발명에 의한 제1 히트 스프레더(122)를 나타낸 사시도이다.
도 2를 참조하면, 제1 히트 스프레더(122)는 평판형의 금속판(118)과 적어도 하나 이상의 곡률을 가진 형상, 예를 들어 구형인 복수개의 금속볼들(120)로 이루 어진다. 금속판(118)은 열전도도가 높은 Al, Cu, Au, Ag, Ni 및 이들의 합금으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다. 예를 들어, 금속판(118)의 열전도도는 약 300W/mK 이상인 것이 바람직하다. 경우에 따라, 금속볼들(120)은 접착제 및 접착필름(도시 안됨)을 이용하여 반도체 칩(112) 상에 접착되어 하나의 층을 이루며 배열될 수 있다.
금속볼들(120)은 동일한 형상은 가지면서 금속판(118) 상에 하나의 층으로 형성될 수 있다. 금속볼들(120)은 표면적을 최대한 증가시키면서 제조가 용이한 것이 바람직하므로, 솔더볼 형태를 가진 것이 바람직하다. 금속볼들(120)이 서로 접촉되어 일체화되는 것은 열방출을 하는 경로를 확장한다는 측면에서 바람직하다. 금속볼들(120)의 일체화는 금속접합공정 예를 들어 리플로우 공정을 이용할 수 있다. 즉, 서로 맞닿고 있는 금속볼들(120)에 열을 가하면 금속볼들(120)의 접촉면은 짧은 시간동안 부분적으로 용융되어 서로 접합된다. 경우에 따라, 금속볼들(120)은 에폭시와 같은 접착제(도시 안됨)에 의해 금속판(118)에 접착될 수 있다.
본 발명에 사용되는 금속볼들(120)의 직경을 적용되는 패키지의 종류에 따라 달라질 수 있다. 예를 들어, 제1 히트 스프레더(122)를 적용하고 총 높이가 약 1.3㎜인 FBGA(Fine Pitch BGA)는 두께 20-40㎛의 금속판(118) 상에 직경 0.3㎜ 정도의 금속볼들(120)을 사용할 수 있다. 제1 히트 스프레더(122)를 적용하고 총 높이가 약 2.5㎜인 PGBA(Plastic BGA) 또는 기존의 제2 히트 스프레더(도 8 참조)가 더 장착된 PGBA는 두께 0.1㎜의 금속판(118) 상에 직경 0.76㎜ 정도의 금속볼들(120)을 사용할 수 있다. 본 발명에 사용되는 금속볼들(120) 각각의 직경은 0.2 내지 2.0㎜ 인 것이 바람직하다.
또한, 금속볼들(120)의 열전도도는 20 내지 30 W/mK일 수 있다. 하지만, 본 발명에 사용되는 금속볼들(120)은 패키지의 종류나 비용을 고려하여 결정되며, 원칙적으로 금속볼들(120)의 종류, 크기, 개수 및 배열은 제한을 받지 않는다.
본 발명은 반도체 패키지의 히트 스프레더에 대한 것으로, 금속볼들(120)이 배열된 제1 히트 스프레더(122)를 포함하여 설명할 제1 실시예와 제1 히트 스프레더(122)와 종래의 판형의 제2 히트 스프레더(140)가 조합된 제2 실시예로 나누어 설명하기로 한다. 본 발명의 제1 히트 스프레더(122)와 다른 형태의 히트 스프레더를 조합하는 방법은 상기 제2 실시예에 제한되지 않고 다양하게 변형할 수 있다.
제1 실시예
도 3은 본 발명의 제1 실시예에 의한 제1 히트 스프레더(122)가 장착된 반도체 패키지를 나타낸 단면도이다.
도 3을 참조하면, 제1 실시예에 의한 반도체 패키지는 다수 개의 본딩패드(도시 안됨)를 가진 반도체 칩(112)이 부착된 기판(100), 예를 들어 PCB를 포함한다. 기판(100)의 양면은 반도체 칩(108)이 형성된 부분을 제외하고는 보호층(104), 예컨대 포토 솔더 레지스트층(photo solder resist layer)으로 도포될 수 있다. 반도체 칩(112)은 에폭시 수지 접착층(110)에 의해 기판(100)에 접착된다. 기판(100)과 반도체 칩(112)은 와이어 본딩(114)에 의해 전기적으로 연결된다.
반도체 칩(112)의 상부면에는 도 2에서 설명된 복수개의 금속볼들(120)이 평판형의 금속판(118)에 배열되어 이루어진 제1 히트 스프레더(122)가 부착된다. 즉, 금속볼들(120)이 배열되지 않은 금속판(118)의 일면은 반도체 칩(112)의 상부면에 에폭시 수지와 같은 비금속성 접착제 또는 접착필름(116)에 의해 부착된다. 이때, 반도체 칩(112)의 표면은 폴리이미드계 물질도 도포되어 있는 것이 바람직하다. 비금속성 접착제 또는 접착필름(116)은 도전성 물질을 포함할 수 있다. 그후, 제1 히트 스프레더(122)를 포함하는 패키지는 몰딩재(124)에 의해 몰딩된다. 이어서, 기판(100)에 형성된 볼랜드(108)에 솔더볼(106)을 통상의 방법으로 부착한다.
도 4는 도 3의 반도체 패키지에 방열판(126)과 히트 싱크(128)가 부착된 상태를 나타낸 단면도이다.
도 4를 참조하면, 상부면이 노출된 제1 히트 스프레더(122)가 부착된 반도체 칩(112)을 준비한다. 방열판(126)의 일면은 반도체 칩(112) 상의 제1 히트 스프레더(122)를 덮으면서 몰딩재(124)의 상부면에 접착되고, 타면은 외부로 열을 방출하는 히트 싱크(128)에 부착된다.
도 5는 도 4에서 설명된 본 발명의 제1 실시예에 의한 반도체 패키지를 제조하는 발명을 설명하기 위한 흐름도이다.
도 5를 참조하면, 제1 실시예에 의한 패키지 제조방법은 먼저 개별화된 반도체 칩(112)을 기판(100)에 부착한다(S110). 한편, 제1 히트 스프레더(122)는 금속판(118)에 금속볼들(120)을 금속접합방법을 이용하여 접합한 후(S120), 금속볼들(120)이 접합된 금속판(118)을 반도체 칩(112)의 크기에 맞추어 절단하여 제조된다(S130). 그후, 제1 히트 스프레더(122)는 반도체 칩(112)의 상부면에 부착된다(S140). 제1 히트 스프레더(122)가 노출되도록 반도체 칩(112)과 기판(100)을 덮는 몰딩재(124)에 의해 몰딩한다(S150). 경우에 따라, 제1 히트 스프레더(122)가 매몰되도록 몰딩할 수도 있다. 이어서, 노출된 제1 히트 스프레더(122)를 포함하는 몰딩재(124)는 방열판(126)의 일면에 의해 덮인다(S160). 방열판(126)의 타면은 히트 싱크(128)가 부착되어 외부로 열 방출을 용이하게 한다(S170). 기판(100)을 사이에 두고 반도체 칩(112)에 대향되어 기판(100)에 형성된 볼랜드(108)에 솔더볼(106)이 부착된다(S180).
제1 히트 스프레더(122)가 형성된 본 발명의 제1 실시예에 의한 반도체 칩(112) 상부면의 온도는 제1 히트 스프레더(122)가 형성되지 않는 종래의 반도체 칩 상부면의 온도에 비해 3 내지 7℃ 정도 낮을 수 있다. 온도의 측정은 주변의 온도를 24℃로 균일하게 하고, 공기를 3m/초로 흘려주면서 수행하였다. 반도체 칩(112)의 크기는 5.5×5.5㎜이고, 금속볼(120)의 직경은 0.5㎜이고 금속판(118)의 두께는 30㎛이었다.
도 6은 본 발명의 제1 실시예에 의한 복수개의 반도체 칩을 포함하는 반도체 패키지 모듈을 나타낸 단면도이고, 도 7은 도 6의 모듈을 제조하는 방법을 개략적으로 나타낸 사시도이다.
도 6 및 도 7을 참조하면, 복수개의 반도체 칩(112)은 각각의 상부면에 제1 히트 스프레더(122)가 부착된 패키지 모듈을 형성한다. 복수개의 반도체 칩(112)과 기판(100)은 복수개의 제1 히트 스프레더(122)가 노출되도록 몰딩된다. 노출된 복수개의 제1 히트 스프레더(122)를 포함하는 몰딩재(124)는 방열판(126)의 일면에 의해 덮인다. 방열판(126)의 타면은 히트 싱크(128)가 부착되어 외부로 열 방출을 용이하게 한다. 제1 히트 스프레더(122)들과 방열판(126) 사이에는 열방출을 용이하게 하기 위하여 열전도 매체, 예컨대 은(Ag)이 포함된 에폭시를 더 구비할 수 있다.
제2 실시예
도 8은 본 발명의 제2 실시예에 의한 제1 히트 스프레더(122)와 제2 히트 스프레더(140)가 조합되어 형성된 반도체 패키지를 나타낸 단면도이다. 기판(100)에 반도체 칩(112)을 부착하고 제1 히트 스프레더(122)를 형성하는 과정(S110 내지 S140)은 도 3을 참조하여 설명한 제1 실시예와 동일하다.
도 8을 참조하면, 제2 실시예에 의한 반도체 패키지는 제1 히트 스프레더(122)가 형성된 반도체 칩(112)의 측면과 제1 히트 스프레더(122)를 덮는 판형의 제2 히트 스프레더(140)를 포함한다. 제2 히트 스프레더(140)는 알루미늄이나 구리와 같이 열전도성이 우수한 물질로 이루어지며, 표면은 열방출 효율을 증대시키기 위해 산화구리(CuO) 및 산화제2구리(Cu2O)로 흑화처리될 수 있다. 이때, 제1 히트 스프레더(122)는 몰딩재(124)에 내재될 수 있으나, 몰딩재(124)의 외부로 노출될 수도 있다. 제1 히트 스프레더(122)가 외부로 노출되면, 노출된 부분(돌출된 부분)은 제2 히트 스프레더(140)의 내측면에 접촉되는 것이 바람직하다.
도 9는 도 8에서 설명된 본 발명의 제2 실시예에 의한 반도체 패키지를 제조하는 발명을 설명하기 위한 흐름도이다.
도 9를 참조하면, 제2 실시예에 의한 반도체 패키지의 제조방법은 먼저 제1 히트 스프레더(122)가 형성된 반도체 칩(112)의 측면과 상부면을 덮는 제2 히트 스프레더(140)를 형성한다(S210). 이때, 제1 히트 스프레더(122) 금속볼들(120)의 돌출된 부분들은 제2 히트 스프레더(140)의 내측면에 접촉되는 것이 바람직하다.
제1 히트 스프레더(122)와 접촉된 제2 히트 스프레더(140)를 형성한 후, 제2 히트 스프레더(140)의 상부는 적외선으로 가열될 수 있다. 즉, 가해진 열은 제1 히트 스프레더(122)를 구성하는 금속볼들(120)의 돌출부분을 리플로우하여 제2 히트 스프레더(140)의 내측면에 단단하게 접촉시킬 수 있다.
제2 히트 스프레더(140)가 노출되도록 반도체 칩(112)과 기판(100)을 덮는 몰딩재(124)에 의해 몰딩한다(S220). 이어서, 노출된 제2 히트 스프레더(140)를 포함하는 몰딩재(124)는 방열판(126)의 일면에 의해 덮인다(S230). 방열판(126)의 타면은 히트 싱크(128)가 부착되어 외부로 열 방출을 용이하게 한다(S240). 기판(100)을 사이에 두고 반도체 칩(112)에 대향되어 기판(100)에 형성된 볼랜드(108)에 솔더볼(106)을 부착한다.
또한, 제1 히트 스프레더(122)와 제2 히트 스프레더(140)가 형성된 반도체 칩(112) 상부면의 온도는 제1 히트 스프레더(122)와 제2 히트 스프레더(140)가 형성되지 않는 반도체 칩 상부면의 온도에 비해 8 내지 15℃ 정도 낮을 수 있다. 이때, 반도체 칩(112)의 상부면의 온도를 측정하는 조건은 제1 실시예에서와 동일하다. 즉, 제1 히트 스프레더(122)에 제2 히트 스프레더(140)를 조합하여 사용함으로써, 무게가 증가하는 단점에도 불구하고 열방출 효과는 월등하게 향상됨을 알 수 있었다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 따른 반도체 패키지 및 그 제조방법에 의하면, 금속판 상에 표면적을 넓힌 제1 히트 스프레더를 반도체 칩에 직접 부착함으로써, 반도체 칩에서 발생한 열을 효율적으로 방출시킬 수 있다.
또한, 제1 히트 스프레더에 종래와 동일한 제2 히트 스프레더를 조합하여 사용함으로써, 무게의 증가에 비해 열방출 효과를 월등하게 향상시킬 수 있다.

Claims (26)

  1. 다수 개의 본딩패드를 가진 반도체 칩;
    상기 반도체 칩이 부착되며, 상기 반도체 칩이 부착된 일면에는 회로패턴이 형성되고 타면에는 볼랜드가 형성된 기판;
    상기 반도체 칩의 상부면에 부착되며, 일정한 곡률을 가지는 형상의 복수개의 금속볼들이 평판형으로 배열되어 이루어진 제1 히트 스프레더; 및
    상기 볼랜드에 부착되는 솔더볼을 포함하는 열방출 효율을 증대시킨 반도체 패키지.
  2. 제1항에 있어서, 상기 금속볼들은 금속판 상에 하나의 층을 이루며 배열되는 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  3. 제2항에 있어서, 상기 금속판은 Al, Cu, Au, Ag, Ni 및 이들의 합금으로 이루어진 그룹 중에서 선택된 어느 하나인 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  4. 제2항에 있어서, 상기 금속판은 상기 반도체 칩 상부면에 비금속 접착제에 의해 접착되는 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  5. 제1항에 있어서, 상기 금속볼들은 비금속성 접착제를 이용하여 상기 반도체 칩 상에 접착되어 하나의 층을 이루며 배열된 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  6. 제1항에 있어서, 상기 금속볼들의 측면은 서로 접촉되어 일체화된 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  7. 제1항에 있어서, 상기 금속볼의 직경은 0.2 내지 2.0㎜인 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  8. 제1항에 있어서, 상기 금속볼의 열전도도는 20 내지 30 W/JK인 것을 특징으 로 하는 열방출 효율을 증대시킨 반도체 패키지.
  9. 제1항에 있어서, 상기 금속볼들은 상기 금속판에 금속접합방법에 의해 접합되는 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  10. 제1항에 있어서, 상기 금속볼들은 상기 금속판에 접착제에 의해 접착되는 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  11. 제1항에 있어서, 상기 제1 히트 스프레더가 형성된 상기 반도체 칩 상부면의 온도는 상기 제1 히트 스프레더가 형성되지 않는 상기 반도체 칩 상부면의 온도에 비해 3 내지 7℃ 정도 낮은 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  12. 제1항에 있어서, 상기 제1 히트 스프레더가 형성된 상기 반도체 칩의 측면과 상부면을 덮는 평판형의 제2 히트 스프레더를 더 포함하는 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  13. 제12항에 있어서, 상기 제1 히트 스프레더 상부의 돌출부들은 상기 제2 스프레더의 내측면에 접촉된 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  14. 제12항에 있어서, 상기 제2 히트 스프레더의 내측면은 상기 제1 히트 스프레더를 내재한 몰딩재와 접촉된 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  15. 제12항에 있어서, 상기 제1 히트 스프레더와 상기 제2 가 형성된 상기 반도체 칩 상부면의 온도는 상기 제1 히트 스프레더와 상기 제2 히트 스프레더가 형성되지 않는 상기 반도체 칩 상부면의 온도에 비해 8 내지 15℃ 정도 낮은 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  16. 제1항에 있어서, 상기 제1 히트 스프레더가 부착된 반도체 칩이 복수개가 배열된 모듈에 있어서,
    일면에 상기 복수개의 반도체 칩 상의 상기 제1 히트 스프레더들을 덮으면서 접착된 방열판; 및
    상기 방열판에 부착되어 외부로 열을 방출하는 히트 싱크를 더 구비하는 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  17. 제15항에 있어서, 상기 제1 히트 스프레더들과 상기 방열판 사이에 열전도 매체를 더 구비하는 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지.
  18. 개별화된 반도체 칩을 기판에 부착하는 단계;
    금속판에 금속볼들을 금속접합방법을 이용하여 접합하는 단계;
    상기 금속볼들이 접합된 상기 금속판을 상기 반도체 칩의 크기에 맞추어 절단하여 제1 히트 스프레더를 형성하는 단계;
    상기 제1 히트 스프레더를 상기 반도체 칩의 상부면에 부착하는 단계; 및
    상기 기판을 사이에 두고 상기 반도체 칩에 대향되어 상기 기판에 형성된 볼랜드에 솔더볼을 부착하는 단계를 포함하는 열방출 효율을 증대시킨 반도체 패키지의 제조방법.
  19. 제18항에 있어서, 상기 반도체 칩의 표면은 폴리이미드계 물질도 도포되어 있는 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지의 제조방법.
  20. 제18항에 있어서, 상기 금속볼들은 리플로우 공정에 상기 금속판에 접합되는 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지의 제조방법.
  21. 제18항에 있어서, 상기 금속볼들은 상기 금속판에 접착제에 의해 접착되는 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지의 제조방법.
  22. 제18항에 있어서, 상기 제1 히트 스프레더를 상기 반도체 칩의 상부면에 부착하는 단계 이후에,
    상기 제1 히트 스프레더가 노출되도록 상기 반도체 칩과 상기 기판을 몰딩하는 단계;
    상기 제1 히트 스프레더를 덮는 방열판을 부착하는 단계; 및
    상기 방열판에 히트 싱크를 부착하는 단계를 더 포함하는 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지의 제조방법.
  23. 제18항에 있어서, 상기 제1 히트 스프레더를 상기 반도체 칩의 상부면에 부착하는 단계 이후에,
    상기 제1 히트 스프레더가 형성된 상기 반도체 칩의 측면과 상부면을 덮는 제2 히트 스프레더를 형성하는 단계를 더 포함하는 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지의 제조방법.
  24. 제23항에 있어서, 상기 제1 히트 스프레더 상부의 돌출된 부분들은 상기 제2 히트 스프레더의 내측면에 접촉된 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지의 제조방법.
  25. 제23항에 있어서, 상기 제2 히트 스프레더 상부를 적외선으로 가열하여 상기 제1 히트 스프레더를 구성하는 상기 금속볼들을 리플로우하여 서로 단단하게 연결시키는 단계를 더 포함하는 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지의 제조방법.
  26. 제23항에 있어서, 상기 제2 히트 스프레더의 내측면은 상기 제1 히트 스프레더를 내재한 몰딩재의 상부면에 접촉된 것을 특징으로 하는 열방출 효율을 증대시킨 반도체 패키지의 제조방법.
KR1020050000805A 2005-01-05 2005-01-05 열방출 효율을 증대시킨 반도체 패키지 및 그 제조방법 KR100618881B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050000805A KR100618881B1 (ko) 2005-01-05 2005-01-05 열방출 효율을 증대시킨 반도체 패키지 및 그 제조방법
US11/313,721 US7388286B2 (en) 2005-01-05 2005-12-22 Semiconductor package having enhanced heat dissipation and method of fabricating the same
US12/118,775 US20080213992A1 (en) 2005-01-05 2008-05-12 Semiconductor package having enhanced heat dissipation and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050000805A KR100618881B1 (ko) 2005-01-05 2005-01-05 열방출 효율을 증대시킨 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20060080420A KR20060080420A (ko) 2006-07-10
KR100618881B1 true KR100618881B1 (ko) 2006-09-01

Family

ID=36639469

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050000805A KR100618881B1 (ko) 2005-01-05 2005-01-05 열방출 효율을 증대시킨 반도체 패키지 및 그 제조방법

Country Status (2)

Country Link
US (2) US7388286B2 (ko)
KR (1) KR100618881B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100963207B1 (ko) 2006-06-20 2010-06-16 브로드콤 코포레이션 집적회로 패키지에서 다이들 상의 과열점들에 대한 열적향상

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8049313B2 (en) * 2006-09-20 2011-11-01 Freescale Semiconductor, Inc. Heat spreader for semiconductor package
KR100885911B1 (ko) 2006-11-16 2009-02-26 삼성전자주식회사 열방출 특성을 개선한 반도체 패키지
US8643172B2 (en) * 2007-06-08 2014-02-04 Freescale Semiconductor, Inc. Heat spreader for center gate molding
US8410602B2 (en) * 2007-10-15 2013-04-02 Intel Corporation Cooling system for semiconductor devices
US7432591B1 (en) * 2008-02-28 2008-10-07 International Business Machines Corporation Thermal enhanced plastic ball grid array with heat sink attachment option
US20110012257A1 (en) * 2009-07-14 2011-01-20 Freescale Semiconductor, Inc Heat spreader for semiconductor package
KR102341755B1 (ko) 2014-11-10 2021-12-23 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP7061949B2 (ja) * 2018-10-24 2022-05-02 ルネサスエレクトロニクス株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521665A (ja) * 1991-07-11 1993-01-29 Nec Corp ヒートシンク付半導体パツケージ
KR19980025624A (ko) * 1996-10-04 1998-07-15 황인길 볼 그리드 어레이 반도체 패키지
KR0178626B1 (ko) * 1995-12-06 1999-03-20 황인길 반도체 패키지의 제조방법 및 그 구조
KR100201391B1 (ko) 1995-12-13 1999-06-15 구본준 에리어 어레이 패키지

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5184211A (en) * 1988-03-01 1993-02-02 Digital Equipment Corporation Apparatus for packaging and cooling integrated circuit chips
US5786635A (en) * 1996-12-16 1998-07-28 International Business Machines Corporation Electronic package with compressible heatsink structure
JP3241639B2 (ja) * 1997-06-30 2001-12-25 日本電気株式会社 マルチチップモジュールの冷却構造およびその製造方法
KR20000059991A (ko) 1999-03-10 2000-10-16 김영환 메탈 그레인 분사 방식을 이용한 피·비·지·에이 패키지의 히트싱크 형성방법
KR20030092538A (ko) 2002-05-30 2003-12-06 주식회사 칩팩코리아 티이비지에이 패키지
US6992891B2 (en) * 2003-04-02 2006-01-31 Intel Corporation Metal ball attachment of heat dissipation devices
US7075180B2 (en) * 2003-12-29 2006-07-11 Intel Corporation Method and apparatus for applying body bias to integrated circuit die

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521665A (ja) * 1991-07-11 1993-01-29 Nec Corp ヒートシンク付半導体パツケージ
KR0178626B1 (ko) * 1995-12-06 1999-03-20 황인길 반도체 패키지의 제조방법 및 그 구조
KR100201391B1 (ko) 1995-12-13 1999-06-15 구본준 에리어 어레이 패키지
KR19980025624A (ko) * 1996-10-04 1998-07-15 황인길 볼 그리드 어레이 반도체 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100963207B1 (ko) 2006-06-20 2010-06-16 브로드콤 코포레이션 집적회로 패키지에서 다이들 상의 과열점들에 대한 열적향상

Also Published As

Publication number Publication date
US7388286B2 (en) 2008-06-17
KR20060080420A (ko) 2006-07-10
US20080213992A1 (en) 2008-09-04
US20060145316A1 (en) 2006-07-06

Similar Documents

Publication Publication Date Title
TWI281238B (en) Thermal enhanced package for block mold assembly
US6236568B1 (en) Heat-dissipating structure for integrated circuit package
US6734552B2 (en) Enhanced thermal dissipation integrated circuit package
US6790710B2 (en) Method of manufacturing an integrated circuit package
US7015072B2 (en) Method of manufacturing an enhanced thermal dissipation integrated circuit package
US7772692B2 (en) Semiconductor device with cooling member
US20030178719A1 (en) Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package
US7122401B2 (en) Area array type semiconductor package fabrication method
US8994168B2 (en) Semiconductor package including radiation plate
GB2325340A (en) Ball grid array package
EP0054539B1 (en) A semiconductor integrated circuit device with an improved heat sink
US7692276B2 (en) Thermally enhanced ball grid array package formed in strip with one-piece die-attached exposed heat spreader
JPH0758254A (ja) マルチチップモジュール及びその製造方法
US7388286B2 (en) Semiconductor package having enhanced heat dissipation and method of fabricating the same
KR100653605B1 (ko) 메탈 코어 히트싱크를 구비하는 반도체 칩 패키지와 그를포함하는 반도체 모듈
US7605020B2 (en) Semiconductor chip package
KR100781100B1 (ko) 반도체 디바이스 및 그 제조 방법
US20190259689A1 (en) Re-Routable Clip for Leadframe Based Product
US6552907B1 (en) BGA heat ball plate spreader, BGA to PCB plate interface
US7235889B2 (en) Integrated heatspreader for use in wire bonded ball grid array semiconductor packages
JP2004260051A (ja) 半導体装置の製造方法および半導体装置
JP3608542B2 (ja) 半導体装置の製造方法
JP3447504B2 (ja) 半導体素子用パッケージ
JP2002033424A (ja) 半導体装置及びその製造方法
US20040195697A1 (en) Method of packaging circuit device and packaged device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110729

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee