TW201740537A - 半導體裝置 - Google Patents

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semiconductor component
terminal
wiring
semiconductor
interposer
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TW105136749A
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Kazuyuki Nakagawa
Katsushi Terajima
Keita Tsuchiya
Yoshiaki Sato
Hiroyuki Uchida
Yuji Kayashima
Shuuichi Kariyazaki
Shinji Baba
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Renesas Electronics Corp
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Abstract

一實施形態之半導體裝置包含有搭載於配線基板之第1半導體零件及第2半導體零件。上述第1半導體零件具有在與外部之間傳送第1信號的第1端子、及在與上述第2半導體零件之間傳送第2信號的第2端子。又，上述第2半導體零件具有在與上述第1半導體零件之間傳送上述第2信號的第3端子。再者，上述第1信號以高於上述第2信號之頻率傳送。又，上述第1半導體零件之上述第2端子與上述第2半導體零件之上述第3端子藉由上述第1配線構件電性連接。再者，上述第1半導體零件之上述第1端子非藉由上述第1配線構件而藉由第1凸塊電極與上述配線基板電性連接。

Description

半導體裝置
本發明係有關於一種半導體裝置，其係有關於一種應用於例如半導體晶片等複數之半導體零件藉由配線構件相互電性連接之半導體裝置而有效的技術。
於日本專利公開公報2014-99591號(專利文獻1)及日本專利公開公報2014-179613(專利文獻2)記載有2個半導體晶片藉由稱為橋接塊或橋接器之構件電性連接的構造。又，於日本專利公開公報2003-345480號(專利文獻3)記載有2個半導體晶片藉由配線基板電性連接之構造。 [先前技術文獻] [專利文獻]
專利文獻1：日本專利公開公報2014-99591號 專利文獻2：日本專利公開公報2014-179613號 專利文獻3：日本專利公開公報2003-345480號
[發明欲解決之問題] 有一技術係將搭載於配線基板上之複數的半導體零件藉由中介層等配線構件相互電性連接，以在半導體零件間進行信號傳送。然而，在使利用上述技術之半導體裝置的性能提高上，有改善之餘地。
其他之課題及新特徵應可從本說明書之記述及附加圖式清楚明白。 [用以解決問題之手段]
一實施形態之半導體裝置包含有搭載於配線基板之第1半導體零件及第2半導體零件。上述第1半導體零件具有在與外部之間傳送第1信號之第1端子、及在與上述第2半導體零件之間傳送第2信號之第2端子。又，上述第2半導體零件具有在與上述第1半導體零件之間傳送上述第2信號之第3端子。再者，上述第1信號以高於上述第2信號之頻率傳送。又，上述第1半導體零件之上述第2端子與上述第2半導體零件之上述第3端子藉由上述第1配線構件電性連接。再者，上述第1半導體零件之上述第1端子非藉由上述第1配線構件而藉由第1凸塊電極與上述配線基板電性連接。 [發明的功效]
根據上述一實施形態，可使半導體裝置之性能提高。
[用以實施發明之形態] (本案之記載形式、基本用語、用法之說明) 在本案中，實施態樣之記載依需要，為了方便而分為複數段等記載，除了特別明示並非如此之主旨的情形外，該等並非相互獨立分開，不論記載之前後，單一例之各部分其中一者是另一者的部分細節、或是一部分或全部之變形例等。又，原則上，同樣的部分省略重複之說明。又，實施態樣之各構成要件除了特別明示並非如此之情形、理論上限定其數目之情形及從文章脈絡顯而易見並非如此之情形外，並非必要。
同樣地，在實施態樣等記載中，關於材料、組成等，提及「由A構成之X」等，也是除了特別明示並非如此之主旨的情形及從文章脈絡顯而易見並非如此之情形外，並不排除包含A以外之要件。舉例而言，就成分來說，其係指「包含A作為主要成分之X」等。舉例而言，提及「矽構件」等，也是並不限單一之矽，也包含SiGe(矽鍺)合金、或其他以矽為主要成分之多元合金、含有其他添加物等的構件是無須贅言的。又，提及鍍金、Cu層、鍍鎳等，也是除了特別明示並非如此之主旨的情形外，不僅是包含單一成分，分別以金、Cu、鎳等為主要之成分的構件也包含在內。
再者，提及特定之數值、數量時，也是除了特別明示並非如此之主旨的情形、理論上限定其數目之情形及從文章脈絡顯而易見並非如此之情形外，可為超過該特定數值之數值，亦可為不到該特定數值之數值。
又，在實施形態之各圖中，同一或同樣之部分以同一或類似之記號或者參照號碼顯示，說明原則上不重複。
又，在附加圖式中，倒是繁雜時或與空隙之區別明確時，有即使為截面，仍省略剖面線等之情形。與此相關的是從說明等顯而易見時等，即使為平面上封閉之孔，也有省略背景之輪廓線的情形。再者，即使非截面，為了明示非空隙或明示區域之界限，也有附上剖面線或點圖型之情形。
又，在本案中，將於由例如矽(Si)等半導體材料構成之半導體基板形成積體電路後藉分割成複數之單一片體而得的半導體零件稱為半導體晶片。又，將具有上述半導體晶片、搭載有上述半導體晶片之基材(例如配線基板或引線框架)、及具有與上述半導體晶片電性連接之複數的外部端子之半導體零件稱為半導體封裝。再者，有將半導體晶片及半導體封裝稱為半導體零件或半導體裝置之情形。半導體零件或半導體裝置係半導體晶片及半導體封裝之總稱。又，半導體零件或半導體裝置亦包含複數之半導體零件搭載於配線基板等基材之構件。舉例而言，在以下之實施形態中，將複數之半導體零件搭載於配線基板的構件稱為半導體裝置。因而，在以下之實施形態中，半導體零件係指半導體晶片或半導體封裝。
＜搭載有複數之半導體零件的半導體裝置＞ 謀求半導體裝置之性能提高的途徑包含例如資料處理速度之提高、資料處理功能之多樣化或通信速度之提高等途徑。又，由於對半導體裝置要求小型化，故謀求性能提高之際，需抑制伴隨性能提高而產生之裝置的大型化。
在此，當使例如1個半導體晶片內裝設有多個功能時，因半導體晶片之安裝面積增大，而造成半導體裝置之大型化。又，當使1個半導體晶片內裝設有多個功能(例如多種電路或多個電路)時，使半導體晶片之複數的功能中之一部分的性能提高之際，由於需重新審視半導體晶片全體之設計，故開發需要時間。
另一方面，構造係於1個半導體封裝搭載有複數之半導體零件時，複數之半導體零件各自具有之功能(電路板)可單純化。因此，即使內裝有複數之半導體零件時，結果亦可抑制半導體裝置之大型化。又，使半導體裝置之複數的功能中之一部分的性能提高之際，由於只要重新審視具有作為性能提高之對象的功能之半導體零件的設計即可，故可縮短開發期間。
又，將複數之半導體零件各自具有的電路(功能)電性連接時，需將複數之半導體零件相互電性連接，以在複數之半導體零件間傳送信號。是故，若藉由例如後述圖1所示之中介層40等配線構件，將複數之半導體零件電性連接，便可藉由配線構件傳送信號。
中介層40等配線構件，比起作為半導體封裝之基材的配線基板(封裝基板)，可以高密度形成多條配線。因此，複數之半導體零件藉由中介層相互電性連接時，可抑制因使中介層介在其中而引起之半導體裝置的大型化。
然而，雖然中介層等配線構件可以高密度安裝多條配線路徑，但複數之配線路徑各自之阻抗特性降低。舉例而言，由於複數之配線路徑各自的截面積小，故配線電阻大。又再舉例而言，由於複數之配線路徑各自的阻抗值易受配線構造之影響，故易於信號傳送路徑之中途產生阻抗不連續點。因而，以中介層具有之配線路徑傳送高頻信號時，有因配線路徑之阻抗特性而無法傳送信號之情形。
以下，就圖1所示之本實施形態的半導體裝置PKG1及圖1之檢討例的圖28所示之半導體裝置PKGh1作說明。圖1係示意顯示本實施形態之半導體裝置的結構例之說明圖。又，圖28係示意顯示圖1之檢討例的半導體裝置之結構的說明圖。
在圖1及圖28中，為易判別地顯示半導體裝置之結構例及電路結構例，即使為截面圖，仍省略剖面線。又，以2點鏈線示意顯示半導體零件20及半導體零件30具有之電路，連接於各電路之信號傳送路徑以實線顯示。
又，在圖1及圖28中，示意顯示半導體裝置搭載於安裝基板(母板)MB1並藉由安裝基板MB1連接於外部機器EX1及電位供給部PS1之狀態。換言之，圖1所示之結構係半導體裝置PKG1搭載於安裝基板MB1且藉由安裝基板MB1與外部機器EX1電性連接之電子裝置。
又，在圖1及圖28中，代表性顯示半導體裝置PKG1(在圖28為半導體裝置PKGh1)具有之多條配線路徑中的一部分。因而，半導體裝置PKG1(在圖28為半導體裝置PKGh1)具有之配線路徑數亦可為圖1及圖28所示之數以上。
圖1所示之半導體裝置PKG1及半導體裝置PKGh1(參照圖28)分別包含有封裝基板亦即配線基板10、搭載於配線基板10之上面10t上的半導體零件20及半導體零件30、將半導體零件20與半導體零件30之間電性連接的配線構件亦即中介層40(在圖28為中介層40h)。中介層(橋接晶片)40係具有在非藉由配線基板10下將半導體零件20與半導體零件30電性連接之複數的配線路徑之配線構件。
又，半導體裝置PKG1及半導體裝置PKGh1(參照圖28)分別包含有在與外部機器EX1之間進行信號傳送之外部介面電路(外部輸入輸出電路)SIF1、核心電路(主電路)SCR1。核心電路SCR1包含對資料信號施行運算處理之運算處理電路(運算處理部)。又，核心電路SCR1亦可包含運算處理電路以外之電路。
在圖1及圖28所示之例中，半導體零件30具有核心電路SCR1，半導體零件20具有外部介面電路SIF1。又，半導體零件20及半導體零件30分別具有藉由中介層40電性連接之內部介面電路SIF2。半導體零件30之內部介面電路SIF2與核心電路SCR1之運算處理電路電性連接。又，半導體零件20之內部介面電路SIF2與外部介面電路SIF1電性連接。換言之，半導體零件30具有之核心電路SCR1的運算處理電路藉由內部介面電路SIF2及半導體零件30具有之外部介面電路SIF1與外部機器EX1電性連接。
又，在將半導體零件20與外部機器EX1之間電性連接的信號傳送路徑Lsg1中，以串列通信方式傳送信號SG1。換言之，信號SG1係構成為串列通信方式用之串列信號。另一方面，在將半導體零件20與半導體零件30之間電性連接的信號傳送路徑Lsg2，以平行通信方式傳送信號SG2。換言之，信號SG2係構成為平行通信方式用之平行信號。
串列通信方式係指在信號傳送路徑中，將以複數之位元構成的資料以1位元逐次傳送之通信方式。另一方面，平行通信方式係指複數之構成的資料藉由複數之信號傳送路徑作為位元群而同時並行傳送的通信方式。
當將對半導體裝置PKG1要求之資料傳輸速度固定來考量時，由於平行通信方式藉由複數之信號傳送路徑傳輸資料，故比起串列通信方式，可將複數之信號傳送路徑各自之傳送速度(傳送頻率、運作時鐘)設定較低。又，平行通信方式比起串列通信方式，可使輸入輸出電路之構造單純化。因此，以平行通信方式傳送圖1所示之信號SG2時，可使內部介面電路SIF2之構造單純化。此時，由於可減低內部介面電路SIF2之專用面積，故可使半導體裝置PKG1小型化。
惟，平行通信方式比起串列通信方式，一般信號傳送距離之上限較短。舉例而言，由於平行通信方式藉由複數之信號傳送路徑同時傳輸資料，故當在高速信號傳送上，因距離增長，而偏斜增大時，便不易同步。再舉例而言，在平行通信方式，規定資料傳輸速度之主要原因有匯流排寬度(信號傳送路徑之數)。因此，為平行通信方式時，便以高密度設多條信號傳送路徑。如此，當在以高密度設有多條信號傳送路徑之狀態下，使信號傳送距離長時，便產生在並行之信號傳送路徑間的串音雜訊之問題。
另一方面，為串列通信方式時，輸入輸出電路需要轉換串列通信方式與平行通信方式之轉換電路，電路構造比平行通信方式複雜。舉例而言，在俯視圖1所示之半導體零件20時，外部介面電路SIF1之專有面積大於內部介面電路SIF2之專有面積。在轉換電路，將以串列通信方式輸入之信號轉換成平行通信方式來輸出，將以平行通信方式輸入之信號轉換成串列通信方式來輸出。此轉換電路稱為SerDes(Serializer：串聯器/Deserializer：解串器)。
然而，為串列通信方式時，由於將以複數之位元構成的資料以1位元逐次傳送，故即使信號傳送距離長，亦不易產生偏斜引起之同步的問題。又，為串列通信方式時，由於藉提高複數之信號傳送路徑各自的傳送速度(傳送頻率、運作時鐘)，可使資料傳輸速度提高，故比起平行通信方式，可減低信號傳送路徑之數。因此，易施行用以減低相鄰的信號傳送路徑之間的串音雜訊之影響的對策。舉例而言，若於信號傳送路徑之周圍配置可供給固定電位之屏蔽導體層時，便可減低相鄰的信號傳送路徑之間的串音雜訊之影響。
如上述，平行通信方式與串列通信方式各有優點，藉在圖1所示之信號傳送路徑Lsg2等信號傳送距離短之部分，使用平行通信方式，可使半導體裝置PKG1小型化。另一方面，在如信號傳送路徑Lsg1般在與半導體裝置PKG1之間傳送信號的部分，信號傳送距離相對較長。因此，藉於信號傳送路徑Lsg1應用串列通信方式，可穩定地傳送信號。
舉例而言，考量令半導體裝置PKG1與外部機器EX1之間的資料傳輸速度為1.05TB/s(兆位元每秒)之情形。在圖1中，代表性地顯示差動對之信號傳送路徑Lsg1及1條信號傳送路徑Lsg2。當令差動對之信號傳送路徑Lsg1的傳送速度為56Gbps(十億位元每秒)時，藉設150對之信號傳送路徑Lsg1，可實現1.05TB/s之資料傳輸速度。差動對之信號傳送路徑Lsg1分別以成對之2條配線路徑構成。因而，當考慮發送用信號傳送路徑與接收用信號傳送路徑時，實現1.05TB/s所需之端子數為150×2×2=600。又，當令1條信號傳送路徑Lsg2之傳送速度為2Gbps時，藉設4200條之信號傳送路徑Lsg2，可實現1.05TB/s之資料傳輸速度。
此外，以例如信號波形之1波長傳送2位元量之資料時，傳送速度與頻率之關係為2對1。因而，將上述例換算成頻率時，當信號傳送路徑Lsg1之傳送速度為56Gbps時，信號SG1之信號波形的頻率便為28GHz(吉赫)。又，當信號傳送路徑Lsg2之傳送速度為2Gbps時，信號SG1之信號波形的頻率為1GHz(吉赫)。
如上述，將多條信號傳送路徑Lsg1連接於外部介面電路SIF1時，外部介面電路SIF1之專有面積增大。因此，於半導體零件30連接所有信號傳送路徑Lsg1時，核心電路SCR1與外部介面電路SIF1之配置上的限制增大，半導體零件30之平面面積(主面30t之面積)增大。然而，若如本實施形態般，構造為於半導體零件20連接多條信號傳送路徑Lsg1中之至少一部分，且半導體零件30之核心電路SCR1藉由半導體零件20與外部傳送信號時，便可使半導體零件20及半導體零件30各自之配置單純化。
在此，將半導體零件20與半導體零件30電性連接之方法可考量如圖28所示之半導體裝置PKGh1般，於配線基板10上搭載中介層40h，並於中介層40h上搭載半導體零件20與半導體零件30。為半導體裝置PKGh1時，半導體零件20及半導體零件30全體搭載於中介層40h。換言之，半導體裝置PKGh1具有之半導體零件20及半導體零件30分別藉由中介層40h與配線基板10電性連接。
因此，為半導體裝置PKGh1時，以串列通信方式傳送信號SG1之信號傳送路徑Lsg1的一部分通過中介層40h。中介層40h係形成以平行通信方式傳送信號SG2之信號傳送路徑Lsg2的配線構件。因此，在中介層40h，以高密度配置有截面積比配線基板10小之細微配線。換言之，在中介層40h之配線設計應用的設計規則比起在配線基板10之配線設計應用的設計規則，配線之厚度、配線寬度、及相鄰之配線間距離的設計基準值較小。舉例而言，在圖28所示之例中，連接於構成信號傳送路徑Lsg1之一部分的半導體零件20之端子PD1的凸塊電極BPh1之體積係小於圖1所示之凸塊電極(導電性構件)BP1之體積且與凸塊電極(導電性構件)BP2及凸塊電極(導電性構件)BP3相同程度之體積。
因此，中介層40h具有之配線路徑的配線電阻，比起配線基板10具有之配線路徑的配線電阻，相對較高。因此，在中介層40h，比起配線基板10，易產生配線電阻引起之信號的損失。又，由於複數之配線路徑各自的阻抗值易受配線構造之影響，故易於信號傳送路徑之中途產生阻抗不連續點。再者，在阻抗不連續點，產生因信號之反射引起的傳送損失。
又，使用配線路徑之截面積小的細微配線路徑來進行信號傳送時之信號損失的程度對應傳送之信號的波長、換言之為頻率而變化。即，當為信號波長長之低頻信號時，通過細微配線路徑之際產生的損失少。另一方面，當為信號波長短之高頻信號時，由於易受配線電阻引起之損失或阻抗不連續點之反射的影響，故信號損失增大。亦即，在圖28所示之例中，傳送傳送速度相對快(換言之頻率高)之信號SG1的信號傳送路徑Lsg1通過中介層40h之際產生的信號損失大於傳送信號SG2之信號傳送路徑Lsg2通過中介層40h之際產生的信號損失。
當信號損失增大時，信號波形之振幅便縮小。又，當信號損失增大時，信號波形產生變形。因此，在接收信號之側的信號波形紊亂，而造成通信之可靠度降低。
是故，在本實施形態中，如圖1所示，傳送信號SG1之信號傳送路徑Lsg1構造成在非藉由中介層40下，將半導體零件20之外部介面電路SIF1與外部機器EX1之間電性連接。
即，如圖1所示，半導體裝置PKG1具有之半導體零件20具有主面20t，該主面配置有在與外部(外部機器EX1)之間傳送信號的端子PD1、及在與半導體零件30之間傳送信號SG2的端子PD2。又，半導體裝置PKG1具有之半導體零件30具有配置有在與半導體零件20之間傳送信號SG2之端子PD3的主面30t。又，信號SG1以高於信號SG2之頻率(高傳送速度)傳送。再者，半導體零件20之端子PD1非藉由中介層40而藉由凸塊電極BP1與配線基板10電性連接。又，半導體零件20之端子PD2與半導體零件30之端子PD3藉由中介層40電性連接。
根據本實施形態，由於利用串列通信方式以高速(高頻)傳送信號SG1之信號傳送路徑Lsg1不經由中介層40而藉由凸塊電極BP1連接於配線基板10，故可減低高速傳送路徑之信號損失。另一方面，在半導體零件20與半導體零件30之間傳送信號SG2之信號傳送路徑Lsg2經由複數之配線以高密度配置的中介層40。因此，即使應用平行通信方式，信號傳送路徑Lsg2之數增加時，亦可抑制半導體裝置PKG1之平面面積的增加。
如上述，信號傳送路徑Lsg2之傳送速度為例如2Gbps左右，信號SG2之信號波形的頻率為1GHz左右。以連接半導體零件20與半導體零件30之間的程度之傳送距離進行1GHz左右之頻率的信號波形之信號傳送時，即使經由中介層40，對信號傳送之波形品質造成的影響仍少。然而，當傳送速度為10GHz以上時，高頻帶之傳送損失增加，且信號週期亦縮短。因此，由於不再有時間容限，故需抑制波形品質之惡化。舉例而言，即使為串列通信方式，若頻率為1GHz左右，便可藉由中介層40，傳送信號。另一方面，為以10GHz以上之頻率傳送信號的信號傳送路徑時，如圖1所示，藉構造成不經由中介層40之信號傳送路徑Lsg1的構造，可大幅減低信號損失，而可獲得連阻抗失配也抑制之良好波形品質。
又，如圖1所示，半導體零件20之端子PD2與半導體零件30之端子PD3的離開間距小於半導體零件20之端子PD1與半導體零件30之端子PD3的離開間距。換言之，俯視時，半導體零件20之端子PD2配置於半導體零件20之端子PD1與半導體零件30的端子PD3之間。此時，可縮短藉由中介層40傳送信號SG2之信號傳送路徑Lsg2的兩端部亦即端子PD2與端子PD3之間的傳送距離。如上述，為平行通信方式時，當傳送距離增長，偏斜引起之同步的問題、傳送損失增加之問題或串音雜訊之問題便顯而易見。因而，從減低平行通信方式之該等問題的觀點而言，宜縮小端子PD2與端子PD3之離開間距，而縮短信號傳送路徑Lsg2之傳送距離。
又，從縮短信號傳送路徑Lsg2之傳送距離的觀點而言，宜為以下之結構。即，如圖1所示，半導體零件20之端子PD2與半導體零件30之端子PD3的離開間距小於半導體零件20之端子PD1與端子PD2的離開間距。換言之，俯視時，半導體零件20之端子PD2配置於比起半導體零件20之端子PD1更靠近半導體零件30之端子PD3的位置。如此，若將信號傳送路徑Lsg2之傳送距離縮短至半導體零件20之端子PD2與半導體零件30之端子PD3的離開間距小於半導體零件20之端子PD1與端子PD2的離開間距之程度，便可大幅減低平行通信方式之上述問題。
又，在圖1所示之例中，半導體零件20及半導體零件30分別與中介層藉由凸塊電極電性連接。詳而言之，半導體零件20之端子PD2藉由凸塊電極BP2與中介層40電性連接。又，半導體零件30之端子PD3藉由凸塊電極BP3與中介層40電性連接。凸塊電極BP2及凸塊電極BP3分別係例如焊球或形成柱狀之導電性構件。如此，藉由凸塊電極將配線構件與半導體零件電性連接時，在半導體零件與配線構件之間的傳送距離可縮短這點佳。
又，連接於半導體零件20之配線路徑亦可連接上述信號傳送路徑Lsg1及信號傳送路徑Lsg2以外之傳送路徑。舉例而言，在圖1所示之例中，於半導體零件20配置有可供給接地電位VG1之端子PD4及端子PD5。於半導體零件20連接有可從外部(在圖1所示之例中為電位供給部PS1)供給接地電位VG1之配線路徑Lvg1及可在半導體零件20與半導體零件30之間傳送接地電位VG1的配線路徑Lvg2。在圖1所示之例中，可從電位供給部PS1藉由端子PD4將接地電位VG1供至外部介面電路SIF1及內部介面電路SIF2。又，端子PD5連接於內部介面電路SIF2，接地電位VG1可藉由內部介面電路SIF2供至端子PD5。
可供給接地電位VG1之配線路徑Lvg1可利用作為傳送信號傳送路徑Lsg1之信號波形的參考電位之參考路徑。又，供給接地電位之配線路徑Lvg1配置於信號傳送路徑Lsg1之周圍時，可利用作為抑制從信號傳送路徑Lsg1產生之雜訊或對信號傳送路徑Lsg1之雜訊的傳遞之屏蔽導體。
同樣地，可在與半導體零件30之間傳送接地電位VG1之配線路徑Lvg2可利用作為傳送信號傳送路徑Lsg2之信號波形的參考電位之參考路徑。又，配線路徑Lvg2可利用作為抑制從信號傳送路徑Lsg2產生之雜訊或對信號傳送路徑Lsg2之雜訊的傳遞。
又，半導體零件20之端子PD4非藉由中介層40而藉由凸塊電極BP4與配線基板10電性連接。再者，半導體零件20之端子PD5藉由凸塊電極BP5與中介層40電性連接。在圖1所示之例中，中介層40之配線路徑Lvg2藉由半導體零件20與配線基板10連接，並未與配線基板10直接連接。此時，亦可不於中介層40之下面40b(參照後述圖5)側設端子。
惟，將接地電位VG1供至中介層40之配線路徑Lvg2的方法之變形例係亦可於中介層40與配線基板10之間、亦即中介層40之下面40b側設端子，藉由該端子將配線基板10與配線路徑Lvg2直接連接。由於若從與配線基板10連接之端子供給接地電位VG1，接地電位VG1之供給路徑便可增加，故可使配線路徑Lvg2之電位穩定化。
又，在圖1所示之例中，在主面20t，半導體零件20之端子PD4配置於端子PD1與端子PD2之間。換言之，在與外部之間傳送信號SG1的端子PD1配置於比端子PD2及端子PD4遠離中介層40之位置。在圖1所示之例中，信號傳送路徑Lsg1朝遠離半導體零件30之方向引出。藉此，可確保配置多條信號傳送路徑Lsg1之空間。
另一方面，將接地電位VG1供至半導體零件20之端子PD4配置於端子PD5附近時，經由端子PD4將接地電位VG1供至端子PD5之際，接地電位VG1之供給路徑距離縮短。藉此，可使配線路徑Lvg2之電位穩定。
惟，配線路徑Lvg1利用作為傳送信號傳送路徑Lsg1之信號波形的參考電位之參考路徑時，信號傳送路徑Lsg1與作為參考路徑之配線路徑Lvg1的離開間距宜為一定。因而，複數之端子PD4中的一部分亦可設於複數之端子PD2附近。舉例而言，於半導體零件20之主面20t設有複數之端子PD1時，亦可於複數之端子PD1之間設複數之端子PD4中的一部分。
又，在圖1所示之例中，於半導體零件20之主面20t配置有可從外部(在圖1所示之例中為電位供給部PS1)供給電源電位VD1之端子PD6。於半導體零件20連接有可從外部供給電源電位VD1之配線路徑Lvd1。半導體零件20之端子PD6非藉由中介層40而藉由凸塊電極BP6與配線基板10電性連接。
電源電位VD1係驅動例如半導體零件20之外部介面電路SIF1、或半導體零件20之內部介面電路SIF2或者該等兩者之驅動電源用電位。由於如圖1所示，藉非藉由中介層40而從配線基板10直接供給電源電位VD1，可減低配線路徑Lvd1之阻抗，故可使電源電位VD1穩定化。
又，在圖1所示之例中，在主面20t，半導體零件20之端子PD6配置於端子PD1與端子PD2之間。換言之，在與外部之間傳送信號SG1之端子PD1配置於比端子PD2及端子PD6遠離中介層40之位置。在圖1所示之例中，信號傳送路徑Lsg1朝遠離半導體零件30之方向引出。藉此，可確保配置多條信號傳送路徑Lsg1之空間。
又，在圖1所示之例中，在主面20t，半導體零件20之端子PD6配置於端子PD1與端子PD4之間。換言之，將接地電位VG1供至半導體零件20之端子PD4配置於比端子PD1及端子PD6靠近連接於中介層40之端子PD5的位置。如此，將電源電位VD1供至半導體零件20之端子PD4配置於端子PD5附近時，經由端子PD4將接地電位VG1供至端子PD5之際，接地電位VG1之供給路徑距離縮短。藉此，可使配線路徑Lvg2之電位穩定。
又，由於半導體零件30之核心電路SCR1如上述藉由半導體零件20之外部介面電路SIF1與外部通信，故並不限定半導體零件30是否在非藉由中介層40下與配線基板10電性連接。舉例而言，在圖1所示之例中，於半導體零件30配置有可從外部(在圖1所示之例中為電位供給部PS1)供給接地電位VG1之端子PD7及可供給電源電位VD2之端子PD8。於半導體零件30連接有可從外部供給電源電位VD1之配線路徑Lvd1及從可從外部供給電源電位VD2之配線路徑Lvd2。半導體零件30之端子PD7非藉由中介層40而藉由凸塊電極BP7與配線基板10電性連接。又，半導體零件30之端子PD8非藉由中介層40而藉由凸塊電極BP8與配線基板10電性連接。電源電位VD2係驅動例如半導體零件30之核心電路SCR1、或半導體零件30之內部介面電路SIF2或者該等兩者之驅動電源用電位。如圖1所示，由於藉非藉由中介層40而從配線基板10直接供給電源電位VD2，可減低配線路徑Lvd2之阻抗，故可使電源電位VD2穩定化。
又，舉例而言，圖1之變形例係亦可不直接連接半導體零件30與配線基板10，電源電位VD2及接地電位VG1藉由中介層40供給。
又，在圖1所示之例中，半導體零件連接於中介層40且配置有可供給接地電位VG1之端子PD9。端子PD9構成可在半導體零件20與半導體零件30之間傳送接地電位VG1的配線路徑Lvg2之一部分。可在半導體零件20與半導體零件30之間傳送接地電位VG1的配線路徑Lvg2可利用作為傳送信號傳送路徑Lsg2之信號波形的參考電位之參考路徑。又，配線路徑Lvg2可利用作為抑制從信號傳送路徑Lsg2產生之雜訊或對信號傳送路徑Lsg2之雜訊的傳遞之屏蔽導體。
＜半導體裝置之構造＞ 接著，就圖1所示之半導體裝置PKG1的構造例作說明。圖2係圖1所示之半導體裝置的上視圖。圖3係圖2所示之半導體裝置的下視圖。又，圖4係沿著圖2之A-A線的截面圖。再者，圖5係顯示圖4所示之半導體零件與中介層之連接部分的周邊之放大截面圖。圖6係顯示圖4所示之複數的半導體零件中異於圖5所示之半導體零件的半導體零件與中介層之連接部分的周邊之放大截面圖。
在圖3之後的各平面圖及截面圖，為易觀看，而將端子數減少來顯示。然而，端子數除了圖3之後的各圖所示之態樣外，有各種變形例。舉例而言，圖3所示之焊球11的數亦可多於圖3所示之數。再舉例而言，如使用圖1所說明，於半導體零件20設150對差動對之信號傳送路徑Lsg1時，傳送信號SG1之端子PD1及焊球11需要600個以上。再者，設4200條信號傳送路徑Lsg2時，傳送信號SG2之端子PD2需要4200個以上。又，除了上述，可供給接地電位VG1之端子PD4及可供給電源電位VD1之端子PD5可分別各設複數個。又，在圖4中，代表性顯示配線基板10及中介層40各自具有之複數的配線中之一部分。
如圖2所示，本實施形態之半導體裝置PKG1具有的半導體零件20及半導體零件30分別搭載於配線基板10之上面10t上。在圖2所示之例中，半導體零件20及半導體零件30分別形成四角形，且排列配置成俯視時相互對向。又，在圖2所示之例中，配線基板10俯視時形成四角形。
在圖2及圖4所示之例中，半導體零件20及半導體零件30為半導體晶片，該半導體晶片具有例如由矽等半導體材料構成之半導體基板、形成於半導體基板之主面的複數之半導體元件、積層於半導體基板之主面上的配線層及藉由配線層與複數之半導體元件電性連接的複數之端子。然而，半導體零件20及半導體零件30不限半導體晶片，有各種變形例。舉例而言，亦可使用積層有複數之半導體晶片的半導體晶片積層體或半導體晶片搭載於配線基板等配線材之半導體封裝作為圖2及圖4所示之半導體零件20或半導體零件30。又，變形例亦可如後述圖13所示之半導體裝置PKG3般，除了半導體零件20及半導體零件30B，還具有半導體零件60。
又，俯視時，於半導體零件20與半導體零件30之間配置有中介層40。詳而言之，於半導體零件20與半導體零件30之間配置有中介層40中之一部分，中介層40之另一部分與半導體零件20重疊，中介層40之又另一部分與半導體零件30重疊。在中介層40與半導體零件20重疊之部分，中介層40與半導體零件20電性連接，在中介層40與半導體零件30重疊之部分，中介層40與半導體零件30電性連接。
又，在圖2所示之例中，半導體零件20之平面面積(背面20b之面積)小於半導體零件30之平面面積(背面30b之面積)。如使用圖1所說明，半導體零件30具有包含運算處理電路之核心電路SCR1。核心電路SCR1除了運算處理電路外，還包含執行半導體裝置PKG1具有之功能所需的各種電路。舉例而言，亦可具有暫時記錄所接收之資料或發送前之資料的記錄電路等。或者，亦可具有異於半導體零件20之外部介面電路SIF1，非藉由半導體零件20而在與外部之間傳送信號的外部介面電路。又，亦可具有供給用以驅動各種電路之電力的電路。如此，將某裝置或系統之動作所需的電路匯集形成於1個半導體晶片之半導體裝置稱為SoC(System on a Chip：單晶片系統)。由於半導體零件30之核心電路SCR1包含複數之電路，故電路之專有面積增大。因此，在圖2所示之例中，半導體零件30之平面面積增大。
另一方面，於半導體零件20形成有外部介面電路SIF1，主要具有將外部機器EX1與半導體零件20之間的信號傳送中繼之中繼零件的功能。雖也取決於連接之信號傳送路徑Lsg1的數，但外部介面電路SIF1之專用面積小於半導體零件30之核心電路SCR1的專有面積。因此，在圖2所示之例中，半導體零件20之平面面積小於半導體零件30之平面面積。
惟，半導體零件20及半導體零件30之平面面積有各種變形例。舉例而言，亦可於半導體零件20形成核心電路SCR1。此時，半導體零件20之平面面積增大。又，當半導體零件30所需之電路的種類少時，可使半導體零件30之平面面積縮小。此時，亦有半導體零件20及半導體零件30各自之平面面積相同的情形。或者，亦有半導體零件20之平面面積大於半導體零件30之平面面積的情形。
又，在圖2所示之例中，中介層40之平面面積小於半導體零件20之平面面積及半導體零件30之平面面積。如上述，為平行通信方式時，宜縮短連接半導體零件20與半導體零件30之信號傳送路徑Lsg2(參照圖1)的傳送路徑距離。如圖2所示，中介層40之平面面積小時，連接半導體零件20與半導體零件30之配線路徑的路徑距離便縮短。因而，從縮短信號傳送距離之觀點而言，中介層40之平面面積宜小於半導體零件20之平面面積及半導體零件30之平面面積。
惟，中介層40之平面面積按形成於中介層40之信號傳送路徑數及配置，而有各種變形例。舉例而言，亦有若供配線佈線之空間增大，中介層40之平面面積便增大之情形。此時，也有中介層40之平面面積大於半導體零件20及半導體零件30之平面面積的情形。即使中介層40之平面面積大於半導體零件20及半導體零件30之平面面積時，半導體零件20也宜具有俯視時，不與中介層40重疊之部分。
又，如圖4所示，半導體零件20與配線基板10藉由複數之凸塊電極(導電性構件)51電性連接。複數之凸塊電極51分別係將半導體零件20與配線基板10電性連接之導電性構件，配置於半導體零件20與配線基板10之間。複數之凸塊電極51包含連接於圖1所示之端子PD1的凸塊電極BP1。又，複數之凸塊電極51包含連接於圖1所示之端子PD4的凸塊電極BP4。再者，複數之凸塊電極51包含連接於圖1所示之端子PD6的凸塊電極BP6。
又，半導體零件30與配線基板10藉由複數之凸塊電極(導電性構件)52電性連接。複數之凸塊電極52分別係將半導體零件30與配線基板10電性連接之導電性構件，配置於半導體零件30與配線基板10之間。又，複數之凸塊電極52包含連接於圖1所示之端子PD7的凸塊電極BP7。再者，複數之凸塊電極53包含連接於圖1所示之端子PD8的凸塊電極BP8。
在本實施形態中，半導體零件20以半導體零件20之主面20t與配線基板10之上面10t對向的狀態，以所謂面朝下安裝方式搭載於配線基板10上。又，半導體零件30以半導體零件30之主面30t與配線基板10之上面10t對向的狀態，以所謂面朝下安裝方式搭載於配線基板10上。又，圖4所示之凸塊電極51及凸塊電極52分別係例如焊球或形成柱狀之金屬構件。凸塊電極51及凸塊電極52可於半導體零件20、30與配線基板10之間的狹小間隙(例如100μm左右)以狹小間距(例如中心間距離為150μm~200μm左右)排列。
在圖4所示之例中，配置成相互對向之半導體零件20的端子21與配線基板10之接合墊16藉由凸塊電極51電性連接。又，配置成相互對向之半導體零件的端子31與配線基板10之接合墊16藉由凸塊電極52電性連接。將如此相互對向之端子間藉由凸塊電極電性連接之方法稱為覆晶接合方式。
又，如圖4所示，半導體零件20與中介層40、及半導體零件30與中介層40分別藉由複數之凸塊電極(導電性構件)53電性連接。複數之凸塊電極53係分別為將中介層40與半導體零件20或半導體零件30電性連接之導電性構件，分別配置於中介層40與半導體零件20之間、及中介層40與半導體零件30之間。複數之凸塊電極53包含連接於圖1所示之端子PD2的凸塊電極BP2。又，複數之凸塊電極53包含連接於圖1所示之端子PD3的凸塊電極BP3。再者，複數之凸塊電極53包含連接於圖1所示之端子PD5的凸塊電極BP5。又，凸塊電極53係焊球或形成柱狀之金屬構件。
在本實施形態中，半導體零件20與中介層40、及半導體零件30與中介層40分別以覆晶接合方式電性連接。即，如圖5所示，配置成相互對向之半導體零件20的端子22與中介層40之接合墊(端子、中繼基板端子)41藉由凸塊電極53電性連接。又，如圖6所示，配置成相互對向之半導體零件的端子32與中介層40之接合墊(端子、中繼基板端子)42藉由凸塊電極53電性連接。此外，將中介層40具有之複數的接合墊(端子、中繼基板端子)中，如圖5所示，配置於與半導體零件20於厚度方向重疊之位置的接合墊稱為接合墊41，將如圖6所示，配置於與半導體零件30於厚度方向重疊之位置的接合墊稱為接合墊42。
又，圖5所示之接合墊41與圖6所示之接合墊42藉由中介層40具有之配線43相互電性連接。亦即，圖4所示之半導體零件20與半導體零件30藉由中介層40之配線43電性連接。
又，在本實施形態中，在厚度方向(即，垂直相交於配線基板10之上面10t的Z方向)，中介層40具有位於半導體零件20與配線基板10之間的部分、及位於半導體零件30與配線基板10之間的部分。又，如圖5所示，於中介層40之下面40b與配線基板10的上面10t之間有空出間隙，並於間隙配置有樹脂體55。如此，於半導體零件20、30與配線基板10之間配置有中介層40之一部分時，凸塊電極53之高度(圖4所示之Z方向的長度)小於凸塊電極51及凸塊電極52之高度(圖4所示之Z方向的長度)。舉例而言，凸塊電極51及凸塊電極52各自之高度(厚度)為100μm左右。另一方面，複數之凸塊電極53各自之高度(厚度)為30μm左右。
又，由於複數之凸塊電極53分別構成使用圖1所說明之信號傳送路徑Lsg2的一部分，故可以高密度配置多個凸塊電極53。複數之凸塊電極53分別以例如中心間距離為10μm~30μm左右的間距排列。因此，凸塊電極53之寬度、即垂直相交於圖5及圖6所示之Z方向的X方向之長度為5μm~20μm左右。因此，凸塊電極53之體積小於凸塊電極51(參照圖5)及凸塊電極52(參照圖6)之體積。
又，如圖4所示，複數之凸塊電極51、複數之凸塊電極52及複數之凸塊電極53分別以樹脂體密封。詳而言之，在本實施形態中，複數之凸塊電極51及複數之凸塊電極52分別以樹脂體55密封。又，複數之凸塊電極53分別以異於樹脂體55之樹脂體56密封。樹脂體55及樹脂體56之彈性分別低於凸塊電極51、凸塊電極52及凸塊電極53。
因此，例如對半導體裝置PKG1施加溫度循環負載時，於凸塊電極51、凸塊電極52或凸塊電極53附近產生之應力可以樹脂體55或樹脂體56緩和。換言之，樹脂體55及樹脂體56具有抑制對凸塊電極51、凸塊電極52及凸塊電極53任一者產生應力集中之應力緩和層的功能。再者，藉抑制對凸塊電極51、凸塊電極52及凸塊電極53任一者產生應力集中，可抑制使用圖1所說明之信號傳送路徑Lsg1或信號傳送路徑Lsg2之特性惡化或斷線。亦即，根據本實施形態，藉將構成信號傳送路徑之複數的凸塊電極分別以樹脂密封，可使信號傳送路徑之可靠度提高。
又，在本實施形態中，以異於密封凸塊電極51及凸塊電極52之樹脂體55的樹脂體56密封凸塊電極53。樹脂體55及樹脂體56之例如構成成分彼此不同。或者，樹脂體55及樹脂體56之例如成分的混合比例彼此不同。抑或，樹脂體55及樹脂體56之例如形成的時間點不同，於樹脂體55與樹脂體56之間形成有如圖5及圖6所示之界限面56s。或者，樹脂體55及樹脂體56亦可具有上述不同點中之複數的不同點。又，本實施形態之變形例係樹脂體55及56亦可為同一樹脂材料。
如圖4所示，凸塊電極53之高度及體積異於凸塊電極51及凸塊電極52。因此，用以將凸塊電極53以樹脂密封之條件與用以將凸塊電極51及凸塊電極52以樹脂密封之條件不同。因此，如本實施形態般，當以異於密封凸塊電極51及凸塊電極52之樹脂體55的樹脂體56密封凸塊電極53時，便可將樹脂體55及樹脂體56之上述應力緩和功能最適當化。
＜各零件之結構＞ 接著，就構成半導體裝置PKG1之主要零件的詳細構造依序說明。圖7係顯示圖4所示之配線基板具有的複數之配線層中之1層的配線配置之例的放大平面圖。圖8係顯示圖2所示之複數的半導體零件各自之主面側的端子排列之例的平面圖。在圖8中，為顯示半導體零件20及半導體零件30與中介層40之位置關係，而以2點鏈線顯示中介層40之輪廓。又，圖9係顯示圖4~圖6所示之中介層的上面側之例的平面圖。在圖9中，以2點鏈線顯示配置於圖5及圖6所示之配線層M2及配線層M3的複數之配線43。
＜配線基板＞ 如圖4所示，半導體裝置PKG1之配線基板10具有位於上面(面、晶片搭載面)10t之相反側的下面(面、安裝面)10b。如圖3所示，在半導體裝置PKG1之安裝面亦即配線基板10之下面10b，半導體裝置PKG1之外部端子亦即複數之焊球(外部端子)11配置成行列狀(陣列狀、矩陣狀)。複數之焊球11分別連接於墊(外部端子)12(參照圖4)。
將如半導體裝置PKG1般，在安裝面側複數之外部端子(焊球11、墊12)配置成行列狀之半導體裝置稱為面陣列型半導體裝置。由於面陣列型半導體裝置PKG1可將配線基板10之安裝面(下面10b)側有效活用作為外部端子之配置空間，故在即使外部端子數增大，仍可抑制半導體裝置PKG1之安裝面積的增大這點佳。亦即，可將外部端子數隨著高功能化、高積體化而增大之半導體裝置PKG1省空間安裝。
又，如圖4所示，配線基板10具有配置於上面10t與下面10b之間的側面10s。配線基板10係具有在半導體裝置PKG1與安裝基板MB1(參照圖1)之間傳送電信號或電位(電源電位、基準電位或接地電位)之複數的配線路徑之基板。配線基板10具有將上面10t側與下面10b側電性連接之複數的配線層(在圖4所示之例中為8層)。設於各配線層之複數的配線13被將複數之配線13間及相鄰的配線層間絕緣之絕緣層14覆蓋。
圖4所示之配線基板10係具有積層之複數的配線層之所謂多層配線基板。在圖4所示之例中，配線基板10從上面10t側依序具有配線層L1、L2、L3、L4、L5、L6、L7及配線層L8共8層之配線層。複數之配線層分別具有配線13等導體圖形，相鄰之導體圖形以絕緣層14覆蓋。惟，配線基板10具有之配線層數不限圖4所示之例，舉例而言，可少於8層，亦可多於8層。
又，在圖4所示之例中，配線基板10為以芯層(芯材、芯絕緣層、絕緣層)14c為基材並於芯層14c之上面及下面分別積層有複數之配線層的構造。芯層14c係作為配線基板10之基材的絕緣層，由例如使環氧樹脂等樹脂材浸漬於玻璃纖維等纖維材之絕緣材料構成。又，分別積層於芯層14c之上面及下面的絕緣層14以例如熱硬化性樹脂等有機絕緣材料構成。再者，積層於芯層14c之上面及下面的複數之配線層以例如增層工法形成。惟，圖4之變形例亦可使用不具有芯層14c之所謂無芯基板。
又，配線基板10具有設於各配線層之間且於厚度方向連接積層之配線層的層間導電路徑亦即通路配線15VW、及於厚度方向貫穿芯層14c之導電路徑亦即通孔配線15TW。當變形例係如上述使用無芯基板時，亦可不具有通孔配線15TW。又，於配線基板10之上面10t形成有複數之接合墊(基板端子、半導體零件連接用端子)16。
設於配線基板10具有之複數的配線層中最上層之配線層(最靠上面10t側的配線層L1)的配線13與接合墊16形成一體。換言之，可將接合墊16視為配線13之一部分。又，將接合墊16與配線13區別來看時，可將在配線基板10之上面10t從絕緣膜17露出之部分定義為接合墊16，將被絕緣膜17覆蓋之部分定義為配線13。
又，於配線基板10之下面10b形成有複數之墊(外部端子、焊球連接用墊)12。於複數之墊12分別連接有焊球11，圖1所示之安裝基板MB1與半導體裝置PKG1藉由圖4所示之焊球11電性連接。即，複數之焊球11具有半導體裝置PKG1之外部連接端子的功能。
該等複數之焊球11及複數之墊12藉由配線基板10之複數的配線13，與上面10t側之複數的接合墊16電性連接。此外，設於配線基板10具有之複數的配線層中最下層之配線層(最靠下面10b側的配線層)之配線13與墊12形成一體。換言之，墊12可視為配線13之一部分。又，將墊12與配線13區別來看時，將在配線基板10之下面10b從絕緣膜17露出之部分定義為墊12，將被絕緣膜17覆蓋之部分定義為配線13。
又，圖4之變形例也有使墊12自身具有外部連接端子之功能的情形。此時，不於墊12連接焊球11，複數之墊12分別在配線基板10之下面10b，從絕緣膜17露出。又，圖4之另一變形例亦有連接薄焊料膜取代球形焊球11並使此焊料膜具有外部連接端子之功能的情形。或者，亦有於露出面形成以例如電鍍法形成之金(Au)膜並將此金膜作為外部連接端子之情形。還有將外部連接端子形成銷狀(棒狀)之情形。
又，配線基板10之上面10t及下面10b以絕緣膜(阻焊膜)17覆蓋。形成於配線基板10之上面10t的配線13被絕緣膜17覆蓋。於絕緣膜17形成開口部，在此開口部，複數之接合墊16的至少一部分(接合區域)從絕緣膜17露出。又，形成於配線基板10之下面10b的配線13被絕緣膜17覆蓋。於絕緣膜17形成開口部，在此開口部，複數之墊12的至少一部分(與焊球11之接合部)從絕緣膜17露出。
又，在本實施形態中，將差動信號傳送至圖1所示之信號傳送路徑Lsg1。差動信號係相互相反之相位的信號傳送至成對之2條配線路徑。如圖7所示，信號傳送路徑Lsg1以構成差動對之差動信號傳送路徑Dsp及差動信號傳送路徑Dsn構成。構成差動對之差動信號傳送路徑DSp及差動信號傳送路徑DSn宜儘可能等間隔。因此，分別構成差動信號傳送路徑DSp及差動信號傳送路徑DSn之配線13以沿著彼此之狀態延伸。又，構成差動對之差動信號傳送路徑DSp及差動信號傳送路徑DSn之配線路徑距離宜等長。因此，分別構成差動信號傳送路徑DSp及差動信號傳送路徑DSn之通路配線15VW及配線13分別配置成差動信號傳送路徑DSp與差動信號傳送路徑DSn之路徑距離為等距離。
又，在圖7所示之例中，構成信號傳送路徑Lsg1之導體圖形(配線13及通路配線15vw)之周圍俯視時，被可供給接地電位VG1之配線路徑Lvg1包圍。配線路徑Lvg1係以面積大於配線13之導體圖形亦即導體平面13P構成。如此，將接地電位供至信號傳送路徑Lsg1之周圍的配線路徑Lvg1之一部分亦即導體平面13P可利用作為抑制從信號傳送路徑Lsg1產生之雜訊或對信號傳送路徑Lsg1之雜訊的傳遞之屏蔽導體。又，沿著信號傳送路徑Lsg1之配線路徑，設有將接地電位供至信號傳送路徑Lsg1之周圍的配線路徑Lvg1。因此，將接地電位供至信號傳送路徑Lsg1之周圍的配線路徑Lvg1的一部分亦即導體平面13P可利用作為傳送信號傳送路徑Lsg1之信號波形的參考電位之參考路徑。
＜半導體零件＞ 如圖5所示，半導體零件20具有具主面23t之半導體基板(基材23)、配置於主面23t與主面20t之間的配線層24。又，如圖6所示，半導體零件30具有具主面33t之半導體基板(基材)33、配置於主面33t與主面30t之間的配線層34。此外，在圖5及圖6中，為易觀看，顯示1層之配線層24、34，於配線層24、34積層有具有與中介層40之配線層M1、M2、M3相同程度以下之厚度的複數之配線層。又，雖為易觀看，而省略圖示，但於複數之配線層24、34分別形成有複數之配線。又，複數之配線被將複數之配線間及相鄰之配線層間絕緣的絕緣層覆蓋。絕緣層係由例如氧化矽(SiO)等半導體材料之氧化物構成的無機絕緣層。
又，於複數之半導體零件20、30各自具有之半導體基板23、33的主面23t、33t形成有例如電晶體元件、或二極體元件等複數之半導體元件。在圖5所示之半導體零件20中，複數之半導體元件藉由配線層24之複數的配線與形成於主面20t側之複數的端子21及複數之端子22電性連接。又，在圖6所示之半導體零件30中，複數之半導體零件藉由配線層34之複數的配線與形成於主面30t側之複數的端子31及複數之端子32電性連接。
又，於圖5所示之半導體零件20的配線層24上形成有複數之端子(電極、零件電極、焊墊)21及複數之端子(電極、零件電極、焊墊)22。複數之端子21分別係藉由凸塊電極51與配線基板10之接合墊16電性連接的端子。又，複數之端子22分別係藉由凸塊電極53與中介層40之接合墊41電性連接的端子。複數之端子21及複數之端子22各自的一部分在半導體零件20之主面20t，從保護絕緣膜亦即鈍化膜25露出。凸塊電極51接合於端子21中從鈍化膜25露出之部分。
又，於圖6所示之半導體零件30的配線層34上形成有複數之端子(電極、零件電極、焊墊)31及複數之端子(電極、零件電極、焊墊)32。複數之端子31分別係藉由凸塊電極52與配線基板10之接合墊16電性連接的端子。又，複數之端子32分別係藉由凸塊電極53與中介層40之接合墊42電性連接的端子。複數之端子31及複數之端子32各自的一部分在半導體零件30之主面30t，從保護絕緣膜亦即鈍化膜35露出。凸塊電極52接合於端子31中從鈍化膜35露出之部分。
如圖8所示，複數之端子22分別配置於比起複數之端子21更靠近半導體零件30之端子32的位置。又，複數之端子32分別配置於比起複數之端子31更靠近半導體零件20之端子22的位置。藉縮小藉由中介層40電性連接之端子22與端子32的離開間距，可減低在中介層40內之傳送路徑距離。
在圖8所示之例中，半導體零件20具有之複數的端子21各包含複數個使用圖1所說明之端子PD1、端子PD4及端子PD6。又，半導體零件20具有之複數的端子22各包含複數個使用圖1所說明之端子PD2及端子PD5。再者，半導體零件30具有之複數的端子31各包含複數個使用圖1所說明之端子PD7、及端子PD8。又，半導體零件30具有之複數的端子32包含使用圖1所說明之複數的端子PD2。
端子PD1係在與外部(圖1所示之外部機器EX1)之間傳送信號的端子。如圖8所示，複數之端子PD1配置於在半導體零件20之主面20t，至半導體零件30或中介層40之距離比其他端子相對較遠的位置。換言之，半導體零件20之主面20t具有與半導體零件30對向之邊20s1及邊20s1之對側的邊20s2，複數之端子PD1分別配置於比起邊20s1還更靠邊20s2的附近。藉此，如使用圖1所說明，由於可確保配置分別連接於複數之端子PD1的信號傳送路徑Lsg1之空間，故信號傳送路徑Lsg1之配線配置容易。
又，端子PD2係在與半導體零件30之間傳送信號的端子。如圖8所示，複數之端子PD2配置於在半導體零件20之主面20t，至半導體零件30之距離比其他端子相對較近之位置。換言之，複數之端子PD1分別配置於比起半導體零件20之主面20t的邊20s2還更靠邊20s1之附近。在圖8所示之例中，俯視時，複數之端子PD2分別配置於半導體零件20之複數的端子PD1與半導體零件30之複數的端子PD3之間。藉此，如使用圖1所說明，可縮短分別連接於複數之端子PD2的信號傳送路徑Lsg2之傳送距離。再者，藉縮短以平行通信方式傳送信號之信號傳送路徑Lsg2的傳送距離，可抑制因偏斜引起之同步的問題、傳送損失增加之問題、或串音雜訊之問題等。
又，在圖8所示之例中，俯視時，半導體零件20之複數的端子PD2分別配置於比起半導體零件20之複數的端子PD1還更靠近半導體零件20之複數的端子PD3之位置。半導體零件20之端子PD2與半導體零件30之端子PD3的離開間距越小，越可縮短圖1所示之信號傳送路徑Lsg2的傳送距離。再者，藉縮短信號傳送路徑Lsg2之傳送距離，可抑制偏斜引起之同步的問題、傳送損失增加之問題、或串音雜訊之問題等。
又，端子PD4及端子PD5分別係可供給接地電位VG1之端子。在圖8所示之例中，俯視時，複數之端子PD4分別配置於複數之端子PD1與複數的端子PD5之間。如使用圖1所說明，當將接地電位VG1供至半導體零件20之端子PD4配置於端子PD5附近時，經由端子PD4將接地電位VG1供至端子PD5之際，接地電位VG1之供給路徑會縮短。藉此，可使配線路徑Lvg2之電位穩定化。
惟，如使用圖1所說明，配線路徑Lvg1利用作為傳送信號傳送路徑Lsg1之信號波形的參考電位之參考路徑時，信號傳送路徑Lsg1與作為參考路徑之配線路徑Lvg1的離開間距宜為一定。因而，複數之端子PD4中的一部分亦可設於複數之端子PD2附近。舉例而言，於半導體零件20之主面20t設有複數之端子PD1時，亦可於複數的端子PD1之間設複數之端子PD4中的一部分。
又，在圖8所示之例中，在半導體零件20之主面20t，從邊20s2側沿著X方向，依序配置有複數之端子PD5及複數之端子PD2。此時，由於可使複數之端子PD2靠近邊20s1配置，故可縮短圖1所示之信號傳送路徑Lsg2的傳送距離。
惟，將圖1所示之配線路徑Lvg2利用作為傳送信號傳送路徑Lsg2之信號波形的參考電位之參考路徑時，信號傳送路徑Lsg2與作為參考路徑之配線路徑Lvg2的離開間距宜為一定。因而，複數之端子PD5中的一部分宜設於複數之端子PD2附近。舉例而言，於半導體零件20之主面20t設有複數之端子PD2時，亦可於複數的端子PD2之間設複數之端子PD5中的一部分。
又，端子PD6為可供給電源電位VD1之端子。在圖8所示之例中，俯視時，半導體零件20之複數的端子PD6配置於複數之端子PD1與複數的端子PD2之間。如此，當複數之端子PD6配置於複數之端子PD1與複數的端子PD2之間時，可將端子PD1優先配置於主面20t之邊20s2側，並可將端子PD2優先配置於主面20t之邊20s1側。
又，在圖8所示之例中，俯視時，半導體零件20之複數的端子PD6配置於複數之端子PD1與複數的端子PD4之間。如使用圖1所說明，當將電源電位VD1供至半導體零件20之端子PD4配置於端子PD5附近時，經由端子PD4將接地電位VG1供至端子PD5之際，接地電位VG1之供給路徑距離會縮短。藉此，可使配線路徑Lvg2之電位穩定化。
此外，在圖8中，就端子21、端子22、端子31及端子32各自之排列，例示顯示。如圖4所示，凸塊電極51連接於與端子21對向之位置。又，凸塊電極52連接於與端子31對向之位置。再者，凸塊電子53連接於與端子22(參照圖5)或端子32(參照圖6)對向之位置。因而，圖8所示之端子21、端子22、端子31及端子32的配置可視為圖4所示之凸塊電極51、凸塊電極52、及凸塊電極53俯視時之配置。
＜中介層＞ 如圖4所示，中介層40具有配置有連接於半導體零件20之複數的接合墊41(參照圖5)及連接於半導體零件30之複數的接合墊42(參照圖6)之上面(面、中繼端子配置面)40t、上面40t之相反側的下面(面、背面)40b、及配置於上面40t與下面40b之間的側面40s(參照圖5及圖6)。又，如圖2及圖8所示，中介層40俯視時，形成四角形之外形形狀。
如圖5及圖6所示，中介層40具有具主面44t之半導體基板(基材)44、配置於主面44t與上面40t之間的複數之配線層。在圖5及圖6所示之例中，中介層40從上面40t側依序具有配線層M1、M2及配線層M3共3層之配線層。惟，中介層40具有之配線層數不限圖5所示之例，舉例而言，可少於3層，亦可多於3層。
複數之配線層分別具有配線43等複數之導體圖形，導體圖形分別以將複數之配線間、及相鄰之配線層間絕緣的絕緣層45覆蓋。絕緣層45係由例如氧化矽(SiO)等半導體材料之氧化物構成的無機絕緣層。又，於複數之配線層中設於最上層(最靠近上面40t之層)的配線層M1配置有複數之接合墊41(參照圖5)及複數之接合墊42(參照圖6)。配線層M1設於絕緣層45上並被保護絕緣膜亦即鈍化膜46覆蓋。
如圖9所示，複數之接合墊41及複數之接合墊42各自的一部分在形成於鈍化膜46之開口部，從鈍化膜46露出。圖5及圖6所示之凸塊電極52在接合墊41(參照圖5)及接合墊42(參照圖6)，分別接合於從鈍化膜46露出之部分。
又，複數之接合墊41與複數之接合墊42藉由複數之配線43分別電性連接。以複數之接合墊41、複數之接合墊42及將該等電性連接之複數的配線43構成的複數之配線路徑包含使用圖1所說明之複數的信號傳送路徑Lsg2。又，以複數之接合墊41、複數之接合墊42及將該等電性連接之複數的配線43構成之複數的配線路徑包含使用圖1所說明之配線路徑Lvg2。
由於如本實施形態般，於設在半導體基板44之主面44t上的配線層形成複數之導體圖形的技術可利用將積體電路形成於半導體晶圓之技術，故可易縮小複數之配線43的配線寬度及配置間隔。又，由於若利用半導體晶圓，形成中介層40，便可一併製造多個中介層40，故製造效率佳。
＜凸塊電極＞ 圖10係將圖5及圖6所示之半導體零件與中介層電性連接之凸塊電極的放大截面圖。又，圖11係將圖5及圖6所示之半導體零件與配線基板電性連接之凸塊電極的放大截面圖。
在本實施形態之例中，圖4所示之凸塊電極51、凸塊電極52及凸塊電極53中將半導體零件20或半導體零件30與中介層40電性連接之凸塊電極53如圖10所示，具有導體柱53A及焊料層53B。導體柱53A係以例如銅(Cu)或鎳(Ni)等金屬材料為主成分之凸塊電極53的一部分，稱為柱凸塊。導體柱53A之寬度(沿著主面20t或主面30t之延伸方向的平面方向(在圖10為X方向)之長度)小於導體柱53A之高度(垂直相交於平面方向之厚度方向(在圖10為Z方向)的長度)。導體柱53A係將導體以成膜、電鍍、或印刷等方法形成於形成在例如圖中未示之遮罩的開口部內。因此，若利用將積體電路形成於半導體晶圓之際利用的光刻技術，便可以狹小之配置間隔形成多個導體柱53A。
又，焊料層53B係將導體柱53A與連接對象之端子(在圖10為端子22或端子23)電性連接的導電性連接構件，連接於導體柱53A之上面53t及下面53b中至少一者。在圖10所示之例中，焊料層53B接合於導體柱53A之上面53t，導體柱53A之下面53b接合於接合墊41(或接合墊42)。於中介層40形成凸塊電極53後，當將形成於中介層40之凸塊電極53與半導體零件20(或半導體零件30)連接時，便形成圖10所示之形狀。
又，凸塊電極53之構造可適用各種變形例。舉例而言，焊料層53B亦可接合於導體柱53A之下面53b，導體柱53A之上面53t亦可接合於端子22(或端子32)。再舉例而言，亦可如圖11所示之凸塊電極51、52般，凸塊電極53以焊材形成。
又，在本實施形態之例中，圖4所示之凸塊電極51、凸塊電極52及凸塊電極53中將半導體零件20或半導體零件30與配線基板10電性連接之凸塊電極51及凸塊電極52如圖1所示，由形成球狀之焊材形成。由焊材形成之凸塊電極51及凸塊電極52稱為焊球。
以焊球形成之凸塊電極51及凸塊電極52比起導體柱53A，具有加熱時較易變形之特性。因此，即使複數之端子21與複數之接合墊16的離開間距有偏差，藉焊球變形，仍可使複數之端子21與複數之接合墊16分別連接。換言之，由焊球構成之凸塊電極比起由導體柱構成之凸塊電極，在複數之端子間距離上對偏差之容許邊限較大。在本實施形態中，如圖5及圖6所示，在厚度方向，於半導體零件20與配線基板10之間、及半導體零件30與配線基板10之間分別配置有中介層40之一部分。因此，圖11所示之端子21與接合墊16的離開間距或端子31與接合墊16之離開間距大於中介層40之厚度。再者，由於當端子間之離開間距增大時，複數之端子間距離便易產生偏差，故藉由由焊球構成之凸塊電極51及凸塊電極52將半導體零件20或半導體零件30與配線基板10電性連接之方法有效。
惟，凸塊電極51及凸塊電極52之構造可適用各種變形例。舉例而言，構造亦可與圖10所示之凸塊電極53同樣地，具有導體柱53A及焊料層53B。此時，比起利用焊球之情形，可以較小之配置間隔排列多個凸塊電極51、52。因此，即使增加凸塊電極51及凸塊電極52之數，亦可抑制半導體裝置PKG1(參照圖4)之大型化。
＜變形例＞ 在本實施形態中，也於實施形態之說明中就複數之變形例作了說明，以下，就上述以外之變形例作說明。
＜變形例1＞ 圖12係示意顯示圖1之變形例的半導體裝置之結構例的說明圖。圖12所示之半導體裝置PKG2在圖1所示之半導體零件30的變形例之半導體零件30A除了核心電路SCR1還具有外部介面電路SIF3這點，與圖1所示之半導體裝置PKG1不同。
在圖1中，就半導體零件30之核心電路SCR1所包含的運算處理電路藉由半導體零件20之外部介面電路SIF1與外部通信之例作了說明。然而，如圖12所示之半導體裝置PKG2般，半導體零件30A亦可具有外部介面電路SIF3。舉例而言，由於核心電路SCR1包含具有運算處理電路之複數的電路，故亦可具有複數之運算處理電路。此時，如圖12所示，複數之核心電路SCR1具有的複數之運算處理電路中的一部分亦可藉由配置於半導體零件30A之主面30t的端子PD9，在與外部(在圖1所示之例為外部機器EX2)之間傳送信號SG3。
利用信號傳送路徑Lsg3，在外部機器EX2與外部介面電路SIF3之間傳送信號SG3之方式宜與信號傳送路徑Lsg1同樣地為串列通信方式。此時，信號SG3以高於信號SG2之頻率(高傳送速度)傳送。且半導體零件30A之端子PD9宜非藉由中介層40而藉由凸塊電極BP9與配線基板10電性連接。藉此，可減低高速傳送路徑亦即信號傳送路徑Lsg3之信號損失。
又，當信號傳送路徑Lsg3之數增加時，外部介面電路SIF3之專有面積便增加，半導體零件30之面積增大。因而，當於半導體裝置PKG2連接有複數之信號傳送路徑Lsg1與複數之信號傳送路徑Lsg3時，信號傳送路徑Lsg3之數宜少於信號傳送路徑Lsg1之數。換言之，於半導體零件20之主面20t配置有複數之端子PD1，於半導體零件30A之主面30t配置有複數之端子PD9時，端子PD9之數宜少於端子PD1之數。藉此，可抑制半導體裝置PKG2之大型化。
圖12所示之半導體裝置PKG2除了上述不同點以外，與使用圖1~圖11所說明之半導體裝置PKG1相同。又，圖12所示之半導體零件30A除了上述不同點外，與使用圖1~圖11所說明之半導體零件30相同。因此，由於除了上述不同點以外，可將上述半導體零件30置換成半導體零件30A來應用，並可將上述半導體裝置PKG1置換成半導體裝置PKG2來應用，故省略重複之說明。
＜變形例2＞ 又，在圖1中，就搭載於配線基板10之半導體零件數為2個時的實施態樣作了說明，搭載於配線基板10上之半導體零件數亦可為3個以上。舉例而言，圖13所示之半導體裝置PKG3於配線基板10之上面10t上搭載有半導體零件20、半導體零件30B及半導體零件60。圖13係示意顯示圖1之另一變形例的半導體裝置之結構例的說明圖。又，圖14係放大顯示連接於圖13所示之記憶體封裝的中介層之周邊的說明圖。
在圖13所示之例中，半導體零件60係具有記憶體電路(主記錄電路)之記憶體封裝，半導體零件30B具有控制上述記憶體電路之控制電路。控制電路包含在例如圖13所示之核心電路SCR1內。
又，在本實施形態之例中，半導體零件60及半導體零件30B分別藉由與中介層40相同之配線構件亦即中介層40A電性連接。換言之，半導體裝置PKG3具有藉在半導體零件30B與半導體零件60之間傳送信號而運作之系統。
半導體零件60具有記錄在與半導體零件30B之間通信的資料之記憶體電路(主記錄電路、記錄電路)SME1。又，於半導體零件30B具有控制半導體零件60之主記錄電路的動作之控制電路。再者，半導體零件30B具有對輸入之資料信號進行運算處理之運算處理電路。在圖13中，一例係顯示運算處理電路及控制電路等主要電路作為核心電路SCR1。惟，核心電路SCR1所包含之電路亦可包含上述以外之電路。舉例而言，亦可於半導體零件30B形成例如將資料一次性記錄之快取記憶體等記錄容量小於半導體零件60之主記錄電路的輔助記錄電路(記錄電路)。
又，半導體零件30B除了在與半導體零件20之間傳送信號SG2的內部介面電路SIF2外，還具有在與半導體零件60之間傳送信號SG4的內部介面電路SIF4。再者，半導體零件60除了記憶體電路SME1，還具有在與半導體零件30B之間傳送信號SG4之內部介面電路SIF4。半導體零件30B之控制電路可藉由內部介面電路SIF4、及連接於內部介面電路SIF4之中介層40A(詳而言之，為中介層40A具有之複數的信號傳送路徑Lsg4)，在與半導體零件60之間傳送信號。
亦可將圖13所示之記憶體電路SME1形成於半導體零件30B之核心電路SCR1，若將記憶體電路SME1形成於異於半導體零件30B之半導體零件60，則在以下之點佳。即，記憶體電路SME1之專有面積與記錄容量成比例而增大。因此，於半導體零件30B形成記憶體電路SME1時，按必要之記錄容量，半導體零件30B之平面面積(主面30t之面積)大幅變化。另一方面，如半導體裝置PKG3般，結構係於半導體零件60形成記憶體電路SME1時，半導體零件30B之平面面積不取決於系統所需之記錄容量，而可大致一定。又，形成於記憶體電路SME1之半導體零件60除了內部介面電路SIF4、電源電路外，並未有例如運算處理電路之複雜電路。此時，由於記憶體電路SME1之配置的自由度高，故可抑制與記錄容量成比例之半導體零件60的平面面積(主面60t之面積)的增大。舉例而言，如圖27所示之半導體零件61般，構造係積層複數片分別具有記憶體電路SME1之記憶體晶片MC時，可抑制半導體零件61之平面面積的增大，且可使記錄容量增大。圖27係顯示圖14所示之記憶體封裝的變形例之說明圖。
信號傳送路徑Lsg4與信號傳送路徑Lsg2同樣地，係以例如平行通信方式傳送信號SG4之配線路徑。因此，中介層40A可為與中介層40相同之構造。在圖13及圖14所示之例中，於半導體零件30B之主面30t除了配置有在與半導體零件20(參照圖13)之間傳送信號SG2(參照圖13)的端子PD3，還配置有在與半導體零件60之間傳送信號SG4之端子PD10(參照圖14)。又，如圖14所示，半導體零件60具有配置有在與半導體零件30B之間傳送信號SG4的端子PD11之主面60t。
又，連接於半導體零件60之配線路徑亦可連接於信號傳送路徑Lsg4以外之傳送路徑。舉例而言，在圖14所示之例中，於半導體零件60之主面60t配置有可供給接地電位VG1之端子PD12及端子PD13。於半導體零件60連接有可從外部(在圖14所示之例中為電位供給部PS1)供給接地電位VG1之配線路徑Lvg4、及可在半導體零件60與半導體零件30B之間傳送接地電位VG1的配線路徑Lvg5。在圖14所示之例中，可從電位供給部PS1藉由端子PD12將接地電位VG1供至記憶體電路SME1及內部介面電路SIF4。又，端子PD13連接於內部介面電路SIF4，接地電位VG1藉由內部介面電路SIF4供至端子PD13。
可供給接地電位VG1之配線路徑Lvg5可利用作為傳送信號傳送路徑Lsg4之信號波形的參考電位之參考路徑。又，供給接地電位之配線路徑Lvg5配置於信號傳送路徑Lsg4之周圍時，可利用作為抑制從信號傳送路徑Lsg4產生之雜訊或對信號傳送路徑Lsg4之雜訊的傳遞之屏蔽導體。
又，半導體零件60之端子PD12非藉由中介層40A而藉由凸塊電極BP12與配線基板10電性連接。又，半導體零件60之端子PD13藉由凸塊電極BP13與中介層40A電性連接。在圖14所示之例中，中介層40A之配線路徑Lvg5藉由半導體零件30B及半導體零件60與配線基板10連接，並未與配線基板10直接連接。此時，亦可不於中介層40A之下面40b側設端子。
惟，將接地電位VG1供至中介層40A之配線路徑Lvg5之方法的變形例係亦可於中介層40A與配線基板10之間、即中介層40A之下面40b側設端子，而藉由該端子將配線基板10與配線路徑Lvg5直接連接。若從與配線基板10連接之端子供給接地電位VG1，接地電位VG1之供給路徑便會增加，故可使配線路徑Lvg5之電位穩定化。
又，在圖14所示之例中，於半導體零件60之主面60t配置有可從外部(在圖13所示之例中為電位供給部PS1)供給電源電位VD1之端子PD14。於半導體零件60連接有可從外部供給電源電位VD3之配線路徑Lvd3。半導體零件60之端子PD14非藉由中介層40A而藉由凸塊電極BP14與配線基板10電性連接。電源電位VD3係驅動例如半導體零件60之記憶體電路SME1、或半導體零件60之內部介面電路SIF4、或者該等兩者之驅動電源用電位。如圖14所示，藉非藉由中介層40A，而從配線基板10直接供給電源電位VD3，可減低配線路徑Lvd3之阻抗，故可使電源電位VD3穩定化。
又，在圖14所示之例中，在主面20t，半導體零件60之端子PD12配置於端子PD14與端子PD13之間。將接地電位VG1供至半導體零件60之端子PD12配置於端子PD13附近時，經由端子PD12將接地電位VG1供至端子PD13之際，接地電位VG1之供給路徑距離縮短。藉此，可使配線路徑Lvg5之電位穩定化。
圖13所示之半導體裝置PKG3除了上述不同點以外，與使用圖1~圖11所說明之半導體裝置PKG1相同。又，圖13所示之半導體零件30B除了上述不同點外，與使用圖1~圖11所說明之半導體零件30相同。再者，圖13所示之中介層40A除了上述不同點外，與使用圖1~圖11所說明之中介層40相同。因此，由於除了上述不同點以外，可將上述半導體零件30置換成半導體零件30A來應用，將中介層40置換成中介層40A來應用，將上述半導體裝置PKG1置換成半導體PKG3來應用，故省略重複之說明。
＜變形例3＞ 又，圖1之變形例係亦可使信號傳送路徑Lsg2之配線路徑距離更短。圖15係放大顯示圖1所示之中介層的周邊之說明圖。圖16係放大顯示圖15之變形例的中介層之周邊的說明圖。
如圖15所示，半導體零件20之端子PD2與半導體零件30之端子PD3的離開間距D1係半導體零件20之端子PD2與端子PD4之離開間距D2以上。若使半導體零件20之端子PD2與半導體零件30之端子PD3的離開間距D1增長，便可使供構成信號傳送路徑Lsg2之配線佈線的空間增大。
另一方面，為圖16所示之半導體裝置PKG4時，半導體零件20之端子PD2與半導體零件30之端子PD3的離開間距D1小於半導體零件20之端子PD2與端子PD4之離開間距D2。換言之，圖16所示之半導體裝置PKG4具有的中介層40B之信號傳送路徑Lsg2的傳送路徑距離短於圖15所示之半導體裝置PKG1具有的中介層40之信號傳送路徑Lsg2的傳送路徑距離。再者，藉縮短以平行通信方式傳送信號之信號傳送路徑Lsg2的傳送距離，可抑制偏斜引起之同步的問題、傳送損失增加之問題或串音雜訊之問題等。
圖16所示之半導體裝置PKG4除了上述不同點以外，與使用圖1~圖11所說明之半導體裝置PKG1相同。又，圖10所示之中介層40B除了上述不同點外，與使用圖1~圖11所說明之中介層40相同。因此，由於除了上述不同點以外，可將中介層40置換成中介層40B來應用，將上述半導體裝置PKG1置換成半導體裝置PKG4來應用，故省略重複之說明。
＜變形例4＞ 又，在圖5所示之例中，就中介層40之下面40b與配線基板10的上面10t之間有間隙且於此間隙配置有樹脂體55之實施態樣作了說明。然而，根據中介層40之厚度或凸塊電極53之高度，也有不易於半導體零件20與配線基板10之間隙配置中介層40之一部分的情形。此時，亦可如圖17所示之半導體裝置PKG5般，於配線基板10之上面10t側的一部分設凹口(開口部、階差部)10c，並於凹口10c內配置中介層40C之一部分。圖17係顯示圖5之變形例的半導體裝置之半導體零件與中介層之連接部分的周邊之放大截面圖。
圖17所示之半導體裝置PKG5在於配線基板10A之上面10t側的一部分形成有凹口10c這點與圖5所示之半導體裝置PKG1不同。又，圖17所示之中介層40C具有的半導體基板44之厚度比圖5所示之中介層40具有的半導體基板44之厚度厚。此時，中介層40C之強度比中介層40之強度高。因此，中介層40C之厚度及凸塊電極53之高度的總和值大於配線基板10之上面10t與半導體零件20之主面20t的離開間距。然而，如配線基板10A般，若設有凹口10c時，藉將中介層40C之一部分(至少包含下面40b之一部分)配置於凹口10c內，便可連接中介層40C與半導體零件20。
如圖17所示，中介層40C之厚度及凸塊電極53的高度之總和值大於配線基板10之上面10t與半導體零件20的主面20t之離開間距的主要原因並不限半導體基板44之厚度。舉例而言，也有因中介層40之配線層數增加而中介層40之厚度增厚的情形。再舉例而言，也有凸塊電極53之高度高於圖5所示之例的情形。又，配線基板10之上面10t與半導體零件20之主面20t的離開間距小於圖5所示之例時，中介層40之厚度及凸塊電極53的高度之總和值也是大於配線基板10之上面10t與半導體零件20的主面20t之離開間距。不論在該等情形之哪一情形，皆與圖17所示之半導體裝置PKG5同樣地，若於配線基板10A之上面10t側的一部分設凹口10c，便可構成中介層40之一部分配置於配線基板10與半導體零件20之間的構造。
此外，圖17係作為圖5之變形例來說明，在與圖6所示之半導體零件30的關係上亦相同。即，在本變形例中，只要將以半導體零件20說明之部分替換為半導體零件30來應用即可。
又，圖17所示之半導體裝置PKG5除了上述不同點以外，與使用圖1~圖11所說明之半導體裝置PKG1相同。又，圖17所示之中介層40C除了上述不同點外，與使用圖1~圖11所說明之中介層40相同。因此，由於除了上述不同點以外，可將中介層40置換成中介層40C來應用，將上述半導體裝置PKG1置換成半導體裝置PKG5來應用，故省略重複之說明。
＜變形例5＞ 在圖5及圖6所示之例中，未於中介層40之下面40b設端子或電極等。中介層40之端子皆配置於上面40t側。然而，圖5及圖6之變形例亦可如圖18所示之半導體裝置PKG6具有之中介層40D般，於下面40b側設端子47。圖18係顯示圖5之另一變形例的半導體裝置之半導體零件與中介層之連接部分的周邊之放大截面圖。
中介層40D具有將半導體基板44於厚度方向(主面44t及下面40b中從其中一面朝向另一面之方向)貫穿之複數的貫穿電極48。複數之貫穿電極48係藉於形成為將半導體基板44於厚度方向貫穿之貫穿孔埋入例如銅(Cu)等導體而形成的導電路徑。貫穿電極48之其中一端部連接於形成於下面40b之端子47，另一端部連接於配線層M3之配線43。在中介層40D方面，可藉由配置於下面40b之端子47及連接於端子47之凸塊電極54，供給例如圖1所示之電源電位VD1、VD2或接地電位VG1等。此時，可使藉由端子47供給之電源電位VD1、VD2或接地電位VG1穩定化。凸塊電極54係例如使用圖11所說明之焊球或使用圖10所說明之導體柱。
惟，此時，圖1所示之信號傳送路徑Lsg1亦連接於端子PD1。即，宜非藉由中介層40D來連接於半導體零件20。若利用串列通信方式以高速(高頻)傳送信號SG1之信號傳送路徑Lsg1不經由中介層40D而藉由凸塊電極BP1連接於配線基板10時，便可減低高速信號傳送路徑之信號損失。
此外，圖18係作為圖5之變形例來說明，在與圖6所示之半導體零件30的關係上亦相同。即，在本變形例中，只要將以半導體零件20說明之部分替換為半導體零件30來應用即可。
又，圖18所示之半導體裝置PKG6除了上述不同點以外，與使用圖1~圖11所說明之半導體裝置PKG1相同。又，圖18所示之中介層40D除了上述不同點外，與使用圖1~圖11所說明之中介層40相同。因此，由於除了上述不同點以外，可將中介層40置換成中介層40D來應用，將上述半導體PKG1置換成半導體裝置PKG6來應用，故省略重複之說明。
＜變形例6＞ 又，於中介層之下面側設有端子之實施態樣有使用圖18所說明之中介層40D的另一變形例。圖19係顯示圖5之另一變形例的半導體裝置之半導體零件與中介層之連接部分的周邊之放大截面圖。
圖19所示之半導體裝置PKG7具有之中介層40E係具有積層之複數的配線層之所謂多層配線基板。在圖19所示之例中，中介層40E從上面40t側依序具有配線層M1、M2、M3、M4及配線層M5共5層之配線層。複數之配線層分別具有配線43等導體圖形，相鄰之導體圖形以絕緣層45覆蓋。惟，中介層40E具有之配線層數不限圖4所示之例，舉例而言，可少於5層，亦可多於5層。又，中介層40E具有之複數的配線層藉由層間導電路徑亦即通路配線，電性連接。
絕緣層45由例如熱硬化性樹脂等有機絕緣材料構成。或者，絕緣層45亦可以例如二氧化矽(SiO2 )等玻璃材料(無機絕緣材料)形成。由於以無機絕緣材料形成絕緣層45時，可使構成各配線層之基底的絕緣層45之平坦性提高，故可使複數之配線43的配線寬度小，也可使複數之配線43的配置密度高於配線基板10之配線13的配置密度。
又，於中介層40E之上面40t形成有複數之接合墊41。在圖19中雖省略圖示，但於中介層40之上面40t亦形成有使用圖6及圖9所說明之接合墊42。再者，複數之接合墊41(及接合墊42)分別藉由凸塊電極53與半導體零件20電性連接。又，於中介層40E之下面40b形成有複數之端子47。再者，複數之端子47分別藉由凸塊電極54與配線基板10電性連接。接合墊41(及接合墊42)與端子47藉由中介層40E之複數的配線層彼此電性連接。亦即，半導體裝置PKG7具有配線基板10與半導體零件20藉由中介層40E電性連接之配線路徑。
在中介層40E方面，可藉由配置於下面40b之端子47及連接於端子47之凸塊電極54，供給例如圖1所示之電源電位VD1、VD2或接地電位VG1等。此時，可使藉由端子47供給之電源電位VD1、VD2或接地電位VG1穩定化。
惟，與上述變形例5同樣地，圖1所示之信號傳送路徑Lsg1連接於端子PD1。即，宜非藉由中介層40D來連接於半導體零件20。若利用串列通信方式以高速(高頻)傳送信號SG1之信號傳送路徑Lsg1不經由中介層40D，而藉由凸塊電極BP1連接於配線基板10，便可減低高速傳送路徑之信號損失。
又，雖省略圖示，但圖19所示之半導體裝置PKG7有各種變形例。舉例而言，亦可於圖19所示之複數的配線層之間配置由環氧樹脂等樹脂材浸漬於玻璃纖維等纖維材之絕緣材料構成的芯絕緣層。此時，可使中介層40E之強度提高。又，當配置有芯絕緣層時，接合墊41與端子47藉由貫穿芯絕緣層之通孔配線電性連接。
此外，圖19係作為圖5之變形例來說明，在與圖6所示之半導體零件30的關係上亦相同。即，在本變形例中，只要將以半導體零件20說明之部分替換為半導體零件30來應用即可。
又，圖19所示之半導體裝置PKG7除了上述不同點以外，與使用圖1~圖11所說明之半導體裝置PKG1相同。又，圖19所示之中介層40E除了上述不同點外，與使用圖1~圖11所說明之中介層40相同。因此，由於除了上述不同點以外，可將中介層40置換成中介層40E來應用，將上述半導體裝置PKG1置換成半導體裝置PKG7來應用，故省略重複之說明。
＜變形例7＞ 又，如在上述變形例5所說明之中介層40D或在上述變形例6所說明之中介層40E般，若使用於中介層之下面40b側配置端子47的技術，便可如圖20所示之半導體裝置PKG8般，形成連接於半導體零件30之所有配線路徑藉由中介層40F連接之構造。圖20係示意顯示圖1之另一變形例的半導體裝置之結構例的說明圖。
圖20所示之半導體裝置PKG8在半導體零件30之複數的端子PD7A及端子PD8A分別藉由中介層40F與配線基板10電性連接這點與圖1所示之半導體裝置PKG1不同。
於中介層40F具有之下面40b配置有複數之端子47。由於複數之端子47的詳細構造可適用使用圖18所說明之中介層40D的構造或使用圖19所說明之中介層40E的構造，故省略重複之說明。
又，於半導體零件30C配置有可從外部(在圖20所示之例中為電位供給部PS1)供給接地電位VG1之端子PD7A及可供給電源電位VD2的端子PD8A。半導體零件30之端子PD7A藉由凸塊電極BP7A與中介層40F電性連接。又，端子PD7A藉由中介層40F之端子47與配線基板10電性連接。再者，半導體零件30C之端子PD8A藉由凸塊電極BP8A與中介層40F電性連接。又，端子PD8A藉由中介層40F之端子47與配線基板10電性連接。
圖20所示之半導體裝置PKG8除了上述不同點以外，與使用圖1~圖11所說明之半導體裝置PKG1相同。又，圖20所示之半導體零件30C除了上述不同點外，與使用圖1~圖11所說明之半導體零件30相同。又，圖20所示之中介層40F除了上述不同點外，與使用圖1~圖11所說明之中介層40相同。因此，由於除了上述不同點以外，可將上述半導體零件30置換成半導體零件30C來應用，將中介層40置換成中介層40F來應用，將上述半導體PKG1置換成半導體裝置PKG8來應用，故省略重複之說明。
＜變形例8＞ 圖21係示意顯示圖1之另一變形例的半導體裝置之結構例的說明圖。在圖1中，將半導體零件20與半導體零件30電性連接之配線構件係舉出了具有相互絕緣之複數的配線之配線基板亦即中介層來說明。將半導體零件20與半導體零件30電性連接之配線構件亦可如圖21所示之半導體裝置PKG9具有的配線構件40G般，以其中一端部連接於半導體零件之端子PD2(或端子PD5)且另一端部連接於半導體零件30之端子PD3(或端子PD9)之複數的金屬線40W構成。此時，為抑制複數之金屬線40W相互接觸，複數之金屬線40W宜以樹脂體(例如參照圖4所示之樹脂體56)密封。
＜變形例9＞ 圖22係示意顯示圖1之另一變形例的半導體裝置之結構例的說明圖。又，圖23係示意顯示圖22之變形例的半導體裝置之結構例的說明圖。在圖1中，就下述實施形態作了說明，前述實施態樣係藉將可將電源電位VD2供至半導體零件30之端子PD8與配線基板10非藉由中介層40來連接，而使電源電位VD2穩定化。亦可如圖22所示之半導體裝置PKG10般，在配線基板10B之上面10t與下面10b之間，於與半導體零件30於厚度方向重疊之位置配置電容器C1。
圖22所示之電容器C1係配置於配線基板10B之上面10t與下面10b之間的基板內藏式電容器。電容器C1之其中一電極連接於配線路徑Lvd2，另一電極連接於配線路徑Lvg3。換言之，電容器C1以並聯配置於供給核心電路SCR1(例如運算處理電路)之驅動電源的配線路徑中。此時，電容器C1具有使配線路徑Lvd2所含之雜訊(信號)旁路掉而流至配線路徑Lvg3側的旁路電容器之功能。又，電容器C1具有藉縮小流至半導體零件30之核心電路SCR1的電流之迴路(路徑距離)而減低配線路徑Lvd2及配線路徑Lvd3所含之阻抗成分的影響之去耦電容器的功能。還可具有藉將電容器C1連接於耗費供給之電力的電路附近而抑制驅動電壓瞬間下降之現象的電池之功能。
又，圖22之又另一變形例係如圖23所示之半導體裝置PKG11具有的電容器C1般，配置於與半導體零件30於厚度方向重疊之位置的電容器C1亦可為搭載於配線基板10之下面10b側的表面安裝型電容器。由於為表面安裝型電容器時，只要在配線基板10完成後，安裝電容器C1即可，故比起圖22所示之基板內藏型電容器，可使製造製程簡單。另一方面，若使用圖22所示之基板內藏型電容器C1，比起表面安裝型電容器，可縮短電容器C1與核心電路SCR1之配線路徑距離。
如此，於與半導體零件30於厚度方向重疊之位置配置有電容器C1之半導體裝置PKG10比起半導體裝置PKG1，可使供至核心電路SCR1之電源電位VD2更穩定化。
又，從縮短核心電路SCR1與電容器C1之路徑距離的觀點而言，如圖22所示，電容器C1尤以在厚度方向與核心電路SCR1重疊為佳。
圖22所示之半導體裝置PKG10除了上述不同點以外，與使用圖1~圖11所說明之半導體裝置PKG1相同。又，圖20所示之配線基板10B除了上述不同點外，與使用圖1~圖11所說明之配線基板10相同。因此，由於除了上述不同點以外，可將上述配線基板10置換成配線基板10B來應用，將上述半導體PKG1置換成半導體裝置PKG10來應用，故省略重複之說明。
＜變形例10＞ 圖24係示意顯示圖4之變形例的半導體裝置之結構例的說明圖。在圖2及圖4中，就半導體零件20之背面20b及半導體零件30之背面30b露出的實施態樣作了說明。然而，亦可如圖24所示之半導體裝置PKG12般，於半導體零件20之背面20b及半導體零件30之背面30b安裝有散熱零件70。
在圖24所示之例中，散熱零件70為金屬板，藉由接著材71接著固定於半導體零件20之背面20b及半導體零件30之背面30b。接著材71亦可為樹脂製接著材，而從使散熱性提高之觀點而言，樹脂材料中宜含有金屬粒子或碳粒子等由熱傳導率高於母材之散熱材料構成的複數之粒子。
在圖24所示之例中，從配線基板10之上面10t至半導體零件20之背面20b的高度與從配線基板10之上面10t至半導體零件30之背面30b的高度為相同程度。因此，於半導體零件20之背面20b及半導體零件30之背面30b安裝有散熱零件70。雖省略圖示，但也有從配線基板10之上面10t至半導體零件20之背面20b的高度與從配線基板10之上面10t至半導體零件30之背面30b的高度不同之情形。此時，宜至少於半導體零件30之背面30b安裝有散熱零件70。如使用圖1所說明，半導體零件30具有核心電路SCR1，而比半導體零件20易發熱。因而，藉將散熱零件70安裝於發熱量相對較大之半導體零件30，可使半導體裝置PKG12之散熱性提高。
＜變形例11＞ 圖25及圖26係顯示將圖11所示之半導體零件與配線基板電性連接之凸塊電極的變形例之放大截面圖。
在圖11所示之例中，就半導體零件20之端子21與配線基板10之接合墊110藉由由焊料構成之凸塊電極51電性連接且半導體零件30之端子31與配線基板10之接合墊16藉由焊料構成的凸塊電極51電性連接之例作了說明。凸塊電極51及凸塊電極52之構造可應用各種變形例。
舉例而言，如圖25所示之凸塊電極57般，構造亦可為端子21(或端子31)與接合墊16藉由具有導體柱57A與焊料層57B之凸塊電極57電性連接。
又，在圖25所示之例中，例示顯示接合墊16中之一部分被絕緣膜17覆蓋之SMD(solder mask defined：銲罩定義型)構造之實施態樣。然而，亦可如圖26所示之變形例般，為接合墊16從絕緣膜17(參照圖25)露出之NSMD(non solder mask defined：非銲罩定義型)構造的實施態樣。
以上，依據實施形態，具體地說明了由本案發明人創作之發明，本發明不限上述實施形態，在不脫離其要旨之範圍可進行各種變更是無須贅言的。
舉例而言，在不脫離上述實施形態所說明之技術思想的要旨之範圍內，可組合諸變形例來應用。
另外，將記載於上述實施形態之內容的一部分記載於以下。
〔附註1〕 一種半導體裝置，其包含有： 配線基板，其具有第1面及位於該第1面之相反側的第2面； 第1半導體零件，其具有第1主面及位於該第1主面之相反側的第1背面，並在該第1主面與該配線基板之該第1面對向的狀態下，搭載於該配線基板之該第1面上； 第2半導體零件，其具有第2主面及位於該第2主面之相反側的第2背面，並在該第2主面與該配線基板之該第1面對向的狀態下，搭載於該配線基板之該第1面上； 第1配線構件，其具有將該第1半導體零件與該第2半導體零件電性連接之複數的配線路徑； 於該第1半導體零件之該第1主面配置非藉由該第1配線構件而藉由第1凸塊電極與該配線基板電性連接之第1端子、及藉由第2凸塊電極與該第1配線構件電性連接之第2端子， 於該第2半導體零件之該第2主面配置藉由第3凸塊電極與該第1配線構件電性連接之第3端子、及非藉由該第1配線構件而藉由第3凸塊電極與該配線基板電性連接之第4端子， 該第1凸塊電極、該第2凸塊電極及該第3凸塊電極分別以樹脂密封。
〔附註2〕 如附註1之半導體裝置，其中， 該第2凸塊電極及該第3凸塊電極之體積小於該第1凸塊電極之體積。
〔附註3〕 如附註2之半導體裝置，其中， 該第2凸塊電極及該第3凸塊電極以第1樹脂體密封，該第1凸塊電極以異於該第1樹脂體之第2樹脂體密封。
10‧‧‧配線基板 10A‧‧‧配線基板 10B‧‧‧配線基板 10b‧‧‧下面(面、安裝面) 10c‧‧‧凹口(開口部、階差部) 10s‧‧‧側面 10t‧‧‧上面(面、晶片搭載面) 11‧‧‧焊球(外部端子) 12‧‧‧墊(外部端子、焊球連接用墊) 13‧‧‧配線 13P‧‧‧導體平面 14‧‧‧絕緣層 14c‧‧‧芯層(芯材、芯絕緣層、絕緣層) 15TW‧‧‧通孔配線 15VW‧‧‧通路配線 16‧‧‧接合墊(基板端子、半導體零件連接用端子) 17‧‧‧絕緣膜(阻焊膜) 20‧‧‧半導體零件 20b‧‧‧背面 20s1‧‧‧邊 20s2‧‧‧邊 20t‧‧‧主面 21‧‧‧端子(電極、零件電極、焊墊) 22‧‧‧端子(電極、零件電極、焊墊) 23‧‧‧半導體基板(基材) 23t‧‧‧主面 24‧‧‧配線層 25‧‧‧鈍化膜 30‧‧‧半導體零件 30A‧‧‧半導體零件 30B‧‧‧半導體零件 30C‧‧‧半導體零件 30b‧‧‧背面 30t‧‧‧主面 31‧‧‧端子(電極、零件電極、焊墊) 32‧‧‧端子(電極、零件電極、焊墊) 33‧‧‧半導體基板(基材) 33t‧‧‧主面 34‧‧‧配線層 35‧‧‧鈍化膜 40‧‧‧中介層 40A‧‧‧中介層 40B‧‧‧中介層 40C‧‧‧中介層 40D‧‧‧中介層 40E‧‧‧中介層 40F‧‧‧中介層 40G‧‧‧配線構件 40W‧‧‧金屬線 40b‧‧‧下面(面、背面) 40h‧‧‧中介層 40s‧‧‧側面 40t‧‧‧上面(面、中繼端子配置面) 41‧‧‧接合墊(端子、中繼端子配置面) 42‧‧‧接合墊(端子、中繼端子配置面) 43‧‧‧配線 44‧‧‧半導體基板(基材) 44t‧‧‧主面 45‧‧‧絕緣層 46‧‧‧鈍化膜 47‧‧‧端子 48‧‧‧貫穿電極 51‧‧‧凸塊電極(導電性構件) 52‧‧‧凸塊電極(導電性構件) 53‧‧‧凸塊電極(導電性構件) 53A‧‧‧導體柱 53B‧‧‧焊料層 53b‧‧‧下面 53t‧‧‧上面 54‧‧‧凸塊電極(導電性構件) 55‧‧‧樹脂體 56‧‧‧樹脂體 56s‧‧‧界限面 60‧‧‧半導體零件 60t‧‧‧主面 61‧‧‧半導體零件 70‧‧‧散熱零件 71‧‧‧接著材 BP1‧‧‧凸塊電極(導電性構件) BP2‧‧‧凸塊電極(導電性構件) BP3‧‧‧凸塊電極(導電性構件) BP4‧‧‧凸塊電極(導電性構件) BP5‧‧‧凸塊電極(導電性構件) BP6‧‧‧凸塊電極(導電性構件) BP7‧‧‧凸塊電極(導電性構件) BP8‧‧‧凸塊電極(導電性構件) BP9‧‧‧凸塊電極(導電性構件) BP12‧‧‧凸塊電極(導電性構件) BP13‧‧‧凸塊電極(導電性構件) PB14‧‧‧凸塊電極(導電性構件) BPh1‧‧‧凸塊電極(導電性構件) C1‧‧‧電容器 D1‧‧‧離開間距 D2‧‧‧離開間距 DSn‧‧‧差動信號傳送路徑 DSp‧‧‧差動信號傳送路徑 EX1‧‧‧外部機器 EX2‧‧‧外部機器 L1‧‧‧配線層 L2‧‧‧配線層 L3‧‧‧配線層 L4‧‧‧配線層 L5‧‧‧配線層 L6‧‧‧配線層 L7‧‧‧配線層 L8‧‧‧配線層 Lsg1‧‧‧信號傳送路徑(配線路徑) Lsg2‧‧‧信號傳送路徑(配線路徑) Lsg3‧‧‧信號傳送路徑(配線路徑) Lsg4‧‧‧信號傳送路徑(配線路徑) Lvd1‧‧‧配線路徑 Lvd2‧‧‧配線路徑 Lvd3‧‧‧配線路徑 Lvg1‧‧‧配線路徑 Lvg2‧‧‧配線路徑 Lvg3‧‧‧配線路徑 Lvg4‧‧‧配線路徑 Lvg5‧‧‧配線路徑 M1‧‧‧配線層 M2‧‧‧配線層 M3‧‧‧配線層 M4‧‧‧配線層 M5‧‧‧配線層 MB1‧‧‧安裝基板(母板) PD1‧‧‧端子(電極、零件電極、焊墊) PD2‧‧‧端子(電極、零件電極、焊墊) PD3‧‧‧端子(電極、零件電極、焊墊) PD4‧‧‧端子(電極、零件電極、焊墊) PD5‧‧‧端子(電極、零件電極、焊墊) PD6‧‧‧端子(電極、零件電極、焊墊) PD7‧‧‧端子(電極、零件電極、焊墊) PD7A‧‧‧端子(電極、零件電極、焊墊) PD8‧‧‧端子(電極、零件電極、焊墊) PD8A‧‧‧端子(電極、零件電極、焊墊) PD9‧‧‧端子(電極、零件電極、焊墊) PD10‧‧‧端子(電極、零件電極、焊墊) PD11‧‧‧端子(電極、零件電極、焊墊) PD12‧‧‧端子(電極、零件電極、焊墊) PD13‧‧‧端子(電極、零件電極、焊墊) PD14‧‧‧端子(電極、零件電極、焊墊) PKG1‧‧‧半導體裝置 PKG2‧‧‧半導體裝置 PKG3‧‧‧半導體裝置 PKG4‧‧‧半導體裝置 PKG5‧‧‧半導體裝置 PKG6‧‧‧半導體裝置 PKG7‧‧‧半導體裝置 PKG8‧‧‧半導體裝置 PKG9‧‧‧半導體裝置 PKG10‧‧‧半導體裝置 PKG11‧‧‧半導體裝置 PKG12‧‧‧半導體裝置 PKGh1‧‧‧半導體裝置 PS1‧‧‧電位供給部 SCR1‧‧‧核心電路(主電路) SG1‧‧‧信號 SG2‧‧‧信號 SG3‧‧‧信號 SG4‧‧‧信號 SIF1‧‧‧外部介面電路(外部輸入輸出電路) SIF2‧‧‧內部介面電路(內部輸入輸出電路) SIF3‧‧‧內部介面電路(內部輸入輸出電路) SIF4‧‧‧內部介面電路(內部輸入輸出電路) SME1‧‧‧記憶體電路(主記錄電路、記錄電路) VD1‧‧‧電源電位 VD2‧‧‧電源電位 VD3‧‧‧電源電位 VG1‧‧‧接地電位 X‧‧‧方向 Y‧‧‧方向 Z‧‧‧方向
圖1係示意顯示一實施形態之半導體裝置的結構例之說明圖。 圖2係圖1所示之半導體裝置的上視圖。 圖3係圖2所示之半導體裝置的下視圖。 圖4係沿著圖2之A-A線的截面圖。 圖5係顯示圖4所示之半導體零件與中介層之連接部分的周邊之放大截面圖。 圖6係顯示圖4所示之半導體零件中異於圖5所示之半導體零件的半導體零件與中介層之連接部分的周邊之放大截面圖。 圖7係顯示圖4所示之配線基板具有的複數之配線層中之1層的配線配置之例的放大平面圖。 圖8係顯示圖2所示之複數的半導體零件各自之主面側的端子排列之例的平面圖。 圖9係顯示圖4~圖6所示之中介層的上面側之例的平面圖。 圖10係顯示將圖5及圖6所示之半導體零件與中介層電性連接的凸塊電極之放大截面圖。 圖11係顯示將圖5及圖6所示之半導體零件與配線基板電性連接的凸塊電極之放大截面圖。 圖12係示意顯示圖1之變形例的半導體裝置之結構例的說明圖。 圖13係示意顯示圖1之另一變形例的半導體裝置之結構例的說明圖。 圖14係放大顯示連接於圖13所示之記憶體封裝的中介層之周邊的說明圖。 圖15係放大顯示圖1所示之中介層的周邊之說明圖。 圖16係放大顯示圖15之變形例的中介層之周邊的說明圖。 圖17係顯示圖5之變形例的半導體裝置之半導體零件與中介層的連接部分之周邊的放大截面圖。 圖18係顯示圖5之另一變形例的半導體裝置之半導體零件與中介層的連接部分之周邊的放大截面圖。 圖19係顯示圖5之另一變形例的半導體裝置之半導體零件與中介層的連接部分之周邊的放大截面圖。 圖20係示意顯示圖1之另一變形例的半導體裝置之結構例的說明圖。 圖21係示意顯示圖1之另一變形例的半導體裝置之結構例的說明圖。 圖22係示意顯示圖1之另一變形例的半導體裝置之結構例的說明圖。 圖23係示意顯示圖22之變形例的半導體裝置之結構例的說明圖。 圖24係示意顯示圖4之變形例的半導體裝置之結構例的說明圖。 圖25係顯示將圖11所示之半導體零件與配線基板電性連接之凸塊電極的變形例之放大截面圖。 圖26係顯示將圖11所示之半導體零件與配線基板電性連接之凸塊電極的另一變形例之放大截面圖。 圖27係顯示圖14所示之記憶體封裝的變形例之說明圖。 圖28係示意顯示圖1之檢討例的半導體裝置之結構的說明圖。
10‧‧‧配線基板
10t‧‧‧上面(面、晶片搭載面)
20‧‧‧半導體零件
20t‧‧‧主面
30‧‧‧半導體零件
30t‧‧‧主面
40‧‧‧中介層
BP1‧‧‧凸塊電極(導電性構件)
BP2‧‧‧凸塊電極(導電性構件)
BP3‧‧‧凸塊電極(導電性構件)
BP4‧‧‧凸塊電極(導電性構件)
BP5‧‧‧凸塊電極(導電性構件)
BP6‧‧‧凸塊電極(導電性構件)
BP7‧‧‧凸塊電極(導電性構件)
BP8‧‧‧凸塊電極(導電性構件)
EX1‧‧‧外部機器
Lsg1‧‧‧信號傳送路徑(配線路徑)
Lsg2‧‧‧信號傳送路徑(配線路徑)
Lvd1‧‧‧配線路徑
Lvd2‧‧‧配線路徑
Lvg1‧‧‧配線路徑
Lvg2‧‧‧配線路徑
Lvg3‧‧‧配線路徑
MB1‧‧‧安裝基板(母板)
PD1‧‧‧端子(電極、零件電極、焊墊)
PD2‧‧‧端子(電極、零件電極、焊墊)
PD3‧‧‧端子(電極、零件電極、焊墊)
PD4‧‧‧端子(電極、零件電極、焊墊)
PD5‧‧‧端子(電極、零件電極、焊墊)
PD6‧‧‧端子(電極、零件電極、焊墊)
PD7‧‧‧端子(電極、零件電極、焊墊)
PD8‧‧‧端子(電極、零件電極、焊墊)
PD9‧‧‧端子(電極、零件電極、焊墊)
PKG1‧‧‧半導體裝置
PS1‧‧‧電位供給部
SCR1‧‧‧核心電路(主電路)
SG1‧‧‧信號
SG2‧‧‧信號
SIF1‧‧‧外部介面電路(外部輸入輸出電路)
SIF2‧‧‧內部介面電路(內部輸入輸出電路)
VD1‧‧‧電源電位
VD2‧‧‧電源電位
VG1‧‧‧接地電位

Claims (15)

  1. 一種半導體裝置，其包含有： 第1半導體零件； 第2半導體零件； 配線基板，其搭載有該第1半導體零件及該第2半導體零件； 第1配線構件，其具有將該第1半導體零件與該第2半導體零件予以電性連接的複數之配線路徑； 該第1半導體零件具有第1主面，該第1主面配置有在與外部之間傳送第1信號的第1端子、及在與該第2半導體零件之間傳送第2信號的第2端子， 該第2半導體零件具有第2主面，該第2主面配置有在與該第1半導體零件之間傳送該第2信號的第3端子， 該第1信號以高於該第2信號之頻率傳送， 該第1半導體零件之該第1端子非藉由該第1配線構件而藉由第1凸塊電極與該配線基板電性連接， 該第1半導體零件之該第2端子與該第2半導體零件之該第3端子，藉由該第1配線構件電性連接。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第1半導體零件之該第2端子與該第2半導體零件之該第3端子的離開間距，小於該第1半導體零件之該第1端子與該第2半導體零件之該第3端子的離開間距。
  3. 如申請專利範圍第2項之半導體裝置，其中， 該第2端子藉由第2凸塊電極與該第1配線構件電性連接， 該第3端子藉由第3凸塊電極與該第1配線構件電性連接。
  4. 如申請專利範圍第3項之半導體裝置，其中， 於該第1半導體零件之該第1主面配置可供給接地電位之第4端子及第5端子， 該第4端子非藉由該第1配線構件而藉由第4凸塊電極與該配線基板電性連接， 該第5端子藉由第5凸塊電極與該第1配線構件電性連接。
  5. 如申請專利範圍第4項之半導體裝置，其中， 該第1半導體零件之該第2端子與該第2半導體零件之該第3端子的離開間距小於該第1半導體零件之該第2端子與該第3端子的離開間距。
  6. 如申請專利範圍第5項之半導體裝置，其中， 該第4端子配置於該第1端子與該第2端子之間。
  7. 如申請專利範圍第6項之半導體裝置，其中， 該第1半導體零件之該第2端子與該第2半導體零件之該第3端子的離開間距小於該第1半導體零件之該第4端子與該第2端子的離開間距。
  8. 如申請專利範圍第6項之半導體裝置，其中， 於該第1半導體零件之該第1主面配置可供給電源電位之第6端子， 該第6端子非藉由該第1配線構件而藉由第6凸塊電極與該配線基板電性連接。
  9. 如申請專利範圍第8項之半導體裝置，其中， 該第6端子配置於該第1端子與該第2端子之間。
  10. 如申請專利範圍第3項之半導體裝置，其中， 於該第2半導體零件之該第2主面配置可供給接地電位之第7端子， 該第7端子非藉由該第1配線構件而藉由第7凸塊電極與該配線基板電性連接。
  11. 如申請專利範圍第10項之半導體裝置，其中， 於該第2半導體零件之該第2主面配置可供給電源電位之第8端子， 該第8端子非藉由該第1配線構件而藉由第8凸塊電極與該配線基板電性連接。
  12. 如申請專利範圍第3項之半導體裝置，其中， 在該配線基板之厚度方向，該第1配線構件具有位於該第1半導體零件與該配線基板之間的部分及位於該第2半導體零件與該配線基板之間的部分。
  13. 如申請專利範圍第3項之半導體裝置，其中， 該第1凸塊電極、該第2凸塊電極、及該第3凸塊電極分別以樹脂密封。
  14. 如申請專利範圍第13項之半導體裝置，其中， 該第2凸塊電極及該第3凸塊電極之體積小於該第1凸塊電極之體積。
  15. 如申請專利範圍第14項之半導體裝置，其中， 該第2凸塊電極及該第3凸塊電極以第1樹脂體密封，該第1凸塊電極以異於該第1樹脂體之第2樹脂體密封。
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