JP4848490B2 - 伝送線路及びこれを有する配線基板並びに半導体装置 - Google Patents
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Description
数式(1)において、第一項が導体損失、第二項が誘電損失を表す。導体損失は伝送線路の導体の抵抗に起因する。特に高周波においては、電流は表皮効果によって導体の表面のみを流れるため電流の流れる断面積が小さくなり、導体損失が増加する。第二項の誘電損失は線路を構成する誘電体によるもので、誘電体の誘電正接tanδと周波数fに比例する。第二項のGは線路のキャパシタンスC、周波数f、絶縁体の誘電正接tanδを用いて以下の数式(2)によって表せる。
一般に、信号線路の幅が広くなると、電流の通る断面積が広くなるため抵抗Rが減少して導体損失が減少するが、その一方でキャパシタンスCが増加するためコンダクタンスGが増加し、誘電損失が増加する。従って、信号線路の幅や間隔などの寸法と伝送損失との関係が明確ではなく、伝送損失を小さくするために一般的に当てはまる設計指針というものが存在しなかった。そして、実際の伝送線路の設計においては、伝送線路の終端抵抗と特性インピーダンスとが等しくなるように線路幅が決定され、伝送損失を小さくするために線路幅や線路間隔を変更する、ということは行われていなかった。
前記差動ペアは異なる二つの配線層に一本ずつ信号配線を配置し水平方向に一定距離ずらす構造をとる。この差動ペアの差動特性インピーダンスは、信号配線幅w、絶縁層厚みt、ずらし量d、配線周期p、絶縁層の誘電率εrによって一意に決まる。通常、絶縁層の誘電率と絶縁層厚みは基板の材質・種類によって決まり、配線周期は信号配線が接続される半導体素子のパッドピッチや基板のビアピッチ、基板の面積などの制約を受けてある程度決定される。残る二つの要素は信号配線幅wとずらし量dであるが、これら二つの要素にはある程度の自由度があり、この二つを変化させることによって差動特性インピーダンスを調整することができる。そして、ある値の差動特性インピーダンスは複数通りの信号配線幅・ずらし量の組み合わせによって実現することができる。すなわち、信号配線幅が広い場合にはずらし量も大きくし、信号配線幅が細い場合にはずらし量も小さくすることによって等しい差動特性インピーダンスを実現することができる。
次に、本発明の第一の実施形態について図面を参照して説明する。
まず、構造について説明する。
規格化ずらし量Dを0.2<D<1.2の範囲内に収めることによって、伝送損失の小さい伝送線路を提供することができる。この電気特性上の作用については、実施例を用いて後述する。
第一の実施形態に示した配線基板1を、比誘電率εr=3.1、誘電正接tanδ=0.023で実現した。この数値は、プリント基板の材料として広く用いられているエポキシ系樹脂の物性値である。絶縁層厚みtd=100μm、配線周期p=100μmの時に、配線幅wとずらし量dを変化させた時の差動特性インピーダンスZdiffを電磁界シミュレータで計算した。この結果を図4に示す。
第一の実施形態に示した配線基板1を別の絶縁樹脂で実現した例として、比誘電率εr=4.0、誘電正接tanδ=0.006で実現した。この数値は、プリント基板の低損失材料として広く用いられているポリフェニレンエーテル(PPE)の物性値である。
第一の実施形態に示した配線基板1を別の絶縁樹脂で実現した例として、比誘電率εr=2.0、誘電正接tanδ=0.0005で実現した。この数値は、フッ素樹脂材料として知られるテトラフルオロエチレン・ヘキサフルオロプロピレン共重合体(FEP)の物性値である。
次に、本発明の第二の実施形態について図面を参照して説明する。
ここで、インダクタンスLとキャパシタンスCは、配線幅w、差動内線路間隔d、絶縁層厚みtd、導体厚みtm、絶縁層の誘電率、周辺の導体との距離によって変化する。この実施形態は半導体素子2から離れるに従って差動線路の周期pが大きくなることが特徴であるが、周期pが増加するに従って線路のずらし量dを減少させることにより差動特性インピーダンスを一定に保っている。
第二の実施形態に示した配線基板1を比誘電率εr=3.1、誘電正接tanδ=0.023の樹脂基板で実現した。これは実施例1の基板と同一の物性値である。絶縁層厚みtdを100μmとし、配線周期pを75μm、100μm、150μmとして、差動特性インピーダンスが100Ωとなる配線幅wとずらし量dを電磁界シミュレーションによって求めた。それらの場合の伝送損失αを配線幅wに対してプロットした結果を図14に示す。配線幅wが一定でも配線周期pを大きくすることにより伝送損失αが減少することが分かる。
次に、第三の実施形態について図面を参照して説明する。
第三の実施形態に示した配線基板1を比誘電率εr=3.1、誘電正接tanδ=0.023の樹脂基板で実現した。これは実施例1の基板と同一の物性値である。絶縁層厚みtd=30μmとし、図17(a)の半導体素子に近い領域では(p,w,d)=(50,20,60)、図17(b)の半導体素子から遠い領域では(p,w,d)=(75,25,80)とした。電磁界シミュレーションによって求めた(p,w,d)=(50,20,60)の時の伝送損失αは0.94dB、(p,w,d)=(75,25,80)の時の伝送損失αは0.87dBであり、配線幅と配線周期の広い場合の方が伝送損失は小さくなった。
次に、本発明の第四の実施形態について説明する。図20は本実施形態の半導体装置の上面図である。多層の配線基板11の上部中央に半導体素子10が実装されており、配線基板11に設けられた信号配線が半導体素子10から放射状に広がっている。配線基板11は正方形であり、一部の信号配線12はその正方形の各辺の中央部に向かって引き回され、別の信号配線13は正方形の角に向かって引き回されている。従って、信号配線13の方が信号配線12よりも配線長が長い。伝送線路の構造が同一の場合、信号配線の配線長が長くなると伝送損失が大きくなるが、本実施形態の配線基板は下記の構造をとることによって信号配線12と信号配線13の伝送損失をほぼ等しい値にしている。
次に、本発明の第五の実施形態について説明する。図22は本実施形態の半導体装置の断面図である。多層の配線基板14の上面中央に半導体素子10が、上面端部には半導体モジュール17がそれぞれ実装されている。配線基板14は上から順に第一〜第五の配線層14a、14b、14c、14d、14eからなり、第二配線層14bに信号配線15が、第三配線層14cに信号配線16がそれぞれ形成され、半導体素子10と半導体モジュール17とを接続している。信号配線15と16が一組でダイアゴナル配線を形成している。
1a:第一の絶縁層
1b:第二の絶縁層
1c:第三の絶縁層
1d:第四の絶縁層
2、10:半導体素子
3:接続用導体
4a1、4a2、4a3、9a1、9a2、9a3:第二配線層の信号配線
4b1、4b2、4b3、9b1、9b2、9b3:第三配線層の信号配線
5a、14a:第一配線層
5b、14b:第二配線層
5c、14c:第三配線層
5d、14d:第四配線層
5e、14e:第五配線層
6:BGAランド
7、8:グラウンド電極
12:配線長の短い信号配線
13:配線長の長い信号配線
15:第二配線層の信号配線
16:第三配線層の信号配線
17:半導体モジュール
Claims (8)
- 異なる二つの配線層に一本ずつ信号配線を配置しこれら二本の信号配線を水平方向に一定距離ずらしてなる一対の差動ペアが伝送線路として複数形成された多層配線基板であって、前記二本の信号配線の水平方向のずらし量をd、前記二本の信号配線を隔てる絶縁層の厚みをt、隣接する信号配線との配線周期、すなわち隣接差動配線との間隔と信号配線幅の和をpとした時、D=d(t/p3)1/2で表される値Dが0.2<D<1.2の範囲内に収まっている部分がある伝送線路を有する多層配線基板に半導体素子または半導体パッケージが搭載されて成り、前記多層配線基板は配線長の長い差動ペアと配線長の短い差動ペアとを有し、それらの差動ペアは当該多層配線基板に搭載された前記半導体素子または半導体パッケージと接続されており、前記配線長の長い差動ペアのある地点における配線周期と配線幅はそれぞれ、前記半導体素子または半導体パッケージから等しい距離における前記配線長の短い差動ペアの配線周期と配線幅よりも広いことを特徴とする半導体装置。
- 異なる二つの配線層に一本ずつ信号配線を配置しこれら二本の信号配線を水平方向に一定距離ずらしてなる一対の差動ペアが伝送線路として複数形成された多層配線基板であって、前記二本の信号配線の水平方向のずらし量をd、前記二本の信号配線を隔てる絶縁層の厚みをt、隣接する信号配線との配線周期、すなわち隣接差動配線との間隔と信号配線幅の和をpとした時、D=d(t/p 3 ) 1/2 で表される値Dが0.2<D<1.2の範囲内に収まっている部分がある伝送線路を有する多層配線基板に半導体素子または半導体パッケージが搭載されて成り、前記差動ペアと前記半導体素子または半導体パッケージとが接続され、前記差動ペアは前記半導体素子または半導体パッケージから離れるに従って前記配線周期pが大きくなる一方、前記ずらし量dを減少させるように構成されていることを特徴とする半導体装置。
- 異なる二つの配線層に一本ずつ信号配線を配置しこれら二本の信号配線を水平方向に一定距離ずらしてなる一対の差動ペアが伝送線路として複数形成された多層配線基板であって、前記二本の信号配線の水平方向のずらし量をd、前記二本の信号配線を隔てる絶縁層の厚みをt、隣接する信号配線との配線周期、すなわち隣接差動配線との間隔と信号配線幅の和をpとした時、D=d(t/p 3 ) 1/2 で表される値Dが0.2<D<1.2の範囲内に収まっている部分がある伝送線路を有する多層配線基板に半導体素子または半導体パッケージが搭載されて成り、前記差動ペアと前記半導体素子または半導体パッケージとが接続され、前記差動ペアは前記半導体素子または半導体パッケージから離れるに従って前記信号配線幅が全長にわたって連続的に太くなっていることを特徴とする半導体装置。
- 前記伝送線路は、前記二つの配線層のさらに上または下あるいは上下両方の配線層にグラウンドプレーンまたは電源プレーンが形成されていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 異なる二つの配線層に一本ずつ信号配線を配置しこれら二本の信号配線を水平方向に一定距離ずらしてなる一対の差動ペアが伝送線路として複数形成された多層配線基板であって、前記二本の信号配線の水平方向のずらし量をd、前記二本の信号配線を隔てる絶縁層の厚みをt、隣接する信号配線との配線周期、すなわち隣接差動配線との間隔と信号配線幅の和をpとした時、D=d(t/p 3 ) 1/2 で表される値Dが0.2<D<1.2の範囲内に収まっている部分がある伝送線路を有する多層配線基板に半導体素子または半導体パッケージが搭載されて成り、前記差動ペアと前記半導体素子または半導体パッケージとが接続され、前記半導体素子または半導体パッケージは波形補正回路を搭載しており、配線長の長い信号配線の単位長さ辺りの伝送損失を配線長の短い信号配線の伝送損失よりも小さくして配線全体での伝送損失を同程度に揃えることにより、前記半導体素子または半導体パッケージに搭載された波形補正回路が同一の設定であっても、配線長が異なる複数の信号配線に対して最適な波形補正を行うことができるようにしたことを特徴とする半導体装置。
- 前記二つの配線層のさらに上または下あるいは上下両方の配線層にグラウンドプレーンまたは電源プレーンが形成されていることを特徴とする請求項5に記載の半導体装置。
- 前記隣接する信号配線との配線周期が位置によって異なっていることを特徴とする請求項5または6に記載の半導体装置。
- 前記信号配線幅が位置によって異なっていることを特徴とする請求項5〜7のいずれか1項に記載の半導体装置。
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