JPWO2017138121A1 - 半導体装置 - Google Patents

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Abstract

一実施の形態による半導体装置は、配線基板に搭載される第１半導体部品および第２半導体部品を有している。上記第１半導体部品は、外部との間で第１信号を伝送する第１端子、および上記第２半導体部品との間で第２信号を伝送する第２端子を有する。また、上記第２半導体部品は、上記第１半導体部品との間で上記第２信号を伝送する第３端子を有する。また、上記第１信号は上記第２信号より高い周波数で伝送される。また、上記第１半導体部品の上記第２端子と上記第２半導体部品の上記第３端子は、上記第１配線部材を介して電気的に接続されている。また、上記第１半導体部品の上記第１端子は、上記第１配線部材を介さず、かつ、第１バンプ電極を介して上記配線基板と電気的に接続されるものである。

Description

本発明は、半導体装置に関し、例えば、半導体チップなどの複数の半導体部品が配線部材を介して互いに電気的に接続された半導体装置に適用して有効な技術に関する。
特開２０１４−９９５９１号公報（特許文献１）や、特開２０１４−１７９６１３号公報（特許文献２）には、二つの半導体チップがブリッジング・ブロック、あるいはブリッジと呼ばれる部材を介して電気的に接続された構造が記載されている。また、特開２００３−３４５４８０号公報（特許文献３）には、二つの半導体チップが配線基板を介して電気的に接続された構造が記載されている。
特開２０１４−９９５９１号公報 特開２０１４−１７９６１３号公報 特開２００３−３４５４８０号公報
配線基板上に搭載された複数の半導体部品を、インタポーザなどの配線部材を介して互いに電気的に接続し、半導体部品間で信号伝送を行う技術がある。しかし、上記の技術を用いた半導体装置の性能を向上させる上で改善の余地がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、配線基板に搭載される第１半導体部品および第２半導体部品を有している。上記第１半導体部品は、外部との間で第１信号を伝送する第１端子、および上記第２半導体部品との間で第２信号を伝送する第２端子を有する。また、上記第２半導体部品は、上記第１半導体部品との間で上記第２信号を伝送する第３端子を有する。また、上記第１信号は上記第２信号より高い周波数で伝送される。また、上記第１半導体部品の上記第２端子と上記第２半導体部品の上記第３端子は、上記第１配線部材を介して電気的に接続されている。また、上記第１半導体部品の上記第１端子は、上記第１配線部材を介さず、かつ、第１バンプ電極を介して上記配線基板と電気的に接続されるものである。
上記一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態である半導体装置の構成例を模式的に示す説明図である。 図１に示す半導体装置の上面図である。 図２に示す半導体装置の下面図である。 図２のＡ−Ａ線に沿った断面図である。 図４に示す半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。 図４に示す複数の半導体部品のうち、図５に示す半導体部品とは別の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。 図４に示す配線基板が備える複数の配線層のうちの一層の配線レイアウトの例を示す拡大平面図である。 図２に示す複数の半導体部品のそれぞれの主面側の端子配列の例を示す平面図である。 図４〜図６に示すインタポーザの上面側の例を示す平面図である。 図５および図６に示す半導体部品とインタポーザとを電気的に接続するバンプ電極の拡大断面図である。 図５および図６に示す半導体部品と配線基板とを電気的に接続するバンプ電極の拡大断面図である。 図１に対する変形例である半導体装置の構成例を模式的に示す説明図である。 図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。 図１３に示すメモリパッケージに接続されたインタポーザの周辺を拡大して示す説明図である。 図１に示すインタポーザの周辺を拡大して示す説明図である。 図１５に対する変形例であるインタポーザの周辺を拡大して示す説明図である。 図５に対する変形例である半導体装置の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。 図５に対する他の変形例である半導体装置の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。 図５に対する他の変形例である半導体装置の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。 図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。 図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。 図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。 図２２に対する変形例である半導体装置の構成例を模式的に示す説明図である。 図４に対する変形例である半導体装置の構成例を模式的に示す説明図である。 図１１に示す半導体部品と配線基板とを電気的に接続するバンプ電極に対する変形例を示す拡大断面図である。 図１１に示す半導体部品と配線基板とを電気的に接続するバンプ電極に対する他の変形例を示す拡大断面図である。 図１４に示すメモリパッケージに対する変形例を示す説明図である。 図１に対する検討例である半導体装置の構成を模式的に示す説明図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
また、本願では、例えばシリコン（Ｓｉ）などの半導体材料から成る半導体基板に集積回路を形成した後、複数の個片に分割することで得られる半導体部品を、半導体チップと呼ぶ。また、上記半導体チップ、上記半導体チップが搭載された基材（例えば、配線基板やリードフレーム）、および上記半導体チップと電気的に接続された複数の外部端子を有する半導体部品を、半導体パッケージと呼ぶ。また、半導体チップおよび半導体パッケージの事を、半導体部品または半導体装置と呼ぶ場合がある。半導体部品または半導体装置は、半導体チップおよび半導体パッケージの総称である。また、半導体部品または半導体装置には、複数の半導体部品が配線基板などの基材に搭載されたものも含まれる。例えば、以下の実施の形態では、複数の半導体部品が配線基板に搭載されたものを半導体装置と呼ぶ。したがって、以下の実施の形態において、半導体部品とは、半導体チップまたは半導体パッケージであることを意味する。
＜複数の半導体部品が搭載された半導体装置について＞
半導体装置の性能向上を図る取り組みには、例えば、データ処理速度の向上や、データ処理機能の多様化、あるいは、通信速度の向上などの取り組みが含まれる。また、半導体装置に対しては、小型化が要求されるので、性能向上を図る際には、性能向上に伴う装置の大型化を抑制する必要がある。
ここで、例えば一つの半導体チップに多くの機能を内蔵させる場合、半導体チップの実装面積が増大することにより、半導体装置の大型化の原因になる。また、一つの半導体チップに多くの機能（例えば多種類の回路や多くの回路）を内蔵させる場合、半導体チップの複数の機能のうちの一部の性能を向上させる際に、半導体チップ全体の設計を見直す必要があるので、開発に時間を要する。
一方、一つの半導体パッケージに複数の半導体部品が搭載されている構造の場合、複数の半導体部品のそれぞれが有する機能（回路ブロック）は単純化できる。このため、複数の半導体部品を内蔵させた場合であっても、結果的に半導体装置の大型化を抑制できる。また、半導体装置の複数の機能のうちの一部の性能を向上させる際には、性能向上の対象になる機能を有する半導体部品の設計を見直せば良いので、開発期間を短縮できる。
また、複数の半導体部品のそれぞれが備える回路（機能）を電気的に接続する場合、複数の半導体部品を互いに電気的に接続し、複数の半導体部品間で信号を伝送する必要がある。そこで、例えば後述する図１に示すインタポーザ４０などの配線部材を介して複数の半導体部品を電気的に接続すれば、配線部材を介して信号を伝送することができる。
インタポーザ４０などの配線部材は、半導体パッケージの基材となる配線基板（パッケージ基板）と比較して、多数の配線を高密度で形成できる。このため、複数の半導体部品がインタポーザを介して互いに電気的に接続されている場合、インタポーザを介在させることによる半導体装置の大型化を抑制できる。
ところが、インタポーザなどの配線部材は、多数の配線経路を高密度で実装できるが、複数の配線経路のそれぞれのインピーダンス特性が低下する。例えば、複数の配線経路のそれぞれの断面積は小さいので、配線抵抗が大きい。また例えば、複数の配線経路のそれぞれのインピーダンス値が配線構造による影響を受けやすくなるので、信号伝送経路の途中に、インピーダンス不連続点が生じやすい。したがって、インタポーザが備える配線経路で高周波信号を伝送する場合には、配線経路のインピーダンス特性に起因して、信号伝送できない場合がある。
以下、図１に示す本実施の形態の半導体装置ＰＫＧ１と、図１に対する検討例である図２８に示す半導体装置ＰＫＧｈ１について説明する。図１は、本実施の形態の半導体装置の構成例を模式的に示す説明図である。また、図２８は、図１に対する検討例である半導体装置の構成を模式的に示す説明図である。
図１および図２８では、半導体装置の構成例および回路構成例を判り易くしめすため、断面図であってもハッチングを省略している。また、半導体部品２０および半導体部品３０が有する回路を二点鎖線で模式的に示し、各回路に接続される信号伝送経路は、実線で示している。
また、図１および図２８では、半導体装置が実装基板（マザーボード）ＭＢ１に搭載され、実装基板ＭＢ１を介して外部機器ＥＸ１や電位供給部ＰＳ１と接続された状態を模式的に示している。言い換えれば、図１に示す構成は、半導体装置ＰＫＧ１が実装基板ＭＢ１に搭載され、実装基板ＭＢ１を介して外部機器ＥＸ１と電気的に接続された電子装置である。
また、図１および図２８では、半導体装置ＰＫＧ１（図２８では半導体装置ＰＫＧｈ１）が有する多数の配線経路のうちの一部を代表的に示している。したがって、半導体装置ＰＫＧ１（図２８では半導体装置ＰＫＧｈ１）が有する配線経路の数は図１や図２８に示す数以上であっても良い。
図１に示す半導体装置ＰＫＧ１および半導体装置ＰＫＧｈ１（図２８参照）のそれぞれは、パッケージ基板である配線基板１０と、配線基板１０の上面１０ｔ上に搭載される半導体部品２０および半導体部品３０と、半導体部品２０と半導体部品３０との間を電気的に接続する配線部材であるインタポーザ４０（図２８ではインタポーザ４０ｈ）と、を有している。インタポーザ（ブリッジチップ）４０は、配線基板１０を介さずに、半導体部品２０と半導体部品３０とを電気的に接続する複数の配線経路を備えた配線部材である。
また、半導体装置ＰＫＧ１および半導体装置ＰＫＧｈ１（図２８参照）のそれぞれは、外部機器ＥＸ１との間で信号伝送を行う外部インタフェース回路（外部入出力回路）ＳＩＦ１と、コア回路（主回路）ＳＣＲ１を備えている。コア回路ＳＣＲ１には、データ信号に対して演算処理を施す演算処理回路（演算処理部）が含まれる。またコア回路ＳＣＲ１には、演算処理回路以外の回路が含まれていても良い。
図１および図２８に示す例では、半導体部品３０がコア回路ＳＣＲ１を備え、半導体部品２０が外部インタフェース回路ＳＩＦ１を備えている。また、半導体部品２０および半導体部品３０のそれぞれは、インタポーザ４０を介して電気的に接続される内部インタフェース回路ＳＩＦ２を有している。半導体部品３０の内部インタフェース回路ＳＩＦ２は、コア回路ＳＣＲ１の演算処理回路と電気的に接続されている。また、半導体部品２０の内部インタフェース回路ＳＩＦ２は、外部インタフェース回路ＳＩＦ１と電気的に接続されている。言い換えれば、半導体部品３０が備えるコア回路ＳＣＲ１の演算処理回路は、内部インタフェース回路ＳＩＦ２および半導体部品３０が備える外部インタフェース回路ＳＩＦ１を介して外部機器ＥＸ１と電気的に接続されている。
また、半導体部品２０と外部機器ＥＸ１との間を電気的に接続する信号伝送経路Ｌｓｇ１では、シリアル通信方式で信号ＳＧ１が伝送される。言い換えれば、信号ＳＧ１は、シリアル通信方式用に構成されたシリアル信号である。一方、半導体部品２０と半導体部品３０との間を電気的に接続する信号伝送経路Ｌｓｇ２では、パラレル通信方式で信号ＳＧ２が伝送される。言い換えれば、信号ＳＧ２は、パラレル通信方式用に構成されたパラレル信号である。
シリアル通信方式とは、信号伝送経路において、複数のビットで構成されるデータが１ビットずつ逐次的に伝送される通信方式である。一方、パラレル通信方式とは、複数の構成されるデータが複数の信号伝送経路を介して、ビット群として同時並行的に伝送される通信方式である。
半導体装置ＰＫＧ１に要求されるデータ転送速度を固定して考えた場合、パラレル通信方式は、複数の信号伝送経路を介してデータを転送するので、シリアル通信方式と比較して複数の信号伝送経路のそれぞれの伝送速度（伝送周波数、動作クロック）を低く設定できる。また、パラレル通信方式は、シリアル通信方式と比較して、入出力回路の構造を単純化できる。このため、図１に示す信号ＳＧ２をパラレル通信方式で伝送する場合、内部インタフェース回路ＳＩＦ２の構造を単純化できる。この場合、内部インタフェース回路ＳＩＦ２の専有面積を低減できるので、半導体装置ＰＫＧ１を小型化することができる。
ただし、パラレル通信方式は、シリアル通信方式と比較して、一般的に信号伝送距離の上限が短くなる。例えば、パラレル通信方式は、複数の信号伝送経路を介してデータを同時に転送するので、高速信号伝送で距離が長くなることにより、スキューが大きくなると同期が困難になる。また例えば、パラレル通信方式では、データ転送速度を規定する要因として、バス幅（信号伝送経路の数）がある。このため、パラレル通信方式の場合、多数の信号伝送経路を高密度で設けることになる。このように、多数の信号伝送経路が高密度で設けられた状態で、信号伝送距離を長くすると、並走する信号伝送経路間でのクロストークノイズの問題が生じる。
一方、シリアル通信方式の場合、入出力回路には、シリアル通信方式とパラレル通信方式とを変換する変換回路が必要になり、回路構造はパラレル通信方式よりも複雑になる。例えば、図１に示す半導体部品２０の平面視において、外部インタフェース回路ＳＩＦ１の専有面積は、内部インタフェース回路ＳＩＦ２の専有面積より大きい。変換回路では、シリアル通信方式で入力された信号がパラレル通信方式に変換されて出力され、パラレル通信方式で入力された信号がシリアル通信方式に変換されて出力される。この変換回路は、ＳｅｒＤｅｓ（Serializer／Deserializer）と呼ばれる。
しかし、シリアル通信方式の場合、複数のビットで構成されるデータが１ビットずつ逐次的に伝送されるので、信号伝送距離が長くなってもスキューによる同期の問題は生じ難い。また、シリアル通信方式の場合、複数の信号伝送経路のそれぞれの伝送速度（伝送周波数、動作クロック）を高くすることで、データ転送速度を向上させるので、パラレル通信方式と比較して信号伝送経路の数を低減できる。このため、隣り合う信号伝送経路の間でのクロストークノイズの影響を低減するための対策を施し易い。例えば、信号伝送経路の周囲に固定電位が供給可能なシールド導体層を配置すれば、隣り合う信号伝送経路の間でのクロストークノイズの影響を低減できる。
上記の通り、パラレル通信方式とシリアル通信方式には、それぞれ長所があり、図１に示す信号伝送経路Ｌｓｇ２など、信号伝送距離が短い部分では、パラレル通信方式を用いることで、半導体装置ＰＫＧ１を小型化することができる。一方、信号伝送経路Ｌｓｇ１のように半導体装置ＰＫＧ１の外部との間で信号を伝送する部分では、信号伝送距離が相対的に長くなる。このため、信号伝送経路Ｌｓｇ１には、シリアル通信方式を適用することで安定的に信号伝送することが可能になる。
例えば、半導体装置ＰＫＧ１と外部機器ＥＸ１との間のデータ転送速度を１．０５ＴＢ／ｓ（テラビット毎秒）とした場合について考える。図１では、代表的に差動対の信号伝送経路Ｌｓｇ１、および一本の信号伝送経路Ｌｓｇ２を示している。差動対の信号伝送経路Ｌｓｇ１の伝送速度を５６Ｇｂｐｓ（ギガビット毎秒）とした場合、１５０対の信号伝送経路Ｌｓｇ１を設けることにより、１．０５ＴＢ／ｓのデータ転送速度が実現できる。差動対の信号伝送経路Ｌｓｇ１のそれぞれは、対になる二本の配線経路により構成される。したがって、送信用の信号伝送経路と受信用の信号伝送経路とを考慮すると、１．０５ＴＢ／ｓを実現するために必要な端子の数は、１５０×２×２＝６００である。また、一つの信号伝送経路Ｌｓｇ２の伝送速度を２Ｇｂｐｓとした場合、４２００本の信号伝送経路Ｌｓｇ２を設けることにより、１．０５ＴＢ／ｓのデータ転送速度が実現できる。
なお、例えば信号波形の１波長で２ビット分のデータを伝送する場合、伝送速度と周波数の関係は２対１になる。したがって、上記の例を周波数に換算すると、信号伝送経路Ｌｓｇ１の伝送速度が５６Ｇｂｐｓの場合、信号ＳＧ１の信号波形の周波数は、２８ＧＨｚ（ギガヘルツ）になる。また、信号伝送経路Ｌｓｇ２の伝送速度が２Ｇｂｐｓの場合、信号ＳＧ１の信号波形の周波数は、１ＧＨｚ（ギガヘルツ）になる。
上記のように、多くの信号伝送経路Ｌｓｇ１を外部インタフェース回路ＳＩＦ１に接続する場合、外部インタフェース回路ＳＩＦ１の専有面積が増大する。このため、半導体部品３０に全ての信号伝送経路Ｌｓｇ１を接続する場合、コア回路ＳＣＲ１と外部インタフェース回路ＳＩＦ１とのレイアウト上の制約が大きくなり、半導体部品３０の平面積（主面３０ｔの面積）が大きくなる。しかし、本実施の形態のように、半導体部品２０に多数の信号伝送経路Ｌｓｇ１のうちの少なくとも一部を接続し、半導体部品３０のコア回路ＳＣＲ１が半導体部品２０を介して外部と信号伝送する構造にすれば、半導体部品２０および半導体部品３０のそれぞれのレイアウトを単純化できる。
ここで、半導体部品２０と半導体部品３０とを電気的に接続する方法として、図２８に示す半導体装置ＰＫＧｈ１のように、配線基板１０上にインタポーザ４０ｈを搭載し、インタポーザ４０ｈ上に半導体部品２０と半導体部品３０とを搭載する方法が考えられる。半導体装置ＰＫＧｈ１の場合、半導体部品２０および半導体部品３０の全体がインタポーザ４０ｈに搭載されている。言い換えれば、半導体装置ＰＫＧｈ１が有する半導体部品２０および半導体部品３０のそれぞれは、インタポーザ４０ｈを介して配線基板１０と電気的に接続されている。
このため、半導体装置ＰＫＧｈ１の場合、シリアル通信方式で信号ＳＧ１が伝送される信号伝送経路Ｌｓｇ１の一部分は、インタポーザ４０ｈを通過する。インタポーザ４０ｈは、パラレル通信方式で信号ＳＧ２が伝送される信号伝送経路Ｌｓｇ２が形成される配線部材である。このため、インタポーザ４０ｈでは、配線基板１０と比較して断面積が小さい微細な配線が高密度で配置されている。言い換えれば、インタポーザ４０ｈの配線設計において適用される設計ルールは、配線基板１０の配線設計において適用される設計ルールと比較して、配線の厚さ、配線幅、および隣り合う配線間距離の設計基準値が小さい。例えば、図２８に示す例では、信号伝送経路Ｌｓｇ１の一部を構成する半導体部品２０の端子ＰＤ１に接続されるバンプ電極ＢＰｈ１の体積は、図１に示すバンプ電極（導電性部材）ＢＰ１の体積より小さく、バンプ電極（導電性部材）ＢＰ２やバンプ電極（導電性部材）ＢＰ３と同程度の体積である。
このため、インタポーザ４０ｈが備える配線経路の配線抵抗は、配線基板１０が備える配線経路の配線抵抗と比較して相対的に高い。このため、インタポーザ４０ｈでは配線基板１０と比較して、配線抵抗による信号の損失が発生し易い。また、複数の配線経路のそれぞれのインピーダンス値が配線構造による影響を受けやすくなるので、信号伝送経路の途中に、インピーダンス不連続点が生じやすい。そしてインピーダンス不連続点では、信号の反射に起因した伝送損失が発生する。
また、配線経路の断面積が小さい微細な配線経路を用いて信号伝送を行う場合の信号の損失の程度は、伝送される信号の波長、言い換えれば周波数に対応して変化する。すなわち、信号波長が長い低周波信号の場合、微細な配線経路を通過する際に生じる損失は少ない。一方、信号波長が短い高周波信号の場合、配線抵抗による損失やインピーダンス不連続点での反射の影響を受けやすいため、信号損失が大きくなる。つまり、図２８に示す例では、相対的に伝送速度が速い（言い換えれば周波数が高い）信号ＳＧ１を伝送する信号伝送経路Ｌｓｇ１がインタポーザ４０ｈを通過する際に生じる信号損失は、信号ＳＧ２を伝送する信号伝送経路Ｌｓｇ２がインタポーザ４０ｈを通過する際に生じる信号損失より大きい。
信号損失が増大すると、信号波形の振幅が小さくなる。また、信号損失が増大すると、信号波形に歪が生じる。このため、信号を受信する側での信号波形が乱れ、通信の信頼性が低下する原因になる。
そこで、本実施の形態では、図１に示すように、信号ＳＧ１を伝送する信号伝送経路Ｌｓｇ１が、インタポーザ４０を介さずに半導体部品２０の外部インタフェース回路ＳＩＦ１と外部機器ＥＸ１との間を電気的に接続するように構成した。
すなわち、図１に示すように半導体装置ＰＫＧ１が有する半導体部品２０は、外部（外部機器ＥＸ１）との間で信号を伝送する端子ＰＤ１、および半導体部品３０との間で信号ＳＧ２を伝送する端子ＰＤ２が配置された主面２０ｔを備える。また、半導体装置ＰＫＧ１が有する半導体部品３０は、半導体部品２０との間で信号ＳＧ２を伝送する端子ＰＤ３が配置された主面３０ｔを備える。また、信号ＳＧ１は信号ＳＧ２より高い周波数（高い伝送速度）で伝送される。また、半導体部品２０の端子ＰＤ１は、インタポーザ４０を介さず、かつ、バンプ電極ＢＰ１を介して配線基板１０と電気的に接続される。また、半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３は、インタポーザ４０を介して電気的に接続されている。
本実施の形態によれば、シリアル通信方式を利用して高速（高周波）で信号ＳＧ１を伝送する信号伝送経路Ｌｓｇ１がインタポーザ４０を経由せず、バンプ電極ＢＰ１を介して配線基板１０に接続されるので、高速伝送経路の信号損失を低減できる。一方、半導体部品２０と半導体部品３０の間で信号ＳＧ２を伝送する信号伝送経路Ｌｓｇ２は、複数の配線が高密度で配置されるインタポーザ４０を経由する。このため、パラレル通信方式を適用して信号伝送経路Ｌｓｇ２の数が増加する場合でも、半導体装置ＰＫＧ１の平面積の増加を抑制できる。
上記したように、信号伝送経路Ｌｓｇ２の伝送速度は例えば２Ｇｂｐｓ程度であり、信号ＳＧ２の信号波形の周波数は１ＧＨｚ程度である。半導体部品２０と半導体部品３０の間を接続する程度の伝送距離で、１ＧＨｚ程度の周波数の信号波形による信号伝送を行う場合、インタポーザ４０を経由させても信号伝送の波形品質に与える影響は少ない。しかし、伝送速度が１０ＧＨｚ以上になると高周波帯域の伝送損失が増加し、また信号周期も短くなる。このため、タイミングマージンが無くなるので、波形品質の劣化を抑制する必要がある。例えば、シリアル通信方式であっても、周波数が１ＧＨｚ程度であれば、インタポーザ４０を介して信号を伝送することができる。一方、１０ＧＨｚ以上の周波数で信号伝送する信号伝送経路の場合には、図１に示すように、インタポーザ４０を経由しない信号伝送経路Ｌｓｇ１の構造とすることで、信号損失を大幅に低減することができ、インピーダンス不整合も抑制した良好な波形品質が得られる。
また、図１に示すように、半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３との離間距離は、半導体部品２０の端子ＰＤ１と半導体部品３０の端子ＰＤ３との離間距離より小さい。言い換えれば、平面視において、半導体部品２０の端子ＰＤ２は、半導体部品２０の端子ＰＤ１と半導体部品３０の端子ＰＤ３との間に配置されている。この場合、インタポーザ４０を介して信号ＳＧ２が伝送される信号伝送経路Ｌｓｇ２の両端部である端子ＰＤ２と端子ＰＤ３の間の伝送距離を短くできる。上記したように、パラレル通信方式の場合、伝送距離が長くなると、スキューによる同期の問題、伝送損失増加の問題、あるいはクロストークノイズの問題が顕在化する。したがって、パラレル通信方式に係るこれらの課題を低減する観点からは、端子ＰＤ２と端子ＰＤ３の離間距離を小さくして、信号伝送経路Ｌｓｇ２の伝送距離を短くすることが好ましい。
また、信号伝送経路Ｌｓｇ２の伝送距離を短くする観点からは、以下の構成が好ましい。すなわち、図１に示すように、半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３との離間距離は、半導体部品２０の端子ＰＤ１と端子ＰＤ２との離間距離より小さい。言い換えれば、平面視において、半導体部品２０の端子ＰＤ２は、半導体部品２０の端子ＰＤ１より半導体部品３０の端子ＰＤ３に近い位置に配置されている。このように、半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３との離間距離は、半導体部品２０の端子ＰＤ１と端子ＰＤ２との離間距離より小さくなる程度まで、信号伝送経路Ｌｓｇ２の伝送距離を短くすれば、パラレル通信方式に係る上記課題を大幅に低減できる。
また、図１に示す例では、半導体部品２０および半導体部品３０のそれぞれと、インタポーザとはバンプ電極を介して電気的に接続されている。詳しくは、半導体部品２０の端子ＰＤ２は、バンプ電極ＢＰ２を介してインタポーザ４０と電気的に接続されている。また、半導体部品３０の端子ＰＤ３はバンプ電極ＢＰ３を介してインタポーザ４０と電気的に接続されている。バンプ電極ＢＰ２およびバンプ電極ＢＰ３のそれぞれは、後述するように、例えば半田ボール、あるいは柱状に形成された導電性部材である。このようにバンプ電極を介して配線部材と半導体部品とを電気的に接続する場合、半導体部品と配線部材の間の伝送距離が短くできる点で好ましい。
また、半導体部品２０に接続される配線経路は、上記した信号伝送経路Ｌｓｇ１や信号伝送経路Ｌｓｇ２以外の伝送経路が接続されていても良い。例えば、図１に示す例では、半導体部品２０には、接地電位ＶＧ１が供給可能な端子ＰＤ４および端子ＰＤ５が配置されている。半導体部品２０には、外部（図１に示す例では電位供給部ＰＳ１）から接地電位ＶＧ１が供給可能な配線経路Ｌｖｇ１、および半導体部品２０と半導体部品３０との間で接地電位ＶＧ１を伝送可能な配線経路Ｌｖｇ２が接続されている。図１に示す例では、電位供給部ＰＳ１から端子ＰＤ４を介して外部インタフェース回路ＳＩＦ１および内部インタフェース回路ＳＩＦ２に接地電位ＶＧ１が供給可能である。また、端子ＰＤ５は内部インタフェース回路ＳＩＦ２に接続されており、接地電位ＶＧ１は、内部インタフェース回路ＳＩＦ２を介して端子ＰＤ５に供給される。
接地電位ＶＧ１が供給可能な配線経路Ｌｖｇ１は、信号伝送経路Ｌｓｇ１の信号波形に対する参照電位が伝送されるリファレンス経路として利用することができる。また、信号伝送経路Ｌｓｇ１の周囲に接地電位が供給される配線経路Ｌｖｇ１が配置されている場合、信号伝送経路Ｌｓｇ１から発生するノイズ、あるいは信号伝送経路Ｌｓｇ１に対するノイズの伝搬を抑制するシールド導体として利用することができる。
同様に、半導体部品３０との間で接地電位ＶＧ１を伝送可能な配線経路Ｌｖｇ２は、信号伝送経路Ｌｓｇ２の信号波形に対する参照電位が伝送されるリファレンス経路として利用することができる。また、配線経路Ｌｖｇ２は、信号伝送経路Ｌｓｇ２から発生するノイズ、あるいは信号伝送経路Ｌｓｇ２に対するノイズの伝搬を抑制するシールド導体として利用することができる。
また、半導体部品２０の端子ＰＤ４は、インタポーザ４０を介さず、かつ、バンプ電極ＢＰ４を介して配線基板１０と電気的に接続される。また、半導体部品２０の端子ＰＤ５は、バンプ電極ＢＰ５を介してインタポーザ４０と電気的に接続されている。図１に示す例では、インタポーザ４０の配線経路Ｌｖｇ２は、半導体部品２０を介して配線基板１０と接続されており、配線基板１０とは直接的には接続されていない。この場合、インタポーザ４０の下面４０ｂ（後述する図５参照）側に端子を設けなくても良い。
ただし、インタポーザ４０の配線経路Ｌｖｇ２に接地電位ＶＧ１を供給する方法の変形例として、インタポーザ４０と配線基板１０との間、すなわちインタポーザ４０の下面４０ｂ側に端子を設け、該端子を介して配線基板１０と配線経路Ｌｖｇ２とを直接的に接続しても良い。配線基板１０と接続された端子から接地電位ＶＧ１を供給すれば、接地電位ＶＧ１の供給経路が増えるので、配線経路Ｌｖｇ２の電位を安定化させることができる。
また、図１に示す例では、主面２０ｔにおいて、半導体部品２０の端子ＰＤ４は、端子ＰＤ１と端子ＰＤ２の間に配置されている。言い換えれば、外部との間で信号ＳＧ１を伝送する端子ＰＤ１は、端子ＰＤ２および端子ＰＤ４と比較してインタポーザ４０から離れた位置に配置されている。図１に示す例では、信号伝送経路Ｌｓｇ１は、半導体部品３０から離れる方向に向かって引き出されている。これにより、多数の信号伝送経路Ｌｓｇ１を配置するスペースを確保することができる。
一方、半導体部品２０に接地電位ＶＧ１を供給する端子ＰＤ４が端子ＰＤ５の近くに配置されている場合、端子ＰＤ４を経由して端子ＰＤ５に接地電位ＶＧ１を供給する際に接地電位ＶＧ１の供給経路距離が短くなる。これにより、配線経路Ｌｖｇ２の電位を安定させることができる。
ただし、配線経路Ｌｖｇ１が、信号伝送経路Ｌｓｇ１の信号波形に対する参照電位が伝送されるリファレンス経路として利用される場合、信号伝送経路Ｌｓｇ１と、リファレンス経路としての配線経路Ｌｖｇ１との離間距離が一定であることが好ましい。したがって、複数の端子ＰＤ４のうちの一部が複数の端子ＰＤ２の近傍に設けられていても良い。例えば、半導体部品２０の主面２０ｔに複数の端子ＰＤ１が設けられている場合、複数の端子ＰＤ１の間に複数の端子ＰＤ４のうちの一部が設けられていても良い。
また、図１に示す例では、半導体部品２０の主面２０ｔには、外部（図１に示す例では電位供給部ＰＳ１）から電源電位ＶＤ１が供給可能な端子ＰＤ６が配置されている。半導体部品２０には、外部から電源電位ＶＤ１が供給可能な配線経路Ｌｖｄ１が接続されている。半導体部品２０の端子ＰＤ６は、インタポーザ４０を介さず、かつ、バンプ電極ＢＰ６を介して配線基板１０と電気的に接続される。
電源電位ＶＤ１は、例えば、半導体部品２０の外部インタフェース回路ＳＩＦ１、あるいは半導体部品２０の内部インタフェース回路ＳＩＦ２、あるいはこれらの両方を駆動する駆動電源用の電位である。図１に示すように、インタポーザ４０を介さずに、配線基板１０から直接的に電源電位ＶＤ１を供給することで、配線経路Ｌｖｄ１のインピーダンスを低減することができるので、電源電位ＶＤ１を安定化させることができる。
また、図１に示す例では、主面２０ｔにおいて、半導体部品２０の端子ＰＤ６は、端子ＰＤ１と端子ＰＤ２の間に配置されている。言い換えれば、外部との間で信号ＳＧ１を伝送する端子ＰＤ１は、端子ＰＤ２および端子ＰＤ６と比較してインタポーザ４０から離れた位置に配置されている。図１に示す例では、信号伝送経路Ｌｓｇ１は、半導体部品３０から離れる方向に向かって引き出されている。これにより、多数の信号伝送経路Ｌｓｇ１を配置するスペースを確保することができる。
また、図１に示す例では、主面２０ｔにおいて、半導体部品２０の端子ＰＤ６は、端子ＰＤ１と端子ＰＤ４の間に配置されている。言い換えれば、半導体部品２０に接地電位ＶＧ１を供給する端子ＰＤ４は、端子ＰＤ１および端子ＰＤ６と比較してインタポーザ４０に接続される端子ＰＤ５に近い位置に配置されている。このように半導体部品２０に電源電位ＶＤ１を供給する端子ＰＤ４が端子ＰＤ５の近くに配置されている場合、端子ＰＤ４を経由して端子ＰＤ５に接地電位ＶＧ１を供給する際に接地電位ＶＧ１の供給経路距離が短くなる。これにより、配線経路Ｌｖｇ２の電位を安定させることができる。
また、半導体部品３０のコア回路ＳＣＲ１は、上記したように半導体部品２０の外部インタフェース回路ＳＩＦ１を介して外部と通信するので、半導体部品３０がインタポーザ４０を介さずに配線基板１０と電気的に接続されているかどうかは限定されない。例えば、図１に示す例では、半導体部品３０には、外部（図１に示す例では電位供給部ＰＳ１）から接地電位ＶＧ１が供給可能な端子ＰＤ７および電源電位ＶＤ２が供給可能な端子ＰＤ８が配置されている。半導体部品３０には、外部から電源電位ＶＤ１が供給可能な配線経路Ｌｖｄ２、および外部から電源電位ＶＤ２が供給可能な配線経路Ｌｖｄ２が接続されている。半導体部品３０の端子ＰＤ７は、インタポーザ４０を介さず、かつ、バンプ電極ＢＰ７を介して配線基板１０と電気的に接続される。また、半導体部品３０の端子ＰＤ８は、インタポーザ４０を介さず、かつ、バンプ電極ＢＰ８を介して配線基板１０と電気的に接続される。電源電位ＶＤ２は、例えば、半導体部品３０のコア回路ＳＣＲ１、あるいは半導体部品３０の内部インタフェース回路ＳＩＦ２、あるいはこれらの両方を駆動する駆動電源用の電位である。図１に示すように、インタポーザ４０を介さずに、配線基板１０から電源電位ＶＤ２を直接的に供給することで、配線経路Ｌｖｄ２のインピーダンスを低減することができるので、電源電位ＶＤ２を安定化させることができる。
また例えば、図１に対する変形例として、半導体部品３０と配線基板１０とを直接的に接続せず、電源電位ＶＤ２や接地電位ＶＧ１がインタポーザ４０を介して供給されていても良い。
また、図１に示す例では、半導体部品は、インタポーザ４０に接続され、かつ、接地電位ＶＧ１が供給可能な端子ＰＤ９が配置されている。端子ＰＤ９は、半導体部品２０と半導体部品３０との間で接地電位ＶＧ１を伝送可能な配線経路Ｌｖｇ２の一部を構成する。半導体部品２０と半導体部品３０との間で接地電位ＶＧ１を伝送可能な配線経路Ｌｖｇ２は、信号伝送経路Ｌｓｇ２の信号波形に対する参照電位が伝送されるリファレンス経路として利用することができる。また、配線経路Ｌｖｇ２は、信号伝送経路Ｌｓｇ２から発生するノイズ、あるいは信号伝送経路Ｌｓｇ２に対するノイズの伝搬を抑制するシールド導体として利用することができる。
＜半導体装置の構造＞
次に、図１に示す半導体装置ＰＫＧ１の構造例について説明する。図２は図１に示す半導体装置の上面図、図３は、図２に示す半導体装置の下面図である。また、図４は、図２のＡ−Ａ線に沿った断面図である。また、図５は、図４に示す半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。図６は、図４に示す複数の半導体部品のうち、図５に示す半導体部品とは別の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。
図３以降の各平面図および断面図では、見易さのため、端子数を少なくして示している。しかし、端子の数は図３以降の各図に示す態様の他、種々の変形例がある。例えば、図３に示す半田ボール１１の数は、図３に示す数より多くても良い。また例えば、図１を用いて説明したように、半導体部品２０に１５０対の差動対の信号伝送経路Ｌｓｇ１を設ける場合、信号ＳＧ１を伝送する端子ＰＤ１および半田ボール１１は６００個以上必要になる。さらに、４２００本の信号伝送経路Ｌｓｇ２を設ける場合、信号ＳＧ２を伝送する端子ＰＤ２は４２００個以上必要になる。さらに、上記に加え、接地電位ＶＧ１が供給可能な端子ＰＤ４や電源電位ＶＤ１が供給可能な端子ＰＤ５をそれぞれ複数個ずつ設けても良い。また、図４では、配線基板１０およびインタポーザ４０のそれぞれが有する複数の配線のうちの一部を代表的に示している。
図２に示すように、本実施の形態の半導体装置ＰＫＧ１が有する半導体部品２０および半導体部品３０は、それぞれ配線基板１０の上面１０ｔ上に搭載されている。図２に示す例では、半導体部品２０と半導体部品３０は、それぞれ四角形を成し、平面視において互いに対向するように、並んで配置されている。また、図２に示す例では、配線基板１０は平面視において四角形を成す。
図２や図４に示す例では、半導体部品２０および半導体部品３０は、例えばシリコンなどの半導体材料から成る半導体基板、半導体基板の主面に形成された複数の半導体素子、半導体基板の主面上に積層された配線層、および配線層を介して複数の半導体素子と電気的に接続されている複数の端子を備える半導体チップである。しかし、半導体部品２０および半導体部品３０は、半導体チップには限定されず、種々の変形例がある。例えば、複数の半導体チップが積層された半導体チップ積層体、あるいは、半導体チップが配線基板などの配線材に搭載された半導体パッケージを、図２や図４に示す半導体部品２０、あるいは半導体部品３０として用いても良い。また、変形例として後述する図１３に示す半導体装置ＰＫＧ３のように、半導体部品２０および半導体部品３０Ｂに加えて、半導体部品６０をさらに有していても良い。
また、平面視において、半導体部品２０と半導体部品３０の間には、インタポーザ４０が配置されている。詳しくは、半導体部品２０と半導体部品３０の間には、インタポーザ４０のうちの一部分が配置されており、インタポーザ４０の他の一部分は半導体部品２０と重なり、インタポーザ４０のさらに他の一部分は半導体部品３０と重なっている。インタポーザ４０と半導体部品２０とが重なっている部分において、インタポーザ４０と半導体部品２０とが電気的に接続され、インタポーザ４０と半導体部品３０とが重なっている部分において、インタポーザ４０と半導体部品３０とが電気的に接続されている。
また、図２に示す例では、半導体部品２０の平面積（裏面２０ｂの面積）は、半導体部品３０の平面積（裏面３０ｂの面積）より小さい。図１を用いて説明したように、半導体部品３０は、演算処理回路を含むコア回路ＳＣＲ１を備えている。コア回路ＳＣＲ１には、演算処理回路の他、半導体装置ＰＫＧ１が備える機能を実行するために必要な様々な回路が含まれる。例えば、受信したデータや送信前のデータを一時的に記憶する記憶回路などを有していても良い。あるいは、半導体部品２０の外部インタフェース回路ＳＩＦ１とは別に、半導体部品２０を介さずに外部との間で信号を伝送する外部インタフェース回路を有していても良い。また、様々な回路を駆動するための電力を供給する回路を有していても良い。このように、ある装置やシステムの動作に必要な回路が一つの半導体チップに集約して形成された半導体装置を、ＳｏＣ（System on a Chip）と呼ぶ。半導体部品３０のコア回路ＳＣＲ１には、複数の回路が含まれているので、回路の専有面積が大きくなる。このため、図２に示す例では、半導体部品３０の平面積が大きくなっている。
一方、半導体部品２０には、外部インタフェース回路ＳＩＦ１が形成されており、主に外部機器ＥＸ１と半導体部品２０との間の信号伝送を中継する中継部品として機能する。接続される信号伝送経路Ｌｓｇ１の数にもよるが、外部インタフェース回路ＳＩＦ１の専有面積は、半導体部品３０のコア回路ＳＣＲ１の専有面積より小さい。このため、図２に示す例では、半導体部品２０の平面積は半導体部品３０の平面積より小さくなっている。
ただし、半導体部品２０および半導体部品３０の平面積には種々の変形例がある。例えば、半導体部品２０にコア回路ＳＣＲ１を形成しても良い。この場合、半導体部品２０の平面積が大きくなる。また、半導体部品３０に必要な回路の種類が少ない場合、半導体部品３０の平面積を小さくすることができる。このような場合、半導体部品２０および半導体部品３０のそれぞれの平面積が同じになる場合もある。あるいは、半導体部品２０の平面積の方が半導体部品３０の平面積より大きくなる場合もある。
また、図２に示す例では、インタポーザ４０の平面積は、半導体部品２０の平面積および半導体部品３０の平面積より小さい。上記したように、パラレル通信方式の場合、半導体部品２０と半導体部品３０とを接続する信号伝送経路Ｌｓｇ２（図１参照）の伝送経路距離を短くすることが好ましい。図２に示すようにインタポーザ４０の平面積が小さい場合、半導体部品２０と半導体部品３０とを接続する配線経路の経路距離が短くなる。したがって、信号伝送距離を短くする観点からは、インタポーザ４０の平面積は、半導体部品２０の平面積および半導体部品３０の平面積より小さいことが好ましい。
ただし、インタポーザ４０の平面積には、インタポーザ４０に形成される信号伝送経路の数やレイアウトに応じて種々の変形例がある。例えば、配線を引き回すスペースが増大すれば、インタポーザ４０の平面積が大きくなる場合もある。この場合、インタポーザ４０の平面積が半導体部品２０や半導体装置３０の平面積よりも大きくなる場合もある。インタポーザ４０の平面積が半導体部品２０や半導体装置３０の平面積よりも大きい場合でも、半導体部品２０が、平面視において、インタポーザ４０と重ならない部分を有していることが好ましい。
また、図４に示すように、半導体部品２０と配線基板１０とは、複数のバンプ電極（導電性部材）５１を介して電気的に接続されている。複数のバンプ電極５１のそれぞれは、半導体部品２０と配線基板１０とを電気的に接続する導電性部材であって、半導体部品２０と配線基板１０の間に配置されている。複数のバンプ電極５１には、図１に示す端子ＰＤ１に接続されるバンプ電極ＢＰ１が含まれる。また、複数のバンプ電極５１には、図１に示す端子ＰＤ４に接続されるバンプ電極ＢＰ４が含まれる。また、複数のバンプ電極５１には、図１に示す端子ＰＤ６に接続されるバンプ電極ＢＰ６が含まれる。
また、半導体部品３０と配線基板１０とは、複数のバンプ電極（導電性部材）５２を介して電気的に接続されている。複数のバンプ電極５２のそれぞれは、半導体部品３０と配線基板１０とを電気的に接続する導電性部材であって、半導体部品３０と配線基板１０の間に配置されている。また、複数のバンプ電極５２には、図１に示す端子ＰＤ７に接続されるバンプ電極ＢＰ７が含まれる。また、複数のバンプ電極５３には、図１に示す端子ＰＤ８に接続されるバンプ電極ＢＰ８が含まれる。
本実施の形態では、半導体部品２０は、半導体部品２０の主面２０ｔと配線基板１０の上面１０ｔとが対向した状態で、所謂フェイスダウン実装方式により配線基板１０上に搭載されている。また、半導体部品３０は、半導体部品３０の主面３０ｔと配線基板１０の上面１０ｔとが対向した状態で、所謂フェイスダウン実装方式により配線基板１０上に搭載されている。また、図４に示すバンプ電極５１およびバンプ電極５２のそれぞれは、例えば、半田ボール、あるいは柱状に形成された金属部材である。バンプ電極５１やバンプ電極５２は、半導体部品２０、３０と配線基板１０との間の狭い隙間（例えば１００μｍ程度）に狭ピッチ（例えば中心間距離が１５０μｍ〜２００μｍ程度）で配列することができる。
図４に示す例では、互いに対向するように配置されている半導体部品２０の端子２１と配線基板１０のボンディングパッド１６とは、バンプ電極５１を介して電気的に接続されている。また、互いに対向するように配置されている半導体部品の端子３１と配線基板１０のボンディングパッド１６とは、バンプ電極５２を介して電気的に接続されている。このように互いに対向した端子間を、バンプ電極を介して電気的に接続する方法をフリップチップ接続方式と呼ぶ。
また、図４に示すように、半導体部品２０とインタポーザ４０、および半導体部品３０とインタポーザ４０のそれぞれは、複数のバンプ電極（導電性部材）５３を介して電気的に接続されている。複数のバンプ電極５３のそれぞれは、インタポーザ４０と、半導体部品２０または半導体部品３０を電気的に接続する導電性部材であって、インタポーザ４０と半導体部品２０の間、およびインタポーザ４０と半導体部品３０の間に、それぞれ配置されている。複数のバンプ電極５３には、図１に示す端子ＰＤ２に接続されるバンプ電極ＢＰ２が含まれる。また、複数のバンプ電極５３には、図１に示す端子ＰＤ３に接続されるバンプ電極ＢＰ３が含まれる。また、複数のバンプ電極５３には、図１に示す端子ＰＤ５に接続されるバンプ電極ＢＰ５が含まれる。また、バンプ電極５３は、半田ボール、あるいは柱状に形成された金属部材である。
本実施の形態では、半導体部品２０とインタポーザ４０、および半導体部品３０とインタポーザ４０は、それぞれフリップチップ接続方式により電気的に接続さている。すなわち、図５に示すように、互いに対向するように配置されている半導体部品２０の端子２２とインタポーザ４０のボンディングパッド（端子、中継基板端子）４１とは、バンプ電極５３を介して電気的に接続されている。また、図６に示すように、互いに対向するように配置されている半導体部品の端子３２とインタポーザ４０のボンディングパッド（端子、中継基板端子）４２とは、バンプ電極５３を介して電気的に接続されている。なお、インタポーザ４０が有する複数のボンディングパッド（端子、中継基板端子）のうち、図５に示すように半導体部品２０と厚さ方向に重なる位置に配置されるものをボンディングパッド４１と呼び、図６に示すように、半導体部品３０と厚さ方向に重なる位置に配置されるものをボンディングパッド４２と呼ぶ。
また、図５に示すボンディングパッド４１と図６に示すボンディングパッド４２とは、インタポーザ４０が有する配線４３を介して互いに電気的に接続されている。つまり、図４に示す半導体部品２０と半導体部品３０は、インタポーザ４０の配線４３を介して電気的に接続されている。
また、本実施の形態では、厚さ方向（すなわち、配線基板１０の上面１０ｔに直交するＺ方向）において、インタポーザ４０は、半導体部品２０と配線基板１０との間に位置する部分、および半導体部品３０と配線基板１０との間に位置する部分を有している。また、図５に示すように、インタポーザ４０の下面４０ｂと配線基板１０の上面１０ｔとの間には隙間が空いており、隙間には、樹脂体５５が配置されている。このように、半導体部品２０、３０と配線基板１０との間にインタポーザ４０の一部分が配置されている場合、バンプ電極５３の高さ（図４に示すＺ方向の長さ）は、バンプ電極５１およびバンプ電極５２の高さ（図４に示すＺ方向の長さ）より小さい。例えば、バンプ電極５１およびバンプ電極５２のそれぞれの高さ（厚さ）は、１００μｍ程度である。一方、複数のバンプ電極５３のそれぞれの高さ（厚さ）は、３０μｍ程度である。
また、複数のバンプ電極５３のそれぞれは、図１を用いて説明した信号伝送経路Ｌｓｇ２の一部を構成するので、多数のバンプ電極５３が高密度で配置される。複数のバンプ電極５３のそれぞれは、例えば中心間距離が１０μｍ〜３０μｍ程度のピッチで配列されている。このため、バンプ電極５３の幅、すなわち図５および図６に示すＺ方向に直交するＸ方向における長さは、５μｍ〜２０μｍ程度である。このため、バンプ電極５３の体積は、バンプ電極５１（図５参照）およびバンプ電極５２（図６参照）の体積より小さい。
また、図４に示すように、複数のバンプ電極５１、複数のバンプ電極５２、および複数のバンプ電極５３のそれぞれは、樹脂体により封止されている。詳しくは、本実施の形態では、複数のバンプ電極５１および複数のバンプ電極５２のそれぞれは、樹脂体５５により封止されている。また、複数のバンプ電極５３のそれぞれは、樹脂体５５とは別の樹脂体５６により封止されている。樹脂体５５および樹脂体５６のそれぞれは、バンプ電極５１、バンプ電極５２、およびバンプ電極５３より弾性が低い。
このため、例えば、半導体装置ＰＫＧ１に温度サイクル負荷が印加された場合に、バンプ電極５１、バンプ電極５２、またはバンプ電極５３の近傍に生じる応力が、樹脂体５５または樹脂体５６により緩和される。言い換えれば、樹脂体５５および樹脂体５６は、バンプ電極５１、バンプ電極５２、およびバンプ電極５３のいずれかに対して応力集中が生じることを抑制する応力緩和層として機能する。そして、バンプ電極５１、バンプ電極５２、およびバンプ電極５３のいずれかに対して応力集中が生じることを抑制することにより、図１を用いて説明した信号伝送経路Ｌｓｇ１や信号伝送経路Ｌｓｇ２の特性劣化、あるいは断線を抑制できる。つまり、本実施の形態によれば、信号伝送経路を構成する複数のバンプ電極のそれぞれを樹脂で封止することにより、信号伝送経路の信頼性を向上させることができる。
また、本実施の形態では、バンプ電極５１およびバンプ電極５２を封止する樹脂体５５とは別の樹脂体５６によりバンプ電極５３を封止している。樹脂体５５および樹脂体５６は、例えば構成成分が互いに相違する。あるいは、樹脂体５５および樹脂体５６は、例えば成分の混合割合が互いに相違する。あるいは、樹脂体５５および樹脂体５６は、例えば形成されたタイミングが異なり、樹脂体５５と樹脂体５６との間に、図５や図６に示すような境界面５６ｓが形成されている。あるいは、樹脂体５５および樹脂体５６は、上記した相違点のうちの複数の相違点を有していても良い。また、本実施の形態に対する変形例としては、樹脂体５５と５６は同一の樹脂材料であっても良い。
図４に示すように、バンプ電極５３は、高さや体積がバンプ電極５１およびバンプ電極５２とは異なる。このため、バンプ電極５３を樹脂封止するための条件と、バンプ電極５１およびバンプ電極５２を樹脂封止するための条件とが異なっている。このため、本実施の形態のように、バンプ電極５１およびバンプ電極５２を封止する樹脂体５５とは別の樹脂体５６によりバンプ電極５３が封止されていれば、樹脂体５５および樹脂体５６の上記した応力緩和機能を最適化することができる。
＜各部品の構成＞
次に、半導体装置ＰＫＧ１を構成する主な部品の詳細な構造について順に説明する。図７は、図４に示す配線基板が備える複数の配線層のうちの一層の配線レイアウトの例を示す拡大平面図である。図８は、図２に示す複数の半導体部品のそれぞれの主面側の端子配列の例を示す平面図である。図８では、半導体部品２０および半導体部品３０とインタポーザ４０との位置関係を示すため、インタポーザ４０の輪郭を二点鎖線で示している。また、図９は、図４〜図６に示すインタポーザの上面側の例を示す平面図である。図９では、図５および図６に示す配線層Ｍ２や配線層Ｍ３に配置されている複数の配線４３を二点鎖線で示している。
＜配線基板＞
図４に示すように、半導体装置ＰＫＧ１の配線基板１０は、上面（面、チップ搭載面）１０ｔの反対側に位置する下面（面、実装面）１０ｂを備える。図３に示すように、半導体装置ＰＫＧ１の実装面である配線基板１０の下面１０ｂには、半導体装置ＰＫＧ１の外部端子である複数の半田ボール（外部端子）１１が、行列状（アレイ状、マトリクス状）に配置されている。複数の半田ボール１１のそれぞれは、ランド（外部端子）１２（図４参照）に接続されている。
半導体装置ＰＫＧ１のように、実装面側に、複数の外部端子（半田ボール１１、ランド１２）が行列状に配置された半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置ＰＫＧ１は、配線基板１０の実装面（下面１０ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置ＰＫＧ１の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置ＰＫＧ１を省スペースで実装することができる。
また、図４に示すように、配線基板１０は、上面１０ｔと下面１０ｂの間に配置された側面１０ｓを有する。配線基板１０は、半導体装置ＰＫＧ１と実装基板ＭＢ１（図１参照）との間で、電気信号や電位（電源電位、基準電位、あるいは接地電位）を伝送する複数の配線経路を備える基板である。配線基板１０は、上面１０ｔ側と下面１０ｂ側を電気的に接続する複数の配線層（図４に示す例では８層）を有する。各配線層に設けられた、複数の配線１３は、複数の配線１３間、および隣り合う配線層間を絶縁する絶縁層１４に覆われている。
図４に示す配線基板１０は、積層された複数の配線層を備える、所謂、多層配線基板である。図４に示す例では、配線基板１０は上面１０ｔ側から順に、配線層Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、および配線層Ｌ８の合計８層の配線層を備える。複数の配線層のそれぞれは、配線１３などの導体パターンを有し、隣り合う導体パターンは、絶縁層１４により覆われている。ただし、配線基板１０が備える配線層の数は、図４に示す例に限定されず、例えば、８層よりも少なくても良いし、８層よりも多くても良い。
また、図４に示す例では、配線基板１０は、コア層（コア材、コア絶縁層、絶縁層）１４ｃを基材として、コア層１４ｃの上面および下面にそれぞれ複数の配線層が積層された構造になっている。コア層１４ｃは、配線基板１０の基材となる絶縁層であって、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料から成る。また、コア層１４ｃの上面および下面のそれぞれに積層される絶縁層１４は、例えば熱硬化性樹脂などの有機絶縁材料から成る。また、コア層１４ｃの上面および下面に積層される複数の配線層は、例えばビルドアップ工法により形成される。ただし、図４に対する変形例として、コア層１４ｃを有していない、所謂、コアレス基板を用いても良い。
また、配線基板１０は、各配線層の間に設けられ、積層された配線層を厚さ方向に接続する層間導電路であるビア配線１５ＶＷ、およびコア層１４ｃを厚さ方向に貫通する導電路であるスルーホール配線１５ＴＷを有する。変形例として上記したようにコアレス基板を用いる場合には、スルーホール配線１５ＴＷは有していなくても良い。また、配線基板１０の上面１０ｔには、複数のボンディングパッド（基板端子、半導体部品接続用端子）１６が形成されている。
配線基板１０が有する複数の配線層のうち、最上層の配線層（最も上面１０ｔ側の配線層Ｌ１）に設けられた配線１３は、ボンディングパッド１６と一体に形成されている。言い換えれば、ボンディングパッド１６は配線１３の一部と考えることができる。また、ボンディングパッド１６と配線１３を区別して考える場合には、配線基板１０の上面１０ｔにおいて、絶縁膜１７から露出する部分をボンディングパッド１６、絶縁膜１７に覆われる部分を配線１３として定義することができる。
また、配線基板１０の下面１０ｂには、複数のランド（外部端子、半田ボール接続用パッド）１２が形成されている。複数のランド１２のそれぞれには、半田ボール１１が接続されており、図１に示す実装基板ＭＢ１と半導体装置ＰＫＧ１とは、図４に示す半田ボール１１を介して電気的に接続される。すなわち、複数の半田ボール１１は、半導体装置ＰＫＧ１の外部接続端子として機能する。
これら複数の半田ボール１１および複数のランド１２は、配線基板１０の複数の配線１３を介して、上面１０ｔ側の複数のボンディングパッド１６と電気的に接続されている。なお、配線基板１０が有する複数の配線層のうち、最下層の配線層（最も下面１０ｂ側の配線層）に設けられた配線１３は、ランド１２と一体に形成されている。言い換えれば、ランド１２は配線１３の一部と考えることができる。また、ランド１２と配線１３を区別して考える場合には、配線基板１０の下面１０ｂにおいて、絶縁膜１７から露出する部分をランド１２、絶縁膜１７に覆われる部分を配線１３として定義することができる。
また、図４に対する変形例として、ランド１２自身を外部接続端子として機能させる場合もある。この場合、ランド１２に半田ボール１１は接続されず、複数のランド１２のそれぞれは、配線基板１０の下面１０ｂにおいて、絶縁膜１７から露出する。また、図４に対する別の変形例として、ボール形状の半田ボール１１に代えて、薄い半田膜を接続し、この半田膜を外部接続端子として機能させる場合もある。あるいは、露出面に例えばメッキ法により形成された金（Ａｕ）膜を形成し、この金膜を外部接続端子とする場合もある。さらに、外部接続端子をピン状（棒状）に形成する場合もある。
また、配線基板１０の上面１０ｔおよび下面１０ｂは、絶縁膜（ソルダレジスト膜）１７により覆われている。配線基板１０の上面１０ｔに形成された配線１３は絶縁膜１７に覆われている。絶縁膜１７には開口部が形成され、この開口部において、複数のボンディングパッド１６の少なくとも一部（ボンディング領域）が絶縁膜１７から露出している。また、配線基板１０の下面１０ｂに形成された配線１３は絶縁膜１７に覆われている。絶縁膜１７には開口部が形成され、この開口部において、複数のランド１２の少なくとも一部（半田ボール１１との接合部）が絶縁膜１７から露出している。
また、本実施の形態では、図１に示す信号伝送経路Ｌｓｇ１には、差動信号が伝送される。差動信号は、対を成す二本の配線経路に、互いに反対の位相の信号が伝送される。図７に示すように、信号伝送経路Ｌｓｇ１は、差動対を成す差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎにより構成される。差動対を構成する差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎは、できる限り等間隔であることが好ましい。このため、差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎのそれぞれを構成する配線１３は、互いに沿うように延びている。また、差動対を構成する差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎの配線経路距離は等長化することが好ましい。このため、差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎのそれぞれを構成するビア配線１５ＶＷおよび配線１３のそれぞれは、差動信号伝送経路ＤＳｐと差動信号伝送経路ＤＳｎの経路距離が等距離になるようにレイアウトされている。
また、図７に示す例では、信号伝送経路Ｌｓｇ１を構成する導体パターン（配線１３およびビア配線１５ＶＷ）の周囲は、平面視において、接地電位ＶＧ１が供給可能な配線経路Ｌｖｇ１に囲まれている。配線経路Ｌｖｇ１は配線１３よりも面積が大きい、導体パターンである、導体プレーン１３Ｐにより構成されている。このように、信号伝送経路Ｌｓｇ１の周囲に接地電位が供給される配線経路Ｌｖｇ１の一部である導体プレーン１３Ｐは、信号伝送経路Ｌｓｇ１から発生するノイズ、あるいは信号伝送経路Ｌｓｇ１に対するノイズの伝搬を抑制するシールド導体として利用することができる。また、信号伝送経路Ｌｓｇ１の配線経路に沿って、信号伝送経路Ｌｓｇ１の周囲に接地電位が供給される配線経路Ｌｖｇ１が設けられている。このため、信号伝送経路Ｌｓｇ１の周囲に接地電位が供給される配線経路Ｌｖｇ１の一部である導体プレーン１３Ｐは、信号伝送経路Ｌｓｇ１の信号波形に対する参照電位が伝送されるリファレンス経路として利用することができる。
＜半導体部品＞
図５に示すように、半導体部品２０は、主面２３ｔを有する半導体基板（基材）２３と、主面２３ｔと主面２０ｔとの間に配置された配線層２４とを有する。また、図６に示すように、半導体部品３０は、主面３３ｔを有する半導体基板（基材）３３と、主面３３ｔと主面３０ｔとの間に配置された配線層３４とを有する。なお、図５および図６では、見易さのため、一層の配線層２４、３４を示しているが、配線層２４、３４には、インタポーザ４０の配線層Ｍ１、Ｍ２、Ｍ３と同程度以下の厚さを備える複数の配線層が積層されている。また、見易さのために図示は省略するが、複数の配線層２４、３４のそれぞれには、複数の配線が形成されている。また、複数の配線は、複数の配線間、および隣り合う配線層間を絶縁する絶縁層に覆われている。絶縁層は、例えば、酸化珪素（ＳｉＯ）などの半導体材料の酸化物から成る、無機絶縁層である。
また、複数の半導体部品２０、３０のそれぞれが備える半導体基板２３、３３の主面２３ｔ、３３ｔには、例えばトランジスタ素子、あるいはダイオード素子などの、複数の半導体素子が形成されている。図５に示す半導体部品２０では、複数の半導体素子は、配線層２４の複数の配線を介して主面２０ｔ側に形成された複数の端子２１および複数の端子２２と電気的に接続されている。また、図６に示す半導体部品３０では、複数の半導体素子は、配線層３４の複数の配線を介して主面３０ｔ側に形成された複数の端子３１および複数の端子３２と電気的に接続されている。
また、図５に示す半導体部品２０の配線層２４上には、複数の端子（電極、部品電極、パッド）２１および複数の端子（電極、部品電極、パッド）２２が形成されている。複数の端子２１のそれぞれは、バンプ電極５１を介して配線基板１０のボンディングパッド１６と電気的に接続される端子である。また複数の端子２２のそれぞれはバンプ電極５３を介してインタポーザ４０のボンディングパッド４１と電気的に接続される端子である。複数の端子２１および複数の端子２２のそれぞれの一部分は、半導体部品２０の主面２０ｔにおいて、保護絶縁膜であるパッシベーション膜２５から露出している。バンプ電極５１は、端子２１のうち、パッシベーション膜２５から露出する部分に接合されている。
また、図６に示す半導体部品３０の配線層３４上には、複数の端子（電極、部品電極、パッド）３１および複数の端子（電極、部品電極、パッド）３２が形成されている。複数の端子３１のそれぞれは、バンプ電極５２を介して配線基板１０のボンディングパッド１６と電気的に接続される端子である。また複数の端子３２のそれぞれはバンプ電極５３を介してインタポーザ４０のボンディングパッド４２と電気的に接続される端子である。複数の端子３１および複数の端子３２のそれぞれの一部分は、半導体部品３０の主面３０ｔにおいて、保護絶縁膜であるパッシベーション膜３５から露出している。バンプ電極５２は、端子３１のうち、パッシベーション膜３５から露出する部分に接合されている。
図８に示すように、複数の端子２２のそれぞれは、複数の端子２１より、半導体部品３０の端子３２に近い位置に配置されている。また、複数の端子３２のそれぞれは、複数の端子３１より、半導体部品２０の端子２２に近い位置に配置されている。インタポーザ４０を介して電気的に接続される端子２２と端子３２の離間距離を小さくすることで、インタポーザ４０内での伝送経路距離を低減できる。
図８に示す例では、半導体部品２０が有する複数の端子２１には、図１を用いて説明した端子ＰＤ１、端子ＰＤ４、および端子ＰＤ６がそれぞれ複数個ずつ含まれる。また、半導体部品２０が有する複数の端子２２には、図１を用いて説明した端子ＰＤ２および端子ＰＤ５がそれぞれ複数個ずつ含まれる。また、半導体部品３０が有する複数の端子３１には、図１を用いて説明した端子ＰＤ７、および端子ＰＤ８がそれぞれ複数個ずつ含まれる。また、半導体部品３０が有する複数の端子３２には、図１を用いて説明した複数の端子ＰＤ２が含まれる。
端子ＰＤ１は、外部（図１に示す外部機器ＥＸ１）との間で信号を伝送する端子である。複数の端子ＰＤ１は、図８に示すように、半導体部品２０の主面２０ｔにおいて、半導体部品３０、あるいはインタポーザ４０までの距離が、他の端子と比較して相対的に遠くなる位置に配置されている。言い換えれば、半導体部品２０の主面２０ｔは、半導体部品３０と対向する辺２０ｓ１および辺２０ｓ１の反対側の辺２０ｓ２を有し、複数の端子ＰＤ１のそれぞれは、辺２０ｓ１より辺２０ｓ２の近くに配置されている。これにより、図１を用いて説明した通り、複数の端子ＰＤ１のそれぞれに接続される信号伝送経路Ｌｓｇ１を配置するスペースが確保されるので、信号伝送経路Ｌｓｇ１の配線レイアウトが容易になる。
また、端子ＰＤ２は、半導体部品３０との間で信号を伝送する端子である。複数の端子ＰＤ２は、図８に示すように、半導体部品２０の主面２０ｔにおいて、半導体部品３０までの距離が、他の端子と比較して相対的に近くなる位置に配置されている。言い換えれば、複数の端子ＰＤ１のそれぞれは、半導体部品２０の主面２０ｔの辺２０ｓ２より辺２０ｓ１の近くに配置されている。図８に示す例では、平面視において、複数の端子ＰＤ２のそれぞれは、半導体部品２０の複数の端子ＰＤ１と、半導体部品３０の複数の端子ＰＤ３との間に配置されている。これにより、図１を用いて説明した通り、複数の端子ＰＤ２のそれぞれに接続される信号伝送経路Ｌｓｇ２の伝送距離を短くすることができる。そして、パラレル通信方式で信号が伝送される信号伝送経路Ｌｓｇ２の伝送距離を短くすることで、スキューによる同期の問題、伝送損失増加の問題、あるいはクロストークノイズの問題などを抑制できる。
また、図８に示す例では、平面視において、半導体部品２０の複数の端子ＰＤ２のそれぞれは、半導体部品２０の複数の端子ＰＤ１より半導体部品２０の複数の端子ＰＤ３に近い位置に配置されている。半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３との離間距離が小さくなる程、図１に示す信号伝送経路Ｌｓｇ２の伝送距離を短くすることができる。そして、信号伝送経路Ｌｓｇ２の伝送距離を短くすることで、スキューによる同期の問題、伝送損失増加の問題、あるいはクロストークノイズの問題などを抑制できる。
また端子ＰＤ４および端子ＰＤ５のそれぞれは、接地電位ＶＧ１が供給可能な端子である。図８に示す例では、平面視において、複数の端子ＰＤ４のそれぞれは、複数の端子ＰＤ１と複数の端子ＰＤ５の間に配置されている。図１を用いて説明したように、半導体部品２０に接地電位ＶＧ１を供給する端子ＰＤ４が端子ＰＤ５の近くに配置されている場合、端子ＰＤ４を経由して端子ＰＤ５に接地電位ＶＧ１を供給する際に接地電位ＶＧ１の供給経路距離が短くなる。これにより、配線経路Ｌｖｇ２の電位を安定させることができる。
ただし、図１を用いて説明したように、配線経路Ｌｖｇ１が、信号伝送経路Ｌｓｇ１の信号波形に対する参照電位が伝送されるリファレンス経路として利用される場合、信号伝送経路Ｌｓｇ１と、リファレンス経路としての配線経路Ｌｖｇ１との離間距離が一定であることが好ましい。したがって、複数の端子ＰＤ４のうちの一部が複数の端子ＰＤ２の近傍に設けられていても良い。例えば、半導体部品２０の主面２０ｔに複数の端子ＰＤ１が設けられている場合、複数の端子ＰＤ１の間に複数の端子ＰＤ４のうちの一部が設けられていても良い。
また、図８に示す例では、半導体部品２０の主面２０ｔにおいて、辺２０ｓ２側からＸ方向に沿って、順に、複数の端子ＰＤ５および複数の端子ＰＤ２が配置されている。この場合、複数の端子ＰＤ２を辺２０ｓ１に近づけて配置できるので、図１に示す信号伝送経路Ｌｓｇ２の伝送距離を短くできる。
ただし、図１に示す配線経路Ｌｖｇ２が、信号伝送経路Ｌｓｇ２の信号波形に対する参照電位が伝送されるリファレンス経路として利用される場合、信号伝送経路Ｌｓｇ２と、リファレンス経路としての配線経路Ｌｖｇ２との離間距離が一定であることが好ましい。したがって、複数の端子ＰＤ５のうちの一部が複数の端子ＰＤ２の近傍に設けられていても良い。例えば、半導体部品２０の主面２０ｔに複数の端子ＰＤ２が設けられている場合、複数の端子ＰＤ２の間に複数の端子ＰＤ５のうちの一部が設けられていても良い。
また、端子ＰＤ６は、電源電位ＶＤ１が供給可能な端子である。図８に示す例では、平面視において、半導体部品２０の複数の端子ＰＤ６は、複数の端子ＰＤ１と複数の端子ＰＤ２の間に配置されている。このように、複数の端子ＰＤ６が複数の端子ＰＤ１と複数の端子ＰＤ２の間に配置されている場合、主面２０ｔの辺２０ｓ２側には端子ＰＤ１を優先的に配置でき、主面２０ｔの辺２０ｓ１側には端子ＰＤ２を優先的に配置できる。
また、図８に示す例では、平面視において、半導体部品２０の複数の端子ＰＤ６は、複数の端子ＰＤ１と複数の端子ＰＤ４の間に配置されている。図１を用いて説明したように半導体部品２０に電源電位ＶＤ１を供給する端子ＰＤ４が端子ＰＤ５の近くに配置されている場合、端子ＰＤ４を経由して端子ＰＤ５に接地電位ＶＧ１を供給する際に接地電位ＶＧ１の供給経路距離が短くなる。これにより、配線経路Ｌｖｇ２の電位を安定させることができる。
なお、図８では、端子２１、端子２２、端子３１、および端子３２のそれぞれの配列について例示的に示している。図４に示すように、バンプ電極５１は端子２１と対向する位置に接続される。また、バンプ電極５２は端子３１と対向する位置に接続される。また、バンプ電極５３は、端子２２（図５参照）または端子３２（図６参照）と対向する位置に接続される。したがって、図８に示す端子２１、端子２２、端子３１、および端子３２のレイアウトは、図４に示すバンプ電極５１、バンプ電極５２、およびバンプ電極５３の平面視におけるレイアウトと見做すことができる。
＜インタポーザ＞
図４に示すように、インタポーザ４０は、半導体部品２０に接続される複数のボンディングパッド４１（図５参照）および半導体部品３０に接続される複数のボンディングパッド４２（図６参照）が配置された上面（面、中継端子配置面）４０ｔ、上面４０ｔとは反対側の下面（面、裏面）４０ｂ、および上面４０ｔと下面４０ｂの間に配置された側面４０ｓ（図５および図６参照）を有する。また、インタポーザ４０は、図２および図８に示すように平面視において四角形の外形形状を成す。
図５および図６に示すように、インタポーザ４０は、主面４４ｔを有する半導体基板（基材）４４と、主面４４ｔと上面４０ｔとの間に配置された複数の配線層とを有する。図５および図６に示す例では、インタポーザ４０は上面４０ｔ側から順に、配線層Ｍ１、Ｍ２、および配線層Ｍ３の合計３層の配線層を備える。ただし、インタポーザ４０が備える配線層の数は、図５に示す例に限定されず、例えば、３層よりも少なくても良いし、３層より多くても良い。
複数の配線層のそれぞれは、配線４３などの複数の導体パターンを有し、導体パターンのそれぞれは、複数の配線間、および隣り合う配線層間を絶縁する絶縁層４５により覆われている。絶縁層４５は、例えば、酸化珪素（ＳｉＯ）などの半導体材料の酸化物から成る、無機絶縁層である。また、複数の配線層のうち、最上層（上面４０ｔに最も近い層）に設けられた配線層Ｍ１には、複数のボンディングパッド４１（図５参照）および複数のボンディングパッド４２（図６参照）が配置されている。配線層Ｍ１は、絶縁層４５上に設けられ、保護絶縁膜であるパッシベーション膜４６に覆われている。
図９に示すように、複数のボンディングパッド４１および複数のボンディングパッド４２のそれぞれの一部分は、パッシベーション膜４６に形成された開口部においてパッシベーション膜４６から露出している。図５および図６に示すバンプ電極５２は、ボンディングパッド４１（図５参照）およびボンディングパッド４２（図６参照）のそれぞれにおいて、パッシベーション膜４６から露出する部分に接合されている。
また、複数のボンディングパッド４１と複数のボンディングパッド４２とは、複数の配線４３を介してそれぞれ電気的に接続されている。複数のボンディングパッド４１、複数のボンディングパッド４２およびこれらを電気的に接続する複数の配線４３により構成される、複数の配線経路には、図１を用いて説明した複数の信号伝送経路Ｌｓｇ２が含まれる。また、複数のボンディングパッド４１、複数のボンディングパッド４２およびこれらを電気的に接続する複数の配線４３により構成される、複数の配線経路には、図１を用いて説明した配線経路Ｌｖｇ２が含まれる。
本実施の形態のように、半導体基板４４の主面４４ｔ上に設けた配線層に複数の導体パターンを形成する技術は、半導体ウエハに集積回路を形成する技術を利用できるので、複数の配線４３の配線幅や配置間隔を容易に小さくすることができる。また、半導体ウエハを利用してインタポーザ４０を形成すれば、多数のインタポーザ４０を一括して製造できるので、製造効率が良い。
＜バンプ電極＞
図１０は、図５および図６に示す半導体部品とインタポーザとを電気的に接続するバンプ電極の拡大断面図である。また、図１１は、図５および図６に示す半導体部品と配線基板とを電気的に接続するバンプ電極の拡大断面図である。
本実施の形態の例では、図４に示すバンプ電極５１、バンプ電極５２、およびバンプ電極５３のうち、半導体部品２０または半導体部品３０と、インタポーザ４０とを電気的に接続するバンプ電極５３は、例えば、図１０に示すように、導体柱５３Ａと、半田層５３Ｂとを有している。導体柱５３Ａは、例えば銅（Ｃｕ）やニッケル（Ｎｉ）などの金属材料を主成分とするバンプ電極５３の一部分であって、ピラーバンプと呼ばれる。導体柱５３Ａの幅（主面２０ｔまたは主面３０ｔの延在方向に沿った平面方向（図１０ではＸ方向）における長さ）は、導体柱５３Ａの高さ（平面方向に直交する厚さ方向（図１０ではＺ方向）の長さ）より小さい。導体柱５３Ａは、例えば図示しないマスクに形成された開口部内に導体を成膜、めっき、あるいは印刷等の方法により形成される。このため、例えば、半導体ウエハに集積回路を形成する際に利用するフォトリソグラフィ技術を利用すれば、狭い配置間隔で多数の導体柱５３Ａを形成できる。
また、半田層５３Ｂは、導体柱５３Ａと接続対象の端子（図１０では、端子２２または端子２３）とを電気的に接続する導電性の接続部材であって、導体柱５３Ａの上面５３ｔおよび下面５３ｂのうち、少なくとも一方に接続されている。図１０に示す例では、半田層５３Ｂは、導体柱５３Ａの上面５３ｔに接合され、導体柱５３Ａの下面５３ｂは、ボンディングパッド４１（またはボンディングパッド４２）に接合されている。インタポーザ４０にバンプ電極５３を形成した後、インタポーザ４０に形成されたバンプ電極５３と半導体部品２０（または半導体部品３０）とを接続すると、図１０に示す形状になる。
また、バンプ電極５３の構造には、種々の変形例が適用可能である。例えば、半田層５３Ｂが、導体柱５３Ａの下面５３ｂに接合され、導体柱５３Ａの上面５３ｔが、端子２２（または端子３２）に接合されていても良い。また、例えば、図１１に示すバンプ電極５１、５２のように、バンプ電極５３が半田材料により形成されていても良い。
また、本実施の形態の例では、図４に示すバンプ電極５１、バンプ電極５２、およびバンプ電極５３のうち、半導体部品２０または半導体部品３０と、配線基板１０とを電気的に接続するバンプ電極５１およびバンプ電極５２は、例えば、図１１に示すように、ボール状に形成された半田材料から成る。半田材料から成るバンプ電極５１およびバンプ電極５２は、半田ボールと呼ばれる。
半田ボールで形成されたバンプ電極５１およびバンプ電極５２は、導体柱５３Ａと比較して、加熱した時に変形し易い特性を備えている。このため、複数の端子２１と複数のボンディングパッド１６との離間距離にバラつきがあっても、半田ボールが変形することで、複数の端子２１と複数のボンディングパッド１６のそれぞれを接続させることができる。言い換えれば、半田ボールから成るバンプ電極は、導体柱からなるバンプ電極と比較して、複数の端子間距離にバラつきに対する許容マージンが大きい。本実施の形態では、図５および図６に示すように、厚さ方向において、半導体部品２０と配線基板１０の間、および半導体部品３０と配線基板１０の間、のそれぞれに、インタポーザ４０の一部分が配置されている。このため、図１１に示す端子２１とボンディングパッド１６の離間距離、あるいは端子３１とボンディングパッド１６の離間距離は、インタポーザ４０の厚さよりは大きく。そして、端子間の離間距離が大きくなると、複数の端子間距離にバラつきが生じやすいので、半田ボールから成るバンプ電極５１およびバンプ電極５２を介して、半導体部品２０または半導体部品３０と、配線基板１０とを電気的に接続する方法が有効である。
ただし、バンプ電極５１およびバンプ電極５２の構造には、種々の変形例が適用可能である。例えば、図１０に示すバンプ電極５３と同様に、導体柱５３Ａと半田層５３Ｂとを備えた構造にしても良い。この場合、半田ボールを利用する場合と比較して、多数のバンプ電極５１、５２を小さい配置間隔で配列できる。このため、バンプ電極５１およびバンプ電極５２の数を増やしても、半導体装置ＰＫＧ１（図４参照）の大型化を抑制できる。
＜変形例＞
本実施の形態では、実施の形態の説明中にも複数の変形例について説明したが、以下では、上記以外の変形例について説明する。
＜変形例１＞
図１２は、図１に対する変形例である半導体装置の構成例を模式的に示す説明図である。図１２に示す半導体装置ＰＫＧ２は、図１に示す半導体部品３０に対する変形例である半導体部品３０Ａが、コア回路ＳＣＲ１に加えて、外部インタフェース回路ＳＩＦ３を有している点で、図１に示す半導体装置ＰＫＧ１と相違する。
図１では、半導体部品３０のコア回路ＳＣＲ１に含まれる演算処理回路が、半導体部品２０の外部インタフェース回路ＳＩＦ１を介して外部と通信する例について説明した。しかし、図１２に示す半導体装置ＰＫＧ２のように、半導体部品３０Ａが外部インタフェース回路ＳＩＦ３を備えていても良い。例えば、コア回路ＳＣＲ１には演算処理回路を含む複数の回路が含まれているので、複数の演算処理回路を備えていても良い。この場合、図１２に示すように、複数のコア回路ＳＣＲ１が備える複数の演算処理回路のうちの一部は、半導体部品３０Ａの主面３０ｔに配置された端子ＰＤ９を介して、外部（図１に示す例では外部機器ＥＸ２）との間で信号ＳＧ３を伝送しても良い。
信号伝送経路Ｌｓｇ３を利用して外部機器ＥＸ２と外部インタフェース回路ＳＩＦ３との間で信号ＳＧ３を伝送する方式は、信号伝送経路Ｌｓｇ１と同様に、シリアル通信方式が好ましい。この場合、信号ＳＧ３は信号ＳＧ２より高い周波数（高い伝送速度）で伝送される。したがって、また、半導体部品３０Ａの端子ＰＤ９は、インタポーザ４０を介さず、かつ、バンプ電極ＢＰ９を介して配線基板１０と電気的に接続される。ことが好ましい。これにより、高速伝送経路である信号伝送経路Ｌｓｇ３での信号損失を低減できる。
また、信号伝送経路Ｌｓｇ３の数が増加すると、外部インタフェース回路ＳＩＦ３の専有面積が増加することになり、半導体部品３０の面積が増大する。したがって、半導体装置ＰＫＧ２に複数の信号伝送経路Ｌｓｇ１と複数の信号伝送経路Ｌｓｇ３とが接続されている場合、信号伝送経路Ｌｓｇ３の数は信号伝送経路Ｌｓｇ１の数より少ないことが好ましい。言い換えれば、半導体部品２０の主面２０ｔに複数の端子ＰＤ１が配置され、半導体部品３０Ａの主面３０ｔに複数の端子ＰＤ９が配置されている場合、端子ＰＤ９の数は端子ＰＤ１の数より少ないことが好ましい。これにより、半導体装置ＰＫＧ２の大型化を抑制できる。
図１２に示す半導体装置ＰＫＧ２は、上記した相違点以外は図１〜図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図１２に示す半導体部品３０Ａは、上記した相違点を除き、図１〜図１１を用いて説明した半導体部品３０と同様である。このため、上記相違点以外は、上記半導体部品３０を半導体部品３０Ａに置き換えて適用可能であり、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ２に置き換えて適用可能なので、重複する説明は省略する。
＜変形例２＞
また、図１では、配線基板１０に搭載される半導体部品の数が２個の場合の実施態様について説明したが、配線基板１０上に搭載される半導体部品の数は、３個以上でも良い。例えば、図１３に示す半導体装置ＰＫＧ３は、配線基板１０の上面１０ｔ上には、半導体部品２０、半導体部品３０Ｂおよび半導体部品６０が搭載されている。図１３は、図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。また、図１４は、図１３に示すメモリパッケージに接続されたインタポーザの周辺を拡大して示す説明図である。
図１３に示す例では、半導体部品６０は、メモリ回路（主記憶回路）を備えるメモリパッケージであり、半導体部品３０Ｂは、上記メモリ回路を制御する制御回路を備えている。制御回路は、例えば図１３に示すコア回路ＳＣＲ１に含まれている。
また、本実施の形態の例では、半導体部品６０および半導体部品３０Ｂのそれぞれは、インタポーザ４０と同様の配線部材であるインタポーザ４０Ａを介して電気的に接続されている。言い換えれば、半導体装置ＰＫＧ３は、半導体部品３０Ｂと半導体部品６０との間で信号を伝送することによって動作するシステムを備えている。
半導体部品６０は、半導体部品３０Ｂとの間で通信するデータを記憶するメモリ回路（主記憶回路、記憶回路）ＳＭＥ１を備えている。また、半導体部品３０Ｂには、半導体部品６０の主記憶回路の動作を制御する制御回路を備えている。また、半導体部品３０Ｂは、入力されたデータ信号に対して演算処理を行う、演算処理回路を備えている。図１３では、一例として演算処理回路や制御回路などの主要な回路を、コア回路ＳＣＲ１として示している。ただし、コア回路ＳＣＲ１に含まれる回路は、上記以外の回路が含まれていても良い。例えば、半導体部品３０Ｂには、例えば一次的にデータを記憶するキャッシュメモリなど、半導体部品６０の主記憶回路よりも記憶容量が小さい補助記憶回路（記憶回路）が形成されていても良い。
また、半導体部品３０Ｂは、半導体部品２０との間で信号ＳＧ２を伝送する内部インタフェース回路ＳＩＦ２の他、半導体部品６０との間で信号ＳＧ４を伝送する内部インタフェース回路ＳＩＦ４を備えている。また半導体部品６０は、メモリ回路ＳＭＥ１の他、半導体部品３０Ｂとの間で信号ＳＧ４を伝送する内部インタフェース回路ＳＩＦ４を備えている。半導体部品３０Ｂの制御回路は、内部インタフェース回路ＳＩＦ４、および内部インタフェース回路ＳＩＦ４に接続されるインタポーザ４０Ａ（詳しくはインタポーザ４０Ａが備える複数の信号伝送経路Ｌｓｇ４）を介して、半導体部品６０との間で信号を伝送することができる。
図１３に示すメモリ回路ＳＭＥ１を半導体部品３０Ｂのコア回路ＳＣＲ１に形成することもできるが、メモリ回路ＳＭＥ１を半導体部品３０Ｂとは別の半導体部品６０に形成すれば、以下の点で好ましい。すなわち、メモリ回路ＳＭＥ１は記憶容量に比例して専有面積が大きくなる。このため、半導体部品３０Ｂにメモリ回路ＳＭＥ１を形成する場合、必要な記憶容量に応じて半導体部品３０Ｂの平面積（主面３０ｔの面積）が大きく変化する。一方、半導体装置ＰＫＧ３のように、半導体部品６０にメモリ回路ＳＭＥ１が形成された構成の場合、半導体部品３０Ｂの平面積は、システムに必要な記憶容量によらず、ほぼ一定にすることができる。また、メモリ回路ＳＭＥ１が形成された半導体部品６０は、メモリ回路ＳＭＥ１、内部インタフェース回路ＳＩＦ４、電源回路の他には、例えば演算処理回路のような複雑な回路を有していない。この場合、メモリ回路ＳＭＥ１のレイアウトの自由度が高いので、記憶容量に比例した半導体部品６０の平面積（主面６０ｔの面積）の増大を抑制できる。例えば、図２７に示す半導体部品６１のように、メモリ回路ＳＭＥ１をそれぞれ有するメモリチップＭＣが複数枚積層された構造の場合、半導体部品６１の平面積の増大を抑制しつつ、かつ、記憶容量を大きくできる。図２７は、図１４に示すメモリパッケージに対する変形例を示す説明図である。
信号伝送経路Ｌｓｇ４は、信号伝送経路Ｌｓｇ２と同様に、例えばパラレル通信方式により信号ＳＧ４を伝送する配線経路である。このため、インタポーザ４０Ａはインタポーザ４０と同様の構造にすることができる。図１３および図１４に示す例では、半導体部品３０Ｂの主面３０ｔには、半導体部品２０（図１３参照）との間で信号ＳＧ２（図１３参照）を伝送する端子ＰＤ３（図１３参照）の他、半導体部品６０との間で信号ＳＧ４を伝送する端子ＰＤ１０（図１４参照）が配置されている。また、図１４に示すように、半導体部品６０は、半導体部品３０Ｂとの間で信号ＳＧ４を伝送する端子ＰＤ１１が配置された主面６０ｔを有している。
また、半導体部品６０に接続される配線経路は、信号伝送経路Ｌｓｇ４以外の伝送経路が接続されていても良い。例えば、図１４に示す例では、半導体部品６０の主面６０ｔには、接地電位ＶＧ１が供給可能な端子ＰＤ１２および端子ＰＤ１３が配置されている。半導体部品６０には、外部（図１４に示す例では電位供給部ＰＳ１）から接地電位ＶＧ１が供給可能な配線経路Ｌｖｇ４、および半導体部品６０と半導体部品３０Ｂとの間で接地電位ＶＧ１を伝送可能な配線経路Ｌｖｇ５が接続されている。図１４に示す例では、電位供給部ＰＳ１から端子ＰＤ１２を介してメモリ回路ＳＭＥ１および内部インタフェース回路ＳＩＦ４に接地電位ＶＧ１が供給可能である。また、端子ＰＤ１３は内部インタフェース回路ＳＩＦ４に接続されており、接地電位ＶＧ１は、内部インタフェース回路ＳＩＦ４を介して端子ＰＤ１３に供給される。
接地電位ＶＧ１が供給可能な配線経路Ｌｖｇ５は、信号伝送経路Ｌｓｇ４の信号波形に対する参照電位が伝送されるリファレンス経路として利用することができる。また、信号伝送経路Ｌｓｇ４の周囲に接地電位が供給される配線経路Ｌｖｇ５が配置されている場合、信号伝送経路Ｌｓｇ４から発生するノイズ、あるいは信号伝送経路Ｌｓｇ４に対するノイズの伝搬を抑制するシールド導体として利用することができる。
また、半導体部品６０の端子ＰＤ１２は、インタポーザ４０Ａを介さず、かつ、バンプ電極ＢＰ１２を介して配線基板１０と電気的に接続される。また、半導体部品６０の端子ＰＤ１３は、バンプ電極ＢＰ１３を介してインタポーザ４０Ａと電気的に接続されている。図１４に示す例では、インタポーザ４０Ａの配線経路Ｌｖｇ５は、半導体部品３０Ｂおよび半導体部品６０を介して配線基板１０と接続されており、配線基板１０とは直接的には接続されていない。この場合、インタポーザ４０Ａの下面４０ｂ側に端子を設けなくても良い。
ただし、インタポーザ４０Ａの配線経路Ｌｖｇ５に接地電位ＶＧ１を供給する方法の変形例として、インタポーザ４０Ａと配線基板１０との間、すなわちインタポーザ４０Ａの下面４０ｂ側に端子を設け、該端子を介して配線基板１０と配線経路Ｌｖｇ５とを直接的に接続しても良い。配線基板１０と接続された端子から接地電位ＶＧ１を供給すれば、接地電位ＶＧ１の供給経路が増えるので、配線経路Ｌｖｇ５の電位を安定化させることができる。
また、図１４に示す例では、半導体部品６０の主面６０ｔには、外部（図１３に示す例では電位供給部ＰＳ１）から電源電位ＶＤ１が供給可能な端子ＰＤ１４が配置されている。半導体部品６０には、外部から電源電位ＶＤ３が供給可能な配線経路Ｌｖｄ３が接続されている。半導体部品６０の端子ＰＤ１４は、インタポーザ４０Ａを介さず、かつ、バンプ電極ＢＰ１４を介して配線基板１０と電気的に接続される。電源電位ＶＤ３は、例えば、半導体部品６０のメモリ回路ＳＭＥ１、あるいは半導体部品６０の内部インタフェース回路ＳＩＦ４、あるいはこれらの両方を駆動する駆動電源用の電位である。図１４に示すように、インタポーザ４０Ａを介さずに、配線基板１０から直接的に電源電位ＶＤ３を供給することで、配線経路Ｌｖｄ３のインピーダンスを低減することができるので、電源電位ＶＤ３を安定化させることができる。
また、図１４に示す例では、主面２０ｔにおいて、半導体部品６０の端子ＰＤ１２は、端子ＰＤ１４と端子ＰＤ１３の間に配置されている。半導体部品６０に接地電位ＶＧ１を供給する端子ＰＤ１２が端子ＰＤ１３の近くに配置されている場合、端子ＰＤ１２を経由して端子ＰＤ１３に接地電位ＶＧ１を供給する際に接地電位ＶＧ１の供給経路距離が短くなる。これにより、配線経路Ｌｖｇ５の電位を安定させることができる。
図１３に示す半導体装置ＰＫＧ３は、上記した相違点以外は図１〜図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図１３に示す半導体部品３０Ｂは、上記した相違点を除き、図１〜図１１を用いて説明した半導体部品３０と同様である。また、図１３に示すインタポーザ４０Ａは、上記した相違点を除き、図１〜図１１を用いて説明したインタポーザ４０と同様である。このため、上記相違点以外は、上記半導体部品３０を半導体部品３０Ａに、インタポーザ４０をインタポーザ４０Ａに、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ３に、それぞれ置き換えて適用可能なので、重複する説明は省略する。
＜変形例３＞
また、図１に対する変形例として、信号伝送経路Ｌｓｇ２の配線経路距離をさらに短くしても良い。図１５は、図１に示すインタポーザの周辺を拡大して示す説明図である。図１６は、図１５に対する変形例であるインタポーザの周辺を拡大して示す説明図である。
図１５に示すように、半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３との離間距離Ｄ１は、半導体部品２０の端子ＰＤ２と端子ＰＤ４との離間距離Ｄ２以上である。半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３との離間距離Ｄ１を長くすれば、信号伝送経路Ｌｓｇ２を構成する配線を引き回すスペースを増大させることができる。
一方、図１６に示す半導体装置ＰＫＧ４の場合、半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３との離間距離Ｄ１は、半導体部品２０の端子ＰＤ２と端子ＰＤ４との離間距離Ｄ２より小さい。言い換えれば、図１６に示す半導体装置ＰＫＧ４が有するインタポーザ４０Ｂの信号伝送経路Ｌｓｇ２の伝送経路距離は、図１５に示す半導体装置ＰＫＧ１が有するインタポーザ４０の信号伝送経路Ｌｓｇ２の伝送経路距離より短い。そして、パラレル通信方式で信号が伝送される信号伝送経路Ｌｓｇ２の伝送距離を短くすることで、スキューによる同期の問題、伝送損失増加の問題、あるいはクロストークノイズの問題などを抑制できる。
図１６に示す半導体装置ＰＫＧ４は、上記した相違点以外は図１〜図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図１６に示すインタポーザ４０Ｂは、上記した相違点を除き、図１〜図１１を用いて説明したインタポーザ４０と同様である。このため、上記相違点以外は、インタポーザ４０をインタポーザ４０Ｂに、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ４に、それぞれ置き換えて適用可能なので、重複する説明は省略する。
＜変形例４＞
また、図５に示す例では、インタポーザ４０の下面４０ｂと配線基板１０の上面１０ｔの間に隙間があり、この隙間に樹脂体５５が配置されている実施態様について説明した。しかし、インタポーザ４０の厚さ、あるいはバンプ電極５３の高さによっては、半導体部品２０と配線基板１０との隙間にインタポーザ４０の一部分を配置することが難しい場合もある。その場合には、図１７に示す半導体装置ＰＫＧ５のように、配線基板１０の上面１０ｔ側の一部分に、キャビティ（開口部、段差部）１０ｃが設けられ、キャビティ１０ｃ内にインタポーザ４０Ｃの一部分が配置されていても良い。図１７は、図５に対する変形例である半導体装置の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。
図１７に示す半導体装置ＰＫＧ５は、配線基板１０Ａの上面１０ｔ側の一部にキャビティ１０ｃが形成されている点で、図５に示す半導体装置ＰＫＧ１と相違する。また、図１７に示すインタポーザ４０Ｃが有する半導体基板４４の厚さは、図５に示すインタポーザ４０が有する半導体基板４４の厚さより厚い。この場合、インタポーザ４０Ｃの強度は、インタポーザ４０の強度より高い。このため、インタポーザ４０Ｃの厚さおよびバンプ電極５３の高さの合計値は配線基板１０の上面１０ｔと半導体部品２０の主面２０ｔとの離間距離より大きい。しかし、配線基板１０Ａのように、キャビティ１０ｃが設けられていれば、インタポーザ４０Ｃの一部分（少なくとも下面４０ｂを含む一部分）をキャビティ１０ｃ内に配置することで、インタポーザ４０Ｃと半導体部品２０とを接続することができる。
図１７に示すようにインタポーザ４０Ｃの厚さおよびバンプ電極５３の高さの合計値が、配線基板１０の上面１０ｔと半導体部品２０の主面２０ｔとの離間距離より大きくなる要因は、半導体基板４４の厚さには限定されない。例えばインタポーザ４０の配線層数が増加したことにより、インタポーザ４０の厚さが厚くなる場合もある。また例えば、バンプ電極５３の高さが図５に示す例より高くなる場合もある。また、配線基板１０の上面１０ｔと半導体部品２０の主面２０ｔとの離間距離が図５に示す例より小さくなった場合にも、インタポーザ４０の厚さおよびバンプ電極５３の高さの合計値が、配線基板１０の上面１０ｔと半導体部品２０の主面２０ｔとの離間距離より大きくなる。これらの場合のいずれにおいても、図１７に示す半導体装置ＰＫＧ５と同様に、配線基板１０Ａの上面１０ｔ側の一部にキャビティ１０ｃが設けられていれば、インタポーザ４０の一部分が配線基板１０と半導体部品２０の間に配置された構造にすることができる。
なお、図１７は、図５に対する変形例として説明したが、図６に示す半導体部品３０との関係においても同様である。すなわち、本変形例において、半導体部品２０として説明した部分を半導体部品３０と読み替えて適用すれば良い。
また、図１７に示す半導体装置ＰＫＧ５は、上記した相違点以外は図１〜図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図１７に示すインタポーザ４０Ｃは、上記した相違点を除き、図１〜図１１を用いて説明したインタポーザ４０と同様である。このため、上記相違点以外は、インタポーザ４０をインタポーザ４０Ｃに、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ５に、それぞれ置き換えて適用可能なので、重複する説明は省略する。
＜変形例５＞
図５および図６に示す例では、インタポーザ４０の下面４０ｂには端子や電極などは、設けられていない。インタポーザ４０の端子は全て上面４０ｔ側に配置されている。しかし、図５および図６に対する変形例として、図１８に示す半導体装置ＰＫＧ６が有するインタポーザ４０Ｄのように、下面４０ｂ側に端子４７を設けても良い。図１８は、図５に対する他の変形例である半導体装置の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。
インタポーザ４０Ｄは、半導体基板４４を厚さ方向（主面４４ｔおよび下面４０ｂのうち、一方の面から他方の面に向かう方向）に貫通する複数の貫通電極４８を備えている。複数の貫通電極４８は、半導体基板４４を厚さ方向に貫通するように形成された貫通孔に例えば銅（Ｃｕ）などの導体を埋め込むことにより形成された導電経路である。貫通電極４８は、一方の端部が下面４０ｂに形成された端子４７に接続され、他方の端部が配線層Ｍ３の配線４３に接続されている。インタポーザ４０Ｄの場合、下面４０ｂに配置された端子、４７および端子４７に接続されるバンプ電極５４を介して、例えば図１に示す電源電位ＶＤ１、ＶＤ２、あるいは接地電位ＶＧ１などを供給することができる。この場合、端子４７を介して供給される電源電位ＶＤ１、ＶＤ２、あるいは接地電位ＶＧ１を安定化させることができる。バンプ電極５４は、例えば図１１を用いて説明した半田ボール、あるいは図１０を用いて説明した導体柱である。
ただし、この場合であっても、図１に示す信号伝送経路Ｌｓｇ１は、端子ＰＤ１に接続される。すなわち、インタポーザ４０Ｄを介さずに、半導体部品２０に接続されていることが好ましい。シリアル通信方式を利用して高速（高周波）で信号ＳＧ１を伝送する信号伝送経路Ｌｓｇ１がインタポーザ４０Ｄを経由せず、バンプ電極ＢＰ１を介して配線基板１０に接続されていれば、高速伝送経路の信号損失を低減できる。
なお、図１８は、図５に対する変形例として説明したが、図６に示す半導体部品３０との関係においても同様である。すなわち、本変形例において、半導体部品２０として説明した部分を半導体部品３０と読み替えて適用すれば良い。
また、図１８に示す半導体装置ＰＫＧ６は、上記した相違点以外は図１〜図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図１８に示すインタポーザ４０Ｄは、上記した相違点を除き、図１〜図１１を用いて説明したインタポーザ４０と同様である。このため、上記相違点以外は、インタポーザ４０をインタポーザ４０Ｄに、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ６に、それぞれ置き換えて適用可能なので、重複する説明は省略する。
＜変形例６＞
また、インタポーザの下面側に端子が設けられている実施態様には、図１８を用いて説明したインタポーザ４０Ｄの他の変形例がある。図１９は、図５に対する他の変形例である半導体装置の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。
図１９に示半導体装置ＰＫＧ７が有するインタポーザ４０Ｅは、積層された複数の配線層を備える、所謂、多層配線基板である。図１９に示す例では、インタポーザ４０Ｅは上面４０ｔ側から順に、配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、および配線層Ｍ５の合計５層の配線層を備える。複数の配線層のそれぞれは、配線４３などの導体パターンを有し、隣り合う導体パターンは、絶縁層４５により覆われている。ただし、インタポーザ４０Ｅが備える配線層の数は、図４に示す例に限定されず、例えば、５層よりも少なくても良いし、５層よりも多くても良い。また、インタポーザ４０Ｅが備える複数の配線層は、層間導電路である、ビア配線を介して電気的に接続されている。
絶縁層４５は、例えば熱硬化性樹脂などの有機絶縁材料から成る。あるいは、絶縁層４５は、例えば二酸化珪素（ＳｉＯ２）などのガラス材料（無機絶縁材料）で形成されていても良い。無機絶縁材料で絶縁層４５を形成した場合、各配線層の下地を構成する絶縁層４５の平坦性を向上させることができるので、複数の配線４３の配線幅を小さくしたり、複数の配線４３の配置密度を配線基板１０の配線１３の配置密度より高くしたりできる。
また、インタポーザ４０Ｅの上面４０ｔには、複数のボンディングパッド４１が形成されている。図１９では図示を省略するが、インタポーザ４０の上面４０ｔには、図６およい図９を用いて説明したボンディングパッド４２も形成されている。そして、複数のボンディングパッド４１（およびボンディングパッド４２）のそれぞれは、バンプ電極５３を介して半導体部品２０と電気的に接続されている。また、インタポーザ４０Ｅの下面４０ｂには、複数の端子４７が形成されている。そして、複数の端子４７のそれぞれは、バンプ電極５４を介して配線基板１０と電気的に接続されている。ボンディングパッド４１（およびボンディングパッド４２）と端子４７とは、インタポーザ４０Ｅの複数の配線層を介して互いに電気的に接続されている。つまり、半導体装置ＰＫＧ７は、配線基板１０と半導体部品２０とが、インタポーザ４０Ｅを介して電気的に接続される配線経路を有している。
インタポーザ４０Ｅの場合、下面４０ｂに配置された端子、４７および端子４７に接続されるバンプ電極５４を介して、例えば図１に示す電源電位ＶＤ１、ＶＤ２、あるいは接地電位ＶＧ１などを供給することができる。この場合、端子４７を介して供給される電源電位ＶＤ１、ＶＤ２、あるいは接地電位ＶＧ１を安定化させることができる。
ただし、上記した変形例５と同様に、図１に示す信号伝送経路Ｌｓｇ１は、端子ＰＤ１に接続される。すなわち、インタポーザ４０Ｄを介さずに、半導体部品２０に接続されていることが好ましい。シリアル通信方式を利用して高速（高周波）で信号ＳＧ１を伝送する信号伝送経路Ｌｓｇ１がインタポーザ４０Ｄを経由せず、バンプ電極ＢＰ１を介して配線基板１０に接続されていれば、高速伝送経路の信号損失を低減できる。
また、図示は省略するが、図１９に示す半導体装置ＰＫＧ７に対しては、種々の変形例がある。例えば、図１９に示す複数の配線層の間に、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料から成るコア絶縁層が配置されていても良い。この場合、インタポーザ４０Ｅの強度を向上させることができる。また、コア絶縁層が配置されている場合、ボンディングパッド４１と端子４７は、コア絶縁層を貫通するスルーホール配線を介して電気的に接続される。
なお、図１９は、図５に対する変形例として説明したが、図６に示す半導体部品３０との関係においても同様である。すなわち、本変形例において、半導体部品２０として説明した部分を半導体部品３０と読み替えて適用すれば良い。
また、図１９に示す半導体装置ＰＫＧ７は、上記した相違点以外は図１〜図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図１９に示すインタポーザ４０Ｅは、上記した相違点を除き、図１〜図１１を用いて説明したインタポーザ４０と同様である。このため、上記相違点以外は、インタポーザ４０をインタポーザ４０Ｅに、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ７に、それぞれ置き換えて適用可能なので、重複する説明は省略する。
＜変形例７＞
また、上記変形例５で説明したインタポーザ４０Ｄや上記変形例６で説明したインタポーザ４０Ｅのように、インタポーザの下面４０ｂ側に端子４７を配置する技術を用いれば、図２０に示す半導体装置ＰＫＧ８のように、半導体部品３０に接続される全ての配線経路がインタポーザ４０Ｆを介して接続された構造にすることができる。図２０は、図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。
図２０に示す半導体装置ＰＫＧ８は、半導体部品３０の複数の端子ＰＤ７Ａおよび端子ＰＤ８Ａのそれぞれが、インタポーザ４０Ｆを介して配線基板１０と電気的に接続されている点で、図１に示す半導体装置ＰＫＧ１と相違する。
インタポーザ４０Ｆが有する下面４０ｂには、複数の端子４７が配置されている。複数の端子４７の詳細な構造は、図１８を用いて説明したインタポーザ４０Ｄの構造、あるいは図１９を用いて説明したインタポーザ４０Ｅの構造を適用できるので、重複する説明は省略する。
また、半導体部品３０Ｃには、外部（図２０に示す例では電位供給部ＰＳ１）から接地電位ＶＧ１が供給可能な端子ＰＤ７Ａおよび電源電位ＶＤ２が供給可能な端子ＰＤ８Ａが配置されている。半導体部品３０の端子ＰＤ７Ａは、バンプ電極ＢＰ７Ａを介してインタポーザ４０Ｆと電気的に接続されている。また、端子ＰＤ７Ａは、インタポーザ４０Ｆの端子４７を介して配線基板１０と電気的に接続されている。また、半導体部品３０Ｃの端子ＰＤ８Ａは、バンプ電極ＢＰ８Ａを介してインタポーザ４０Ｆと電気的に接続されている。また、端子ＰＤ８Ａは、インタポーザ４０Ｆの端子４７を介して配線基板１０と電気的に接続されている。
図２０に示す半導体装置ＰＫＧ８は、上記した相違点以外は図１〜図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図２０に示す半導体部品３０Ｃは、上記した相違点を除き、図１〜図１１を用いて説明した半導体部品３０と同様である。また、図２０に示すインタポーザ４０Ｆは、上記した相違点を除き、図１〜図１１を用いて説明したインタポーザ４０と同様である。このため、上記相違点以外は、上記半導体部品３０を半導体部品３０Ｃに、インタポーザ４０をインタポーザ４０Ｆに、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ８に、それぞれ置き換えて適用可能なので、重複する説明は省略する。
＜変形例８＞
図２１は、図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。図１では、半導体部品２０と半導体部品３０とを電気的に接続する配線部材として、互いに絶縁された複数の配線を有する配線基板であるインタポーザを取り上げて説明した。半導体部品２０と半導体部品３０とを電気的に接続する配線部材としては、図２１に示す半導体装置ＰＫＧ９が有する配線部材４０Ｇのように、一方の端部が半導体部品の端子ＰＤ２（または端子ＰＤ５）に接続され、他方の端部が半導体部品３０の端子ＰＤ３（または端子ＰＤ９）に接続された複数のワイヤ４０Ｗにより構成されていても良い。この場合、複数のワイヤ４０Ｗが互いに接触することを抑制するため、複数のワイヤ４０Ｗは樹脂体（例えば図４に示す樹脂体５６を参照）で封止されていることが好ましい。
＜変形例９＞
図２２は、図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。また、図２３は、図２２に対する変形例である半導体装置の構成例を模式的に示す説明図である。図１では、半導体部品３０に電源電位ＶＤ２を供給可能な端子ＰＤ８と配線基板１０とをインタポーザ４０を介さずに接続することで、電源電位ＶＤ２を安定化させる実施態様について説明した。図２２に示す半導体装置ＰＫＧ１０のように、配線基板１０Ｂの上面１０ｔと下面１０ｂとの間において、半導体部品３０と厚さ方向に重なる位置に、コンデンサＣ１を配置しても良い。
図２２に示すコンデンサＣ１は、配線基板１０Ｂの上面１０ｔと下面１０ｂとの間に配置された基板内蔵型のコンデンサである。コンデンサＣ１の一方の電極は、配線経路Ｌｖｄ２に接続され、他方の電極は、配線経路Ｌｖｇ３に接続されている。言い換えれば、コンデンサＣ１は、コア回路ＳＣＲ１（例えば演算処理回路）の駆動電源を供給する配線経路中に並列接続で配置されている。この場合、コンデンサＣ１は、配線経路Ｌｖｄ２に含まれるノイズ（信号）を配線経路Ｌｖｇ３側にバイパスして流す、バイパスコンデンサとして機能させることができる。また、コンデンサＣ１は、半導体部品３０のコア回路ＳＣＲ１に流れる電流のループ（経路距離）を小さくすることで、配線経路Ｌｖｄ２および配線経路Ｌｖｇ３に含まれるインピーダンス成分の影響を低減する、デカップリングコンデンサとして機能させることができる。また、供給された電力を消費する回路の近傍に、コンデンサＣ１を接続することで、瞬間的に駆動電圧が降下する現象を抑制する、バッテリとして機能させることができる。
また、図２２に対する更なる変形例として、図２３に示す半導体装置ＰＫＧ１１が有するコンデンサＣ１のように、半導体部品３０と厚さ方向に重なる位置に配置されているコンデンサＣ１は、配線基板１０の下面１０ｂ側に搭載された、表面実装型のコンデンサであっても良い。表面実装型のコンデンサの場合、配線基板１０が完成した後で、コンデンサＣ１を実装すれば良いので、図２２に示す基板内蔵型のコンデンサと比較して、製造工程を簡単にできる。一方、図２２に示す基板内蔵型のコンデンサＣ１を用いれば、表面実装型のコンデンサと比較して、コンデンサＣ１とコア回路ＳＣＲ１との配線経路距離を短くできる。
このように、半導体部品３０と厚さ方向に重なる位置に、コンデンサＣ１が配置されている半導体装置ＰＫＧ１０は、半導体装置ＰＫＧ１と比較して、コア回路ＳＣＲ１に供給される電源電位ＶＤ２をさらに安定化させることができる。
また、コア回路ＳＣＲ１とコンデンサＣ１との経路距離を短くする観点からは、図２２に示すように、コンデンサＣ１は厚さ方向において、コア回路ＳＣＲ１と重なっていることが特に好ましい。
図２２に示す半導体装置ＰＫＧ１０は、上記した相違点以外は図１〜図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図２０に示す配線基板１０Ｂは、上記した相違点を除き、図１〜図１１を用いて説明した配線基板１０と同様である。このため、上記相違点以外は、上記配線基板１０を配線基板１０Ｂに、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ１０に、それぞれ置き換えて適用可能なので、重複する説明は省略する。
＜変形例１０＞
図２４は、図４に対する変形例である半導体装置の構成例を模式的に示す説明図である。図２や図４では、半導体部品２０の裏面２０ｂおよび半導体部品３０の裏面３０ｂが露出する実施態様について説明した。しかし、図２４に示す半導体装置ＰＫＧ１２のように、半導体部品２０の裏面２０ｂおよび半導体部品３０の裏面３０ｂに放熱板７０が取り付けられていても良い。
図２４に示す例では、放熱部品７０は金属板であって、接着材７１を介して半導体部品２０の裏面２０ｂおよび半導体部品３０の裏面３０ｂに接着固定されている。接着材７１は、樹脂製の接着材であっても良いが、放熱性を向上させる観点から、樹脂材料中に金属粒子やカーボン粒子など、母材よりも熱伝導率が高い放熱材料からなる複数の粒子が含有されていることが好ましい。
図２４に示す例では、配線基板１０の上面１０ｔから半導体部品２０の裏面２０ｂまでの高さと、配線基板１０の上面１０ｔから半導体部品３０の裏面３０ｂまでの高さが同程度である。このため、半導体部品２０の裏面２０ｂおよび半導体部品３０の裏面３０ｂに放熱板７０が取り付けられている。図示は省略するが、配線基板１０の上面１０ｔから半導体部品２０の裏面２０ｂまでの高さと、配線基板１０の上面１０ｔから半導体部品３０の裏面３０ｂまでの高さが異なる場合もある。この場合、少なくとも半導体部品３０の裏面３０ｂには、放熱部品７０が取り付けられていることが好ましい。図１を用いて説明したように、半導体部品３０はコア回路ＳＣＲ１を有し、半導体部品２０と比較して発熱し易い。したがって、相対的に発熱量が大きい半導体部品３０に放熱部品７０を取り付けることで、半導体装置ＰＫＧ１２の放熱性を向上させることができる。
＜変形例１１＞
図２５および図２６は、図１１に示す半導体部品と配線基板とを電気的に接続するバンプ電極に対する変形例を示す拡大断面図である。
図１１に示す例では、半導体部品２０の端子２１と配線基板１０のボンディングパッド１６とが半田材料から成るバンプ電極５１を介して電気的に接続され、半導体部品３０の端子３１と配線基板１０のボンディングパッド１６とが半田材料から成るバンプ電極５１を介して電気的に接続されている例について説明した。バンプ電極５１およびバンプ電極５２の構造には、種々の変形例が適用可能である。
例えば、図２５に示すバンプ電極５７のように、導体柱５７Ａと半田層５７Ｂとを備えたバンプ電極５７を介して端子２１（または端子３１）とボンディングパッド１６とが電気的に接続された構造であっても良い。
また、図２５に示す例では、ボンディングパッド１６のうちの一部分が絶縁膜１７に覆われた、ＳＭＤ（solder mask defined）構造である実施態様を例示的に示している。しかし、図２６に示す変形例のように、ボンディングパッド１６が絶縁膜１７（図２５参照）から露出する、ＮＳＭＤ（non solder mask defined）構造である実施態様であっても良い。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
〔付記１〕
第１面、および前記第１面の反対側に位置する第２面を備える配線基板と、
第１主面および前記第１主面の反対側に位置する第１裏面を備え、前記第１主面と前記配線基板との前記第１面とが対向した状態で前記配線基板の前記第１面上に搭載される第１半導体部品と、
第２主面および前記第２主面の反対側に位置する第２裏面を備え、前記第２主面と前記配線基板との前記第１面とが対向した状態で前記配線基板の前記第１面上に搭載される第２半導体部品と、
前記第１半導体部品と前記第２半導体部品とを電気的に接続する複数の配線経路を備える第１配線部材と、
を有し、
前記第１半導体部品の前記第１主面には、前記第１配線部材を介さず、かつ、第１バンプ電極を介して前記配線基板と電気的に接続される第１端子、および第２バンプ電極を介して前記第１配線部材と電気的に接続される第２端子が配置され、
前記第２半導体部品の前記第２主面には、第３バンプ電極を介して前記第１配線部材と電気的に接続される第３端子、および前記第１配線部材を介さず、かつ、第３バンプ電極を介して前記配線基板と電気的に接続される第４端子が配置され、
前記第１バンプ電極、前記第２バンプ電極、および前記第３バンプ電極のそれぞれは、樹脂で封止されている、半導体装置。
〔付記２〕
付記１において、
前記第２バンプ電極および前記第３バンプ電極の体積は、前記第１バンプ電極の体積より小さい、半導体装置。
〔付記３〕
付記２において、
前記第２バンプ電極および前記第３バンプ電極は、第１の樹脂体により封止され、前記第１バンプ電極は、前記第１の樹脂体とは別の第２の樹脂体により封止されている、半導体装置。
１０，１０Ａ，１０Ｂ 配線基板
１０ｂ 下面（面、実装面）
１０ｃ キャビティ（開口部、段差部）
１０ｓ 側面
１０ｔ 上面（面、チップ搭載面）
１１ 半田ボール（外部端子）
１２ ランド（外部端子、半田ボール接続用パッド）
１３ 配線
１３Ｐ 導体プレーン
１４ 絶縁層
１４ｃ コア層（コア材、コア絶縁層、絶縁層）
１５ＴＷ スルーホール配線
１５ＶＷ ビア配線
１６ ボンディングパッド（基板端子、半導体部品接続用端子）
１７ 絶縁膜（ソルダレジスト膜）
２０，３０，３０Ａ，３０Ｂ，３０Ｃ，６０，６１ 半導体部品
２０ｂ，３０ｂ 裏面
２０ｓ１，２０ｓ２ 辺
２０ｔ，３０ｔ，６０ｔ 主面
２１，２２，３１，３２，ＰＤ１，ＰＤ２，ＯＤ３，ＰＤ４，ＰＤ５，ＰＤ６，ＰＤ７，ＰＤ７Ａ，ＰＤ８，ＰＤ８Ａ，ＰＤ９，ＰＤ１０，ＰＤ１１，ＰＤ１２，ＰＤ１３，ＰＤ１４ 端子（電極、部品電極、パッド）
２３，３３ 半導体基板（基材）
２３ｔ，３３ｔ 主面
２４，３４ 配線層
２５，３５ パッシベーション膜
４０，４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ，４０Ｅ，４０Ｆ，４０ｈ インタポーザ
４０ｂ 下面（面、裏面）
４０Ｇ 配線部材
４０ｓ 側面
４０ｔ 上面（面、中継端子配置面）
４０Ｗ ワイヤ
４１，４２ ボンディングパッド（端子、中継基板端子）
４３ 配線
４４ 半導体基板（基材）
４４ｔ 主面
４５ 絶縁層
４６ パッシベーション膜
４７ 端子
４８ 貫通電極
５１，５２，５３，５４，ＢＰ１，ＢＰ２，ＢＰ３，ＢＰ４，ＢＰ５，ＢＰ６，ＢＰ７，ＢＰ８，ＢＰ９，ＢＰ１２，ＢＰ１３，ＢＰ１４，ＢＰｈ１ バンプ電極（導電性部材）
５３Ａ 導体柱
５３ｂ 下面
５３Ｂ 半田層
５３ｔ 上面
５５，５６ 樹脂体
５６ｓ 境界面
７０ 放熱板
７０ 放熱部品
７１ 接着材
Ｃ１ コンデンサ
Ｄ１，Ｄ２ 離間距離
ＤＳｎ，ＤＳｐ 差動信号伝送経路
ＥＸ１，ＥＸ２ 外部機器
Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５ 配線層
Ｌｓｇ１，Ｌｓｇ２，Ｌｓｇ３，Ｌｓｇ４ 信号伝送経路（配線経路）
Ｌｖｄ１，Ｌｖｄ２，Ｌｖｄ３，Ｌｖｇ１，Ｌｖｇ２，Ｌｖｇ３，Ｌｖｇ４，Ｌｖｇ５ 配線経路
ＭＢ１ 実装基板（マザーボード）
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３，ＰＫＧ４，ＰＫＧ５，ＰＫＧ６，ＰＫＧ７，ＰＫＧ８，ＰＫＧ９，ＰＫＧ１０，ＰＫＧ１１，ＰＫＧ１２，ＰＫＧｈ１ 半導体装置
ＰＳ１ 電位供給部
ＳＣＲ１ コア回路（主回路）
ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４ 信号
ＳＩＦ１ 外部インタフェース回路（外部入出力回路）
ＳＩＦ２，ＳＩＦ３，ＳＩＦ４ 内部インタフェース回路（内部入出力回路）
ＳＭＥ１ メモリ回路（主記憶回路、記憶回路）
ＶＤ１，ＶＤ２，ＶＤ３ 電源電位
ＶＧ１ 接地電位

Claims (15)

  1. 第１半導体部品と、
    第２半導体部品と、
    前記第１半導体部品および前記第２半導体部品のそれぞれが搭載された配線基板と、
    前記第１半導体部品と前記第２半導体部品とを電気的に接続する複数の配線経路を備える第１配線部材と、
    を有し、
    前記第１半導体部品は、外部との間で第１信号を伝送する第１端子、および前記第２半導体部品との間で第２信号を伝送する第２端子が配置された第１主面を備え、
    前記第２半導体部品は、前記第１半導体部品との間で前記第２信号を伝送する第３端子が配置された第２主面を備え、
    前記第１信号は前記第２信号より高い周波数で伝送され、
    前記第１半導体部品の前記第１端子は、前記第１配線部材を介さず、かつ、第１バンプ電極を介して前記配線基板と電気的に接続され、
    前記第１半導体部品の前記第２端子と前記第２半導体部品の前記第３端子は、前記第１配線部材を介して電気的に接続されている、半導体装置。
  2. 請求項１において、
    前記第１半導体部品の前記第２端子と前記第２半導体部品の前記第３端子との離間距離は、前記第１半導体部品の前記第１端子と前記第２半導体部品の前記第３端子との離間距離より小さい、半導体装置。
  3. 請求項２において、
    前記第２端子は、第２バンプ電極を介して前記第１配線部材と電気的に接続され、
    前記第３端子は、第３バンプ電極を介して前記第１配線部材と電気的に接続されている、半導体装置。
  4. 請求項３において、
    前記第１半導体部品の前記第１主面には、接地電位が供給可能な第４端子および第５端子が配置され、
    前記第４端子は、前記第１配線部材を介さず、かつ、第４バンプ電極を介して前記配線基板と電気的に接続され、
    前記第５端子は、第５バンプ電極を介して前記第１配線部材と電気的に接続されている、半導体装置。
  5. 請求項４において、
    前記第１半導体部品の前記第２端子と前記第２半導体部品の前記第３端子との離間距離は、前記第１半導体部品の前記第２端子と前記第３端子との離間距離より小さい、半導体装置。
  6. 請求項５において、
    前記第４端子は、前記第１端子と前記第２端子の間に配置されている、半導体装置。
  7. 請求項６において、
    前記第１半導体部品の前記第２端子と前記第２半導体部品の前記第３端子との離間距離は、前記第１半導体部品の前記第４端子と前記第２端子との離間距離より小さい、半導体装置。
  8. 請求項６において、
    前記第１半導体部品の前記第１主面には、電源電位が供給可能な第６端子が配置され、
    前記第６端子は、前記第１配線部材を介さず、かつ、第６バンプ電極を介して前記配線基板と電気的に接続されている、半導体装置。
  9. 請求項８において、
    前記第６端子は、前記第１端子と前記第２端子の間に配置されている、半導体装置。
  10. 請求項３において、
    前記第２半導体部品の前記第２主面には、接地電位が供給可能な第７端子が配置され、
    前記第７端子は、前記第１配線部材を介さず、かつ、第７バンプ電極を介して前記配線基板と電気的に接続されている、半導体装置。
  11. 請求項１０において、
    前記第２半導体部品の前記第２主面には、電源電位が供給可能な第８端子が配置され、
    前記第８端子は、前記第１配線部材を介さず、かつ、第８バンプ電極を介して前記配線基板と電気的に接続されている、半導体装置。
  12. 請求項３において、
    前記配線基板の厚さ方向において、前記第１配線部材は、前記第１半導体部品と前記配線基板との間に位置する部分、および前記第２半導体部品と前記配線基板との間に位置する部分を有している、半導体装置。
  13. 請求項３において、
    前記第１バンプ電極、前記第２バンプ電極、および前記第３バンプ電極のそれぞれは、樹脂により封止されている、半導体装置。
  14. 請求項１３において、
    前記第２バンプ電極および前記第３バンプ電極の体積は、前記第１バンプ電極の体積より小さい、半導体装置。
  15. 請求項１４において、
    前記第２バンプ電極および前記第３バンプ電極は、第１の樹脂体により封止され、前記第１バンプ電極は、前記第１の樹脂体とは別の第２の樹脂体により封止されている、半導体装置。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9971970B1 (en) 2015-04-27 2018-05-15 Rigetti & Co, Inc. Microwave integrated quantum circuits with VIAS and methods for making the same
US10672745B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
US10600691B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing power interconnect layer
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
WO2018067719A2 (en) 2016-10-07 2018-04-12 Invensas Bonding Technologies, Inc. Direct-bonded native interconnects and active base die
US10719762B2 (en) 2017-08-03 2020-07-21 Xcelsis Corporation Three dimensional chip structure implementing machine trained network
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
US10340173B2 (en) 2016-10-11 2019-07-02 Micron Technology, Inc. System for handling semiconductor dies
US10424553B2 (en) * 2016-10-31 2019-09-24 Micron Technology, Inc. Semiconductor devices with underfill control features, and associated systems and methods
US11430740B2 (en) 2017-03-29 2022-08-30 Intel Corporation Microelectronic device with embedded die substrate on interposer
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
EP3698401A1 (en) * 2017-10-20 2020-08-26 XCelsis Corporation Face-to-face mounted ic dies with orthogonal top interconnect layers
JP7001530B2 (ja) * 2018-04-16 2022-01-19 ルネサスエレクトロニクス株式会社 半導体装置
US10651131B2 (en) 2018-06-29 2020-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Supporting InFO packages to reduce warpage
JP7163224B2 (ja) * 2019-03-15 2022-10-31 ルネサスエレクトロニクス株式会社 電子装置
KR102644598B1 (ko) * 2019-03-25 2024-03-07 삼성전자주식회사 반도체 패키지
CN113614914B (zh) * 2019-03-28 2024-04-09 华为技术有限公司 一种半导体器件、芯片封装结构以及电子设备
US11222850B2 (en) * 2019-05-15 2022-01-11 Mediatek Inc. Electronic package with rotated semiconductor die
US20200395300A1 (en) * 2019-06-13 2020-12-17 Intel Corporation Substrateless double-sided embedded multi-die interconnect bridge
US11490517B2 (en) * 2019-07-31 2022-11-01 ABB Power Electronics, Inc. Interposer printed circuit boards for power modules
US10993325B2 (en) 2019-07-31 2021-04-27 Abb Power Electronics Inc. Interposer printed circuit boards for power modules
US11335991B2 (en) * 2019-11-13 2022-05-17 Samsung Electro-Mechanics Co., Ltd. Electronic device with radio-frequency module
US11599299B2 (en) 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
US11270947B2 (en) * 2019-11-27 2022-03-08 Intel Corporation Composite interposer structure and method of providing same
KR20210067768A (ko) * 2019-11-29 2021-06-08 에스케이하이닉스 주식회사 인터포저를 포함하는 반도체 패키지
US11183765B2 (en) 2020-02-05 2021-11-23 Samsung Electro-Mechanics Co., Ltd. Chip radio frequency package and radio frequency module
US11101840B1 (en) * 2020-02-05 2021-08-24 Samsung Electro-Mechanics Co., Ltd. Chip radio frequency package and radio frequency module
KR102517379B1 (ko) * 2020-02-14 2023-03-31 삼성전자주식회사 반도체 패키지의 제조 방법
US11616019B2 (en) * 2020-12-21 2023-03-28 Nvidia Corp. Semiconductor assembly
US11791270B2 (en) 2021-05-10 2023-10-17 International Business Machines Corporation Direct bonded heterogeneous integration silicon bridge
TWI755338B (zh) * 2021-06-21 2022-02-11 立錡科技股份有限公司 智能電源模組

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008109331A (ja) * 2006-10-25 2008-05-08 Nec Corp 伝送線路及びこれを有する配線基板並びに半導体装置
JP2009010913A (ja) * 2007-05-29 2009-01-15 Shinko Electric Ind Co Ltd 遅延回路および遅延時間調整方法
JP2009043818A (ja) * 2007-08-07 2009-02-26 Ricoh Co Ltd 電子機器の電子回路装置
WO2010026990A1 (ja) * 2008-09-05 2010-03-11 三菱電機株式会社 高周波回路パッケージおよびセンサモジュール
US20130193587A1 (en) * 2012-01-30 2013-08-01 Broadcom Corporation Semiconductor Package Having an Interposer Configured for Magnetic Signaling
US20140048928A1 (en) * 2012-08-17 2014-02-20 Cisco Technology, Inc. Multi-Chip Module with Multiple Interposers

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003345480A (ja) 2002-05-29 2003-12-05 Hitachi Ltd バス接続方式及びこれに用いる半導体チップ
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
US7714629B2 (en) 2007-05-29 2010-05-11 Shinko Electric Industries Co., Ltd. Delay circuit and delay time adjustment method
US8654538B2 (en) * 2010-03-30 2014-02-18 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US20140131854A1 (en) 2012-11-13 2014-05-15 Lsi Corporation Multi-chip module connection by way of bridging blocks
US8901748B2 (en) 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
US9041205B2 (en) * 2013-06-28 2015-05-26 Intel Corporation Reliable microstrip routing for electronics components
JP2015050315A (ja) * 2013-08-31 2015-03-16 イビデン株式会社 結合型のプリント配線板及びその製造方法
US9666559B2 (en) * 2014-09-05 2017-05-30 Invensas Corporation Multichip modules and methods of fabrication
US9651751B1 (en) * 2016-03-10 2017-05-16 Inphi Corporation Compact optical transceiver by hybrid multichip integration
KR102632563B1 (ko) * 2016-08-05 2024-02-02 삼성전자주식회사 반도체 패키지

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008109331A (ja) * 2006-10-25 2008-05-08 Nec Corp 伝送線路及びこれを有する配線基板並びに半導体装置
JP2009010913A (ja) * 2007-05-29 2009-01-15 Shinko Electric Ind Co Ltd 遅延回路および遅延時間調整方法
JP2009043818A (ja) * 2007-08-07 2009-02-26 Ricoh Co Ltd 電子機器の電子回路装置
WO2010026990A1 (ja) * 2008-09-05 2010-03-11 三菱電機株式会社 高周波回路パッケージおよびセンサモジュール
US20130193587A1 (en) * 2012-01-30 2013-08-01 Broadcom Corporation Semiconductor Package Having an Interposer Configured for Magnetic Signaling
US20140048928A1 (en) * 2012-08-17 2014-02-20 Cisco Technology, Inc. Multi-Chip Module with Multiple Interposers

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