JP2017529691A - ブリッジ型相互接続を埋め込んだ半導体パッケージ - Google Patents

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Abstract

ブリッジ型相互接続を埋め込んだ半導体パッケージ、関連する組立体、および方法を本明細書に開示する。実施形態によっては、半導体パッケージは第１の面および第２の面を有してもよく、複数の導電パッドを備える第１の面を有しビルドアップ材に埋め込まれたブリッジ型相互接続を備えてもよい。また半導体パッケージは、第１の端が第２の端より狭いビアを備えてもよい。ブリッジ型相互接続およびビアは、半導体パッケージの第１の面がブリッジ型相互接続の第２の面よりもブリッジ型相互接続の第１の面に近いように、かつ半導体パッケージの第１の面がビアの第２の端よりもビアの第１の端に近いように配置してもよい。他の実施形態も開示されおよび／あるいは特許請求される。

Description

本発明は一般に半導体パッケージの分野に関し、より具体的にはブリッジ型相互接続を埋め込んだ半導体パッケージに関する。
従来の集積回路装置は、その一面に電気接点が配置されている場合がある。これらの電気接点を用い、この装置を（例えば半田付けで）別の部品に接続することができる。しかし、電気接点が装置のその面に正しく配置されていない場合（例えば、装置面から不適切な距離に電気接点が配置されている場合）、この装置と他の部品を電気的に接続することは困難である。
添付図面と関連した以下の詳細な説明によって実施形態を容易に理解することができる。この説明を容易にするため、同様の構造要素には同じ参照番号を割り当てる。実施形態の説明は例示であり、添付図面の図に限定されない。
いくつかの実施形態によるブリッジ型相互接続を埋め込んだ半導体パッケージの横断面図である。 いくつかの実施形態によるブリッジ型相互接続を埋め込んだ半導体パッケージの横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図１の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図２の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図２の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図２の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図２の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図２の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図２の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図２の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図２の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図２の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態による図２の半導体パッケージを備える集積回路組立体の製造における様々な操作後の組立体の横断面図である。 いくつかの実施形態によるインタポーザおよびブリッジ型相互接続を埋め込んだ半導体パッケージの横断面図である。 いくつかの実施形態による、その上に部品が配置された湾曲表面の横断面図である。 いくつかの実施形態による図２９の表面を治具で平坦にした後の横断面図である。 いくつかの実施形態による集積回路組立体の製造における様々な操作中の治具の使用の横断面図である。 いくつかの実施形態による集積回路組立体の製造における様々な操作中の治具の使用の横断面図である。 いくつかの実施形態による集積回路組立体の製造における様々な操作中の治具の使用の横断面図である。 いくつかの実施形態による集積回路組立体の製造における様々な操作中の別の治具の使用の横断面図である。 いくつかの実施形態による集積回路組立体の製造における様々な操作中の別の治具の使用の横断面図である。 いくつかの実施形態による集積回路組立体の製造における様々な操作中の別の治具の使用の横断面図である。 いくつかの実施形態による半導体パッケージを製造する方法の流れ図である。 いくつかの実施形態による集積回路組立体を製造する方法の流れ図である。 本明細書に開示された任意の半導体パッケージの１または複数を備えてもよい一例示的計算装置のブロック図である。
ブリッジ型相互接続を埋め込んだ半導体パッケージ、関連する組立体、および方法を本明細書に開示する。実施形態によっては、半導体パッケージはブリッジ型相互接続およびビアを備えてもよい。ブリッジ型相互接続はビルドアップ材に埋め込まれてもよく、複数の導電パッドを備える第１の面と第１の面と反対側の第２の面とを有してもよい。ビアはビルドアップ材の中を部分的に延びてもよく、第１の端が第２の端より狭い。半導体パッケージは第１の面および反対側の第２の面を有してもよく、ブリッジ型相互接続の第１の面と半導体パッケージの第１の面との間の距離がブリッジ型相互接続の第２の面と半導体パッケージの第１の面との間の距離よりも短くなるように、ブリッジ型相互接続が半導体パッケージ内に配置されてもよい。ビアの第１の端と半導体パッケージの第１の面の距離がビアの第２の端と半導体パッケージの第１の面の距離よりも短くなるように、ビアが半導体パッケージ内に配置されてもよい。
本明細書に開示されたいくつかの実施形態は、有機基板を有する集積回路組立体にシリコン製のブリッジ型相互接続を設けた用途に特に有用な場合がある。有機基板による装置はシリコン製装置よりも安価に製造できる場合があるが、微細形状の形成はシリコンよりも難しい場合がある。高形状密度あるいは小型形状寸法が望まれる用途では、このような形状を有機基板に形成することは極めて困難または不可能な場合があり、代わりにシリコン基板が使用される場合がある。
この問題に対処するため、シリコン製構造体を有機基板装置内に設けてもよい。シリコン製構造体は、装置の形状密度が高い部分あるいは小型形状寸法部分を含んでもよく、有機基板を有する装置に埋め込まれるか、さもなければ含まれてもよい。この方法によって部分的に小型の形状または高い形状密度を実現することができ、装置全体をシリコンで作らなくてよい（シリコンで作ることは極めて高価、大規模、および／または処理が多い）。
シリコン製のブリッジ型相互接続は有機基板装置に含まれるシリコン製構造体の特に有用な一例の場合がある。ブリッジ型相互接続を用いて、２つの部品、例えば中央演算装置（ＣＰＵ）とメモリ装置との間で信号を送ってもよい。本明細書に開示された実施形態によっては、ブリッジ型相互接続によって２部品間に高密度の信号経路を設けることができる。このような高密度信号経路は次世代メモリ装置技術、例えば広帯域メモリ（ＨＢＭ）やワイドＩ／Ｏ２（ＷＩＯ２）の実装を成功させるのに必須であり、そのような次世代技術では、メモリ装置やＣＰＵが高密度のパッケージ設計を用いて互いに通信することが望ましい場合がある。すなわち、本明細書に開示されたブリッジ型相互接続を埋め込んだ半導体パッケージのいくつかの実施形態および関連する組立体および技術により、これらの高密度メモリ技術（および他の高密度または小型形状用途）の実装を成功させることができる。
具体的には、２つの高密度部品を互いに取り付けるには、整列と接続を成功させるのに厳しい部品配置許容値が必要な場合がある。熱圧縮接合はこの整列と接続との実現に役立つ処理の可能性がある。熱圧縮接合では、接合ヘッドによって第１の部品（例えばダイ）を第２の部品（例えば、パッケージ、別のダイ、または任意の他の部品）の第１の表面に置き、そこに第１の部品（例えばダイ）を接着してもよい。第１の表面の反対面に吸引圧を加えて、第２の部品を台に取り付けてもよい。この方法では真空によって第２の部品が台に「平坦」に吸引されるため、第１の表面をほぼ平坦にするのに望ましい（別の言い方をすれば、第１の表面の関連形状をほぼ同一面にするのに望ましい）。この望ましい結果は「上部共平面性」と呼んでもよい。第１の表面がほぼ平面形状でなければ、第１の部品と第２の部品を確実に接合することは難しい。
これらの問題は有機材料製装置では悪化する場合がある。というのは、（一般にシリコン装置における異なる層の積層の間に平坦面を実現するために用いられる）化学機械研磨は、有機材料を用いる製造では一般に（例えば費用が掛かるという理由で）行われないからである。
しかし従来の製造処理は一般に、接合を成功させる共平面性に関する要求を満たしていない。それは多くが第１の部品の複数の層を積層・配置する間に発生する固有の製造ばらつき（例えば、有機物積層処理中に生じる製造ばらつき）に起因する。これまで、上部共平面性が悪化することになるこの厚さのばらつきを減じようとして、銅金属密集度、銅メッキ、およびビルドアップ積層処理に着目してきた。しかし、これらの試みには本質的に限界がある可能性がある。部品の「上部」と「背部」には常に、例えば銅メッキ処理、ビルドアップ材積層処理、および半田レジスト材のばらつきに起因するばらつきが内在するためである。例えばフリップチップ構造の場合、特定の用途で求められるようなばらつきが少ないかない（すなわち上部共平面性が良好な）終端構造を得ることは不可能に近い。またこれらのこれまでの試みでは製造過程の費用が嵩む。さらに、望ましい上部共平面性を実現するために極端に平坦な銅材料または他の専用材料を必要とする技術は最終的に、部品の構造に使える設計の選択肢を狭めてしまう可能性がある。
本明細書に開示されたいくつかの実施形態は半導体パッケージおよび集積回路組立体を製造する技術を含み、これらの技術はコアレス加工技術を用い、上部共平面性が非常に良好な（例えば、ばらつきが非常に小さいまたはほぼゼロの）部品を作る。この上部共平面性により、ダイ取り付け過程で超微細な形状間隔（例えば凹凸差が１３０ミクロン未満の）の熱圧縮接合を使用することができる。
実施形態によっては、本明細書に開示された半導体パッケージでは、剥離可能な犠牲コアに積層された第１のビルドアップ層の表面を「Ｃ４」面すなわちフリップチップ接続面として使用してもよい。ブリッジ型相互接続（例えばシリコン製のブリッジ型相互接続）を（例えば第１または第２の金属層を形成後にレーザーで形成される）溝に埋め込んでもよく、この溝とブリッジ型相互接続との間に、ビルドアップ樹脂または他の材料を充填してもよい。第１のビルドアップ層の表面を（ダイを取り付けてもよい）Ｃ４面として用いることによって、Ｃ４面は剥離可能なコアの表面の形状通り平坦になる。犠牲コアから外されたパッケージがその後（例えば、ビルド硬化処理および銅焼き鈍し処理の熱膨張率の不釣り合いおよび収縮差に起因する残留応力のため）変形しても、この歪んだパッケージを（例えば下記の機械力および真空力の両方あるいは片方を用いて）平坦にして、Ｃ４面の良好な上部共平面性を実現することができる。半導体パッケージを取り付けるダイに、実質的に平坦な面を与えることで、熱圧縮接合処理の半導体パッケージとダイのバンプとの間の接続を改善することができる。
様々な操作を複数の不連続な行為または操作として順に、特許請求された発明の主題が最も容易に理解される方法で説明することができる。しかし、この説明順を、これらの操作が必ず順序に依存することを示すものと解釈すべきではない。具体的には、これらの操作は提示順に実行しなくてもよい。説明した操作は説明した実施形態と異なる順序で実行してもよい。様々な操作を追加して実行してもよく、および／あるいは説明した操作を別の実施形態で省略してもよい。
本明細書において、「Ａおよび／またはＢ」は（Ａ）、（Ｂ）、または（ＡおよびＢ）を意味する。本明細書において、「Ａ、Ｂ、および／またはＣ」は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または（Ａ、Ｂ、およびＣ）を意味する。
本説明は「一実施形態では」あるいは「複数の実施形態では」を用い、それぞれ１または複数の同じまたは異なる実施形態を指す場合がある。
さらに、本開示の実施形態に関連して使用される「備える」、「含む」、「有する」などは同義である。本明細書に使用されているように、「接続された」は２つ以上の要素が物理的にまたは電気的に直接接触していることを意味する場合があり、あるいは２つ以上の要素が互いに直接接触していないが、互いに連携し合っている、あるいは関連し合っていることを意味する場合がある（例えば、１または複数の仲介要素を介してそれぞれの変換を実行しても、あるいはそれぞれの効果を有している場合がある）。例えば、２つの要素が共通の要素（例えば共通の回路部品）で通信するとき、両要素を互いに連結してもよい。本明細書に使用するように、「論理」は、特定用途向け集積回路（ＡＳＩＣ）、電子回路、演算素子（共用、専用、またはグループ）、および／またはメモリ（共用、専用、またはグループ）であって１または複数のソフトウェアまたはファームウェアプログラムを実行するもの、説明した機能を提供する組み合わせ論理回路および／または他の適切な部品を指し、あるいはその一部を指し、あるいはそれらを含む。
図１および図２は、いくつかの実施形態によるブリッジ型相互接続１０２を埋め込んだ半導体パッケージ１００の横断面図である。ブリッジ型相互接続１０２をビルドアップ材１１０に埋め込んでもよい。実施形態によっては、ブリッジ型相互接続１０２はシリコンブリッジでもよい。ブリッジ型相互接続１０２は、複数の導電パッド１０４を備える第１の面１０６を有してもよい。図１および図２に、説明用のブリッジ型相互接続１０２のそれぞれに２つの導電パッド１０４を説明するが、ブリッジ型相互接続１０２の第１の面１０６に任意の所望の数の導電パッド１０４を設けてもよい。実施形態によっては、ブリッジ型相互接続１０２は導電パッド１０４と接触した状態の本体１２４を有してもよい。具体的には、各導電パッド１０４は第１の面１３４および反対側の第２の面１３２を有し、第２の面１３２はブリッジ型相互接続１０２の本体１２４に接触してもよい。ブリッジ型相互接続１０２は、第１の面１０６の反対側に第２の面１０８を有してもよい。
ビルドアップ材１１０は、半導体パッケージの製造に従来使用されている任意の適切なビルドアップ材でよく、例えば、味の素ビルドアップフィルム（ＡＢＦ）の類いの材料がある。実施形態によっては、ビルドアップ材１１０は有機ビルドアップ材、例えばＳｉＯｘまたはＳｉＮｘでもよい。
半導体パッケージ１００は１または複数のビア１１２を備えてもよい。図１および２ではわかり易さのため、図示のビア１１２の一部だけに参照番号を付けている。また、図１および図２はビア１１２の（例えば、特定の導電経路を形成する）特定の配置を説明するが、１または複数のビア１１２の任意の望ましい配置が半導体パッケージ１００にいくつかの実施形態で含まれてもよい。
ビア１１２はビルドアップ材１１０の一部の中を延びてもよく、第１の端１１８および第２の端１２０を有してもよい。ビア１１２の第１の端１１８はビア１１２の第２の端１２０より狭くてもよい。この形状は、下記のビア１１２をビルドアップ材１１０に形成するために用いる製造技術の結果でもよい。
実施形態によっては、ブリッジ型相互接続１０２のどの導電パッド１０４も、半導体パッケージ１００のビルドアップ材１１０内のビア１１２のいずれとも（例えば、図１および図２に示すように）電気的に接続されていなくてよい。実施形態によっては、複数の導電パッド１０４は半田レジスト１２２で（例えば、図２の実施形態の説明のように）分離されていてもよい。実施形態によっては、導電パッド１０４は半田レジストで（例えば、図１の実施形態の説明のように）分離されていなくてもよい。
半導体パッケージ１００自体は、第１の面１１４および反対側の第２の面１１６を有してもよい。実施形態によっては、半田レジスト１２２の層は半導体パッケージ１００の第２の面１１６に配置されていてもよい。
ブリッジ型相互接続１０２の第１の面１０６と半導体パッケージ１００の第１の面１１４との間の距離が、ブリッジ型相互接続１０２の第２の面１０８と半導体パッケージ１００の第１の面１１４との間の距離よりも短くなるように、ブリッジ型相互接続１０２が半導体パッケージ１００内に配置されてもよい。言い換えれば、実施形態によっては、半導体パッケージ１００の第１の面１１４がブリッジ型相互接続１０２の第２の面１０８よりもブリッジ型相互接続１０２の第１の面１０６に近くなるように、ブリッジ型相互接続１０２が配置されてもよい。実施形態によっては（例えば、図１に示すように）、半導体パッケージ１００の第１の面１１４の表面は導電パッド１０４を含んでもよく、したがってブリッジ型相互接続１０２の第１の面１０６と半導体パッケージ１００の第１の面１１４との間の距離は、ほぼゼロすなわち非常に小さくてもよい。
ビア１１２の第１の端１１８と半導体パッケージ１００の第１の面１１４との間の距離が、ビア１１２の第２の端１２０と半導体パッケージ１００の第１の面１１４との間の距離よりも短くなるように、ビア１１２を半導体パッケージ１００内に配置してもよい。言い換えれば、実施形態によっては、半導体パッケージ１００の第１の面１１４は、ビア１１２の第２の端１２０よりも第１の端１１８に近い。
実施形態によっては、半導体パッケージ１００の第２の面１１６は第１の層間接続面でもよく、半導体パッケージ１００の第１の面１１４は第２の層間接続面でもよい。例えば、図２の半導体パッケージ１００の第２の面１１６は第１の層間接続面でもよく、図２の半導体パッケージ１００の第１の面１１４は第２の層間接続面でもよい。実施形態によっては、半田レジスト（例えば、半田レジスト１２２）を第２の層間接続面に配置してもよい。
実施形態によっては、半導体パッケージ１００は１または複数の接点１２６を備えてもよい。わかり易さのため、図１および図２は、説明の接点１２６の一部だけに参照番号を付けている。また、図１および図２に特定の配置の接点１２６を説明するが、１または複数の接点１２６の任意の望ましい配置が半導体パッケージ１００に含まれていてもよい。接点１２６は導電パッド１０４の材料と異なる導電材料で形成してもよい。例えば、実施形態によっては、接点１２６をニッケルで、導電パッド１０４を銅で形成し（さらに実施形態によってはニッケルで被覆し）てもよい。
接点１２６は第１の面１２８および反対側の第２の面１３０を有してもよい。実施形態によっては、接点１２６の第１の面１２８は、導電パッド１０４の第１の面１３４と実質的に同じ面内にあってもよい。そのような実施形態では、接点１２６および導電パッド１０４は半導体パッケージ１００の第１の面１１４に配置してもよく、下記のように１または複数のダイと連結するように位置決めしてもよい。例えば、導電パッド１０４の接点１２６は１または複数のダイと熱圧縮接合するように位置決めしてもよい。
実施形態によっては、１または複数の導電パッド１０４と１または複数の接点１２６の片方もしくは両方に半田バンプ１３６を配置してもよい。そのような実施形態の一例を図２に示す。わかり易さのため、図２の半田バンプ１３６の１つだけに参照番号を付けている。図２には特定の配置の半田バンプ１３６を説明するが、任意の望ましい配置の１または複数の半田バンプ１３６が半導体パッケージ１００にいくつかの実施形態で含まれてもよい。
実施形態によっては、半導体パッケージ１００を犠牲コアの表面の少なくとも一部に形成してもよい。具体的には、半導体パッケージ１００の第１の面１１４を、犠牲コアと半導体パッケージ１００の第２の面１１６との間に配置してもよい。犠牲コアを除いた後は、半導体パッケージ１００の第１の面１１４の少なくとも一部は、犠牲コアの表面の形状と相互補完的な形状を有してもよい。いくつかの実施形態では、モノリシックコアレス基板製造過程に加えて、１または複数の第１のビルドアップ層を用いる高密度ブリッジ埋め込み加工が含まれる。犠牲コアを含む製造技術のいくつかの実施例を以下に考察する。
図３〜図１７は、いくつかの実施形態による図１の半導体パッケージ１００を含む集積回路組立体１７００（図１７）の製造時の様々な操作後の組立体の横断面図である。図３〜図１７に説明し以下に考察するこれらの操作を、ある特定の順序で示すが、任意の望ましい順序で実施してもよく、様々な操作を省略してもあるいは必要なら繰り返してもよい。また図３〜図１７に、図１の半導体パッケージ１００を含む集積回路組立体１７００を製造するために用いる様々な操作を説明するが、下記の操作の代わりに、半導体パッケージ１００や集積回路組立体１７００を製造する他の適切な複数の操作を任意に組み合わせて用いてもよい。
図３に、金属構造部材３１８を犠牲コア３０２の第１の表面３０６および第２の表面３０８に形成後の組立体３００を説明する。犠牲コア３０２は箔３１０の間に配置された本体材料３０４を備えてもよい。実施形態によっては、箔３１０は内箔層３２２（例えば銅箔）、外箔層３２４（例えば、銅箔）、および内箔層３２２と外箔層３２４との間に配置された接着層３２６を備えてもよい。外箔層３２４と内箔層３２２が「互いに剥離される」まで、接着層３２６は一時的に内箔層３２２を外箔層３２４に接着していてもよい。すなわち、接着層３２６は犠牲コア３０２を開放するための開放層として機能し、本体材料３０４が除去されたら内箔層３２２を外側金属層３２４から剥がせるようにして、「剥離可能な」コアを提供してもよい。犠牲コア３０２は既知の技術で作ってもよいので詳細な考察はしない。
箔３１０は第１の表面３０６および第２の表面３０８を備え、それに金属構造部材３１８を配置してもよい。金属構造部材３１８は、第１の層３１２、第２の層３１３、第３の層３１４、および第４の層３１６を備えてもよい。実施形態によっては、第１の層３１２および第４の層３１６はある導電材料で形成し、第２の層３１３および第３の層３１４は、第１の層３１２および第４の層３１６とは別の導電材料で形成してもよい。例えば、実施形態によっては、第１の層３１２および第４の層３１６は銅で形成してもよく、第２の層３１３は金で、第３の層３１４はニッケルで形成してもよい。金属構造部材３１８（例えば、第１の層３１２）の任意の適切な層を電気メッキで形成してもよい。実施形態によっては、金属構造部材３１８の第２の層３１３、第３の層３１４、および第４の層３１６で、図１の半導体組立体１００の接点１２６を形成してもよい。
実施形態によっては、図３の説明のように、第１の表面３０６に形成された金属構造部材３１８は、第２の表面３０８に形成された金属構造部材３１８の犠牲コア３０２に対する「鏡像」でもよい。実施形態によっては（例えば図３〜図１２の説明のように）、犠牲コア３０２に実行された製造操作の全てではなくともその多くを実行して、犠牲コア３０２の第１の表面３０６および第２の表面３０８に鏡像構造を形成するようにしてもよい。したがって、説明を簡単にするため、第１の表面３０６に形成された構造（およびこれらの構造の形成に関連した製造操作）だけを図３〜図１２を参照して考察してもよい。しかし、図３〜図１２の説明のように、（例えば同じまたは類似の製造操作を実行して）鏡像構造を第２の表面３０８にも形成してよい。
図４は、組立体３００（図３）の犠牲コア３０２の第１の表面３０６にビルドアップ材１１０を設けた後の組立体４００を説明する。図示のように、実施形態によっては、ビルドアップ材１１０は金属構造部材３１８（図３）を囲み、それららの領域を越えて広がってもよい。
図５は組立体４００（図４）のビルドアップ材１１０の中に１または複数のビア１１２を形成した後の組立体５００を説明している。図示のように、実施形態によっては、１または複数のビア１１２がビルドアップ材１１０の中を延びて金属構造部材３１８（図３）のうちの対応する１または複数に接触していてもよい。組立体５００のビア１１２の第１の端１１８は、ビア１１２の第２の端１２０より狭くてもよい。組立体５００のビア１１２の第１の端１１８を、ビア１１２の第２の端１２０と犠牲コア３０２の第１の表面３０６との間に配置してもよい。言い換えれば、犠牲コア３０２の第１の表面３０６は、ビア１１２の第２の端１２０よりも第１の端１１８に近くてもよい。組立体５００は、例えば従来の微細ビア製造技術、乾式薄膜レジスト技術、およびパターンメッキ技術を用いて組立体４００から形成してもよい。
図６に、組立体５００（図５）にさらなるビルドアップ材１１０を供給し、ビルドアップ材１１０の中にさらなるビア１１２を形成した後の組立体６００を説明する。図示のように、実施形態によっては、組立体６００に新規に設けた１または複数のビア１１２は、ビルドアップ材１１０の中を延びて、対応する１または複数のビア１１２および金属構造部材３１８（図３）の両方あるいは片方に接触していてもよい。組立体６００の新規に追加されたビア１１２の第１の端１１８はビア１１２の第２の端１２０より狭くてもよい。組立体６００の新規に追加されたビア１１２の第１の端１１８は、ビア１１２の第２の端１２０と犠牲コア３０２の第１の表面３０６との間に配置してもよい。言い換えれば、犠牲コア３０２の第１の表面３０６は、新規に追加されたビア１１２の第２の端１２０よりも第１の端１１８に近くてもよい。組立体６００は、例えば従来の微細ビア製造技術、乾式薄膜レジスト技術、およびパターンメッキ技術を用いて組立体５００から形成してもよい。
図７に、組立体６００（図６）のビルドアップ材１１０に１または複数の空洞７０２を形成した後の組立体７００を説明する。実施形態によっては、空洞７０２は犠牲コア３０２（図３）の第１の表面３０６に至るまで延びていてもよい。空洞７０２をレーザーで（例えばレーザー切断で）形成してもよい。
図８に、組立体７００の空洞７０２（図７）に１または複数のブリッジ型相互接続１０２を配置した後の組立体８００を説明する。図１および２を参照して先に考察し、図９に再現したように、ブリッジ型相互接続１０２は、複数の導電パッド１０４を備えた第１の面１０６と第１の面１０６の反対側の第２の面１０８を有してもよい。図８の説明のように、ブリッジ型相互接続１０２の第１の面１０６が第２の面１０８よりも犠牲コア３０２の第１の表面３０６（図３）に近くなるように、ブリッジ型相互接続１０２を空洞７０２内に配置してもよい。言い換えれば、ブリッジ型相互接続１０２の第１の面１０６を、犠牲コア３０２の第１の表面３０６とブリッジ型相互接続１０２の第２の面１０８との間に配置してもよい。
図９に示すように、実施形態によっては、ブリッジ型相互接続１０２を空洞７０２内に配置するときに、ダイ背面薄膜９０２をブリッジ型相互接続１０２に（例えば、導電パッド１０４の第１の面１３４および本体１２４の両方あるいは片方に）配置してもよい。１または複数のブリッジ型相互接続１０２をピック＆プレース過程中に組立体８００内に配置してもよい。
実施形態によっては、金属構造部材３１８の第２の層３１３、第３の層３１４、および第４の層３１６は（図１０〜１７を参照して下の考察のように）接点１２６になってもよい。最終的なパッケージでは、接点１２６の第１の面１２８は、（図１および図２を参照した先の考察のように）導電パッド１０４の第１の面１３４と実質的に同一平面にあってもよい。ブリッジ型相互接続１０２の実施形態によっては、２つの層（すなわち箔３１０およびダイ背面薄膜９０２）の材料だけで犠牲コア３０２の本体材料３０４（図３）を導電パッド１０４から分離してもよい。同様に２つの層（すなわち箔３１０および第１の層３１２）の材料だけで犠牲コア３０２の本体材料３０４を第２の層３１３から分離してもよい（これによって接点の面を得てもよい）。すなわち、本体材料３０４の表面がほぼ平坦で、かつ箔３１０、ダイ背面薄膜９０２、および第１の層３１２の厚さを制御すれば、第２の層３１３と導電パッド１０４を良好に整列させることができる。これらの変数を制御することによって平面性を実質的に従来の技術以上に改善することができ、外向きの接点が、製造過程の「始め」の頃ではなく「最後」の頃に形成される。
図１０に、組立体８００（図８）にさらなるビルドアップ材１１０を供給してブリッジ型相互接続１０２を埋め込み、新しく供給したビルドアップ材１１０の表面にさらなる導電構造１００２を形成した後の組立体１０００を説明する。導電構造１００２を、連続製造操作中に別の構造体（例えばビア）と結合してもよい。組立体１０００は、ビルドアップ材１１０にさらなるビア１１２を（図９の組立体９００と相対的に）形成した後を説明する。図示のように、実施形態によっては、組立体６００に新規に設けられた１または複数のビア１１２は、ビルドアップ材１１０内を延びて、対応する１または複数の既存のビア１１２および金属構造部材３１８（図３）の両方あるいは片方に接触していてもよい。組立体６００の新規に追加されたビア１１２の第１の端１１８は、ビア１１２の第２の端１２０より狭くてもよい。組立体６００の新規に追加されたビア１１２の第１の端１１８を、ビア１１２の第２の端１２０と犠牲コア３０２の第１の表面３０６との間に配置してもよい。言い換えれば、犠牲コア３０２の第１の表面３０６は、新規に追加されたビア１１２の第２の端１２０よりも第１の端１１８に近くてもよい。組立体１０００を、例えば従来の微細ビア製造技術、乾式薄膜レジスト技術、およびパターンメッキ技術を用いて組立体９００から形成してもよい。
図１１に、組立体１０００（図１０）にさらなるビルドアップ材１１０を供給してビルドアップ材１１０内にさらなるビア１１２を形成した後の組立体１１００を説明する。図示のように、実施形態によっては、組立体６００に新規に設けられた１または複数のビア１１２は、ビルドアップ材１１０内を延びて１または複数の対応する既存のビア１１２および金属構造部材３１８（図３）の両方あるいは片方に接触していてもよい。組立体６００の新規に追加されたビア１１２の第１の端１１８は、ビア１１２の第２の端１２０より狭くてもよい。組立体６００の新規に追加されたビア１１２の第１の端１１８を、ビア１１２の第２の端１２０と犠牲コア３０２の第１の表面３０６との間に配置してもよい。言い換えれば、犠牲コア３０２の第１の表面３０６は、新規に追加されたビア１１２の第２の端１２０よりも第１の端１１８に近い。
図１２に、組立体１１００（図１１）にパターン半田レジスト１２２を付け、パターン半田レジスト１２２と下地構造を薄膜１２０２で覆った後の組立体１２００を説明する。実施形態によっては、薄膜１２０２はポリエチレンテレフタレート（ＰＥＴ）材料でもよい。以下の考察のように、薄膜１２０２で下地構造を以降のエッチング処理から保護してもよい。
図１３に、犠牲コア３０２の本体材料３０４（図３）を組立体１２００（図１２）から外した後の組立体１３００を説明する。この過程は「パネル取り外し（depaneling）」と呼び、従来の技術に従って実施してもよい。この取り外しの結果（先の鏡像製造操作によって）、２つの組立体１３００が形成される場合があるが、説明を簡単にするため図１３には組立体１３００の１つだけを示す。図１４〜図１７を参照して以下に考察する製造操作は、本体材料３０４の取り外しによって形成される２つの組立体１３００のそれぞれに同時に実行しても、順に実行しても、あるいいは任意の望ましい順序で実行してもよい。パネル取り外しを行うと内箔層３２２が外れ、外箔層３２４だけが組立体１３００の一部として残るかもしれない。
図１４に、犠牲コア３０２の外箔層３２４（図３）を組立体１３００（図１３）から外した後の組立体１４００を説明する。外箔層３２４を任意の適切なエッチング処理で除去してもよい。金属構造部材３１８（図３）の第１の層３１２を、外箔層３２４の除去中あるいは外箔層３２４の除去後に、図示のように除去してもよい。例えば、実施形態によっては、外箔層３２４および第１の層３１２は共に銅製でもよく、銅エッチング処理で除去してもよい。金属構造部材３１８の第１の層３１２の除去によって、金属構造部材３１８（図３）の第２の層３１３が露出してもよい。第２の層３１３、第３の層３１４、および第４の層３１６の組み合わせを、後の図１５〜図１７に関する考察の中で接点１２６と呼ぶことができる。外箔層３２４および金属構造部材３１８の第１の層３１２が銅で形成される実施形態では、第２の層３１３はニッケルで形成してもよく、ニッケルは銅エッチング処理をそこで防止する「エッチッング停止」部として作用してもよい。銅エッチング処理の間、ダイ背面薄膜９０２によって導電パッド１０４がエッチングされないようにしてもよい。
図１５に、ダイ背面薄膜９０２（図９）をブリッジ型相互接続１０２（例えば導電パッド１０４の第１の面１３４）から除去し、接点１２６の間に配置されたビルドアップ材１１０を除去し、かつ接点１２６とブリッジ型相互接続１０２の導電パッド１０４との間に配置されたビルドアップ材１１０も除去した後の組立体１５００を説明する。ダイ背面薄膜９０２を例えばプラズマエッチングで除去してもよい。組立体１５００は、半導体パッケージ１００の第２の面１１６に薄膜１２０２を追加配置した図１の半導体パッケージ１００の形態でもよい。具体的には、導電パッド１０４および接点１２６は組立体１５００内で露出してもよい。
図１６に、薄膜１２０２を（例えば機械的剥離によって）組立体１５００（図１５）から除去して半導体パッケージ１００を形成し、ダイ１６０２を半導体パッケージ１００と整列させた後の組立体１６００を説明する。具体的には、ダイ１６０２は、複数の導電性接点１６０４を配置した面１６０８を有してもよい。各導電性接点１６０４自体に半田バンプ１６０６を配置してもよい。面１６０８が半導体パッケージ１００の第１の面１１４の方を向くようにダイ１６０２が半導体パッケージ１００と整列して、複数の導電性接点１６０４のそれぞれが、ブリッジ型相互接続１０２の導電パッド１０４の１つと整列するか、半導体パッケージ１００の第１の面１１４に露出した接点１２６と整列してもよい。
図１７に、接点１２６およびブリッジ型相互接続１０２の導電パッド１０４により設けられた電気接点の位置でダイ１６０２を（図１６の組立体１６００の）半導体パッケージ１００に取り付けた後の集積回路組立体１７００を説明する。この集積回路組立体１７００では、ダイ１６０２の導電性接点１６０４（図１６）の各点は接点１２６と電気的に接触していても、あるいはブリッジ型相互接続１０２の導電パッド１０４と電気的に接触していてもよい。実施形態によっては、ダイ１６０２は熱圧縮接合処理を用いて半導体パッケージ１００に取り付けてもよい。
図１８〜図２７は、いくつかの実施形態による図２の半導体パッケージ１００を含む集積回路組立体２７００（図２７）を製造における様々な操作後の組立体の横断面図である。図１８〜図２７で説明し以下に考察する操作は特定の順で発生するように提示されているが、これらの操作を任意の適切な順序で実行してもよく、様々な操作を省略してもあるいは必要なら繰り返してもよい。また、図１８〜図２７は、図２の半導体パッケージ１００を含む集積回路組立体２７００の製造に用いてもよい様々な操作を説明するが、下記の操作の代わりに、半導体パッケージ１００および集積回路組立体２７００の両方あるいは片方を製造する他の適切な操作を任意に組み合わせて用いてもよい。
集積回路組立体２７００の製造を、図１８の組立体１８００から始めてもよい。図１８の組立体１８００は図３の組立体３００といくつか類似点があってもよいが、第１の表面３０６および犠牲コアの第２の表面３０８に、金属構造部材３１８の代わりに金属構造部材１８１８を備えてもよい。図３を参照して先に考察したように、組立体１８００の犠牲コア３０２は、箔３１０の間に配置された本体材料３０４を備えてもよい。実施形態によっては、箔３１０は、内箔層３２２（例えば銅箔）と、外箔層３２４（例えば銅箔）と、内箔層３２２と外箔層３２４との間に配置された接着層３２６とを含んでもよい。接着層３２６は、外箔層３２４と内箔層３２２が互いに「剥離される」まで、内箔層３２２を外箔層３２４に一時的に接着してもよい。従って、接着層３２６は犠牲コア３０２を開放するための開放層の働きをしてもよく、これにより本体材料３０４が除去したら内箔層３２２を外側金属層３２４から「剥離」し、先に考察した「剥離可能な」コアを提供する。
箔３１０は、第１の表面３０６および金属構造部材１８１８が配置される第２の表面３０８を備えてもよい。金属構造部材１８１８は、第１の層１８１２および第２の層１８１４を含んでもよい。実施形態によっては、第１の層１８１２および第２の層１８１４を異なる材料で形成してもよい、例えば、実施形態によっては、第１の層１８１２をニッケルで、第２の層１８１４を銅で形成してもよい。金属構造部材１８１８の任意の適切な層（例えば、第１の層１８１２）を電気メッキで形成してもよい。実施形態によっては、第２の層１８１４は図２の半導体組立体１００の接点１２６を以下に考察するように形成してもよい。
図３を参照して先に考察し、実施形態によっては図１８に説明するように、第１の表面３０６に形成された金属構造部材１８１８は、犠牲コア３０２に対して第２の表面３０８に形成された金属構造部材１８１８と「鏡像」でもよい。実施形態によっては、犠牲コア３０２に実行された製造操作の全てではなくともその多くを実行して、犠牲コア３０２の第１の表面３０６および第２の表面３０８に鏡像構造を形成するようにしてもよい。したがって、説明を簡単にするため、第１の表面３０６に形成された構造（およびこれらの構造の形成に関連した製造操作）だけを図１８〜２７を参照して考察してもよい。しかしすでに述べたように、鏡像構造を（例えば同じまたは類似の製造操作を実行して）第２の表面３０８にも形成してもよい。
図。
図３〜図１１を参照して考察した製造操作による、あるいは任意の他の適切な操作による。
図１９に、図３〜図１１を参照して先に考察したものと類似の操作（例えば、ビルドアップ材の積層、ビアの形成、およびブリッジ型相互接続の配置）を組立体１８００に実行し、得られた組立体に引き続き薄膜１９０２を施した後の組立体１９００を説明する。実施形態によっては、薄膜１９０２はＰＥＴ材料でもよい。
図２０に、パネル取り外し操作中に、犠牲コア３０２の本体材料３０４（図１８）を組立体１９００（図１９）から除去した後の組立体２０００を説明する。この取り外しの結果（先の鏡像製造操作により）２つの組立体２０００が形成される場合があるが、図２０では説明を簡単にするため、一方の組立体２０００のみを示す。図２１〜図２７を参照して以下に考察する製造操作を、本体材料３０４の除去により形成された２種の組立体２０００のそれぞれに同時に、連続して、あるいは任意の望ましい順序で実行してもよい。図１３を参照して先に考察したように、パネル取り外しで内箔層３２２を除去し、外箔層３２４だけを組立体２０００の一部として残してもよい。
図２１に、犠牲コア３０２の外箔層３２４（図１８）を組立体１９００（図１９）から除去し、金属構造部材１８１８（図１８）の第１の層１８１２を除去した後の組立体２１００を説明する。外箔層３２４と第１の層１８１２の除去をエッチング（例えば、外箔層３２４に銅エッチング、および第１の層１８１２にニッケルエッチング）で実行してもよい。金属構造部材１８１８の第１の層１８１２の除去により、金属構造部材１８１８の第２の層１８１４が露出してもよく、これが接点１２６を形成してもよい。
図２２に、ダイ背面薄膜９０２（図９）をブリッジ型相互接続１０２（例えば、導電パッド１０４の第１の面１３４）から除去し、金属構造部材１８１８の第２の層１８１４の間に配置されたビルドアップ材１１０を除去し、第２の層１８１４とブリッジ型相互接続１０２の導電パッド１０４との間に配置されたビルドアップ材１１０を除去した後の組立体２２００を説明する。
図２３に、薄膜１２０２を組立体２２００（図２２）から除去し、パターン半田レジスト１２２を組立体２３００の第１の面２３１４および第２の面２３１６に施した後の組立体２３００を説明する。図示のように、パターン半田レジスト１２２によって種々の導電構造を組立体２３００に露出させてもよい。具体的には、パターン半田レジスト１２２によって、ブリッジ型相互接続１０２の導電パッド１０４を組立体２３００の第１の面２３１４に露出させてもよい。パターン半田レジスト１２２には図示のように空洞２３１８を形成してもよい。
図２４に、組立体２３００（図２３）をメッキして、複数の空洞２３１８中の（例えば、金属構造部材１８１８の第２の層１８１４に）接点１２６を形成した後の組立体２４００を説明する。ブリッジ型相互接続１０２の導電パッド１０４をメッキしてもよい。組立体２４００のメッキ材料は例えば、ニッケル、パラジウム、または金でもよく、電解処理を用いて組立体２４００をメッキしてもよい。このメッキは表面仕上げ処理の一部でもよい。組立体２４００は、図２の半導体パッケージ１００の半田バンプ１３６が存在しない形態でもよい。具体的には、組立体２４００の第１の面２４１４の導電パッド１０４および接点１２６は露出してもよい。
図２５に、組立体２４００（図２４）の第１の面２４１４の導電パッド１０４と接点１２６に半田バンプ１３６を設けた後の図２の半導体パッケージ１００を説明する。すなわち、半田バンプ１３６を半導体パッケージ１００の第１の面１１４に配置している。実施形態によっては、半田バンプ１３６を組立体２４００表面にメッキ形成してもよい。
図２６に、ダイ２６０２を半導体パッケージ１００と整列させた後の図２の半導体パッケージ１００を説明する。具体的には、ダイ２６０２は面２６０８を有し、ここに複数の導電性接点２６０４を配置してもよい。各導電性接点２６０４はその上に半田バンプ２６０６を有してもよい。面２６０８が半導体パッケージ１００の第１の面１１４と向き合うようしてダイ２６０２を半導体パッケージ１００と整列させると、複数の導電性接点２６０４のそれぞれは半導体パッケージ１００の第１の面１１４に露出し、かつブリッジ型相互接続１０２の導電パッド１０４上に配置された半田バンプ１３６の１つ、あるいは半導体パッケージ１００の第１の面１１４上に露出した接点１２６の１つと整列し得る。
図２７に、ダイ２６０２を（図２６の組立体２６００の）半導体パッケージ１００の電気接点に取り付けた後の集積回路組立体２７００を説明する。接点１２６およびブリッジ型相互接続１０２の導電パッド１０４上の半田バンプ１３６によって電気接点を設けている。この集積回路組立体２７００では、ダイ２６０２の導電性接点２６０４（図２６）のそれぞれは、接点１２６またはブリッジ型相互接続１０２の導電パッド１０４と電気的に接触していてもよい。実施形態によっては、熱圧縮接合処理を用いてダイ２６０２を半導体パッケージ１００に接続してもよい。
図２８は、いくつかの実施形態によるインタポーザ２８０４およびブリッジ型相互接続１０２を埋め込んだ半導体パッケージ１００（例えば図１または図２の半導体パッケージ１００）が含まれる集積回路組立体２８００の横断面図である。具体的には、集積回路組立体２８００は、インタポーザ２８０４と複数の半田バンプ２８０２で接続された組立体２７００（図２７）を備えてもよく、半導体パッケージ１００の第２の面１１６の接点１２６は、インタポーザ２８０４の電気接点と電気的に接続されている。組立体２７００は図２８に示す構成の「コアレスパッチ（coreless patch）」と見なしてもよい。実施形態によっては、インタポーザ２８０４は、高価なコアレスパッチ上に高密度の経路を形成可能なことによって費用をさらに低減するという恩恵をもたらし、比較的安価な有機インタポーザによって低密度の経路を提供する。
図３〜図２７を参照して先に考察したように、本明細書に開示された半導体パッケージを製造する技術の一部は、犠牲コア（例えば犠牲コア３０２）を利用してもよい。具体的には、犠牲コアによって面を１つ（または２つ）提供し、これに材料を積層し組立体を形成してもよい。犠牲コアは製造過程の望ましい段階で取り外し、残った組立体に別の製造操作を実行してもよい。
犠牲コアの表面は、半導体パッケージを形成中にそこに別の材料を積層させてもよい「プラットフォーム」の役目をすることから、得られる半導体パッケージの多数の内・外面は犠牲コア表面の形状と相互補完的な形状を有する場合がある。すなわち、犠牲コア表面に凸部があれば、相互補完的な面には凹みがある（またはその逆）。犠牲コア表面が歪んでいれば、相互補完的な面は相互補完的に歪むことになる。
しかし犠牲コア表面がほぼ平坦なら、相互補完的な面もほぼ平坦になる可能性がある。具体的には、半導体パッケージの複数の部品が各々、犠牲コアの実質的に平坦な表面（例えば平面）から所定の距離に配置されているなら、これらの部品は犠牲コアを外すと同じ平面内にあることになる。この方法で、犠牲コアの実質的に平坦な表面は基準面の役目をし、それに対して半導体パッケージの部品を整列させてもよい。犠牲コアを外すと、予め犠牲コアの表面から同じ距離に配置された部品は同一平面内にあることになる。その後、半導体パッケージが歪んでも（これらの部品も平面上にはないことになるが）、この歪みを矯正するように半導体パッケージに力を加えれば、部品は共通の平面配置に戻ることになる。
図２９および図３０にこの挙動を説明する。具体的には、図２９は、その上に部品２９０４（例えば、接点／パッド）が配置された半導体パッケージ２９００の歪曲表面２９０６の横断面図である。部品２９０４は表面２９０６上に形成されていて、表面２９０６が平坦なとき部品２９０４の表面２９０８は平面になるが、半導体パッケージ２９００が歪曲すると部品２９０４の表面２９０８は平面から外れてしまう場合がある。
図３０は、いくつかの実施形態による、表面２９０６が治具３００６で「平坦化」された後の図２９の半導体パッケージ２９００の表面２９０６の横断面図である。具体的には、治具３００６は、表面２９０６の近くに配置された１または複数の治具部品３００２、および表面２９０６の反対面（図示せず）に配置された１または複数の治具部品３００８を有してもよい。治具部品３００２および治具部品３００８は、半導体パッケージ２９００の歪曲を修正して表面２９０６を「平坦化」するように種々の方向に力を作用させることができる。表面２９０６が平坦な場合、部品２９０４の表面２９０８は平坦でもよい（例えばダイ３００４と半導体パッケージ２９００との間の接続が容易になる）。
上記のように、実施形態によっては、本明細書で考察した半導体パッケージ１００の種々の部品は平坦面を有するように配置してもよい。例えば（図１と図２の）半導体パッケージ１００は、接点１２６の第１の面１２８が導電パッド１０４の第１の面１３４と同じ面内にあるように製造してもよい。これらの面を実質的に同一面にすることによって、ダイの導電パッド（例えば、図１６のダイ１６０２の導電性接点１６０４、または図２６のダイ２６０２の導電性接点２６０４）と、接点１２６および導電パッド１０４との短時間かつ正確な取り付けが容易になる。接点１２６の第１の面１２８および導電パッド１０４の第１の面１３４が実質的に同一面にない場合、ダイを半導体パッケージ１００の第１の面１１４に取り付けようとすると、ダイと半導体パッケージ１００との間に「隙間」が生じてしまう（したがって電気的に接続できない）可能性がある。
従来の製造技術は一般に、半導体パッケージの製造の最終段階の１つとして、ブリッジ型相互接続の導電パッドおよび他の外向きの電気接点を整列しようとしてきた。製造過程の「最後」に十分に整列させるには、費用と時間の掛かる誤差管理手順が必要な場合があり、それでも望ましい共平面性が得られない可能性がある。本明細書に開示された様々な製造技術によれば、犠牲コアによる加工で、半導体パッケージ構造を「早期に」形成することができ、本法では、犠牲コアの実質的に平坦な面が構造体を整列させる基準面となり、構造体を整列させることができる範囲に精度を制限する製造公差の「累積」は最小になる。具体的には、ビルドアップ材（または接点を配置してもよい構造体）内に接点を形成し、ブリッジ型相互接続の導電パッドを犠牲コアの表面「近く」に位置決めすることによって、これまでよりも正確に接点と導電パッドの表面を１つの面に整列させることができる。
平面整列法は本明細書の実施例のように用いられるが、任意の他の適した整列法でも本明細書に開示された技術の利点が得られる。例えば、半導体パッケージ１００の一つの部品が第１の面１１４から第１の距離に配置され、半導体パッケージ１００の第２の部品が第１の面１１４から第２の異なる距離に配置される場合、本明細書に開示された犠牲コアによる技術を用いて半導体パッケージ１００を製造すること、および第１の部品と第２の部品を製造過程中に「早期に」位置決めすることにより、累積のばらつきが最小になり、第１の部品と第２の部品の適切な位置決めが可能になる。
図２９および３０を参照して先に考察したように、治具を用いて半導体パッケージまたは他の集積回路組立体を望ましい位置および向きに保持しながら、半導体パッケージまたは他の集積回路を別の部品（例えば、ダイまたはインタポーザ）と接続してもよい。歪んだ面を種々の治具構成を用いて「平坦」にしてもよく、組み立て中の部品を所定位置に保持してもよい。
例えば、図３１〜図３３は、２つのダイ３２０２および半導体パッケージ１００を含む集積回路組立体３３００の製造中の様々な操作における真空治具３１０２の使用の横断面図であり、半導体パッケージ１００はいくつかの実施形態による図２の半導体パッケージ１００と同様に組み立てられている。具体的には、図３１〜図３３に、以下に考察される「上端治具保持」の構成を説明する。
図３１に、真空治具３１０２の２つ以上の真空治具部品３１０４を半導体パッケージ１００の第１の面１１４に当てた後の組立体３１００を示す。真空治具３１０２を半導体パッケージ１００に取り付けて、半導体パッケージ１００の第１の面１１４を平坦に保持してもよい。具体的には、半導体パッケージ１００の歪みを修整するために、真空治具部品３１０４は半導体パッケージ１００の第１の面１１４の複数の点に吸引力を作用させてもよい。実施形態によっては、半導体パッケージ１００の歪みを修正することによって、導電パッド１０４の第１の面１３４を接点１２６の第１の面１２８と実質的に同一面に位置決めしてもよい。
図３２に、２つのダイ３２０２を導入した後の組立体３２００を示す。ダイ３２０２は導電接点および半田バンプを備えてもよく、ダイ３２０２を半導体パッケージ１００と整列して、複数の導電接点が導電パッド１０４および接点１２６と電気的に接続されるようにしてもよい。ダイ３２０２は、真空治具３１０２が半導体パッケージ１００の第１の面１１４を平坦に保持している間に、半導体パッケージ１００の第１の面１１４に取り付けてもよい。ダイ３２０２を半導体パッケージ１００に取り付けるために任意の適切な技術を用いることができる。例えば、実施形態によっては、熱圧縮接合処理を用いてもよい。
図３３に、組立体３２００（図３２）の半導体パッケージ１００の第１の面１１４から真空治具３１０２を取り外した後の集積回路組立体３３００を示す。
図３４〜図３６は、使用している治具３４０２の横断面図である。この治具３４０２の集積回路組立体３３００の製造時の様々な操作は、図３１〜図３３の治具３１０２の操作とは異なる。集積回路組立体３３００は、２つのダイ３２０２および半導体パッケージ１００を備え、半導体パッケージ１００は、いくつかの実施形態による図２の半導体パッケージ１００と同じように作られている。実施形態によっては、図３１〜図３３に説明した操作の代わりに図３４〜図３６に説明した操作を実行してもよい。具体的には、図３４〜図３６は以下に考察する「背部治具保持」の構成を説明する。
図３４に、真空治具３４０２のうちの２つ以上の非真空治具部品３４０４を半導体パッケージ１００の第１の面１１４に当て、かつ真空治具３４０２のうちの１または複数の非真空治具部品３４０６を半導体パッケージ１００の第２の面１１６に当てた後の組立体３４００を示す。真空治具３４０２を半導体パッケージ１００に当て、半導体パッケージ１００の第１の面１１４を平坦に保持してもよい。具体的には、治具部品３４０４によって半導体パッケージ１００の第２の面１１６の１または複数の点に吸引力を作用させ、真空治具３４０２の非真空治具部品３４０４によって半導体パッケージ１００の第１の面１１４の１または複数の点に接触力を作用させて、半導体パッケージ１００の歪みを修整してもよい。真空治具部品３４０６で半導体パッケージ１００を非真空治具部品３４０４に押し付けて、半導体パッケージ１００の第１の面１１４を「平坦」にしてもよい。実施形態によっては、半導体パッケージ１００の歪みを修整することによって、導電パッド１０４の第１の面１３４が接点１２６の第１の面１２８と実質的に同一面になってもよい。
図３５に、非真空治具部品３４０４を取り外し、続いて２つのダイ３２０２を組立体３４００（図３４）に当てた後の組立体３５００を示す。ダイ３２０２は導電接点および半田バンプを備えてもよく、半導体パッケージ１００と整列して、複数の導電接点が導電パッド１０４および接点１２６に電気的に接続されるようになっていてもよい。真空治具部品３４０６が半導体パッケージ１００を保持して半導体パッケージ１００の第１の面１１４を平坦にしている間に、ダイ３２０２を半導体パッケージ１００の第１の面１１４に取り付けてもよい。ダイ３２０２を半導体パッケージ１００に取り付けるのに任意の適切な技術を用いることができる。例えば、実施形態によっては、熱圧縮接合処理を用いてもよい。
図３６に、真空治具部品３４０６を組立体３５００（図３５）の半導体パッケージ１００の第２の面１１６から取り外した後の集積回路組立体３３００を示す。
図３７は、いくつかの実施形態による半導体パッケージを製造する方法３７００の流れ図である。方法３７００を、本明細書に開示された半導体パッケージ１００の任意の適切な実施形態の形成に有利に用いてもよいが、方法３７００を用いて他の任意の適切な半導体パッケージ１００を製造してもよい。
３７０２では、ビルドアップ材を犠牲コアの面に供給してもよい。
３７０４では、ビルドアップ材に空洞を形成してもよい。実施形態によっては、空洞は犠牲コアの面に達してもよい。
３７０６では、３７０４で形成された空洞にブリッジ型相互接続を配置してもよい。ブリッジ型相互接続は、複数の導電パッドを備える第１の面および第１の面と反対側の第２の面を有してもよい。ブリッジ型相互接続の第１の面が第２の面よりも犠牲コアの面に近くなるように、ブリッジ型相互接続を空洞に配置してもよい。
３７０８では、さらなるビルドアップ材を供給してブリッジ型相互接続を埋めてもよい。
３７１０では、ビルドアップ材にビアを形成してもよい。ビアはビルドアップ材部の中を延びてもよく、第１の端が第２の端より狭い。ビアの第１の端は、ビアの第２の端よりも犠牲コアの面に近くてもよい。
方法３７００はいくつかの実施形態の別の操作を備えてもよい。例えば、実施形態によっては、３７１０でビアをビルドアップ材に形成した後、犠牲コアを外してブリッジ型相互接続の導電パッドを露出してもよい。
実施形態によっては、３７０２を参照して先に考察した犠牲コアの面は犠牲コアの第１の面でもよく、犠牲コアは第１の面の反対側の第２の面を有してもよい。そのような実施形態によっては、方法３７００は、第２のビルドアップ材を犠牲コアの第２の面に供給することと、第２のビルドアップ材に犠牲コアの第２の面に至るまで第２の空洞を形成することと、複数の導電パッドを備える第１の面および第１の面と反対側の第２の面を有する第２のブリッジ型相互接続を、第２のブリッジ型相互接続の第１の面が第２のブリッジ型相互接続の第２の面よりも犠牲コアの第２の面に近くなるように、第２の空洞に配置することを含み、さらに、さらなる第２のビルドアップ材を供給して第２のブリッジ型相互接続を埋めることと、第２のビルドアップ材に第２のビアを形成することとを含み、第２のビアは、第２のビルドアップ材の一部の中を延び、第１の端が第２の端より狭く、第１の端は第２の端よりも上記面に近い。
図３８は、いくつかの実施形態による集積回路組立体を製造する方法３８００の流れ図である。方法３８００は、本明細書に開示された半導体パッケージ１００を含む集積回路組立体の任意の適切な実施形態を形成するのに有利に使用することができるが、方法３８００を用いて任意の適切な集積回路組立体を製造してもよい。
３８０２では半導体パッケージを得てもよい。半導体パッケージは、ビルドアップ材に埋め込まれたブリッジ型相互接続を備えてもよく、ブリッジ型相互接続は複数の導電パッドを設けた第１の面および第１の面の反対側の第２の面を有する。また半導体パッケージはビアを備えてもよく、このビアはビルドアップ材の一部の中を延びており、第１の端が第２の端より狭い。半導体パッケージは、第１の面および反対側の第２の面を有するように構成されてもよい。ブリッジ型相互接続の第１の面と半導体パッケージの第１の面との間の距離がブリッジ型相互接続の第２の面と半導体パッケージの第１の面との間の距離よりも短くなるように、ブリッジ型相互接続が半導体パッケージ内に配置され、ビアの第１の端と半導体パッケージの第１の面との間の距離が第２の端と半導体パッケージの第１の面との間の距離よりも短くなるように、ビアが半導体パッケージ内に配置される。実施形態によっては、半導体パッケージの第１の面の少なくとも一部は、犠牲コアの表面の形状と相互補完的な形状を有してもよい。
３８０４では、３８０２の半導体パッケージに真空治具を取り付けてもよい。真空治具は半導体パッケージの第１の面を平坦に保持してもよい。実施形態によっては、真空治具は第１の真空治具部品を備えてもよく、３８０４で真空治具を半導体パッケージに取り付けることは、第１の真空治具部品を半導体パッケージの第１の面に取り付けることを含んでもよい。実施形態によっては、真空治具は第２の真空治具部品を備えてもよく、３８０４で真空治具を半導体パッケージに取り付けることは、第２の真空治具部品を半導体パッケージの第２の面に取り付けることを含んでもよい。そのような実施形態の一部では、（非真空部品でもよい）第１の治具部品を半導体パッケージの第１の面に（例えば、第２の真空治具部品を半導体パッケージの第２の面に取り付ける前に）当ててもよい。
３８０６では、半導体パッケージの第１の面にダイを取り付けてもよい。このダイを、真空治具が半導体パッケージの第１の面を平坦に保持している間に取り付けてもよい。実施形態によっては、３８０６でダイを半導体パッケージの第１の面に取り付ける前に、真空治具の１または複数の部品を半導体パッケージから離してもよい。実施形態によっては、３８０６でダイを半導体パッケージの第１の面に取り付けることは、熱圧縮接合処理を実施してダイを半導体パッケージの第１の面に取り付けることを含んでもよい。
本開示の実施形態は、本明細書に開示された半導体パッケージ、組立体、および技術から恩恵を受ける任意の装置に実装してもよい。図３９に一部の実装による計算装置３９００を概説しており、本明細書に開示された実施形態（例えば何らかの半導体パッケージ１００）の１または複数により形成された部品および操作を有する集積回路を備えてもよい。
計算装置３９００は、例えば移動通信装置または机上またはラック置き計算装置でもよい。計算装置３９００は、例えばマザーボード３９０２などの基板を収容してもよい。マザーボード３９０２は多数の部品を備えてもよく、例えば（限定されないが）、演算素子３９０４および少なくとも１つの通信用チップ３９０６などがある。本明細書で計算装置３９００を参照して考察した部品のいずれも、本明細書に開示された実施形態のいずれかによる半導体パッケージまたは集積回路でもよい。演算素子３９０４は物理的にかつ電気的にマザーボード３９０２に連結されていてもよい。「演算素子」は任意の装置あるいはその一部であって、レジスタおよびメモリの両方あるいは片方の電子データを処理して他の電子データに変換するものを指し、変換された電子データはレジスタおよびメモリの両方あるいは片方に保存することができる。一部の実装では、少なくとも１つの通信用チップ３９０６を物理的にかつ電気的にマザーボード３９０２に連結してもよい。さらに別の実装では、通信用チップ３９０６は演算素子３９０４の一部であってもよい。
計算装置３９００は保存装置３９０８を備えてもよい。実施形態によっては、保存装置３９０８は１または複数の半導体素子を備えてもよい。保存装置３９０８に含まれてもよい保存装置の例には、揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））、不揮発性メモリ（例えば、読み取り専用メモリ、ＲＯＭ）、フラッシュメモリ、および大容量記憶装置（例えば、ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）など）がある。
その用途によるが、計算装置３９００は他の部品を備え、それらはマザーボード３９０２に物理的におよび電気的に接続されていてもいなくてもよい。これらの他の部品には、画像プロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、表示器、タッチスクリーンディスプレイ、タッチスクリーン制御装置、電池、音声コーデック、画像コーデック、電力増幅器、全地球測位システム（ＧＰＳ）装置、方位装置、放射線計数管、加速度計、姿勢制御装置、スピーカ、およびカメラなどがあるが、これらに限定されない。いくつかの実施形態において、これらのどの部品も、本発明による半導体パッケージを備えてもよい。
通信用チップ３９０６とアンテナによって計算装置３９００とデータをやり取りする無線通信をできるようにしてもよい。「無線」およびその派生語は、変調された電磁放射によるデータを非個体媒質により通信する回路、装置、システム、方法、技術、通信チャンネルなどの説明に用いてもよい。この用語は関連装置が電線を含まないことを暗示しないが、実施形態によっては電線を含まないことがある。通信用チップ３９０６は多数の無線通信規格またはプロトコルのいずれかを実装してもよく、例えば、Institute for Electrical and Electronic Engineers（ＩＥＥＥ：電気電子技術者協会）規格があるがこれに限定されない。この規格には、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１群）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５修正版）、ロングタームエボリューション（ＬＴＥ：Long-Term Evolution）プロジェクトおよびその修正版、改訂版、および／または補正版（例えば、最先端ＬＴＥプロジェクト、ultra mobile broadband（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも呼ぶ）など）がある。ＩＥＥＥ８０２．１６互換のbroadband wide area（ＢＷＡ）ネットワークは一般にＷｉＭＡＸ（登録商標）ネットワークと呼ばれ、「Worldwide Interoperability for Microwave Access」を表す頭文字であり、ＩＥＥＥ８０２．１６規格に順守し相互運用試験に合格した製品の認定マークである。通信用チップ３９０６はGlobal System for Mobile Communications （ＧＳＭ（登録商標））、General Packet Radio Service（ＧＰＲＳ）、Universal Mobile Telecommunications System（ＵＭＴＳ）、High Speed Packet Access （ＨＳＰＡ）、Evolved HSPA （Ｅ−ＨＳＰＡ）、またはＬＴＥネットワークに従って動作してもよい。通信用チップ３９０６は、Enhanced Data for GSM（登録商標） Evolution （ＥＤＧＥ）、GSM（登録商標） EDGE Radio Access Network （ＧＥＲＡＮ）、Universal Terrestrial Radio Access Network （ＵＴＲＡＮ）、またはEvolved UTRAN （Ｅ−ＵＴＲＡＮ）に従って動作してもよい。通信用チップ３９０６を、Code Division Multiple Access （ＣＤＭＡ）、Time Division Multiple Access （ＴＤＭＡ）、Digital Enhanced Cordless Telecommunications （ＤＥＣＴ）、Evolution-Data Optimized （ＥＶ−ＤＯ）、それらの派生規格、ならびに３Ｇ、４Ｇ、５Ｇ、およびそれ以上に割り当てられた任意の他の無線プロトコルに従って動作させてもよい。通信用チップ３９０６を他の実施形態の他の無線プロトコルに従って動作させてもよい。
計算装置３９００は複数の通信用チップ３９０６を備えてもよい。例えば、第１の通信用チップ３９０６は短距離無線通信、例えばＷｉ−Ｆｉおよびブルートゥース（登録商標）専用でもよく、第２の通信用チップ３９０６は長距離無線通信、例えばＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ−ＤＯ、その他専用でもよい。実施形態によっては、通信用チップ３９０６は有線通信を支援してもよく、例えば、計算装置３９００は１または複数の有線サーバーを備えてもよい。
いくつかの実装では、計算装置３９００はラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯デジタル端末（ＰＤＡ）、超小型携帯ＰＣ、携帯電話、机上コンピュータ、サーバー、プリンタ、スキャナ、モニタ、セットトップ端末、娯楽用制御器機、デジタルカメラ、携帯音楽再生装置、またはデジタル画像記録装置でもよい。別の実装では、計算装置３９００はデータを処理する任意の他の電子装置でもよい。実施形態によっては、本明細書に開示された半導体パッケージを高性能計算装置に実装してもよい。
以下の段落に、本明細書に開示された実施形態の実施例を示す。
実施例１は、複数の導電パッドを備える第１の面および第１の面と反対側の第２の面を有し、ビルドアップ材に埋め込まれたブリッジ型相互接続と、ビルドアップ材の一部を延びかつ第１の端が第２の端より狭いビアを備える半導体パッケージである。半導体パッケージは第１の面およびその反対側の第２の面を有し、ブリッジ型相互接続の第１の面と半導体パッケージの第１の面との間の距離がブリッジ型相互接続の第２の面と半導体パッケージの第１の面との間の距離よりも短くなるように、ブリッジ型相互接続は半導体パッケージ内に配置され、ビアの第１の端と半導体パッケージの第１の面との間の距離がビアの第２の端と半導体パッケージの第１の面との間の距離よりも短くなるように、ビアが半導体パッケージ内に配置される。
実施例２は実施例１の発明の主題を備えてもよく、半導体パッケージの第２の面に配置された半田レジストをさらに備えてもよい。
実施例３は実施例１、２のいずれかの発明の主題を備えてもよく、第２の面は第１の層間接続面であり、半導体パッケージの第１の面は第２の層間接続面であることを、さらに規定してもよい。
実施例４は実施例３の発明の主題を備えてもよく、第２の層間接続面に配置された半田レジストをさらに備えてもよい。
実施例５は実施例１〜４のいずれかの発明の主題を備えてもよく、導電パッドの材料と異なる材料で形成され、第１の面およびその反対側の第２の面を有する接点をさらに備えてもよい。導電パッドは第１の面および第１の面と反対側の第２の面を有し、第２の面はブリッジ型相互接続の本体と接触しており、ブリッジ型相互接続の導電パッドの第１の面は接点の第１の面と実質的に同一面にある。
実施例６は実施例５の発明の主題を備えてもよく、接点および導電パッドは、半導体パッケージの第１の面に配置され、１または複数のダイと連結するように位置決めされることをさらに規定してもよい。
実施例７は実施例５の発明の主題を備えてもよく、さらに、接点はニッケルを含むことを規定してもよい。
実施例８は実施例５の発明の主題を備えてもよく、導電パッドがニッケルで被覆されることをさらに規定してもよい。
実施例９は実施例１〜８のいずれかの発明の主題を備えてもよく、導電パッドのそれぞれに配置された半田バンプをさらに備える。
実施例１０は実施例１〜９のいずれかの発明の主題を備えてもよく、ビルドアップ材は有機ビルドアップ材であることをさらに規定してもよい。
実施例１１は実施例１０の発明の主題を備えてもよく、ブリッジ型相互接続はシリコンブリッジあることをさらに規定してもよい。
実施例１２は実施例１〜１１の発明の主題を備えてもよく、導電パッドはビルドアップ材のどのビアとも電気的に接続していないことをさらに規定してもよい。
実施例１３は実施例１〜１２のいずれかの発明の主題を備えてもよく、半導体パッケージと第２の半導体パッケージとの間に犠牲コアが配置され、第２の半導体パッケージは犠牲コアを挟んで半導体パッケージの鏡像を形成していることをさらに規定してもよい。
実施例１４は実施例１〜１３のいずれかの発明の主題を備えてもよく、半導体パッケージの第１の面の少なくとも一部は、犠牲コアの表面の形状と相互補完的な形状を有することをさらに規定してもよい。
実施例１５は、ダイと半導体パッケージとを備える集積回路組立体である。半導体パッケージは、複数の導電パッドを備える第１の面および第１の面と反対側の第２の面を有し、ビルドアップ材に埋め込まれたブリッジ型相互接続と、ビルドアップ材の一部の中を延びかつ第１の端が第２の端より狭いビアとを備える。半導体パッケージは第１の面および反対側の第２の面を有し、ブリッジ型相互接続の第１の面と半導体パッケージの第１の面との間の距離がブリッジ型相互接続の第２の面と半導体パッケージの第１の面との間の距離よりも短くなるように、ブリッジ型相互接続が半導体パッケージ内に配置され、ビアの第１の端と半導体パッケージの第１の面との間の距離がビアの第２の端と半導体パッケージの第１の面との間の距離よりも短くなるように、ビアが半導体パッケージ内に配置され、ダイはブリッジ型相互接続の複数の導電パッドに電気的に接続されている。
実施例１６は実施例１５の発明の主題を備えてもよく、複数の導電パッドは半田レジスト材料で分離されていないことをさらに規定してもよい。
実施例１７は実施例１５〜１６のいずれかの発明の主題を備えてもよく、インタポーザをさらに備え、半導体パッケージの第２の面は第１の層間接続面であり、インタポーザは半導体パッケージの第１の層間接続面に電気的に接続されている。
実施例１８は半導体パッケージを製造する方法である。この方法は、ビルドアップ材を犠牲コアの表面に供給することと、ビルドアップ材に犠牲コアの表面に至るまで空洞を形成することと、複数の導電パッドを備える第１の面よび第１の面と反対側の第２の面を有するブリッジ型相互接続を、ブリッジ型相互接続の第１の面がブリッジ型相互接続の第２の面よりも表面に近くなるように空洞に配置することと、さらなるビルドアップ材を供給してブリッジ型相互接続を埋めることと、ビルドアップ材にビアを形成することとを含み、ビアはビルドアップ材の一部の中を延び、第１の端が第２の端より狭く、第１の端は第２の端よりも表面に近い。
実施例１９は実施例１８の発明の主題を備えてもよく、犠牲コアを除去してブリッジ型相互接続を露出することをさらに含む。
実施例２０は実施例１８〜１９のいずれかの発明の主題を備えてもよく、表面は第１の表面であり、犠牲コアは第１の表面と反対側の第２の表面を有することをさらに規定してもよい。実施例２０はさらに、犠牲コアの第２の表面に第２のビルドアップ材を供給することと、第２のビルドアップ材に犠牲コアの第２の表面に至るまで第２の空洞を形成することと、複数の導電パッドを備える第１の面および第１の面と反対側の第２の面を有する第２のブリッジ型相互接続を、第２のブリッジ型相互接続の第１の面が第２のブリッジ型相互接続の第２の面よりも第２の表面に近くなるように、第２の空洞に配置することと、さらなる第２のビルドアップ材を供給して第２のブリッジ型相互接続を埋めることと、第２のビルドアップ材に第２のビアを形成することとを含み、第２のビアは第２のビルドアップ材の一部の中を延び、第２のビアは第２の端より狭い第１の端を有し、第１の端が第２の端よりも第２の表面に近い。
実施例２１は、半導体パッケージを含む集積回路組立体を製造する方法である。半導体パッケージは、複数の導電パッドを備える第１の面および第１の面と反対側の第２の面を有しビルドアップ材に埋め込まれたブリッジ型相互接続と、ビルドアップ材の一部の中を延びかつ第１の端が第２の端より狭いビアとを備え、半導体パッケージは第１の面および反対側の第２の面を有する。ブリッジ型相互接続の第１の面と半導体パッケージの第１の面との間の距離がブリッジ型相互接続の第２の面と半導体パッケージの第１の面との間の距離よりも短くなるように、ブリッジ型相互接続が半導体パッケージ内に配置され、ビアの第１の端と半導体パッケージの第１の面との間の距離がビアの第２の端と半導体パッケージの第１の面との間の距離よりも短くなるように、ビアが半導体パッケージ内に配置される。実施例２１は半導体パッケージに真空治具を取り付けて半導体パッケージの第１の面を平坦に保持することと、真空治具が半導体パッケージの第１の面を平坦に保持している間に、半導体パッケージの第１の面にダイを取り付けることをさらに含む。
実施例２２は、実施例２１の発明の主題を備えてもよく、真空治具は第１の真空治具部品を備え、真空治具を半導体パッケージに取り付けることは、第１の真空治具部品を半導体パッケージの第１の面に取り付けることを含むことをさらに規定してもよい。
実施例２３は実施例２１〜２２のいずれかの発明の主題を備えてもよく、真空治具は第２の真空治具部品を備え、真空治具を半導体パッケージに取り付けることは、第２の真空治具部品を半導体パッケージの第２の面に取り付けることを含むことをさらに規定してもよい。実施例２３はさらに、第２の真空治具部品を半導体パッケージの第２の面に取り付ける前に、第１の治具部品を半導体パッケージの第１の面に当てることと、ダイを半導体パッケージの第１の面に取り付ける前に、第１の治具部品を半導体パッケージの第１の面から離すことを含む。
実施例２４は実施例２１〜２３のいずれかの発明の主題を備えてもよく、ダイを半導体パッケージの第１の面に取り付けることは、熱圧縮接合処理を実行してダイを半導体パッケージの第１の面に取り付けることを含むことをさらに規定してもよい。
実施例２５は実施例２１〜２４のいずれかの発明の主題を備えてもよく、半導体パッケージの第１の面の少なくとも一部は、犠牲コアの表面の形状の相互補完的な形状を有することをさらに規定してもよい。

Claims (25)

  1. 半導体パッケージであって、
    複数の導電パッドを備える第１の面および前記第１の面と反対側の第２の面を有し、ビルドアップ材に埋め込まれたブリッジ型相互接続と、
    前記ビルドアップ材の一部の中を延びかつ狭い第１の端が第２の端より狭いビアを備え、
    前記半導体パッケージは第１の面および反対側の第２の面を有し、
    前記ブリッジ型相互接続の前記第１の面と前記半導体パッケージの前記第１の面との間の距離が前記ブリッジ型相互接続の前記第２の面と前記半導体パッケージの前記第１の面との間の距離よりも短くなるように、前記ブリッジ型相互接続が前記半導体パッケージ内に配置され、
    前記ビアの前記第１の端と前記半導体パッケージの前記第１の面との間の距離が前記ビアの前記第２の端と前記半導体パッケージの前記第１の面との間の距離よりも短くなるように、前記ビアが前記半導体パッケージ内に配置される、半導体パッケージ。
  2. 前記半導体パッケージの前記第２の面に配置された半田レジストをさらに備える、請求項１に記載の半導体パッケージ。
  3. 前記第２の面は第１の層間接続面であり、前記半導体パッケージの前記第１の面は第２の層間接続面である、請求項１に記載の半導体パッケージ。
  4. 前記第２の層間接続面に配置された半田レジストをさらに備える、請求項３に記載の半導体パッケージ。
  5. 前記複数の導電パッドの材料と異なる材料で形成され、第１の面および反対側の第２の面を有する接点をさらに備え、
    前記複数の導電パッドは第１の面および前記第１の面の反対側の第２の面を有し、前記第２の面は前記ブリッジ型相互接続の本体に接触しており、
    前記ブリッジ型相互接続の前記複数の導電パッドの前記第１の面は、前記接点の前記第１の面と実質的に同一面内にある、請求項１に記載の半導体パッケージ。
  6. 前記接点および前記複数の導電パッドは、前記半導体パッケージの前記第１の面に配置され、１または複数のダイと連結するように位置決めされる、請求項５に記載の半導体パッケージ。
  7. 前記接点はニッケルを含む、請求項５に記載の半導体パッケージ。
  8. 前記複数の導電パッドはニッケルで被覆される、請求項５に記載の半導体パッケージ。
  9. 前記複数の導電パッドのそれぞれに配置された半田バンプをさらに備える、請求項１〜８のいずれか１項に記載の半導体パッケージ。
  10. 前記ビルドアップ材は有機ビルドアップ材である、請求項１〜８のいずれか１項に記載の半導体パッケージ。
  11. 前記ブリッジ型相互接続はシリコンブリッジである、請求項１０に記載の半導体パッケージ。
  12. 前記複数の導電パッドは前記ビルドアップ材内のどのビアとも電気的に接続していない、請求項１〜８のいずれか１項に記載の半導体パッケージ。
  13. 前記半導体パッケージと第２の半導体パッケージとの間に犠牲コアが配置され、前記第２の半導体パッケージは前記犠牲コアを挟んで前記半導体パッケージの鏡像を形成している、請求項１〜８のいずれか１項に記載の半導体パッケージ。
  14. 前記半導体パッケージの前記第１の面の少なくとも一部は、前記犠牲コアの表面の形状と相互補完的な形状を有する、請求項１３に記載の半導体パッケージ。
  15. ダイと、
    半導体パッケージとを備え、前記半導体パッケージは、
    複数の導電パッドを備える第１の面および前記第１の面と反対側の第２の面を有し、ビルドアップ材に埋め込まれたブリッジ型相互接続と、
    前記ビルドアップ材の一部の中を延びかつ第１の端が第２の端より狭いビアとを有し、
    前記半導体パッケージは第１の面および反対側の第２の面を有し、
    前記ブリッジ型相互接続の前記第１の面と前記半導体パッケージの前記第１の面との間の距離が前記ブリッジ型相互接続の前記第２の面と前記半導体パッケージの前記第１の面との間の距離よりも短くなるように、前記ブリッジ型相互接続が前記半導体パッケージ内に配置され、
    前記ビアの前記第１の端と前記半導体パッケージの前記第１の面との間の距離が前記ビアの前記第２の端と前記半導体パッケージの前記第１の面との間の距離よりも短くなるように、前記ビアは前記半導体パッケージ内に配置され、
    前記ダイは、前記複数の導電パッドにて前記ブリッジ型相互接続に電気的に接続されている、集積回路組立体。
  16. 前記複数の導電パッドは半田レジスト材料で分離されていない、請求項１５に記載の集積回路組立体。
  17. インタポーザをさらに備え、
    前記半導体パッケージの前記第２の面は第１の層間接続面であり、前記インタポーザは、前記第１の層間接続面にて前記半導体パッケージに電気的に接続されている、請求項１５または１６に記載の集積回路組立体。
  18. 半導体パッケージを製造する方法であって、
    ビルドアップ材を犠牲コアの表面に供給することと、
    前記ビルドアップ材に前記犠牲コアの前記表面に至るまで空洞を形成することと、
    複数の導電パッドを備える第１の面および前記第１の面と反対側の第２の面を有するブリッジ型相互接続を、前記ブリッジ型相互接続の前記第１の面が前記ブリッジ型相互接続の前記第２の面よりも前記表面に近くなるように前記空洞に配置することと、
    さらなるビルドアップ材を供給して前記ブリッジ型相互接続を埋めることと、
    前記ビルドアップ材にビアを形成することとを含み、前記ビアは前記ビルドアップ材の一部の中を延び、第１の端が第２の端より狭く、前記第１の端は前記第２の端よりも前記表面に近い、半導体パッケージを製造する方法。
  19. 前記犠牲コアを除去して前記ブリッジ型相互接続を露出させることをさらに含む、請求項１８に記載の方法。
  20. 前記表面は第１の表面であり、前記犠牲コアは前記第１の表面の反対側の第２の表面を有し、前記方法は、
    前記犠牲コアの前記第２の表面に第２のビルドアップ材を供給することと、
    前記第２のビルドアップ材に前記犠牲コアの前記第２の表面に至るまで第２の空洞を形成することと、
    複数の導電パッドを備える第１の面および前記第１の面と反対側の第２の面を有する第２のブリッジ型相互接続を、前記第２のブリッジ型相互接続の前記第１の面が前記第２のブリッジ型相互接続の前記第２の面よりも前記第２の表面に近くなるように、前記第２の空洞に配置することと、
    さらなる第２のビルドアップ材を供給して前記第２のブリッジ型相互接続を埋めることと、
    前記第２のビルドアップ材に第２のビアを形成することとをさらに含み、前記第２のビアは前記第２のビルドアップ材の一部の中を延び、第１の端が第２の端より狭く、前記第１の端は前記第２の端よりも前記第２の表面に近い、請求項１８または１９に記載の方法。
  21. 集積回路組立体を製造する方法であって、
    複数の導電パッドを備える第１の面および前記第１の面と反対側の第２の面を有しビルドアップ材に埋め込まれたブリッジ型相互接続と、前記ビルドアップ材の一部の中を延びかつ第１の端が第２の端より狭いビアとを備える半導体パッケージを提供することと、
    前記半導体パッケージに真空治具を取り付けて、前記半導体パッケージの前記第１の面を平坦に保持することと、
    前記真空治具が前記半導体パッケージの前記第１の面を平坦に保持している間に、前記半導体パッケージの前記第１の面にダイを取り付けることとを含み、
    前記半導体パッケージは第１の面および反対側の第２の面を有し、
    前記ブリッジ型相互接続の前記第１の面と前記半導体パッケージの前記第１の面との間の距離が前記ブリッジ型相互接続の前記第２の面と前記半導体パッケージの前記第１の面との間の距離よりも短くなるように、前記ブリッジ型相互接続が前記半導体パッケージ内に配置され、
    前記ビアの前記第１の端と前記半導体パッケージの前記第１の面との間の距離が前記ビアの前記第２の端と前記半導体パッケージの前記第１の面との間の距離よりも短くなるように、前記ビアが前記半導体パッケージ内に配置されている、方法。
  22. 前記真空治具は第１の真空治具部品を備え、前記真空治具を前記半導体パッケージに取り付けることは、前記第１の真空治具部品を前記半導体パッケージの前記第１の面に取り付けることを含む、請求項２１に記載の方法。
  23. 前記真空治具は第２の真空治具部品を備え、前記真空治具を前記半導体パッケージに取り付けることは、前記第２の真空治具部品を前記半導体パッケージの前記第２の面に取り付けることを含み、前記方法は、
    前記第２の真空治具部品を前記半導体パッケージの前記第２の面に取り付ける前に、第１の治具部品を前記半導体パッケージの前記第１の面に当てることと、
    前記ダイを前記半導体パッケージの前記第１の面に取り付ける前に、前記第１の治具部品を前記半導体パッケージの前記第１の面から離すこととをさらに含む、請求項２１に記載の方法。
  24. 前記ダイを前記半導体パッケージの前記第１の面に取り付けることは、熱圧縮接合処理を実行して前記ダイを前記半導体パッケージの前記第１の面に取り付けることを含む、請求項２１〜２３のいずれか１項に記載の方法。
  25. 前記半導体パッケージの前記第１の面の少なくとも一部は、犠牲コアの表面の形状に相互補完的な形状を有する、請求項２１〜２３のいずれか１項に記載の方法。
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