JP4696140B2 - 配線基板の製造方法 - Google Patents
配線基板の製造方法 Download PDFInfo
- Publication number
- JP4696140B2 JP4696140B2 JP2008124580A JP2008124580A JP4696140B2 JP 4696140 B2 JP4696140 B2 JP 4696140B2 JP 2008124580 A JP2008124580 A JP 2008124580A JP 2008124580 A JP2008124580 A JP 2008124580A JP 4696140 B2 JP4696140 B2 JP 4696140B2
- Authority
- JP
- Japan
- Prior art keywords
- connection pad
- wiring board
- wiring
- layer
- support
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
支持体の表面で、配線基板の接続パッドの形成位置と対応する位置に窪んだ凹状の曲面を形成する工程と、
前記支持体上に、配線層と絶縁層を積層した配線部材を形成する工程と、
前記配線部材から前記支持体を除去することにより、前記支持体に形成された凹状の曲面に対応し基板表面から突出した曲面形状を有する接続パッドを形成する工程と、
ヘッド部と該ヘッド部から延出するピン部とを有するリードピンの前記ヘッド部を前記接続パッドにはんだ付けする工程とを有することを特徴とする配線基板の製造方法により解決することができる。
(本発明の実施形態)
図1〜図6は本発明の一実施形態の配線基板の製造方法を順に示す断面図である。配線基板を製造するには、先ず図1(A)に示すように、一対の銅箔12(支持体)を用意する。この銅箔12の厚さは、例えば35〜100μmである。また銅箔12には、配線形成領域Aとその外側の外周部Bがそれぞれ画定されている。
(本発明の第2参考例)
次に、本発明の第2参考例について説明する。図13及び図14は、本発明の第2参考例に係る配線基板の製造方法を示している。尚、図13及び図14において、図1〜図12に示した構成と対応する構成については同一符号を付してその説明を省略する。
10 支持体
12 銅箔
13 曲面状凹部
14 凹凸部
15 曲面状凸部
16 レジスト膜
16X 開口部
16Y リング状パターン
18 曲面凸状パッド
18a 第2配線層
18b 第3配線層
18c 第4配線層
19 シャワーノズル
20 第1絶縁層
22 ソルダーレジスト
25 パッド表面めっき層
26 パッド本体
28 凹凸状パッド
29 はんだバンプ
30 配線部材
38 曲面凹状パッド
40 半導体チップ
45 リードピン
45a ヘッド部
45b ピン部
A 配線形成領域
B 外周部
Claims (5)
- 支持体の表面で、配線基板の接続パッドの形成位置と対応する位置に窪んだ凹状の曲面を形成する工程と、
前記支持体上に、配線層と絶縁層を積層した配線部材を形成する工程と、
前記配線部材から前記支持体を除去することにより、前記支持体に形成された凹状の曲面に対応し基板表面から突出した曲面形状を有する接続パッドを形成する工程と、
ヘッド部と該ヘッド部から延出するピン部とを有するリードピンの前記ヘッド部を前記接続パッドにはんだ付けする工程と
を有することを特徴とする配線基板の製造方法。 - 前記支持体の窪んだ凹状の曲面部分に、パッド本体を形成する工程と、
前記支持体上に、前記パッド本体を被覆する絶縁層を形成する工程と、
前記絶縁層上に、前記パッド本体と電気的に接続する配線層を形成する工程とを含むことを特徴とする請求項1記載の配線基板の製造方法。 - 前記絶縁層に、接続パッドを露出するビアホールを形成する工程と、
前記絶縁層上に、前記ビアホールを介して前記接続パッドを電気的に接続する配線層を形成する工程とを含むことを特徴とする請求項1又は2記載の配線基板の製造方法。 - 前記接続パッドを形成する工程が、
前記支持体の窪んだ凹状の曲面部に表面めっき層を形成する工程と、前記めっき層上に前記パッド本体を形成する工程とを含むことを特徴とする請求項2又は3に記載の配線基板の製造方法。 - 前記接続パッドの形成を、前記支持体を給電層とする電解めっきにより行うことを特徴とする請求項1乃至4のいずれか一項に記載の配線基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008124580A JP4696140B2 (ja) | 2008-05-12 | 2008-05-12 | 配線基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008124580A JP4696140B2 (ja) | 2008-05-12 | 2008-05-12 | 配線基板の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007231756A Division JP4213191B1 (ja) | 2007-09-06 | 2007-09-06 | 配線基板の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011010417A Division JP5250055B2 (ja) | 2011-01-21 | 2011-01-21 | 配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009065115A JP2009065115A (ja) | 2009-03-26 |
JP4696140B2 true JP4696140B2 (ja) | 2011-06-08 |
Family
ID=40559396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008124580A Active JP4696140B2 (ja) | 2008-05-12 | 2008-05-12 | 配線基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4696140B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3195355B1 (en) * | 2014-09-19 | 2020-11-25 | Intel Corporation | Semiconductor packages with embedded bridge interconnects |
US10157824B2 (en) * | 2017-05-05 | 2018-12-18 | Qualcomm Incorporated | Integrated circuit (IC) package and package substrate comprising stacked vias |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10242323A (ja) * | 1997-02-25 | 1998-09-11 | Kyocera Corp | 半導体素子収納用パッケージ |
JP2000232178A (ja) * | 1999-02-09 | 2000-08-22 | Sumitomo Metal Mining Co Ltd | セラミックキャリアとその製造方法 |
JP2000232179A (ja) * | 1999-02-10 | 2000-08-22 | Shinko Electric Ind Co Ltd | Pga型電子部品用基板、その製造方法及び半導体装置 |
JP2007053327A (ja) * | 2005-07-21 | 2007-03-01 | Shinko Electric Ind Co Ltd | 電子部品実装構造及びその製造方法 |
JP2007317740A (ja) * | 2006-05-23 | 2007-12-06 | Matsushita Electric Ind Co Ltd | 配線基板及びその製造方法ならびに半導体装置 |
JP2008098566A (ja) * | 2006-10-16 | 2008-04-24 | Shinko Electric Ind Co Ltd | 電子装置および電子装置の製造方法 |
-
2008
- 2008-05-12 JP JP2008124580A patent/JP4696140B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10242323A (ja) * | 1997-02-25 | 1998-09-11 | Kyocera Corp | 半導体素子収納用パッケージ |
JP2000232178A (ja) * | 1999-02-09 | 2000-08-22 | Sumitomo Metal Mining Co Ltd | セラミックキャリアとその製造方法 |
JP2000232179A (ja) * | 1999-02-10 | 2000-08-22 | Shinko Electric Ind Co Ltd | Pga型電子部品用基板、その製造方法及び半導体装置 |
JP2007053327A (ja) * | 2005-07-21 | 2007-03-01 | Shinko Electric Ind Co Ltd | 電子部品実装構造及びその製造方法 |
JP2007317740A (ja) * | 2006-05-23 | 2007-12-06 | Matsushita Electric Ind Co Ltd | 配線基板及びその製造方法ならびに半導体装置 |
JP2008098566A (ja) * | 2006-10-16 | 2008-04-24 | Shinko Electric Ind Co Ltd | 電子装置および電子装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2009065115A (ja) | 2009-03-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4213191B1 (ja) | 配線基板の製造方法 | |
JP4897281B2 (ja) | 配線基板の製造方法及び電子部品実装構造体の製造方法 | |
JP4334005B2 (ja) | 配線基板の製造方法及び電子部品実装構造体の製造方法 | |
KR101344800B1 (ko) | 배선 기판 및 반도체 장치 | |
JP5306634B2 (ja) | 配線基板及び半導体装置及び配線基板の製造方法 | |
JP5339928B2 (ja) | 配線基板及びその製造方法 | |
JP4866268B2 (ja) | 配線基板の製造方法及び電子部品装置の製造方法 | |
US8458900B2 (en) | Wiring substrate having columnar protruding part | |
JP4541763B2 (ja) | 回路基板の製造方法 | |
JP4635033B2 (ja) | 配線基板の製造方法及び電子部品実装構造体の製造方法 | |
JP4980295B2 (ja) | 配線基板の製造方法、及び半導体装置の製造方法 | |
JP6691451B2 (ja) | 配線基板及びその製造方法と電子部品装置 | |
KR20090035452A (ko) | 배선 기판 및 그 제조 방법 | |
US9711476B2 (en) | Wiring board and electronic component device | |
JP5025399B2 (ja) | 配線基板及びその製造方法 | |
JP5006252B2 (ja) | 配線基板の製造方法及び配線基板 | |
US10643934B2 (en) | Wiring substrate and electronic component device | |
JP4783812B2 (ja) | 配線基板の製造方法 | |
JP4696140B2 (ja) | 配線基板の製造方法 | |
JP2015144157A (ja) | 回路基板、電子装置及び電子装置の製造方法 | |
JP5124389B2 (ja) | 配線基板 | |
JP5250055B2 (ja) | 配線基板 | |
US8108993B2 (en) | Method of manufacturing wiring substrate, and method of manufacturing semiconductor device | |
JP2006073953A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2011166177A (ja) | 配線基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110121 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110208 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110228 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4696140 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |