JP2006073953A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2006073953A
JP2006073953A JP2004258739A JP2004258739A JP2006073953A JP 2006073953 A JP2006073953 A JP 2006073953A JP 2004258739 A JP2004258739 A JP 2004258739A JP 2004258739 A JP2004258739 A JP 2004258739A JP 2006073953 A JP2006073953 A JP 2006073953A
Authority
JP
Japan
Prior art keywords
land
carrier substrate
semiconductor chip
semiconductor device
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004258739A
Other languages
English (en)
Other versions
JP4010311B2 (ja
Inventor
Tetsuya Otsuki
哲也 大槻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2004258739A priority Critical patent/JP4010311B2/ja
Priority to US11/211,764 priority patent/US20060049519A1/en
Publication of JP2006073953A publication Critical patent/JP2006073953A/ja
Application granted granted Critical
Publication of JP4010311B2 publication Critical patent/JP4010311B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0134—Quaternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0373—Conductors having a fine structure, e.g. providing a plurality of contact points with a structured tool
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09663—Divided layout, i.e. conductors divided in two or more parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】 半導体装置のせん断強度の劣化を抑制しつつ、衝撃に対する耐性を向上させる。
【解決手段】 導電パターン１２ｃが形成されたキャリア基板１１上に半導体チップ１４を実装するとともに、キャリア基板１１の裏面に設けられたランド１２ａの接合面にハーフスリット１９を形成し、突出電極１８をランド１２ａに接合させるとともに、マザーボード１上に設けられたランド２に突出電極１８を接合させることにより、キャリア基板１１をマザーボード１上に実装する。
【選択図】 図１

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、チップサイズパッケージ（ＣＳＰ）またはボールグリッドアレイ（ＢＧＡ）などに適用して好適なものである。
従来の半導体装置では、半導体パッケージの小型化を図るために、チップサイズパッケージまたはボールグリッドアレイを用いる方法がある。これらのチップサイズパッケージまたはボールグリッドアレイでは、半導体チップが実装されたキャリア基板を用いることにより、半導体パッケージを構成することができる。ここで、半導体チップが実装されたキャリア基板をマザーボード上に搭載する場合、半田ボールまたは鉛フリーボールを用いることにより、キャリア基板とマザーボードとの接合が行われる。そして、半田ボールまたは鉛フリーボールをキャリア基板およびマザーボードに接合させるために、キャリア基板およびマザーボードにランドが形成されている。
ここで、ランドの素材としては銅が一般的に用いられる。そして、温度サイクル耐性およびボールシェア強度を確保するために、ニッケルおよび金メッキをランドの素地上に施すことが行われている。
また、近年では、携帯電話などの小型化、高性能化および高機能化に対応して、チップサイズパッケージまたはボールグリッドアレイなどの半導体パッケージが携帯電話に搭載されるようになっている。このため、製品落下時の衝撃に対する耐性を向上させるために、ニッケルおよび金メッキをランドの素地上に施すことなく、半田ボールまたは鉛フリーボールを銅の素地上に直接接合させることが行われている。
また、例えば、特許文献１には、温度サイクル時に半田ボールにクラックが発生することを防止するため、ソルダーレジスト層の開口部の端部の形状をテーパ状に形成する方法が開示されている。
特開平１０−３４０９７２号公報
しかしながら、半田ボールまたは鉛フリーボールを銅の素地上に直接接合させると、製品落下時の衝撃に対する耐性は向上するものの、せん断強度（横方向の強度）、温度サイクル耐性およびボールシェア強度が劣化するという問題があった。
一方、ニッケルおよび金メッキをランドに施すと、せん断強度、温度サイクル耐性およびボールシェア強度は確保することができるが、（Ｃｕ，Ｎｉ）6Ｓｎ5という合金の引き剥がし方向の強度が弱いため、製品落下時の衝撃に対する耐性が劣化するという問題があった。
そこで、本発明の目的は、せん断強度の劣化を抑制しつつ、衝撃に対する耐性を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体チップが実装されたキャリア基板と、前記キャリア基板に形成され、前記半導体チップの実装面と異なる領域に配置されたランドとを備え、表面粗さが２０〜１００μｍの粗面が前記ランドの接合面に形成されていることを特徴とする。
これにより、接合面積を増大させることを可能としつつ、突出電極をランドに食い込ませることが可能となり、ランドに接合される突出電極が横方向に移動することを抑制することができる。このため、せん断強度の劣化を抑制しつつ、引き剥がし方向の強度を確保することが可能となり、温度サイクル耐性およびボールシェア強度を確保することが可能となるとともに、衝撃に対する耐性を向上させることができる。
また、本発明の一態様に係る半導体装置によれば、半導体チップが実装されたキャリア基板と、前記キャリア基板に形成され、前記半導体チップの実装面と異なる領域に配置されたランドとを備え、凹部が前記ランドの接合面に形成されていることを特徴とする。
これにより、接合面積を増大させることを可能としつつ、突出電極をランドに食い込ませることが可能となり、せん断強度の劣化を抑制しつつ、引き剥がし方向の強度を確保することが可能となる。
また、本発明の一態様に係る半導体装置によれば、半導体チップが実装されたキャリア基板と、前記キャリア基板に形成され、前記半導体チップの実装面と異なる領域に配置されたランドとを備え、スリットが前記ランドの接合面に形成されていることを特徴とする。
これにより、接合面積を増大させることを可能としつつ、突出電極をランドに食い込ませることが可能となり、せん断強度の劣化を抑制しつつ、引き剥がし方向の強度を確保することが可能となる。
また、本発明の一態様に係る半導体装置によれば、半導体チップが実装されたキャリア基板と、前記キャリア基板に形成され、前記半導体チップの実装面と異なる領域に配置されたランドとを備え、切り込みが前記ランドの接合面に形成されていることを特徴とする。
これにより、接合面積を増大させることを可能としつつ、突出電極をランドに食い込ませることが可能となり、せん断強度の劣化を抑制しつつ、引き剥がし方向の強度を確保することが可能となる。
また、本発明の一態様に係る半導体装置によれば、半導体チップが実装されたキャリア基板と、前記キャリア基板に形成され、前記半導体チップの実装面と異なる領域に配置されたランドと、前記ランドの接合面の一部に形成されたメッキ層とを備えることを特徴とする。
これにより、ランドの素地上に突出電極を接合させた上で、突出電極をメッキ層にも接合させることが可能となるとともに、突出電極をメッキ層に食い込ませることが可能となる。このため、ランドの素地との間の接合部分にて引き剥がし方向の強度を確保することが可能となるとともに、メッキ層との間の接合部分にてせん断強度を確保することが可能となり、せん断強度の劣化を抑制しつつ、衝撃に対する耐性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記メッキ層は、Ｐｄの単層構造、Ａｕの単層構造、Ｓｎの単層構造、Ｎｉ／Ａｕの積層構造、Ｐｄ／Ｎｉの積層構造またはＰｄ／Ｎｉ／Ａｕの積層構造であることを特徴とする。
これにより、突出電極をメッキ層に安定して接合させることが可能となり、メッキ層との間の接合部分にてせん断強度を確保することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記ランドに接合された突出電極と、前記突出電極を介して前記キャリア基板が搭載されたマザーボードとをさらに備えることを特徴とする。
これにより、半導体パッケージの実装面積を低減することを可能としつつ、せん断強度および衝撃に対する耐性を確保することができ、携帯電話などの携帯機器の小型化、高性能化および高機能化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、前記ランドの素地はＣｕ、前記突出電極は半田ボールまたは鉛フリーボールであることを特徴とする。
これにより、半田ボールまたは鉛フリーボールを銅の素地上に直接接合させることが可能となり、製品落下時の衝撃に対する耐性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体チップの実装面と異なる領域に配置されたランドをキャリア基板上に形成する工程と、前記ランドの周囲をソルダーレジストで覆う工程と、前記ランドの表面加工または表面処理を行うことにより、表面粗さが２０〜１００μｍの粗面を前記ランドの表面に形成する工程と、前記キャリア基板上に半導体チップを実装する工程とを備えることを特徴とする。
これにより、ランドの表面に粗面を形成することができ、接合面積を増大させることを可能としつつ、突出電極をランドに食い込ませることが可能となる。このため、引き剥がし方向の強度を確保することが可能となるとともに、せん断強度の劣化を抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体チップの実装面と異なる領域に配置され、貫通スリットまたは切り込みが設けられたランドをキャリア基板上に形成する工程と、前記ランドの周囲をソルダーレジストで覆う工程と、前記キャリア基板上に半導体チップを実装する工程とを備えることを特徴とする。
これにより、ランドを形成する時に貫通スリットまたは切り込みをランドに一括して形成することが可能となり、突出電極をランドに食い込ませることが可能となる。このため、工程増を伴うことなく、引き剥がし方向の強度を確保することが可能となるとともに、せん断強度の劣化を抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体チップの実装面と異なる領域に配置されたランドをキャリア基板上に形成する工程と、前記ランドの接合面の一部をレジストで覆った状態で前記ランドのハーフエッチングを行うことにより、前記ランドの接合面上にスリットまたは凹部を形成する工程と、前記キャリア基板上に半導体チップを実装する工程とを備えることを特徴とする。
これにより、接合面積を増大させることを可能としつつ、突出電極をランドに食い込ませることが可能となる。このため、このため、半導体パケージの小型化を図りつつ、せん断強度の劣化を抑制することが可能となるとともに、衝撃に対する耐性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体チップの実装面と異なる領域に配置されたランドをキャリア基板上に形成する工程と、前記ランドの接合面の一部をレジストで覆った状態でメッキ処理を行うことにより、前記ランドの接合面上の前記レジストから露出された部分にメッキ層を形成する工程と、前記キャリア基板上に半導体チップを実装する工程とを備えることを特徴とする。
これにより、ランドの接合面の一部にメッキ層を選択的に形成することが可能となり、ランドの素地上に突出電極を接合させた上で、突出電極をメッキ層にも接合させることが可能となる。このため、半導体パケージの小型化を図りつつ、せん断強度の劣化を抑制することが可能となるとともに、衝撃に対する耐性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ランドに接合された突出電極を介し、前記半導体チップが実装されたキャリア基板をマザーボード上に搭載する工程をさらに備えることを特徴とする。
これにより、半導体パッケージの実装面積を低減することを可能としつつ、せん断強度および衝撃に対する耐性を確保することができ、携帯電話などの携帯機器の小型化、高性能化および高機能化を図ることができる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、キャリア基板１１の表面には導電パターン１２ｃが形成されるとともに、キャリア基板１１の裏面にはランド１２ａが形成されている。ここで、ランド１２ａの接合面には、ハーフスリット１９が形成されている。
また、キャリア基板１１内には内部配線１２ｂが形成され、導電パターン１２ｃとランド１２ａとは内部配線１２ｂを介して接続されている。また、キャリア基板１１上には、ランド１２ａの周囲を被覆するソルダーレジスト層１３が形成されている。そして、キャリア基板１１上には、接着層１５を介し半導体チップ１４がフェースアップ実装されている。ここで、半導体チップ１４には、パッド電極１４ａが設けられ、パッド電極１４ａは、ボンディングワイヤ１６を介して導電パターン１２ｃに接続されている。また、キャリア基板１１上に実装された半導体チップ１４は封止樹脂１７で封止されている。なお、封止樹脂１７で半導体チップ１４を封止する場合、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などを用いることができる。
また、キャリア基板１１の裏面に設けられたランド１２ａ上には、キャリア基板１１をマザーボード１上に実装するための突出電極１８が設けられている。そして、マザーボード１上に設けられたランド２に突出電極１８を接合させることにより、キャリア基板１１がマザーボード１上に実装されている。
なお、キャリア基板１１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、導電パターン１２ｃおよびランド２、１２ａの素材としては、例えば、Ｃｕを用いることができる。また、突出電極１８としては、例えば、半田ボールや鉛フリーボールの他、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプなどを用いることができ、ボンディングワイヤ１６としては、例えば、ＡｕワイヤやＡｌワイヤなどを用いることができる。また、接着層１５としては、例えば、Ａｇペーストなどを用いることができる。鉛フリーボールとしては、Ｓｎ−Ａｇ−Ｃｕの合金や、Ｓｎ−Ａｇ−Ｃｕ−Ｂｉの合金を用いてもよい。
また、半導体チップ１４をキャリア基板１１上にフェースアップ実装する方法の他、半導体チップ１４をキャリア基板１１上にフリップチップ実装するようにしてもよい。例えば、半導体チップ１４をキャリア基板１１上にフリップチップ実装する場合、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合などの圧接接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。
そして、突出電極１８をランド１２ａに接合させる場合、ランド１２ａの素地に突出電極１８を直接接合させることができる。ここで、ランド１２ａの素地としてＣｕを用いることにより、Ｎｉ／Ａｕなどのメッキをランド１２ａに施した場合に比べて、引き剥がし方向の強度を確保することが可能となり、衝撃に対する耐性を向上させることができる。
また、ランド１２ａの接合面にハーフスリット１９を形成することにより、突出電極１８とランド１２ａとの接合面積を増大させることを可能としつつ、突出電極１８をランド１２ａに食い込ませることが可能となり、ランド１２ａに接合される突出電極１８が横方向に移動することを抑制することができる。このため、ランド１２ａの素地に突出電極１８を直接接合させた場合においても、せん断強度の劣化を抑制することが可能となり、温度サイクル耐性およびボールシェア強度を確保することを可能としつつ、衝撃に対する耐性を向上させることができる。
なお、Ｃｕを素地とするランド１２ａに半田ボールや鉛フリーボールを接合させる場合、ＣｕＯＳＰなどの有機皮膜をランド１２ａ上に形成するようにしてもよい。また、マザーボード１上に設けられたランド２に突出電極１８を接合させる場合、ランド２の素地に突出電極１８を直接接合させるようにしてもよい。
さらに、上述した実施形態では、マザーボード１上に設けられたランド２については、ランド２の接合面が平坦となるように構成する方法について説明したが、マザーボード１上に設けられたランド２についても、ランド２の接合面にハーフスリット１９を形成するようにしてもよい。
図２は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、キャリア基板１１の両面に銅箔１２、１２´をそれぞれ貼り付ける。そして、図２（ｂ）に示すように、銅箔１２、１２´をそれぞれパターニングすることにより、キャリア基板１１上に導電パターン１２ｃを形成するとともに、キャリア基板１１の裏面にランド１２ａ、１２ａ´を形成する。
なお、キャリア基板１１上に導電パターン１２ｃを形成する場合、フォトリソグラフィー技術を用いることにより、導電パターン１２ｃの形状に対応した第１のフォトレジストを銅箔１２上に形成する。そして、第１のフォトレジストをマスクとして銅箔１２をエッチングすることにより、キャリア基板１１上に導電パターン１２ｃを形成することができる。また、キャリア基板１１の裏面にランド１２ａ、１２ａ´を形成する場合、フォトリソグラフィー技術を用いることにより、ランド１２ａ、１２ａ´の形状に対応した第２のフォトレジストを銅箔１２´上に形成する。そして、第２のフォトレジストをマスクとして銅箔１２´をエッチングすることにより、キャリア基板１１の裏面にランド１２ａ、１２ａ´を形成することができる。
ここで、導電パターン１２ｃ上には、例えば、Ｎｉ／Ａｕの積層構造からなるメッキ層を形成するようにしてもよい。なお、ランド１２ａの厚みは、例えば、１０〜３０μｍ程度、ランド１２ａの径は、例えば、３００〜４００μｍ程度とすることができる。
次に、図２（ｃ）に示すように、キャリア基板１１を貫通させる開口部を形成し、導電性材料を開口部内に埋め込むことにより、キャリア基板１１に内部配線１２ｂを形成する。なお、開口部内に埋め込む導電性材料としては、例えば、Ｃｕペーストなどを用いることができる。
次に、図２（ｄ）に示すように、フォトリソグラフィー技術を用いることにより、ランド１２ａの接合面の一部を露出させるレジストパターンＲ１をキャリア基板１１の裏面に形成する。そして、レジストパターンＲ１をマスクとしてランド１２ａのハーフエッチングを行うことにより、図２（ｅ）に示すように、ランド１２ａの接合面にハーフスリット１９を形成する。なお、ハーフスリット１９の深さは、ランド１２ａの厚みの１／２以下に設定することが好ましい。また、ハーフスリット１９の幅は、１０〜５０μｍ程度の範囲内に設定することが好ましい。また、ハーフスリット１９の形状は、例えば、十字形や格子形状や同心円状などとすることができる。そして、ハーフスリット１９がランド１２ａに形成されると、レジストパターンＲ１をキャリア基板１１から除去する。
次に、図２（ｆ）に示すように、ランド１２ａの周囲を被覆するソルダーレジスト層１３をキャリア基板１１上に形成する。なお、キャリア基板１１上にソルダーレジスト層１３を形成する場合、ランド１２ａ上を覆うように構成されたマスクを介して、キャリア基板１上に絶縁性樹脂を塗布することができる。
次に、図２（ｇ）に示すように、接着層１５を介し半導体チップ１４をキャリア基板１１上に実装する。そして、ボンディングワイヤ１６を介してパッド電極１４ａと導電パターン１２ｃとを接続した後、封止樹脂１７にて半導体チップ１４を封止する。そして、図１に示すように、突出電極１８をランド２、１２ａに接合させることにより、キャリア基板１１をマザーボード１上に実装する。
なお、上述した実施形態では、ハーフスリット１９をランド１２ａに形成する方法について説明したが、ハーフスリット１９の代わりに、貫通スリットをランド１２ａに設けるようにしてもよい。あるいは、粗面、凹部または切り込みをランド１２ａに設けるようにしてもよい。
図３は、本発明の第２実施形態に係る回路基板の製造方法を示す断面図である。
図３（ａ）において、キャリア基板２１の両面に銅箔２２、２２´をそれぞれ貼り付ける。そして、図３（ｂ）に示すように、銅箔２２、２２´をそれぞれパターニングすることにより、キャリア基板２１上に導電パターン２２ｃを形成するとともに、貫通スリット２９が設けられたランド２２ａをキャリア基板２１の裏面に形成する。なお、貫通スリット２９の幅は、ランド２２ａの厚みと同等かそれ以上に設定することが好ましい。
次に、図３（ｃ）に示すように、キャリア基板２１を貫通させる開口部を形成し、導電性材料を開口部内に埋め込むことにより、キャリア基板２１に内部配線２２ｂを形成する。そして、図３（ｄ）に示すように、ランド２２ａの周囲を被覆するソルダーレジスト層２３をキャリア基板２１上に形成する。
これにより、ランド２２ａを形成する時に貫通スリット２９をランド２２ａに同時に形成することが可能となり、突出電極をランドランド２２ａに食い込ませることが可能となる。このため、工程増を伴うことなく、引き剥がし方向の強度を確保することが可能となるとともに、せん断強度の劣化を抑制することができる。なお、貫通スリット２９の代わりに、ランド２２ａの周囲に切り込みを形成するようにしてもよい。
図４は、本発明の第４実施形態に係る回路基板の製造方法を示す断面図である。
図４（ａ）において、キャリア基板３１の両面に銅箔３２、３２´をそれぞれ貼り付ける。そして、図４（ｂ）に示すように、銅箔３２、３２´をそれぞれパターニングすることにより、キャリア基板３１上に導電パターン３２ｃを形成するとともに、キャリア基板３１の裏面にランド３２ａを形成する。
次に、図４（ｃ）に示すように、キャリア基板３１を貫通させる開口部を形成し、導電性材料を開口部内に埋め込むことにより、キャリア基板３１に内部配線３２ｂを形成する。そして、図４（ｄ）に示すように、ランド３２ａの周囲を被覆するソルダーレジスト層３３をキャリア基板３１上に形成する。
次に、図４（ｅ）に示すように、ランド３２ａの表面加工または表面処理を行うことにより、表面粗さが２０〜１００μｍの粗面３９をランド３２ａの表面に形成する。ここで、ランド３２ａの表面加工の方法としては、例えば、表面に凹凸が形成されたスタンピング治具をランド３２ａ上に押し付けるようにしてもよいし、ガラスビーズなどの研磨剤を含む水溶液または空気をランド３２ａの表面に吹き付けるようにしてもよい。
図５は、本発明の第５実施形態に係る半導体装置の概略構成を示す断面図である。
図５において、キャリア基板５１の表面には導電パターン５２ｃが形成されるとともに、キャリア基板５１の裏面にはランド５２ａが形成されている。ここで、ランド５２ａの接合面の一部には、メッキ層５９が形成されている。なお、メッキ層１９としては、例えば、Ｐｄの単層構造、Ａｕの単層構造、Ｓｎの単層構造、Ｎｉ／Ａｕの積層構造、Ｐｄ／Ｎｉの積層構造またはＰｄ／Ｎｉ／Ａｕの積層構造を用いることができる。
また、キャリア基板５１内には内部配線５２ｂが形成され、導電パターン５２ｃとランド５２ａとは内部配線５２ｂを介して接続されている。また、キャリア基板５１上には、ランド５２ａの周囲を被覆するソルダーレジスト層５３が形成されている。そして、キャリア基板５１上には、接着層５５を介し半導体チップ５４がフェースアップ実装されている。ここで、半導体チップ５４には、パッド電極５４ａが設けられ、パッド電極５４ａは、ボンディングワイヤ５６を介して導電パターン５２ｃに接続されている。また、キャリア基板５１上に実装された半導体チップ５４は封止樹脂５７で封止されている。
また、キャリア基板５１の裏面に設けられたランド５２ａ上には、キャリア基板５１をマザーボード４１上に実装するための突出電極５８が設けられている。そして、マザーボード４１上に設けられたランド４２に突出電極５８を接合させることにより、キャリア基板５１がマザーボード４１上に実装されている。
そして、突出電極５８をランド５２ａに接合させることにより、ランド５２ａの素地に突出電極５８を直接接合させた上で、メッキ層５９にも突出電極５８を接合させることができる。
ここで、ランド５２ａの素地としてＣｕを用いることにより、Ｎｉ／Ａｕなどのメッキ層をランド５２ａの全体に施した場合に比べて、引き剥がし方向の強度を確保することが可能となり、衝撃に対する耐性を向上させることができる。また、ランド５２ａの一部にメッキ層５９を形成することにより、メッキ層５９がない場合に比べて、せん断強度を向上させることができる。このため、せん断強度の劣化を抑制しつつ、引き剥がし方向の強度を確保することが可能となり、温度サイクル耐性およびボールシェア強度を確保することが可能となるとともに、衝撃に対する耐性を向上させることができる。
なお、マザーボード４１上に設けられたランド４２に突出電極５８を接合させる場合、ランド４２の素地に突出電極５８を直接接合させるようにしてもよい。あるいは、マザーボード４１上に設けられたランド４２についても、ランド４２の接合面の一部にメッキ層を設けるようにしてもよい。
図６は、図５の半導体装置の製造方法を示す断面図である。
図６（ａ）において、キャリア基板５１の両面に銅箔５２、５２´をそれぞれ貼り付ける。そして、図６（ｂ）に示すように、銅箔５２、５２´をそれぞれパターニングすることにより、キャリア基板５１上に導電パターン５２ｃを形成するとともに、キャリア基板５１の裏面にランド５２ａを形成する。
次に、図６（ｃ）に示すように、キャリア基板５１を貫通させる開口部を形成し、導電性材料を開口部内に埋め込むことにより、キャリア基板５１に内部配線５２ｂを形成する。そして、図６（ｄ）に示すように、ランド５２ａの周囲を被覆するソルダーレジスト層５３をキャリア基板５１上に形成する。
次に、図６（ｅ）に示すように、導電パターン５２ｃを覆うマスキングテープＭをキャリア基板５１上に貼り付ける。また、フォトリソグラフィー技術を用いることにより、ランド５２ａの接合面の一部を覆うレジストパターンＲ２をキャリア基板５１の裏面に形成する。そして、レジストパターンＲ２が形成されたキャリア基板５１のメッキ処理を行うことにより、図６（ｆ）に示すように、ランド５２ａの接合面の一部にメッキ層５９を選択的に形成する。なお、導電パターン５２ｃにメッキ層を形成する場合、マスキングテープＭをキャリア基板５１上に貼り付けることなく、キャリア基板５１のメッキ処理を行うようにしてもよい。そして、ランド５２ａの接合面の一部にメッキ層５９が選択的に形成されると、レジストパターンＲ２およびマスキングテープＭをキャリア基板５１から除去する。
次に、図６（ｇ）に示すように、接着層５５を介し半導体チップ５４をキャリア基板５１上に実装する。そして、ボンディングワイヤ５６を介してパッド電極５４ａと導電パターン５２ｃとを接続した後、封止樹脂５７にて半導体チップ５４を封止する。そして、図５に示すように、突出電極５８をランド４２、５２ａに接合させることにより、キャリア基板５１をマザーボード４１上に実装する。
図７は、本発明の実施形態に係るランドの接合面の構成例を示す平面図である。
図７（ａ）に示すように、ランド６１の周囲の接合面上にメッキ層６２を形成することができる。これにより、ランド６１の接合面の一部にメッキ層６２を形成することができ、ランド６１の素地上に突出電極を接合させた上で、突出電極をメッキ層６２にも接合させることが可能となるとともに、突出電極をメッキ層６２に食い込ませることが可能となる。このため、ランド６１の素地との間の接合部分にて引き剥がし方向の強度を確保することが可能となるとともに、メッキ層６２との間の接合部分にてせん断強度を確保することが可能となり、せん断強度の劣化を抑制しつつ、衝撃に対する耐性を向上させることが可能となる。
なお、図７（ｂ）に示すように、ランド７１の接合面上に十字形状にメッキ層７２を形成するようにしてもよい。また、ランド８１の接合面上に格子状にメッキ層８２を形成するようにしてもよい。また、ランド９１の接合面上に同心円状にメッキ層９２を形成するようにしてもよい。また、ランド１０１の接合面上に散点状にメッキ層１０２を形成するようにしてもよい。
なお、図７の実施形態では、ランドの接合面上に形成されたメッキ層の形状について説明したが、ランド上に形成された凹部、スリットまたは切り込みについても、図７と同様の形状を用いるようにしてもよい。
本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。 図１の半導体装置の製造方法を示す断面図。 本発明の第２実施形態に係る回路基板の製造方法を示す断面図。 本発明の第４実施形態に係る回路基板の製造方法を示す断面図。 本発明の第５実施形態に係る半導体装置の概略構成を示す断面図。 図５の半導体装置の製造方法を示す断面図。 本発明の実施形態に係るランドの接合面の構成例を示す平面図。
符号の説明
１、４１ マザーボード、２、１２ａ、１２ａ´、２２ａ、３２ａ、４２、５２ａ、５２ａ´、６１、７１、８１、９１、１０１ ランド、１１、２１、３１、５１ キャリア基板、１２ｂ、２２ｂ、３２ｂ、５２ｂ 内部配線、１２ｃ、２２ｃ、３２ｃ、５２ｃ 導電パターン、１２、１２´、２２、２２´、３２、３２´、５２、５２´ 銅箔、１３、２３、３３ 、５３ ソルダーレジスト層、１４、５４ 半導体チップ、１４ａ、５４ａ パッド電極、１５、５５ 接着層、１６、５６ ボンディングワイヤ、１７、５７ 封止樹脂、１８、５８ 突出電極、１９ ハーフスリット、２９ 貫通スリット、３９ 粗面、５９、６２、７２、８２、９２、１０２ メッキ層、Ｒ１、Ｒ２ レジストパターン、Ｍ マスキングテープ

Claims (13)

  1. 半導体チップが実装されたキャリア基板と、
    前記キャリア基板に形成され、前記半導体チップの実装面と異なる領域に配置されたランドとを備え、
    表面粗さが２０〜１００μｍの粗面が前記ランドの接合面に形成されていることを特徴とする半導体装置。
  2. 半導体チップが実装されたキャリア基板と、
    前記キャリア基板に形成され、前記半導体チップの実装面と異なる領域に配置されたランドとを備え、
    凹部が前記ランドの接合面に形成されていることを特徴とする半導体装置。
  3. 半導体チップが実装されたキャリア基板と、
    前記キャリア基板に形成され、前記半導体チップの実装面と異なる領域に配置されたランドとを備え、
    スリットが前記ランドの接合面に形成されていることを特徴とする半導体装置。
  4. 半導体チップが実装されたキャリア基板と、
    前記キャリア基板に形成され、前記半導体チップの実装面と異なる領域に配置されたランドとを備え、
    切り込みが前記ランドの接合面に形成されていることを特徴とする半導体装置。
  5. 半導体チップが実装されたキャリア基板と、
    前記キャリア基板に形成され、前記半導体チップの実装面と異なる領域に配置されたランドと、
    前記ランドの接合面の一部に形成されたメッキ層とを備えることを特徴とする半導体装置。
  6. 前記メッキ層は、Ｐｄの単層構造、Ａｕの単層構造、Ｓｎの単層構造、Ｎｉ／Ａｕの積層構造、Ｐｄ／Ｎｉの積層構造またはＰｄ／Ｎｉ／Ａｕの積層構造であることを特徴とする請求項５記載の半導体装置。
  7. 前記ランドに接合された突出電極と、
    前記突出電極を介して前記キャリア基板が搭載されたマザーボードとをさらに備えることを特徴とする請求項１から６のいずれか１項記載の半導体装置。
  8. 前記ランドの素地はＣｕ、前記突出電極は半田ボールまたは鉛フリーボールであることを特徴とする請求項７記載の半導体装置。
  9. 半導体チップの実装面と異なる領域に配置されたランドをキャリア基板上に形成する工程と、
    前記ランドの周囲をソルダーレジストで覆う工程と、
    前記ランドの表面加工または表面処理を行うことにより、表面粗さが２０〜１００μｍの粗面を前記ランドの表面に形成する工程と、
    前記キャリア基板上に半導体チップを実装する工程とを備えることを特徴とする半導体装置の製造方法。
  10. 半導体チップの実装面と異なる領域に配置され、接合面に貫通スリットまたは切り込みが設けられたランドをキャリア基板上に形成する工程と、
    前記ランドの周囲をソルダーレジストで覆う工程と、
    前記キャリア基板上に半導体チップを実装する工程とを備えることを特徴とする半導体装置の製造方法。
  11. 半導体チップの実装面と異なる領域に配置されたランドをキャリア基板上に形成する工程と、
    前記ランドの接合面の一部をレジストで覆った状態で前記ランドのハーフエッチングを行うことにより、前記ランドの接合面上にスリットまたは凹部を形成する工程と、
    前記キャリア基板上に半導体チップを実装する工程とを備えることを特徴とする半導体装置の製造方法。
  12. 半導体チップの実装面と異なる領域に配置されたランドをキャリア基板上に形成する工程と、
    前記ランドの接合面の一部をレジストで覆った状態でメッキ処理を行うことにより、前記ランドの接合面上の前記レジストから露出された部分にメッキ層を形成する工程と、
    前記キャリア基板上に半導体チップを実装する工程とを備えることを特徴とする半導体装置の製造方法。
  13. 前記ランドに接合された突出電極を介し、前記半導体チップが実装されたキャリア基板をマザーボード上に搭載する工程をさらに備えることを特徴とする請求項９から１２のいずれか１項記載の半導体装置の製造方法。
JP2004258739A 2004-09-06 2004-09-06 半導体装置および半導体装置の製造方法 Expired - Fee Related JP4010311B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004258739A JP4010311B2 (ja) 2004-09-06 2004-09-06 半導体装置および半導体装置の製造方法
US11/211,764 US20060049519A1 (en) 2004-09-06 2005-08-26 Semiconductor device and method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004258739A JP4010311B2 (ja) 2004-09-06 2004-09-06 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006073953A true JP2006073953A (ja) 2006-03-16
JP4010311B2 JP4010311B2 (ja) 2007-11-21

Family

ID=35995379

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004258739A Expired - Fee Related JP4010311B2 (ja) 2004-09-06 2004-09-06 半導体装置および半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20060049519A1 (ja)
JP (1) JP4010311B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004772A (ja) * 2007-06-19 2009-01-08 Samsung Electro-Mechanics Co Ltd 実装基板及びその製造方法
JP2011096803A (ja) * 2009-10-29 2011-05-12 Fujitsu Ltd 半導体装置とその製造方法
JP2015220455A (ja) * 2014-05-16 2015-12-07 インテル・コーポレーション 集積回路パッケージ用のコンタクトパッド

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165923A (ja) * 2009-01-16 2010-07-29 Renesas Electronics Corp 半導体装置、及びその製造方法
JP2013002938A (ja) * 2011-06-16 2013-01-07 Seiko Epson Corp センサーデバイス、およびその製造方法
JP6099453B2 (ja) * 2012-11-28 2017-03-22 Ｄｏｗａメタルテック株式会社 電子部品搭載基板およびその製造方法
JP2020150172A (ja) 2019-03-14 2020-09-17 キオクシア株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100216839B1 (ko) * 1996-04-01 1999-09-01 김규현 Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조
JP3210881B2 (ja) * 1997-06-05 2001-09-25 ソニーケミカル株式会社 Ｂｇａパッケージ基板
JP4021104B2 (ja) * 1999-08-05 2007-12-12 セイコーインスツル株式会社 バンプ電極を有する半導体装置
JP2001223293A (ja) * 2000-02-09 2001-08-17 Nec Corp 半導体装置及びその製造方法
US6808959B2 (en) * 2001-05-24 2004-10-26 Nec Electronics Corporation Semiconductor device having reinforced coupling between solder balls and substrate
US6696757B2 (en) * 2002-06-24 2004-02-24 Texas Instruments Incorporated Contact structure for reliable metallic interconnection
US6762503B2 (en) * 2002-08-29 2004-07-13 Micron Technology, Inc. Innovative solder ball pad structure to ease design rule, methods of fabricating same and substrates, electronic device assemblies and systems employing same
US7015590B2 (en) * 2003-01-10 2006-03-21 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004772A (ja) * 2007-06-19 2009-01-08 Samsung Electro-Mechanics Co Ltd 実装基板及びその製造方法
JP2011096803A (ja) * 2009-10-29 2011-05-12 Fujitsu Ltd 半導体装置とその製造方法
JP2015220455A (ja) * 2014-05-16 2015-12-07 インテル・コーポレーション 集積回路パッケージ用のコンタクトパッド

Also Published As

Publication number Publication date
US20060049519A1 (en) 2006-03-09
JP4010311B2 (ja) 2007-11-21

Similar Documents

Publication Publication Date Title
JP4431123B2 (ja) 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
JP5132101B2 (ja) スタックパッケージ構造体及びその製造に用いる単体パッケージと、それらの製造方法
JP6244147B2 (ja) 半導体装置の製造方法
US9852973B2 (en) Manufacturing method of chip package and package substrate
JP5406572B2 (ja) 電子部品内蔵配線基板及びその製造方法
JP2000138313A (ja) 半導体装置及びその製造方法
JP2006222164A (ja) 半導体装置及びその製造方法
JP2011035056A (ja) 半導体チップ内蔵パッケージ及びその製造方法、並びに、パッケージ・オン・パッケージ型半導体装置及びその製造方法
US9837337B2 (en) Wiring substrate, method of manufacturing the same and electronic component device
US9334576B2 (en) Wiring substrate and method of manufacturing wiring substrate
JP2004119728A (ja) 回路装置の製造方法
US20060049519A1 (en) Semiconductor device and method for manufacturing semiconductor device
US7372167B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2020136629A (ja) 電子装置および電子装置の製造方法
JP2008294330A (ja) チップ内蔵基板
US7964106B2 (en) Method for fabricating a packaging substrate
JP2017183571A (ja) 半導体装置の製造方法
JP2008198916A (ja) 半導体装置及びその製造方法
JP6534700B2 (ja) 半導体装置の製造方法
US20080245551A1 (en) Circuit board structure for embedding semiconductor chip therein and method for fabricating the same
JP2006073952A (ja) 半導体装置および半導体装置の製造方法
TWI575619B (zh) 半導體封裝結構及其製作方法
JP5794853B2 (ja) 半導体装置の製造方法
JP5511922B2 (ja) 配線基板とその製造方法
JP5250055B2 (ja) 配線基板

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070307

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070313

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070507

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070605

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070719

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070814

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070827

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110914

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120914

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130914

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees