KR20220069719A - 반도체 패키지 - Google Patents

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KR20220069719A
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KR
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semiconductor chip
bumps
package substrate
pads
pitch
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김남훈
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Abstract

본 발명에 따른 반도체 패키지가 제공될 수 있다. 본 발명의 실시예들에 따르면, 반도체 패키지는 상면 상에 리세스 부분을 갖는 패키지 기판; 상기 패키지 기판의 상기 리세스 부분 내에 배치된 하부 반도체칩; 상기 하부 반도체칩 및 상기 패키지 기판 상에 배치되고, 상기 하부 반도체칩보다 더 큰 너비를 갖는 상부 반도체칩; 상기 패키지 기판 및 상기 상부 반도체칩 사이에 제공된 제1 범프들; 및 상기 하부 반도체칩 및 상기 상부 반도체칩 사이에 제공된 제2 범프들을 포함하되, 상기 제2 범프들의 피치는 상기 제1 범프들의 피치보다 더 작을 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 적층된 반도체칩들을 포함하는 반도체 패키지에 관한 것이다.
반도체 장치의 고집적 및 고성능 동작을 위하여, 반도체칩들을 적층시키는 방안이 제시되고 있다. 예를 들어, 하나의 반도체 패키지 안에 복수의 칩들이 실장되는 멀티 칩 패키지(Multi-Chip Package) 또는 적층된 이종 칩들이 하나의 시스템으로 동작하는 시스템 인 패키지(System-In Package) 등이 제시되고 있다. 전자 장치가 소형화됨에 따라, 반도체 패키지의 두께가 감소될 것이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지를 제공하는 것에 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명의 실시예들에 따르면, 반도체 패키지는 상면 상에 리세스 부분을 갖는 패키지 기판; 상기 패키지 기판의 상기 리세스 부분 내에 배치된 하부 반도체칩; 상기 하부 반도체칩 및 상기 패키지 기판 상에 배치되고, 상기 하부 반도체칩보다 더 큰 너비를 갖는 상부 반도체칩; 상기 패키지 기판 및 상기 상부 반도체칩 사이에 제공된 제1 범프들; 및 상기 하부 반도체칩 및 상기 상부 반도체칩 사이에 제공된 제2 범프들을 포함하되, 상기 제2 범프들의 피치는 상기 제1 범프들의 피치보다 더 작을 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 리세스 부분을 갖는 패키지 기판; 상기 패키지 기판의 상기 리세스 부분 내에 배치된 하부 반도체칩; 상기 하부 반도체칩 및 상기 패키지 기판 상에 배치된 상부 반도체칩; 상기 패키지 기판 및 상기 상부 반도체칩 사이에 제공되고, 제1 솔더부들 및 제1 필라 패턴들을 각각 포함하는 제1 범프들; 및 상기 하부 반도체칩 및 상기 상부 반도체칩 사이에 제공되고, 제2 솔더부들 및 제2 필라 패턴들을 각각 포함하는 제2 범프들을 포함하되, 상기 제2 필라 패턴의 높이는 상기 제1 필라 패턴의 높이와 실질적으로 동일하고, 상기 제2 솔더부들의 높이는 상기 제1 솔더부들의 높이보다 더 작을 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 상면 상에 리세스 부분을 갖는 패키지 기판; 상기 패키지 기판의 하면 상에 배치된 솔더 단자; 상기 패키지 기판의 상기 리세스 부분 내에 배치되고, 그 내부에 관통 구조체들을 포함하는 하부 반도체칩; 상기 하부 반도체칩 및 상기 패키지 기판 상에 배치되고, 상기 하부 반도체칩보다 더 큰 너비를 갖는 상부 반도체칩; 상기 패키지 기판 및 상기 상부 반도체칩 사이의 제1 범프들; 상기 하부 반도체칩 및 상기 상부 반도체칩 사이의 제2 범프들; 상기 패키지 기판의 상기 리세스 부분의 바닥면 및 상기 하부 반도체칩 사이에 개재된 하부 범프들; 및 상기 패키지 기판과 상기 하부 반도체칩 사이의 제1 갭 영역 및 및 상기 패키지 기판과 상기 상부 반도체칩 사이의 제2 갭 영역에 제공되고, 상기 하부 범프들 및 상기 제1 범프들을 덮는 언더필막을 포함하되. 상기 제1 범프들은 제1 솔더부들 및 제1 필라 패턴들을 각각 포함하고, 상기 제2 범프들은 제2 솔더부들 및 제2 필라 패턴들을 각각 포함하고, 상기 제2 필라 패턴들의 피치는 상기 제1 필라 패턴들의 피치보다 더 작고, 상기 제2 필라 패턴들의 너비는 상기 제1 필라 패턴들의 너비보다 더 작을 수 있다.
본 발명에 따르면, 하부 반도체칩이 패키지 기판의 리세스 부분 내에 제공되어, 반도체 패키지가 소형화될 수 있다. 제1 범프들이 패키지 기판의 상면 및 상부 반도체칩 사이에 개재될 수 있다. 상부 반도체칩이 제1 범프들을 통해 패키지 기판과 용이하게 연결될 수 있다. 반도체 패키지의 제조 공정이 간소화될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅱ 선을 따라 자른 단면이다.
도 1c는 도 1b의 Ⅲ 영역을 확대 도시한 도면이다.
도 1d는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 2는 실시예들에 따른 제1 범프들의 배치를 설명하기 위한 평면도이다.
도 3은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 4b는 도 4a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 5a 내지 도 5c는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 5d는 도 5c의 Ⅲ영역을 확대한 도면이다.
도 6a 내지 도 6c는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅱ 선을 따라 자른 단면이다. 도 1c는 도 1b의 Ⅲ 영역을 확대 도시한 도면이다.
도 1a, 도 1b, 및 도 1c를 참조하면, 반도체 패키지는 패키지 기판(100), 하부 반도체칩(200), 상부 반도체칩(300), 하부 범프들(430), 제1 범프들(410), 및 제2 범프들(420)을 포함할 수 있다.
패키지 기판(100)은 서로 대향하는 상면(100a) 및 하면을 가질 수 있다. 패키지 기판(100)은 그 상면(100a) 상에 리세스 부분(190)을 가질 수 있다. 예를 들어, 리세스 부분(190)은 패키지 기판(100) 내에 제공되어, 패키지 기판(100)의 상면(100a)을 향해 개방될 수 있다. 리세스 부분(190)은 패키지 기판(100)의 상부를 관통할 수 있다. 리세스 부분(190)의 바닥면(190b)은 패키지 기판(100) 내에 제공될 수 있다. 예를 들어, 리세스 부분(190)의 바닥면(190b)은 패키지 기판(100)의 상면(100a)보다 낮은 레벨에 배치되고, 패키지 기판(100)의 하면보다 높은 레벨에 배치될 수 있다. 리세스 부분(190)의 깊이(A)는 패키지 기판(100)의 상면(100a) 및 리세스 부분(190)의 바닥면(190b) 사이의 레벨 차이로 정의될 수 있다. 리세스 부분(190)의 깊이(A)는 50μm 내지 300μm일 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 레벨 차이는 제3 방향(D3)과 나란한 방향에서 측정될 수 있다. 제1 방향(D1)은 패키지 기판(100)의 상면(100a)의 상면에 평행할 수 있다. 제2 방향(D2)은 패키지 기판(100)의 상면(100a)에 평행하되, 제1 방향(D1)과 교차할 수 있다. 제3 방향(D3)은 패키지 기판(100)의 상면(100a)과 실질적으로 수직할 수 있다. 도 1a와 같이, 평면적 관점에서, 리세스 부분(190)은 패키지 기판(100)의 센터 부분에 형성될 수 있다.
패키지 기판(100)은 절연 베이스층, 내부 배선들(110), 제1 기판 패드들(121), 및 제2 기판 패드들(122)을 포함할 수 있다. 절연 베이스층은 단일층 또는 복수의 층들을 포함할 수 있다. 제1 기판 패드들(121)은 패키지 기판(100)의 상면(100a) 상에 배치될 수 있다. 제2 기판 패드들(122)은 리세스 부분(190)의 바닥면(190b) 상에 배치될 수 있다. 제1 및 제2 기판 패드들(121, 122)은 알루미늄, 구리, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다. 내부 배선들(110)은 패키지 기판(100) 내에 제공되고, 제1 기판 패드들(121) 또는 제2 기판 패드들(122)과 접속할 수 있다. 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통한 간접적으로 연결/접속되는 것을 포함한다. 본 명세서에서 패키지 기판(100)과 전기적으로 연결된다는 것은 내부 배선(110)과 전기적으로 연결되는 것을 의미할 수 있다. 내부 배선들(110)은 구리, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다. 일 예로, 패키지 기판(100)은 회로 패턴을 갖는 인쇄 회로 기판일 수 있으나, 이에 제약되지 않는다.
반도체 패키지는 솔더 단자들(500)를 더 포함할 수 있다. 솔더 단자들(500)이 패키지 기판(100)의 하면 상에 제공되고, 내부 배선(110)과 접속할 수 있다. 외부의 전기적 신호들은 솔더 단자(500)를 통해 내부 배선들(110)로 전달될 수 있다. 솔더 단자(500)는 솔더볼일 수 있고, 솔더 물질과 같은 금속을 포함할 수 있다. 솔더 물질은 주석(Sn), 은(Ag), 아연(Zn), 및/또는 이들의 합금을 포함할 수 있다.
하부 반도체칩(200)이 패키지 기판(100)의 리세스 부분(190) 내에 제공될 수 있다. 하부 반도체칩(200)은 예를 들어, 메모리칩일 수 있으나, 이에 제약되지 않는다. 하부 반도체칩(200)은 제1 반도체 기판(210), 제1 회로층(220), 제1 칩 패드들(205), 관통 구조체들(230), 재배선 패턴들(270), 및 도전 패드들(250)을 포함할 수 있다. 제1 회로층(220)은 제1 반도체 기판(210)의 하면 상에 배치될 수 있다. 제1 회로층(220)은 제1 집적 회로들 및 제1 배선 구조체들을 포함할 수 있다. 일 예로, 제1 집적 회로들은 메모리 회로들을 포함할 수 있다. 제1 칩 패드들(205)은 하부 반도체칩(200)의 하면 상에 배치될 수 있다. 예를 들어, 제1 칩 패드들(205)은 제1 회로층(220)의 하면 상에 배치될 수 있다. 제1 칩 패드들(205)은 제1 배선 구조체들은 통해 제1 집적 회로들과 전기적으로 연결될 수 있다. 본 명세서에서 반도체칩과 전기적으로 연결된다는 것은 반도체칩의 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다. 도 1b 및 도 1c를 제외한 도면들 및 설명들에 있어서, 간소화를 위해 제1 회로층(220)의 도시 및 설명을 생략하나 본 발명이 이에 제약되는 것은 아니다.
관통 구조체들(230)은 하부 반도체칩(200) 내에 제공될 수 있다. 관통 구조체들(230) 각각은 제1 반도체 기판(210)을 관통할 수 있다. 관통 구조체들(230)은 제1 칩 패드들(205) 또는 제1 집적 회로들과 전기적으로 연결될 수 있다. 관통 구조체들(230)은 예를 들어, 구리, 티타늄, 및/또는 탄탈륨과 같은 도전 물질을 포함할 수 있다. 관통 구조체들(230)은 쓰루 실리콘 비아들일 수 있다.
재배선 패턴들(270)이 제1 반도체 기판(210)의 상면 상에 제공될 수 있다. 재배선 패턴들(270)은 대응되는 관통 구조체들(230)의 상면들 상에 각각 배치되어, 상기 관통 구조체들(230)과 각각 전기적으로 연결될 수 있다. 재배선 패턴들(270) 중 적어도 하나는 제1 방향(D1) 또는 제2 방향(D2)과 평행한 장축을 가질 수 있다. 재배선 패턴들(270)은 구리, 티타늄, 및/도는 이들의 합금과 같은 금속을 포함할 수 있다. 절연 보호층이 제1 반도체 기판(210)의 상면 상에 더 제공되어, 재배선 패턴들(270)을 더 덮을 수 있다.
도전 패드들(250)이 재배선 패턴들(270) 상에 각각 배치되어, 재배선 패턴들(270)과 각각 전기적으로 연결될 수 있다. 도전 패드들(250)은 하부 반도체칩(200)의 상면(200a) 상에 노출될 수 있다. 재배선 패턴들(270)이 제공되므로, 도전 패드들(250)의 배치는 제1 칩 패드들(205)의 배치에 제약되지 않을 수 있다. 예를 들어, 도전 패드들(250)은 제1 칩 패드들(205)과 다른 평면적 배치를 가질 수 있다. 도전 패드들(250) 중 적어도 하나는 그와 전기적으로 연결되는 제1 칩 패드(205)와 제3 방향(D3)으로 정렬되지 않을 수 있다. 도전 패드들(250)은 알루미늄, 구리, 티타늄, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다.
하부 범프들(430)이 패키지 기판(100) 및 하부 반도체칩(200) 사이에 개재되어, 패키지 기판(100) 및 하부 반도체칩(200)과 전기적으로 연결될 수 있다. 하부 범프들(430)은 예를 들어, 리세스 부분(190)의 바닥면(190b) 및 하부 반도체칩(200)의 하면 사이에 사이에 개재되어, 제2 기판 패드들(122) 및 상기 제1 칩 패드들(205)과 각각 접속할 수 있다. 하부 범프들(430)은 하부 솔더부들(433) 및 하부 필라 패턴들(431)을 각각 포함할 수 있다. 하부 필라 패턴들(431)은 제1 칩 패드들(205)의 하면들 상에 각각 배치되어, 제1 칩 패드들(205)의 하면들과 각각 접속할 수 있다. 하부 솔더부들(433)은 제2 기판 패드들(122) 및 하부 필라 패턴들(431) 사이에 각각 개재되어, 제2 기판 패드들(122) 및 하부 필라 패턴들(431)과 각각 접속할 수 있다. 하부 솔더부들(433)은 제2 기판 패드들(122) 및 하부 필라 패턴들(431)과 다른 물질을 포함할 수 있다. 예를 들어, 하부 솔더부들(433)은 솔더 물질을 포함할 수 있다. 하부 필라 패턴들(431)은 구리와 같은 금속을 포함할 수 있다.
상부 반도체칩(300)이 하부 반도체칩(200) 및 패키지 기판(100) 상에 배치될 수 있다. 상부 반도체칩(300)은 하부 반도체칩(200)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 상부 반도체칩(300)은 로직칩이고, 하부 반도체칩(200)은 메모리칩일 수 있다. 상부 반도체칩(300)의 너비(W22)는 하부 반도체칩(200)의 너비(W11)보다 더 클 수 있다. 상부 반도체칩(300)의 너비(W22)는 패키지 기판(100)의 리세스 부분(190)의 너비보다 더 클 수 있다. 어떤 구성 요소의 너비는 제1 방향(D1)과 나란한 방향에서 측정될 수 있다. 도 1a와 같이 상부 반도체칩(300)의 길이는 하부 반도체칩(200)의 길이보다 더 클 수 있다. 상부 반도체칩(300)의 길이는 패키지 기판(100)의 리세스 부분(190)의 길이 더 클 수 있다. 어떤 구성 요소의 길이는 제2 방향(D2)과 나란한 방향에서 측정될 수 있다. 상부 반도체칩(300)의 평면 면적은 하부 반도체칩(200)의 평면 면적보다 더 클 수 있다. 평면적 관점에서, 하부 반도체칩(200)은 상부 반도체칩(300)과 완전히 오버랩될 수 있다. 상부 반도체칩(300)은 패키지 기판(100)의 상면(100a)의 적어도 일부와 수직적으로 오버랩될 수 있다.
상부 반도체칩(300)은 도 1c와 같이 제1 상부 칩 패드들(305), 제2 상부 칩 패드들(306), 제2 회로층(310), 및 제2 반도체 기판(320)을 포함할 수 있다. 제2 회로층(310)은 예를 들어, 제2 반도체 기판(320)의 하면 상에 배치될 수 있다. 제2 회로층(310)은 제2 집적 회로들(325) 및 제2 배선 구조체들(315)을 포함할 수 있다. 제2 집적 회로들(325)은 제1 집적 회로들과 다른 종류의 집적 회로들일 수 있다. 예를 들어, 제2 집적 회로들(325)은 로직 회로들을 포함할 수 있다. 제1 및 제2 상부 칩 패드들(305, 306)은 제2 회로층(310)의 하면 상에 배치되어, 상부 반도체칩(300)의 하면 상에 노출될 수 있다. 상부 반도체칩(300)의 하면은 제2 회로층(310)의 하면에 해당할 수 있으나, 이에 제약되지 않는다. 제1 상부 칩 패드들(305) 및 제2 상부 칩 패드들(306)은 제2 배선 구조체들(315)을 통해 제2 집적 회로들(325)과 전기적으로 연결될 수 있다. 제1 상부 칩 패드들(305) 및 제2 상부 칩 패드들(306)은 알루미늄, 구리, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다. 도 1c를 제외한 도면들에 있어서 간소화를 위해 제2 집적 회로들(325) 및 제2 배선 구조체들(315)의 도시를 생략하나, 본 발명이 이에 제약되는 것은 아니다.
제1 상부 칩 패드들(305)은 상부 반도체칩(300)의 엣지 영역의 하면 상에 배치될 수 있다. 제1 상부 칩 패드들(305)은 패키지 기판(100)의 상면(100a)과 수직적으로 오버랩될 수 있다. 제2 상부 칩 패드들(306)은 상부 반도체칩(300)의 센터 영역의 하면 상에 배치될 수 있다. 제2 상부 칩 패드들(306)은 하부 반도체칩(200)과 수직적으로 오버랩될 수 있다. 상부 반도체칩(300)의 센터 영역은 엣지 영역은 평면적 관점에서 센터 영역을 둘러쌀 수 있다. 제2 상부 칩 패드들(306)의 피치는 제1 상부 칩 패드들(305)의 피치보다 더 작을 수 있다.
제1 범프들(410)이 패키지 기판(100) 및 상부 반도체칩(300) 사이에 개재되어, 패키지 기판(100) 및 상부 반도체칩(300)과 전기적으로 연결될 수 있다. 예를 들어, 제1 범프들(410)은 제1 기판 패드들(121) 및 제1 상부 칩 패드들(305) 사이에 각각 개재되어, 제1 기판 패드들(121) 및 상기 제1 상부 칩 패드들(305)과 각각 접속할 수 있다. 제1 범프들(410)은 제1 솔더부들(413) 및 제1 필라 패턴들(411)을 각각 포함할 수 있다.
제1 필라 패턴들(411)은 제1 상부 칩 패드들(305)의 하면들 상에 각각 제공되어, 제1 상부 칩 패드들(305)과 각각 접속할 수 있다. 제1 필라 패턴들(411)은 제1 솔더부들(413) 및 제1 상부 칩 패드들(305) 사이에 각각 개재될 수 있다. 제1 필라 패턴들(411)의 높이들(H1)은 서로 동일할 수 있다. 예를 들어, 제1 필라 패턴들(411)의 하면들(411b)은 서로 실질적으로 동일한 레벨에 배치될 수 있다. 본 명세서에서 어떤 두 구성 요소들의 높이들, 너비들, 길이들, 및 레벨들이 동일하다는 것은 공정상 발생할 수 있는 오차 범위의 동일을 의미한다. 제1 필라 패턴들(411)은 제1 상부 칩 패드들(305)과 다른 물질을 포함할 수 있으나, 이에 제약되지 않는다. 예를 들어, 제1 필라 패턴들(411)은 구리, 티타늄, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다.
제1 솔더부들(413)은 제1 기판 패드들(121) 상에 각각 배치될 수 있다. 예를 들어, 제1 솔더부들(413)은 제1 기판 패드들(121) 및 제2 필라 패턴들(421) 사이에 각각 개재될 수 있다. 제1 솔더부들(413)은 제1 기판 패드들(121)과 직접 접속할 수 있다. 제1 솔더부들(413)은 제1 기판 패드들(121) 및 제1 필라 패턴들(411)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 솔더부들(413)은 솔더 물질을 포함할 수 있다.
도 1b와 같이, 제1 범프들(410)은 제1 피치(P10)를 가질 수 있다. 제1 피치(P10)는 제1 방향(D1)에서 측정될 수 있다. 제1 피치(P10)는 90μm 내지 200μm일 수 있다. 제1 범프들(410)의 피치는 제1 필라 패턴들(411)의 피치를 의미할 수 있다. 여기에서, 피치는 반복적으로 배열된 구성요소들의 반복 주기일 수 있다. 예를 들어, 피치는 반복적으로 배열된 구성 요소들 중 인접한 두 구성 요소들의 측벽들 사이의 거리를 의미할 수 있다. 이 때, 상기 인접한 구 구성 요소들의 상기 측벽들은 동일한 방향을 향할 수 있다. 도 1a와 같이 패키지 기판(100)은 제1 측면(101), 제2 측면(102), 제3 측면(103), 및 제4 측면(104)을 가질 수 있다. 제2 측면(102)은 제1 측면(101)과 대향될 수 있다. 제3 측면(103)은 제4 측면(104)과 대향되고, 제1 측면(101)의 엣지 및 제2 측면(102)과 이웃할 수 있다. 제1 범프들(410)은 제1 그룹의 제1 범프들(410) 및 제2 그룹의 제1 범프들(410)을 포함할 수 있다. 제1 그룹의 제1 범프들(410)은 평면적 관점에서 패키지 기판(100)의 제1 측면(101) 및 리세스 부분(190) 사이에 제공될 수 있다. 제2 범프(420) 그룹은 패키지 기판(100)의 제2 측면(102) 및 리세스 부분(190) 사이에 제공될 수 있다. 제1 피치(P10)는 제1 방향(D1)에서의 제1 그룹의 제1 범프들(410) 사이의 피치 또는 제2 그룹의 제2 범프들(420) 사이의 피치일 수 있다.
제1 범프들(410)은 제3 피치(P11)를 가질 수 있다. 제3 피치(P11)는 제2 방향(D2)과 나란한 방향에서 측정될 수 있다. 제3 피치(P11)는 제1 피치(P10)와 실질적으로 동일할 수 있다. 다른 예로, 제3 피치(P11)는 제1 피치(P10)와 다를 수 있다. 제3 피치(P11)는 예를 들어, 90μm 내지 200μm일 수 있다.
반도체 패키지 제조 공정에서, 패키지 기판(100) 및 상부 반도체칩(300)의 열팽창계수 차이로 인해 패키지 기판(100) 및 상부 반도체칩(300)의 휨(warpage)이 발생할 수 있다. 제1 피치(P10) 및 제3 피치(P11)가 90 μm보다 작으면, 상기 휨에 의해 제1 범프들(410)이 제1 기판 패드들(121) 또는 제1 상부 칩 패드들(305)과 연결되기 어려울 수 있다. 실시예들에 따르면, 제1 피치(P10) 및 제3 피치(P11)가 90 μm 이상이므로 제1 범프들(410)이 제1 기판 패드들(121) 및 제1 상부 칩 패드들(305)에 각각 양호하게 접속할 수 있다. 이에 따라, 반도체 패키지의 전기적 연결 불량이 방지될 수 있다. 실시예들에 따르면, 제1 피치(P10) 및 제3 피치(P11)가 200μm 이하이므로, 상부 반도체칩(300)이 미세 피치를 갖고, 반도체 패키지가 소형화될 수 있다.
제1 범프들(410) 각각은 제1 너비(W1)를 가질 수 있다. 제1 너비(W1)는 제1 방향(D1)에서 측정될 수 있다. 제1 범프들(410)의 제1 너비(W1)는 제1 필라 패턴들(411)의 너비일 수 있다. 제1 너비(W1)는 30μm 내지 120μm 일 수 있다. 제1 너비(W1)가 30 μm 이상이므로, 제1 범프들(410)이 제1 기판 패드들(121) 및 제1 상부 칩 패드들(305)에 양호하게 접속할 수 있다. 제1 너비(W1)가 120 μm 이하이므로, 반도체 패키지가 소형화될 수 있다.
제2 범프들(420)이 도 1b 및 도 1c와 같이 하부 반도체칩(200) 및 상부 반도체칩(300) 사이에 개재되어, 하부 반도체칩(200) 및 상부 반도체칩(300)과 전기적으로 연결될 수 있다. 예를 들어, 제2 범프들(420)은 도전 패드들(250) 및 제2 상부 칩 패드들(306) 사이에 각각 개재되어, 도전 패드들(250) 및 제2 상부 칩 패드들(306)과 각각 접속할 수 있다. 제2 범프들(420)은 제2 솔더부들(423) 및 제2 필라 패턴들(421)을 각각 포함할 수 있다.
제2 필라 패턴들(421)은 제2 상부 칩 패드들(306)의 하면들 상에 각각 배치되어, 제2 상부 칩 패드들(306)과 각각 접속할 수 있다. 제2 필라 패턴들(421)은 구리, 티타늄, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다. 제2 필라 패턴들(421)은 제2 상부 칩 패드들(306)과 다른 금속을 포함할 수 있으나, 이에 제약되지 않는다. 제2 필라 패턴들(421)의 높이들(H2)은 서로 동일할 수 있다. 예를 들어, 제2 필라 패턴들(421)의 하면들(421b)은 서로 실질적으로 동일한 레벨에 배치될 수 있다. 제2 필라 패턴들(421)의 높이들(H2)은 제1 필라 패턴들(411)의 높이들(H1)과 실질적으로 동일할 수 있다. 제2 필라 패턴들(421)의 하면들(421b)은 제1 필라 패턴들(411)의 하면들(411b)과 실질적으로 동일한 레벨에 배치될 수 있다.
제2 솔더부들(423)은 하부 반도체칩(200)의 도전 패드들(250) 상에 각각 배치될 수 있다. 예를 들어, 제2 솔더부들(423)은 도전 패드들(250) 및 제2 필라 패턴들(421) 사이에 각각 개재되어, 도전 패드들(250) 및 제2 필라 패턴들(421)과 각각 접속할 수 있다. 제2 솔더부들(423)은 대응되는 제2 필라 패턴들(421)의 하부 측벽 상으로 더 연장될 수 있으나, 이에 제약되지 않는다. 제2 솔더부들(423)은 도전 패드들(250) 및 제2 필라 패턴들(421)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 솔더부들(423)은 솔더 물질을 포함할 수 있다.
패키지 기판(100)의 상면(100a)은 하부 반도체칩(200)의 상면(200a)보다 더 낮은 레벨에 배치될 수 있다. 제1 범프들(410)의 높이는 제2 범프들(420)의 높이보다 더 클 수 있다. 제1 범프들(410)의 높이는 대응되는 제1 필라 패턴(411)의 높이(H1) 및 제1 솔더부(413) 높이(H10)의 합과 동일할 수 있다. 제2 범프들(420)의 높이는 대응되는 제2 필라 패턴(421)의 높이(H2) 및 제2 솔더부(423) 높이(H10)의 합과 동일할 수 있다.
제1 솔더부들(413) 각각의 높이(H10)는 제2 솔더부들(423) 각각의 높이(H20)보다 더 클 수 있다. 제1 솔더부들(413) 각각의 부피는 제2 솔더부들(423) 각각의 부피보다 더 클 수 있다. 이에 따라, 어느 하나의 제1 솔더부(413) 및 대응되는 제1 기판 패드(121) 사이의 제1 접촉 면적은 어느 하나의 제2 솔더부(423) 및 도전 패드(250) 사이의 제2 접촉 면적보다 더 클 수 있다. 패키지 기판(100) 또는 상부 반도체칩(300)의 휨(warpage)이 발생하더라도, 상부 반도체칩(300)은 제1 범프들(410)에 의해 제1 기판 패드들(121)과 양호하게 접속할 수 있다.
제2 범프들(420)은 제2 피치(P20)를 가질 수 있다. 제2 피치(P20)는 제1 방향(D1)에서 측정될 수 있다. 제2 범프들(420)의 피치는 제2 필라 패턴들(421)의 피치를 의미할 수 있다. 제2 피치(P20)는 제1 피치(P10)보다 작을 수 있다. 도 1a와 같이 제2 피치(P20)는 제3 피치(P11)보다 작을 수 있다. 제2 피치(P20)는 예를 들어, 10μm 내지 150μm 일 수 있다.
도 1a와 같이 제2 범프들(420)은 제2 방향(D2)과 나란한 방향에서 측정된 제4 피치(P21)를 가질 수 있다. 제4 피치(P21)는 제1 피치(P10) 및 제3 피치(P11)보다 작을 수 있다. 제4 피치(P21)는 제2 피치(P20)와 실질적으로 동일할 수 있다. 다른 예로, 제4 피치(P21)는 제2 피치(P20)와 다를 수 있다. 제4 피치(P21)는 예를 들어, 10μm 내지 150μm 일 수 있다.
실시예들에 따르면, 상부 반도체칩(300)은 비교적 많은 수의 입출력 단자를 가질 수 있다. 예를 들어, 상부 반도체칩(300)의 입출력 단자의 총 개수는 하부 반도체칩(200)의 입출력 단자의 총 개수보다 많을 수 있다. 이에 따라, 반도체 패키지 동작 시, 상부 반도체칩(300)에서 발생하는 열이 하부 반도체칩(200)에서 발생하는 열보다 더 많을 수 있다. 상부 반도체칩(300)이 하부 반도체칩(200)의 상면(200a) 상에 배치되므로, 상부 반도체칩(300)에서 발생하는 열이 외부로 보다 빠르게 방출될 수 있다. 이에 따라, 반도체 패키지의 열적 특성이 향상될 수 있다.
상부 반도체칩(300)의 입출력 단자는 제1 상부 칩 패드들(305) 및 제2 상부 칩 패드들(306)을 포함할 수 있다. 하부 반도체칩(200)의 입출력 단자는 제1 칩 패드들(205)을 포함할 수 있다. 제1 상부 칩 패드들(305)의 개수 및 제2 상부 칩 패드들(306)의 개수의 합은 하부 범프들(430)의 개수보다 더 많을 수 있다. 이에 따라, 제1 범프들(410)의 개수 및 제2 범프들(420)의 개수는 하부 범프들(430)의 개수보다 더 많을 수 있다.
패키지 기판(100)의 리세스 부분(190)이 생략된 경우, 반도체 패키지의 높이는 비교적 클 수 있다. 예를 들어, 반도체 패키지의 높이는 패키지 기판(100), 하부 반도체칩(200), 및 상부 반도체칩(300)의 높이들의 합보다 더 클 수 있다. 또한, 제1 상부 칩 패드들(305)을 제1 기판 패드들(121)과 연결시키는 것이 어려울 수 있다. 실시예들에 따르면, 패키지 기판(100)이 리세스 부분(190)을 가지고, 하부 반도체칩(200)이 리세스 부분(190) 내에 제공될 수 있다. 이에 따라, 반도체 패키지가 소형화될 수 있다. 상부 반도체칩(300)은 제1 범프들(410)을 통해 패키지 기판(100)과 접속하므로, 상부 반도체칩(300) 및 패키지 기판(100) 사이의 전기적 연결이 간소화될 수 있다.
제2 범프들(420)은 제2 너비(W2)를 가질 수 있다. 이 때, 제2 너비(W2)는 제1 필라 패턴들(411)의 너비일 수 있다. 제2 너비(W2)는 제1 방향(D1)에서 측정될 수 있다. 제2 너비(W2)는 예를 들어, 7μm 내지 70μm 일 수 있다. 제2 너비(W2)가 7 μm 이상이므로, 제2 범프들(420)이 비교적 견고할 수 있다. 제2 너비(W2)가 70 μm 이하이므로, 반도체 패키지가 소형화될 수 있다.
실시예들에 따르면, 제2 범프들(420)은 비교적 작은 제2 피치(P20) 및 제2 너비(W2)를 가지고, 제2 솔더부들(423)이 비교적 작은 높이(H2)를 가질 수 있다. 이에 따라, 제2 상부 칩 패드들(306)이 고집적화될 수 있다.
하부 반도체칩(200)이 도전 패드들(250)을 포함하여, 제2 범프들(420)이 하부 범프들(430)의 배치에 제약되지 않고 자유롭게 배치될 수 있다. 예를 들어, 제2 범프들(420) 중에서 적어도 하나는 하부 범프들(430)과 수직적으로 정렬되지 않을 수 있다. 제2 범프들(420)의 제2 피치(P20)는 하부 범프들(430)의 피치(P3)와 다를 수 있다. 다른 예로, 제2 피치(P20)는 하부 범프들(430)의 피치(P3)와 동일할 수 있다. 구체적으로, 하부 범프들(430)의 피치(P3)는 제2 피치(P20)와 동일하거나 더 클 수 있다. 하부 범프들(430)의 피치(P3)는 하부 필라 패턴들(431)의 피치일 수 있다. 하부 범프들(430)의 너비(W3)는 제2 너비(W2)와 동일하거나 더 클 수 있다. 하부 범프들(430)의 너비(W3)는 하부 필라 패턴들(431)의 너비일 수 있다.
제1 범프들(410)의 제1 피치(P10)는 제1 방향(D1)에서 제1 기판 패드들(121)의 피치 및 제1 상부 칩 패드들(305)의 피치에 대응될 수 있다. 제2 범프들(420)의 제2 피치(P20)는 제1 방향(D1)에서 도전 패드들(250) 피치 및 제2 상부 칩 패드들(306)의 피치에 대응될 수 있다. 예를 들어, 도전 패드들(250)의 피치는 제1 피치(P10), 제1 기판 패드들(121)의 피치, 및 제1 상부 칩 패드들(305)의 피치보다 작을 수 있다. 제2 상부 칩 패드들(306)의 피치는 제1 피치(P10), 제1 기판 패드들(121)의 피치, 및 제1 상부 칩 패드들(305)의 피치보다 작을 수 있다. 제1 상부 칩 패드들(305)의 피치는 제2 피치(P20), 도전 패드들(250) 피치, 및 제2 상부 칩 패드들(306)의 피치보다 더 클 수 있다.
제1 범프들(410)의 제1 너비(W1)는 제1 기판 패드들(121)의 너비 및 제1 상부 칩 패드들(305)의 너비에 대응될 수 있다. 제2 범프들(420)의 제2 너비(W2)는 도전 패드들(250)의 너비 및 제2 상부 칩 패드들(306)의 너비에 대응될 수 있다. 예를 들어, 제1 상부 칩 패드들(305)의 너비는 제2 너비(W2), 도전 패드들(250)의 너비 및 제2 상부 칩 패드들(306)의 너비보다 더 클 수 있다. 도전 패드들(250)의 너비는 제1 너비(W1), 제1 기판 패드들(121)의 너비 및 제1 상부 칩 패드들(305)의 너비 보다 더 작을 수 있다. 제2 상부 칩 패드들(306)의 너비는 제1 너비(W1), 제1 기판 패드들(121)의 너비 및 제1 상부 칩 패드들(305)의 너비 보다 더 작을 수 있다.
반도체 패키지는 제1 언더필막(610), 제2 언더필막(620), 및 몰딩막(600) 중에서 적어도 하나를 더 포함할 수 있다. 제1 언더필막(610)이 패키지 기판(100)과 상부 반도체칩(300) 사이의 제1 갭 영역 및 리세스 부분(190)과 하부 반도체칩(200) 사이의 제2 갭 영역에 제공되어, 제1 갭 영역 및 제2 갭 영역을 채울 수 있다. 제1 언더필막(610)은 하부 범프들(430) 및 제1 범프들(410)을 밀봉할 수 있다. 제1 언더필막(610)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 제1 언더필막(610)은 비도전성 필름(non-conductive film)을 사용하여 제조될 수 있다.
반도체 패키지는 제2 언더필막(620)을 더 포함할 수 있다. 제2 언더필막(620)은 하부 반도체칩(200)의 상면(200a) 및 상부 반도체칩(300)의 하면 사이의 제3 갭 영역에 제공되어, 상기 제3 갭 영역을 채울 수 있다. 제2 언더필막(620)은 제2 범프들(420)을 밀봉할 수 있다. 제2 언더필막(620)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 제2 언더필막(620)은 비도전성 필름(non-conductive film)을 사용하여 제조될 수 있다. 도시된 바와 달리, 제2 언더필막(620)이 생략되고, 제1 언더필막(610)이 하부 반도체칩(200)의 상면(200a) 및 상부 반도체칩(300)의 하면 사이의 제3 갭 영역으로 더 연장될 수 있다.
몰딩막(600)이 패키지 기판(100) 상에 제공되어, 상부 반도체칩(300)의 측벽들을 덮을 수 있다. 몰딩막(600)은 상부 반도체칩(300)의 상면을 노출시킬 수 있다. 다른 예로, 몰딩막(600)은 상부 반도체칩(300)의 상면을 더 덮을 수 있다. 몰딩막(600)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 다만, 몰딩막(600)은 제1 언더필막(610) 및 제2 언더필막(620)과 다른 물질을 포함할 수 있다.
도 1d는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅱ 선을 따라 자른 단면에 대응된다.
도 1d을 참조하면, 반도체 패키지는 패키지 기판(100), 솔더 단자들(500), 하부 반도체칩(200), 하부 범프들(430), 상부 반도체칩(300), 제1 범프들(410), 제2 범프들(420), 제1 및 제2 언더필막들(610, 620), 및 몰딩막(600)에 더하여, 열방출 구조체(700)를 포함할 수 있다.
열방출 구조체(700)는 상부 반도체칩(300)의 상면 및 몰딩막(600)의 상면 상에 제공될 수 있다. 열방출 구조체(700)는 히트 슬러그, 히트 싱크, 또는 열전달물질(TIM)층을 포함할 수 있다. 열방출 구조체(700)는 예를 들어, 금속을 포함할 수 있다.
다른 예로, 열방출 구조체(700)는 전기 전도성을 가져, 전자기파 차폐층으로 기능할 수 있다. 예를 들어, 열방출 구조체(700)는 하부 반도체칩(200) 및 상부 반도체칩들(300)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 열방출 구조체(700)는 몰딩막(600)의 측벽 상으로 더 연장되고, 패키지 기판(100)을 통해 접지될 수 있다.
도 2는 실시예들에 따른 제1 범프들의 배치를 설명하기 위한 평면도이다.
도 2를 참조하면, 반도체 패키지는 패키지 기판(100), 하부 반도체칩(200), 상부 반도체칩(300), 제1 범프들(410), 및 제2 범프들(420)을 포함할 수 있다. 패키지 기판(100), 하부 반도체칩(200), 상부 반도체칩(300), 제1 범프들(410), 및 제2 범프들(420)은 앞서 설명한 바와 실질적으로 동일할 수 있다.
다만, 제1 범프들(410)은 제1 그룹의 제1 범프들(410), 제2 그룹의 제1 범프들(410), 및 제3 그룹의 제1 범프들(410)을 포함할 수 있다. 평면적 관점에서 제1 그룹의 제1 범프들(410) 및 제2 그룹의 제1 범프들(410)의 평면적 배치는 앞서 설명한 바와 실질적으로 동일 수 있다. 제1 피치(P10), 제2 피치(P20), 제3 피치(P11), 및 제4 피치(P21)는 도 1a 및 도 1b의 예들에서 설명한 바와 같다. 제3 그룹의 제1 범프들(410)은 패키지 기판(100)의 제3 측면(103) 및 리세스 부분(190) 사이에 배치될 수 있다.
제1 범프들(410)은 제4 그룹의 제1 범프들(410)을 더 포함할 수 있다. 제4 그룹의 제1 범프들(410)은 패키지 기판(100)의 제4 측면(104) 및 리세스 부분(190) 사이에 배치될 수 있다.
예를 들어, 제2 그룹의 제1 범프들(410)은 복수의 열들을 이루고, 제2 그룹의 제1 범프들(410)은 복수의 열들을 이룰 수 있다. 상기 열들 각각은 제2 방향(D2)과 나란할 수 있다. 이와 달리, 제1 그룹의 제1 범프들(310)은 1개의 열을 이룰 수 있다. 제2 그룹의 제1 범프들(410)은 1개의 열을 이룰 수 있다. 제3 그룹의 제1 범프들(410)은 1개의 행을 이를 수 있다. 상기 행은 제1 방향(D1)과 나란할 수 있다. 이와 달리, 제3 그룹의 제1 범프들(410)은 2개 이상의 행들을 이룰 수 있다. 제1 범프들(410)의 평면적 배치는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
도 3은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅱ 선을 따라 자른 단면에 대응된다. 이하, 도 3의 설명에서 도 1a를 함께 참조한다.
도 3을 참조하면, 반도체 패키지는 패키지 기판(100), 하부 반도체칩(200), 하부 범프들(430), 상부 반도체칩(300), 제1 범프들(410), 제2 범프들(420), 및 제1 언더필막(610)을 포함할 수 있다. 패키지 기판(100), 상부 반도체칩(300), 제1 범프들(410), 및 제2 범프들(420)은 앞서 설명한 바와 실질적으로 동일할 수 있다.
하부 반도체칩(200)은 적층된 제1 하부 반도체칩(200L) 및 제2 하부 반도체칩(200U)을 포함할 수 있다. 제1 하부 반도체칩(200L)은 패키지 기판(100)의 리세스 부분(190) 내에 배치될 수 있다. 제1 하부 반도체칩(200L)은 메모리칩일 수 있다. 제1 하부 반도체칩(200L)은 제1 하부 반도체 기판(210L), 제1 하부 회로층, 제1 하부 칩 패드들(205L), 제1 관통 구조체들(230L), 제1 재배선 패턴들(270L), 및 제1 도전 패드들(250L)을 포함할 수 있다. 제1 하부 반도체 기판(210L), 제1 하부 회로층, 제1 하부 칩 패드들(205L), 제1 관통 구조체들(230L), 제1 재배선 패턴들(270L), 및 제1 도전 패드들(250L)은 도 1a 내지 도 1c에서 설명한 제1 반도체 기판(210), 제1 회로층(220), 제1 칩 패드들(205), 관통 구조체들(230), 재배선 패턴들(270), 및 도전 패드들(250)과 각각 동일 또는 유사할 수 있다.
하부 범프들(430)이 제1 하부 반도체칩(200L)의 하면 및 리세스 부분(190)의 바닥면(190b) 사이에 개재되어, 제1 하부 반도체칩(200L)의 제1 하부 칩 패드들(205L) 및 제2 기판 패드들(122)과 각각 접속할 수 있다.
제2 하부 반도체칩(200U)은 패키지 기판(100)의 리세스 부분(190) 내에 배치될 수 있다. 제2 하부 반도체칩(200U)은 제1 하부 반도체칩(200L)의 상면 상에 배치될 수 있다. 제2 하부 반도체칩(200U)은 메모리칩일 수 있다. 제2 하부 반도체칩(200U)은 제2 하부 반도체 기판, 제2 하부 회로층, 제2 하부 칩 패드들(205U), 제2 관통 구조체들(230U), 제2 재배선 패턴들(270U), 및 제2 도전 패드들(250U)을 포함할 수 있다. 제2 하부 반도체 기판, 제2 하부 회로층, 제2 하부 칩 패드들(205U), 제2 관통 구조체들(230U), 제2 재배선 패턴들(270U), 및 제2 도전 패드들(250U)은 도 1a 내지 도 1c에서 설명한 제1 반도체 기판(210), 제1 회로층(220), 제1 칩 패드들(205), 관통 구조체들(230), 재배선 패턴들(270), 및 도전 패드들(250)과 각각 동일 또는 유사할 수 있다.
제3 범프들(440)이 제1 하부 반도체칩(200L) 및 제2 하부 반도체칩(200U) 사이에 개재되어, 제1 도전 패드들(250L) 및 제2 하부 칩 패드들(205U)과 각각 접속할 수 있다. 제3 범프들(440)은 제3 솔더부들(443) 및 제3 필라 패턴들(441)을 포함할 수 있다. 제3 필라 패턴들(441)은 제2 하부 칩 패드들(205U)의 하면들 상에 각각 배치되어, 제2 하부 칩 패드들(205U)과 각각 접속할 수 있다. 제3 솔더부들(443)은 제1 도전 패드들(250L) 및 제3 필라 패턴들(441) 사이에 제공될 수 있다. 제2 하부 반도체칩(200U)은 제3 범프들(440)을 통해 제1 하부 반도체칩(200L) 및 패키지 기판(100)과 접속할 수 있다.
제2 범프들(420)은 제2 하부 반도체칩(200U) 및 상부 반도체칩(300) 사이에 개재되어, 제2 도전 패드들(250U) 및 제2 상부 칩 패드들(306)과 각각 접속할 수 있다.
제1 언더필막(610)은 패키지 기판(100)의 상면과 상부 반도체칩(300)의 하면 사이의 제1 갭 영역 및 리세스 부분(190)과 제1 하부 반도체칩(200L) 사이 그리고 리세스 부분(190)과 제2 하부 반도체칩(200U) 사이의 제2 갭 영역에 제공될 수 있다. 제1 언더필막(610)은 제1 범프들(410) 및 하부 범프들(430)을 밀봉할 수 있다.
반도체 패키지는 제2 언더필막(620) 및 제3 언더필막(630)을 더 포함할 수 있다. 제2 언더필막(620)은 제2 하부 반도체칩(200U)의 상면 및 상부 반도체칩(300)의 하면 사이의 제3 갭 영역에 제공되어, 제2 범프들(420)을 밀봉할 수 있다. 제3 언더필막(630)은 제1 하부 반도체칩(200L) 및 제2 하부 반도체칩(200U) 사이의 제4 갭 영역에 제공되어, 제3 범프들(440)을 밀봉할 수 있다. 다른 예로, 제3 언더필막(630)이 생략되고, 제1 언더필막(610)은 상기 제4 갭 영역으로 더 연장되어, 제3 범프들(440)을 더 밀봉할 수 있다.
하부 반도체칩(200)의 적층된 개수는 다양하게 변형될 수 있다. 반도체 패키지는 솔더 단자들(500) 및 몰딩막(600)을 더 포함할 수 있다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 4b는 도 4a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 4a 및 도 4b를 참조하면, 반도체 패키지는 패키지 기판(100), 복수의 하부 반도체칩들(200), 하부 범프들(430), 상부 반도체칩(300), 제1 범프들(410), 제2 범프들(420), 및 제1 언더필막(610)을 포함할 수 있다.
제1 범프들(410)은 평면적 관점에서 패키지 기판(100)의 제1 측면(101)과 리세스 부분(190) 사이, 패키지 기판(100)의 제2 측면(102)과 리세스 부분(190) 사이, 및 패키지 기판(100)의 제3 측면(103)과 리세스 부분(190) 사이에 배치될 수 있다. 제1 범프들(410)은 패키지 기판(100)의 제4 측면(104)와 리세스 부분(190) 사이에 제공되지 않을 수 있다. 제1 피치(P10), 제2 피치(P20), 제3 피치(P11), 및 제4 피치(P21)는 도 1a 및 도 1b의 예들에서 설명한 바와 같다.
하부 반도체칩들(200)은 패키지 기판(100)의 리세스 부분(190) 내에 배치되고, 서로 옆으로 이격 배치될 수 있다. 하부 반도체칩들(200) 각각은 도 1a 내지 도 1c의 실시예들에서 설명한 바와 실질적으로 동일할 수 있다. 하부 반도체칩들(200)은 메모리칩들일 수 있다. 하부 반도체칩들(200) 각각은 제1 칩 패드들(205), 관통 구조체들(230), 재배선 패턴들(270), 및 도전 패드들(250)을 포함할 수 있다.
하부 범프들(430)이 하부 반도체칩들(200)의 하면들과 리세스 부분(190)의 바닥면(190b) 사이에 각각 개재될 수 있다. 하부 반도체칩들(200)이 하부 범프들(430)을 통해 상부 반도체칩(300)과 접속할 수 있다.
제2 범프들(420)은 하부 반도체칩들(200) 및 상부 반도체칩(300) 사이에 개재될 수 있다. 제2 범프들(420)은 하부 반도체칩들(200)의 각각의 도전 패드들(250) 및 제2 상부 칩 패드들(306)과 접속할 수 있다. 이에 따라, 하부 반도체칩들(200)이 제2 범프들(420)을 통해 상부 반도체칩(300)과 접속할 수 있다.
복수의 제2 언더필막들(620)이 하부 반도체칩들(200) 및 상부 반도체칩(300) 사이의 제2 갭 영역들에 각각 제공되어, 대응되는 제2 범프들(420)을 밀봉할 수 있다.
제1 언더필막(610)은 패키지 기판(100)의 상면과 상부 반도체칩(300)의 하면 사이의 제1 갭 영역 및 리세스 부분(190)과 하부 반도체칩들(200) 사이의 제2 갭 영역에 제공될 수 있다. 제1 언더필막(610)은 하부 반도체칩들(200) 사이 및 제2 언더필막들(620) 사이로 더 연장될 수 있다. 다른 예로, 제2 언더필막들(620)이 생략되고, 제1 언더필막(610)이 하부 반도체칩들(200) 및 상부 반도체칩(300) 사이로 더 연장되어, 제2 범프들(420)을 밀봉할 수 있다.
반도체 패키지는 솔더 단자들(500) 및 몰딩막(600)을 더 포함할 수 있다.
반도체 패키지의 실시예들은 서로 조합될 수 있다. 예를 들어, 도 1a 내지 도 1c의 실시예, 도 1d의 실시예, 도 2의 실시예, 도 3의 실시예, 및 도 4a 및 도 4b의 실시예는 서로 조합될 수 있다.
도 5a 내지 도 5c는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 도 5d는 도 5c의 Ⅲ영역을 확대한 도면이다.
도 5a를 참조하면, 상부 반도체칩(300)이 준비될 수 있다. 상부 반도체칩(300)은 도 1a 내지 도 1c의 예들에서 설명한 바와 실질적으로 동일할 수 있다. 제1 필라 패턴들(411)이 제1 상부 칩 패드들(305)의 하면들 상에 각각 형성될 수 있다. 제2 필라 패턴들(421)은 제1 상부 칩 패드들(306)의 하면들 상에 각각 형성될 수 있다. 제1 필라 패턴들(411)의 높이들(H1)은 제2 필라 패턴들(421)의 높이들(H2)과 실질적으로 동일할 수 있다. 이에 따라, 제1 필라 패턴들(411) 및 제2 필라 패턴들(421)이 용이하게 형성될 수 있다. 예를 들어, 제1 필라 패턴들(411) 및 제2 필라 패턴들(421)은 단일 공정에 의해 형성될 수 있다.
제2 솔더부들(423)이 제2 필라 패턴들(421)의 하면들 상에 각각 형성되어, 제2 범프들(420)을 형성할 수 있다. 예비 상부 솔더부들(431PA)은 제1 필라 패턴들(411)의 하면들 상에 각각 형성되어, 제1 예비 범프들(410P)을 형성할 수 있다. 제1 예비 범프들(410P)은 제1 필라 패턴들(411) 및 예비 상부 솔더부들(431PA)을 포함할 수 있다.
하부 범프들(430) 및 하부 반도체칩(200)이 준비될 수 있다. 이 때, 하부 범프들(430)은 하부 반도체칩(200)의 하면 상에 각각 형성되어, 하부 반도체칩(200)의 제1 칩 패드들(205)과 각각 접속할 수 있다. 하부 범프들(430)은 하부 솔더부들(433) 및 하부 필라 패턴들(431)을 포함할 수 있다.
하부 반도체칩(200)이 상부 반도체칩(300)의 하면 상에 실장되어, 칩 스택(10)을 형성할 수 있다. 예를 들어, 하부 반도체칩(200)의 도전 패드들(250)이 제2 범프들(420)과 각각 정렬되도록, 하부 반도체칩(200)이 상부 반도체칩(300)의 하면 상에 배치될 수 있다. 제1 리플로우 공정이 수행되어, 제2 범프들(420)의 제2 솔더부들(423)이 도전 패드들(250)과 각각 연결될 수 있다. 이에 따라, 상부 반도체칩(300)이 제2 범프들(420)을 통해 하부 반도체칩(200)과 접속될 수 있다. 칩 스택(10)은 하부 반도체칩(200), 제2 범프들(420), 상부 반도체칩(300), 제1 예비 범프들(410P), 및 하부 범프들(430)을 포함할 수 있다.
하부 반도체칩(200) 및 상부 반도체칩(300) 사이에 제2 언더필막(620)이 더 형성되어, 제2 범프들(420)을 밀봉할 수 있다. 칩 스택(10)은 제2 언더필막(620)을 더 포함할 수 있다.
도 5b를 참조하면, 리세스 부분(190)을 갖는 패키지 기판(100)이 준비될 수 있다. 패키지 기판(100)은 제1 기판 패드들(121) 및 제2 기판 패드들(122)을 포함할 수 있다. 예비 하부 솔더부들(431PB)이 제1 기판 패드들(121) 상에 각각 형성될 수 있다. 예비 하부 솔더부들(431PB)은 솔더 물질을 포함할 수 있다. 도시되지 않았으나, 예비 솔더부들이 패키지 기판(100)의 제2 기판 패드들(122) 상에 각각 더 형성될 수 있다.
칩 스택(10)이 패키지 기판(100) 상에 배치될 수 있다. 예를 들어, 하부 반도체칩(200)이 패키지 기판(100)의 리세스 부분(190) 내에 제공되고, 상부 반도체칩(300)이 패키지 기판(100)의 상면 상에 배치될 수 있다. 이 때, 하부 범프들(430)이 제2 기판 패드들(122)과 각각 수직적으로 정렬되고, 제1 예비 범프들(410P)이 제1 기판 패드들(121)과 각각 수직적으로 정렬될 수 있다.
도 5c 및 도 5d를 참조하면, 상부 반도체칩(300)이 하강하여, 제1 예비 범프들(410P) 및 하부 범프들(430)이 제1 기판 패드들(121) 및 제2 기판 패드들(122)과 각각 접촉할 수 있다. 이후, 제2 리플로우 공정이 수행될 수 있다. 제2 리플로우 공정은 제1 예비 범프들(410P), 예비 하부 솔더부들(431PB), 및 하부 범프들(430)을 열처리하는 것을 포함할 수 있다. 예를 들어, 제2 리플로우 공정은 예비 상부 솔더부들(431PA), 예비 하부 솔더부들(431PB), 및 하부 솔더부들(433)의 녹는점과 동일하거나 더 높은 온도에서 수행될 수 있다. 제2 리플로우 공정에 의해 하부 솔더부들(433)은 제2 기판 패드들(122)과 각각 연결될 수 있다. 이에 따라, 하부 반도체칩(200)이 패키지 기판(100)과 전기적으로 연결될 수 있다.
상기 제2 리플로우 공정에 의해 예비 상부 솔더부들(431PA)은 예비 하부 솔더부들(431PB)과 각각 결합되어, 제1 솔더부들(413)을 형성할 수 있다. 예비 상부 솔더부들(431PA) 및 예비 하부 솔더부들(431PB) 사이의 계면들은 구분되지 않을 수 있다. 이에 따라, 제1 범프들(410)이 형성될 수 있다. 제1 범프들(410)은 제1 솔더부들(413) 및 제1 필라 패턴들(411)을 포함할 수 있다. 제1 필라 패턴들(411)의 제1 피치(P10) 및 제1 너비(W1)가 비교적 크므로, 상기 제2 리플로우 공정에서 패키지 기판(100) 또는 상부 반도체칩(300)의 휨(warpage)이 발생하더라도, 제1 솔더부들(413)이 제1 기판 패드들(121) 및 제1 필라 패턴들(411)과 양호하게 연결될 수 있다.
도 5d와 같이 예비 하부 솔더부들(431PB)이 제공되므로, 예비 상부 솔더부들(431PA) 및 예비 하부 솔더부들(431PB)의 결합에 의해 제1 솔더부들(413)이 용이하게 형성될 수 있다.
제2 리플로우 공정이 완료된 후, 하부 반도체칩(200)의 상면(200a)은 패키지 기판(100)의 상면(100a)보다 더 높은 레벨에 배치될 수 있다. 제1 필라 패턴들(411)의 높이들(H1)은 제2 필라 패턴들(421)의 높이들(H2)과 실질적으로 동일하므로, 제1 필라 패턴들(411)의 하면들(411b)은 제2 필라 패턴들(421)의 하면들(421b)과 실질적으로 동일한 레벨에 배치될 수 있다. 제1 필라 패턴들(411)의 하면들(411b) 및 패키지 기판(100)의 상면(100a) 사이의 간격은 제2 필라 패턴들(421)의 하면들(421b) 및 하부 반도체칩(200)의 상면(200a) 사이의 간격보다 더 클 수 있다. 제1 솔더부들(413) 각각의 높이(H10)는 제2 솔더부들(423) 각각의 높이(H20)보다 더 클 수 있다.
다시 도 1b를 참조하면, 제1 언더필막(610)이 상부 반도체칩(300)과 패키지 기판(100) 사이 및 하부 반도체칩(200)과 리세스 부분(190) 사이에 형성될 수 있다. 이후, 몰딩막(600)이 패키지 기판(100)의 상면(100a) 상에 형성되어, 상부 반도체칩(300)을 덮을 수 있다. 지금까지 설명한 예들에 의해 도 1a 내지 도 1c의 반도체 패키지가 제조될 수 있다.
도 6a 내지 도 6c는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들로, 도 1a의 Ⅰ-Ⅱ 선을 따라 자른 단면들에 대응된다.
도 6a를 참조하면, 리세스 부분(190)을 갖는 패키지 기판(100)이 준비될 수 있다. 패키지 기판(100)은 제1 기판 패드들(121) 및 제2 기판 패드들(122)을 포함할 수 있다. 예비 하부 솔더부들(431PB)이 제1 기판 패드들(121) 상에 각각 형성될 수 있다.
하부 반도체칩(200)의 하면들 상에 하부 범프들(430)이 형성될 수 있다. 하부 반도체칩(200)이 패키지 기판(100)의 리세스 부분(190) 내에 배치될 수 있다. 이 때, 하부 범프의 하부 솔더부들(433)은 제2 기판 패드들(122)과 각각 정렬될 수 있다.
제3 리플로우 공정이 수행되어, 하부 솔더부들(433)이 제2 기판 패드들(122)에 각각 연결될 수 있다. 이에 따라, 하부 반도체칩(200)이 하부 범프들(430)을 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제3 리플로우 공정은 예비 하부 솔더부들(431PB)을 형성하는 것 이전 또는 이후에 수행될 수 있다. 제3 리플로우 공정이 완료된 후, 하부 반도체칩(200)의 상면(200a)은 패키지 기판(100)의 상면(100a)보다 높은 레벨에 배치될 수 있다.
도 6b를 참조하면, 상부 반도체칩(300), 제1 예비 범프들(410P), 및 제2 범프들(420)이 준비될 수 있다. 이 때, 제1 예비 범프들(410P)은 제1 상부 칩 패드들(305)과 각각 접속하고, 제2 범프들(420)은 제2 상부 칩 패드들(306)과 각각 접속할 수 있다.
상부 반도체칩(300)이 하부 반도체칩(200)의 상면(200a) 및 패키지 기판(100)의 상면(100a) 상에 배치될 수 있다. 이 때, 제1 예비 범프들(410P)의 예비 상부 솔더부들(431PA)은 예비 하부 솔더부들(431PB)과 각각 정렬되고, 제2 범프들(420)의 제2 솔더부들(423)은 도전 패드들(250)과 각각 정렬될 수 있다.
도 6b 및 도 6c를 차례로 참조하면, 상부 반도체칩(300)이 하강하여, 예비 상부 솔더부들(431PA)은 예비 하부 솔더부들(431PB)과 각각 접촉하고, 제2 범프들(420)의 제2 솔더부들(423)은 도전 패드들(250)과 각각 접촉할 수 있다.
이후, 제4 리플로우 공정이 수행될 수 있다. 제4 리플로우 공정은 예비 상부 솔더부들(431PA), 예비 하부 솔더부들(431PB), 및 제2 솔더부들(423)의 녹는점과 동일하거나 더 높은 온도에서 수행될 수 있다. 제4 리플로우 공정에 의해 제2 솔더부들(423)이 도전 패드들(250)과 각각 직접 연결될 수 있다. 이에 따라, 상부 반도체칩(300)이 제2 범프들(420)을 통해 하부 반도체칩(200)과 전기적으로 연결될 수 있다.
제4 리플로우 공정에 의해 예비 상부 솔더부들(431PA)이 예비 하부 솔더부들(431PB)과 각각 결합되어, 제1 솔더부들(413)을 형성할 수 있다. 이에 따라, 제1 범프들(410)이 형성될 수 있다. 제1 범프들(410)은 제1 솔더부들(413) 및 제1 필라 패턴들(411)을 포함할 수 있다. 제1 필라 패턴들(411)의 제1 피치(P10) 및 제1 너비(W1)가 비교적 크므로, 상기 제4 리플로우 공정에서 패키지 기판(100) 또는 상부 반도체칩(300)의 휨(warpage)이 발생하더라도, 제1 솔더부들(413)이 제1 기판 패드들(121) 및 제1 필라 패턴들(411)과 양호하게 연결될 수 있다.
다시 도 1b를 참조하면, 제2 언더필막(620)이 하부 반도체칩(200) 및 상부 반도체칩(300) 사이에 형성되어, 제2 범프들(420)을 밀봉할 수 있다. 제1 언더필막(610)이 상부 반도체칩(300)과 패키지 기판(100) 사이 및 하부 반도체칩(200)과 리세스 부분(190) 사이에 형성될 수 있다. 몰딩막(600)이 패키지 기판(100)의 상면(100a) 상에 형성되어, 상부 반도체칩(300)을 덮을 수 있다. 지금까지 설명한 예들에 의해 도 1a 내지 도 1c의 반도체 패키지가 제조될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 상면 상에 리세스 부분을 갖는 패키지 기판;
    상기 패키지 기판의 상기 리세스 부분 내에 배치된 하부 반도체칩;
    상기 하부 반도체칩 및 상기 패키지 기판 상에 배치되고, 상기 하부 반도체칩보다 더 큰 너비를 갖는 상부 반도체칩;
    상기 패키지 기판 및 상기 상부 반도체칩 사이에 제공된 제1 범프들; 및
    상기 하부 반도체칩 및 상기 상부 반도체칩 사이에 제공된 제2 범프들을 포함하되,
    상기 제2 범프들의 피치는 상기 제1 범프들의 피치보다 더 작은 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제2 범프들의 너비는 상기 제1 범프들의 너비보다 더 작은 반도체 패키지.
  3. 제 3항에 있어서,
    상기 제1 범프들의 상기 피치는 90μm 내지 200μm이고,
    상기 제2 범프들의 상기 피치는 10μm 내지 150μm이고,
    상기 제1 범프들의 상기 너비는 30μm 내지 120μm이고,
    상기 제2 범프들의 상기 너비는 7μm 내지 70μm인 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제2 범프들의 높이는 상기 제1 범프들의 높이보다 더 작은 반도체 패키지.
  5. 제 1항에 있어서,
    상기 패키지 기판의 상기 리세스 부분의 바닥면 및 상기 하부 반도체칩 사이에 개재된 하부 범프를 더 포함하되,
    상기 하부 범프는 상기 제2 범프들과 수직적으로 정렬되지 않는 반도체 패키지.
  6. 제 5항에 있어서,
    상기 하부 범프는 복수로 제공되고,
    상기 하부 범프들의 피치는 상기 제2 범프들의 피치보다 크거나 같고,
    상기 하부 범프들의 너비는 상기 제2 범프들의 너비보다 크거나 같은 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제1 범프들 각각은:
    상기 패키지 기판 상의 제1 솔더부; 및
    상기 상기 제1 솔더부 및 상기 상부 반도체칩 사이의 제1 필라 패턴을 포함하고,
    상기 제2 범프들 각각은:
    상기 하부 반도체칩 상의 제2 솔더부; 및
    상기 제2 솔더부들 및 상기 상부 반도체칩 사이의 제2 필라 패턴을 포함하고,
    상기 제2 솔더부의 높이는 상기 제1 솔더부의 높이보다 더 작은 반도체 패키지.
  8. 제 7항에 있어서,
    상기 제2 필라 패턴의 하면은 상기 제1 필라 패턴의 하면과 실질적으로 동일한 레벨에 배치되는 반도체 패키지.
  9. 제 1항에 있어서,
    상기 리세스 부분의 깊이는 50μm 내지 300μm인 반도체 패키지.
  10. 제 1항에 있어서,
    상기 패키지 기판과 상기 상부 반도체칩 사이의 제1 갭 영역 및 상기 리세스 부분 및 상기 하부 반도체칩 사이의 제2 갭 영역에 제공된 언더필막을 더 포함하는 반도체 패키지.
  11. 리세스 부분을 갖는 패키지 기판;
    상기 패키지 기판의 상기 리세스 부분 내에 배치된 하부 반도체칩;
    상기 하부 반도체칩 및 상기 패키지 기판 상에 배치된 상부 반도체칩;
    상기 패키지 기판 및 상기 상부 반도체칩 사이에 제공되고, 제1 솔더부들 및 제1 필라 패턴들을 각각 포함하는 제1 범프들; 및
    상기 하부 반도체칩 및 상기 상부 반도체칩 사이에 제공되고, 제2 솔더부들 및 제2 필라 패턴들을 각각 포함하는 제2 범프들을 포함하되,
    상기 제2 필라 패턴의 높이는 상기 제1 필라 패턴의 높이와 실질적으로 동일하고,
    상기 제2 솔더부들의 높이는 상기 제1 솔더부들의 높이보다 더 작은 반도체 패키지.
  12. 제 11항에 있어서,
    상기 제2 필라 패턴들의 피치는 상기 제1 필라 패턴들의 피치보다 더 작고,
    상기 제2 필라 패턴들의 너비는 상기 제1 필라 패턴들의 너비와 실질적으로 동일한 반도체 패키지.
  13. 제 11항에 있어서,
    상기 패키지 기판의 상기 리세스 부분의 바닥면 및 상기 하부 반도체칩 사이에 개재된 하부 범프들을 더 포함하되,
    상기 제1 범프들의 개수 및 상기 제2 범프들의 개수의 총합은 상기 하부 범프들의 개수보다 더 큰 반도체 패키지.
  14. 제 11항에 있어서,
    상기 하부 범프들은 하부 솔더부들 및 상기 하부 솔더부들 상의 하부 필라 패턴들을 각각 포함하고,
    상기 하부 필라 패턴들의 피치는 상기 제2 필라 패턴들의 피치와 동일하거나 더 큰 반도체 패키지.
  15. 제 11항에 있어서,
    상기 상부 반도체칩의 너비는 상기 하부 반도체칩의 너비보다 더 크고,
    상기 상부 반도체칩의 길이는 상기 하부 반도체칩의 길이보다 더 긴 반도체 패키지.
  16. 제 11항에 있어서,
    상기 하부 반도체칩은:
    그 내부에 제공된 관통 구조체들;
    상기 하부 반도체칩의 상면 상에 배치되고, 상기 관통 구조체들과 각각 접속하는 재배선 패턴들; 및
    상기 재배선 패턴들 상에 배치되고, 상기 재배선 패턴들과 각각 접속하는 도전 패드들을 더 포함하되,
    상기 제2 솔더부들은 상기 도전 패드들과 각각 직접 접속하는 반도체 패키지.
  17. 제 16항에 있어서,
    상기 패키지 기판은 상기 상면 상에 배치된 기판 패드들을 더 포함하되,
    상기 제1 솔더부들은 상기 기판 패드들과 각각 직접 접속하는 반도체 패키지.
  18. 제 11항에 있어서,
    상기 패키지 기판의 상기 상면은 상기 하부 반도체칩의 상면보다 더 낮은 레벨에 배치되는 반도체 패키지.
  19. 상면 상에 리세스 부분을 갖는 패키지 기판;
    상기 패키지 기판의 하면 상에 배치된 솔더 단자;
    상기 패키지 기판의 상기 리세스 부분 내에 배치되고, 그 내부에 관통 구조체들을 포함하는 하부 반도체칩;
    상기 하부 반도체칩 및 상기 패키지 기판 상에 배치되고, 상기 하부 반도체칩보다 더 큰 너비를 갖는 상부 반도체칩;
    상기 패키지 기판 및 상기 상부 반도체칩 사이의 제1 범프들;
    상기 하부 반도체칩 및 상기 상부 반도체칩 사이의 제2 범프들;
    상기 패키지 기판의 상기 리세스 부분의 바닥면 및 상기 하부 반도체칩 사이에 개재된 하부 범프들; 및
    상기 패키지 기판과 상기 하부 반도체칩 사이의 제1 갭 영역 및 및 상기 패키지 기판과 상기 상부 반도체칩 사이의 제2 갭 영역에 제공되고, 상기 하부 범프들 및 상기 제1 범프들을 덮는 언더필막을 포함하되.
    상기 제1 범프들은 제1 솔더부들 및 제1 필라 패턴들을 각각 포함하고,
    상기 제2 범프들은 제2 솔더부들 및 제2 필라 패턴들을 각각 포함하고,
    상기 제2 필라 패턴들의 피치는 상기 제1 필라 패턴들의 피치보다 더 작고,
    상기 제2 필라 패턴들의 너비는 상기 제1 필라 패턴들의 너비보다 더 작은 반도체 패키지.
  20. 제 19항에 있어서,
    상기 상부 반도체칩은 제1 상부 칩 패드들 및 제1 상부 칩 패드들을 포함하고,
    상기 제1 필라 패턴들은 상기 제1 상부 칩 패드들의 하면들 상에 각각 배치되고,
    상기 제1 솔더부들은 상기 패키지 기판 및 상기 제1 필라 패턴들 사이에 각각 배치되고,
    상기 제2 필라 패턴들은 상기 제2 상부 칩 패드들의 하면들 상에 각각 배치되고,
    상기 제2 솔더부들은 상기 하부 반도체칩 및 상기 제2 필라 패턴들 사이에 각각 배치되고,
    상기 제2 필라 패턴의 높이는 상기 제1 필라 패턴의 높이와 실질적으로 동일하고,
    상기 제2 솔더부들의 높이는 상기 제1 솔더부들의 높이보다 더 작은 반도체 패키지.
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