JP5381696B2 - 回路基板積層モジュールおよび電子機器 - Google Patents
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Description
その一方で、プリント配線基板および実装部品の高周波化、高速化への対応および微細化、高集積化が求められている。
ここで現状ではIC内に取り込むことができない受動素子としては、大容量のキャパシタ、大きなインダクタンス(L値)を必要とするインダクタ等を挙げることができる。このうち大きなL値のインダクタは、周囲の回路素子に与える電磁気的な干渉が大きいことが知られている(例えば、特許文献4参照)。
さらに、インダクタを送受信部のRF回路を避けて配置する技術が知られている(例えば特許文献3参照)。
しかしながら、このような手法で干渉を防ぐには限界があり、昨今の小型化、高密度実装化にこの技術を適用することはできない。
前記第2回路基板は、前記第1回路基板に搭載されている。
前記半導体チップは、前記第2回路基板に実装されている。
前記遮蔽配線は、前記複数の回路素子の配置領域において回路素子間を通る前記第2回路基板の配線層の一部である。
そして、前記環状シールドは、前記遮蔽配線の両端部を前記第1回路基板のグランド層の異なる箇所に接続することにより形成された、基板積層方向の環状の接地電位経路である。
回路基板積層モジュールの構造例を示す。
<2.高周波回路例>
<3.インダクタ結合係数>
<4.基板積層方向の環状シールド>
<5.製品適用例>
図1に、本実施形態に関わる回路基板積層モジュールの概略断面図を示す。
図1に図解する回路基板積層モジュール1は、大別すると、第1回路基板10と、第1回路基板10の、例えば一方の主面に搭載される第2回路基板20とを有する。
配線層12Aが形成されたコア基板11の表面側に、基板樹脂層となる絶縁基板12が貼られている。同様に、配線層13Aが形成されたコア基板11の裏面に、他の基板樹脂層となる絶縁基板13が貼られている。
図1では、絶縁基板12の表面側の配線層は図示を省略している。
これらの配線層のうち、例えば、コア基板11の裏面に形成されている配線層13Aは、グランド電位が保持されるグランド層として、コア基板11の裏面面積内の比較的大きな面積を占める導電層として形成されている。以下、配線層13Aは、同一符号を用いてグランド層13Aと称する。
なお、詳細は省略するが、絶縁基板における基板貫通ビアの形成も、ほぼ同様な手法によって形成できる。
つまり、第2回路基板20は、コア基板21を有し、コア基板21の表面に不図示の配線層が形成され、コア基板211の裏面にも不図示の配線層が形成されている。
配線層が形成されたコア基板21の表面側に、基板樹脂層となる絶縁基板22が貼られている。同様に、他の配線層が形成されたコア基板21の裏面に、他の基板樹脂層となる絶縁基板23が貼られている。
図1では、基板樹脂層22の表面側の配線層(以下、上面配線層という)は、インダクタ部分以外は、図示をほとんど省略している。
図示例のインダクタLは、配線層をスパイラル形状に加工したコイル配線を4層重ねて第2回路基板20内に形成している。この層数やコイル配線の加工形状に制限はない。したがって、コイル配線の形状は曲線に限定するものではなく、四角形や直線、またはそれらの組み合わせでもよい。
ただし、本実施形態では、より具体的で実施可能な説明のため、テレビジョン受信機等に用いられるチューナ回路のフロントエンド部の一部を1チップ化した半導体チップ30を具体例として説明する。
一般に、発振器やフィルタ、整合回路、変調回路などの機能を1つのパッケージの中に集積するためには、インダクタやキャパシタを複数個使用することが必要となる。
例えばTVチューナは、アンテナによって受信された放送信号をキャパシタとインダクタの同調回路によって目的とする周波数に同調させる必要がある。また、この受信信号は、高周波アンプを通じて、キャパシタとインダクタによって構成された段間同調回路にて同調させる必要がある。このようなチューナを上述した回路基板積層モジュール1において同調回路のキャパシタはICに内蔵されることも可能であるが、インダクタはICに現状では外付けされる。
図2に図解するチューナ・フロントエンドIC(半導体チップ30)の受信周波数が、46〜147[MHz](VLバンド)、147〜401[MHz](VHバンド)、401〜887[MHz](Uバンド)の3バンド対応となっている。これは、各国のテレビ放送で使用されている周波帯域と対応している。このIC(半導体チップ30)は、入力信号を3バンドで受信するための構成としてバンドパスフィルタ(BPF)とRFアンプを3組持っている。具体的には、VLバンド対応のフィルタ31VLおよびRFアンプ32VLと、VHバンド対応のフィルタ31VHおよびRFアンプ32VHと、Uバンド対応のフィルタ31UおよびRFアンプ32Uとが入力端子に並列に設けられている。
なお、入力端子とアンテナ端子T1との間に、ICとは別の個別部品としてバラン40(インピーダンス調整のための位相整合器)が接続される。また、ICの初段には不図示のアンテナスイッチが設けられている。アンテナからバラン40を経てIC内に入力された受信信号は、図示を省略しているアンテナスイッチにより上記3つのバンドごとの処理経路(フィルタ(BPF)とRFアンプの処理経路)が選択可能となっている。
2つのミキサ33A,33Bの後段には、イメージ除去部36、ノイズ除去のためのフィルタ37およびIFアンプ38が直列接続されている。IFアンプ38と前記したバンドごとのRFアンプ32は、外部入力によりゲイン制御が可能となっている。
VCO34は、PLL制御回路41からの制御電圧に応じた周波数で発振する。
PLL制御回路41は、内蔵する分周器でVCO出力を分周するとともに、内蔵する位相比較部でVCO出力を、外部から与えられる基準信号と比較する。この比較結果が、PLL制御回路41内のループフィルタに供給されて分周器の出力と基準信号の位相差に応じてレベルが変化する直流電圧が取り出される。この直流電圧はVCO34に発振周波数の制御電圧として与えられる。発振回路43はループフィルタの制御クロックを外付けの水晶発振器に基づいて制御する。
図3は、UHFの同調回路方式において、目的の周波数を同調するフィルタ回路部分のブロック図を示す。
図3に図解するフィルタ回路部分は、可変容量CAおよびインダクタLAを含む同調回路31Aと、高周波アンプ32と、フィルタおよびインダクタLBを含む段間同調回路31Bとを有して構成されている。
以上のインダクタ間干渉によるゲイン特性のリニアリティ低下は、VL帯、VH帯でも共通する。
高周波アンプ32は、アンテナから入力される放送信号波のレベルが高いときには、出力ゲインを下げてミキサへの入力レベルを最適に調整するように動作させ、出力ゲインは制御電圧(VAGC)の増加とともに減少する。理想的には制御電圧(VAGC)の増加とともに出力ゲインがリニアに減少すべきであるが、アンプ自体の飽和特性に加えて後段の影響を受けてその減少が途中で飽和することがわかる。
その飽和が始まる制御電圧値は、入力側のインダクタLAと出力側のインダクタLBの結合係数kに依存することが、このシミュレーション結果からわかる。結合係数kが±0.001以下が目標とする値であり、それより結合係数kが1桁以上大きいと高妨害性能を持った高周波アンプ特性としては使えない。
相互インダクタンスは、2つのインダクタとインダクタの間の磁界の変化によって生じる。インダクタに高周波信号が入力されると交流の磁界が発生し、周辺のインダクタや配線に誘導起電力が生じる。誘導起電力によって生じる誘導電流が、本来絶縁されている回路と回路の間に流れて不要な干渉信号となり問題を発生する。そのため、相互インダクタンスが大きいほど、干渉量が増加する。
この平面方向の環状シールドはグランド電位で接地されているが、平面パターン100の環状シールドを含むインダクタ素子部の占有面積が大きく、また、インダクタLからの磁束によって環状シールドで渦電流損失が発生する。このため、インダクタ特性が低下する。
したがって、シールド効果によるインダクタ間の干渉はある程度抑制できても、小型の回路基板積層モジュールのインダクタシールド構造として、図5の構造は採用できない。
しかしながら、限られた空間において広い面積の配線を配置することは、SiPの小型化、高集積化の妨げとなっている。また、インダクタからの磁束による渦電流損失が大きく、インダクタ特性そのものが低下してしまう。
図6は、個々のインダクタを平面的な閉回路の細い配線でシールドする際の、効果の説明図である。この細い閉回路配線には直流電圧(グランド電圧)が印加されるが、配線が細いため面積的な不利益の増大は最小限に抑えられる。特許文献4では、その効果を以下のように説明している。
左方の干渉源側インダクタによるループ220に交流信号電流が流れると、交流磁界250が発生する。その向きは、ビオ・サバールの法則より、干渉源側インダクタによるループ220が作る面に垂直で電流260の方向に右ねじを回したときに前記右ねじが進む向き310になる。交流磁界250は電流260の向きと大きさの変化とともに逆向きにも変化する。
誘導電流280の向きは、レンツの法則により、面に生じる磁界を打ち消す方向320に磁界を発生させる方向である。被干渉側インダクタによるループ240が作る面には、垂直に向き330に交流磁界が生じる。レンツの法則により、被干渉側インダクタによるループ240に誘導電流270、被干渉側干渉低減用配線によるループ230に誘導電流290が流れる。電流270と電流290の向きは、磁界330を打ち消す方向340に磁界を発生させる方向である。
即ち、入力される電流260から磁界310,250,330を介して出力電流である誘導電流270となって伝達される干渉信号が低減されたことが示される。
なお、この原理から、干渉低減用配線が、干渉源側又は被干渉側のいずれか一方にのみ配置されても、双方に配置されるよりも効果は下がるが、干渉が低減されることとなる。
但し、次に検討結果を示すように、干渉を十分抑えるためには、シールドをグランドに接地しインピーダンスを下げる必要があるが、特許文献4に記載された細い閉回路配線ではインピーダンス低減が十分でない。
そこで、本実施形態では、基板積層方向の環状シールドを以下のような構造として提案する。
図1に示すように、本実施形態の回路基板積層モジュール1では、コア基材に絶縁層(絶縁基板)と配線層とが交互に積層されたビルドアップ型の多層配線基板の配線層をスパイラル状にしてインダクタLを形成している。この基板積層構造を利用したスパイラル状のインダクタLは、インターポーザ基板(第2回路基板20)の表面に実装された半導体チップ30の外付けの回路部品として用いられる。具体的には、半導体チップ30が図2に示すチューナ回路の一部である場合、3つの受信信号の周波数帯(バンド)ごとに入力側のインダクタLAと出力側のインダクタLBが必要である(図3参照)。この合計6個のインダクタは、全て図1に示すような、基板積層構造を利用したスパイラル形状のインダクタとして設けられることが望ましい。
図8(A)に、この環状シールドを構成する部分を、より分かりやすく斜視図で示す。図8(B)は、グランド電位が保持される部分、つまり環状シールドを構成する部材の全体形状を平面視で示す図である。
何れの場合も、第2基板貫通ビア24が、その下方の第1回路基板10に形成された第1基板貫通ビア15を介してグランド層13Aに接続されている。
本実施形態における環状シールドは、この既存のIC接地構造の一部を利用することに特徴の一つがある。
これらの模式平面図においては、第2回路基板20の右下の隅側に半導体チップ30が実装されている。半導体チップ30より一回り大きな四角枠は、グランド層13Aを表している。
半導体チップ30の周辺領域に複数の回路素子としてインダクタLが所定数配置される。例えば、図2の例では、3バンドの各々に対して入力側と出力側に2つ、合計6つのインダクタLが配置される。但し、この模式平面図では、そのうち相互干渉を防止したい2つのインダクタLのみ示している。
この例では、半導体チップ30の表面に、その周縁部を周回する回路接地線39の幹線39Aと、幹線39Aからチップ内部に延びて各回路ブロックに接地電圧を与える枝線39Bが設けられている。
幹線39Aや枝線39Bは、適宜チップ内貫通ビアで裏面のBGAに接続され、これにより第2回路基板20に接地電圧を共有する接続構造となっている。特に高周波用途の半導体チップ30においては、その内部の接地電圧接続経路はインピーダンスが低く設計されている。
この3つの特性図を比べると、シールドが全く形成されていない比較例1の結合係数kが0.01レベルと最も高い。また、比較例2では、結合係数kが0.003レベルとかなり低減されるが、図4で説明した0.001以下のターゲットレベルには未だ達していない。
一方、本発明が適用された図7(A2)の特性図では、結合係数kが0.001のレベルとなっており、相互インダクタンスが十分に低減されている。なお、チップ内貫通ビアを用いるか、ワイヤボンディングによる接続経路を用いるかにかかわらず、この結合係数kが0.001のレベルとなる。
一方、比較例2の場合、導電層である環状シールドがインダクタに近く渦電流損失が大きい上、接地電圧接続ノインピーダンスが大きいため、インダクタ間の干渉防止に効果はあるが、十分でない。
一方、比較例2の場合も細い閉回路配線によって面積増大は極力抑えられているが、結合係数kの低下が不十分であることからインダクタL間をさらに離すなどの措置をとると面積増大は避けられない。
また、図7では、半導体チップ30を片隅に寄せた配置を行っているが、このチップ配置に限定はない。但し、インダクタLが6個程度の場合、第2回路基板20の上面の片隅に半導体チップ30を寄せたほうが、インダクタLを配置するスペースの確保がしやすい。一方、インダクタLの数が例えば10個程度と多くなると、半導体チップ30を第2回路基板20の中央に配置した方がインダクタの配置効率が高いこともある。
遮蔽配線25は、第2回路基板20の再上層の階層以外の階層の配線層を利用して形成してもよい。また、インダクタLが複数の階層の配線層を利用している場合、その階層ごとに遮蔽配線25を配置して、異なる階層の遮蔽配線25を同電位となるように第2基板貫通ビア24で相互に接続してもよい。
上記構造は、例えば図9に示すテレビジョン表示装置(以下、テレビと略称する)、その他の電子機器、特にチューナを有する電子機器に適用することができる。以下に、本実施形態が適用される電子機器の代用的な例について説明する。
Claims (10)
- 第1回路基板と、
前記第1回路基板に搭載されている第2回路基板と、
前記第2回路基板に実装されている半導体チップと、
前記半導体チップの外付け素子として、前記第2回路基板の配線層を利用して形成されている複数の回路素子と、
前記複数の回路素子の配置領域において回路素子間を通る前記第2回路基板の配線層の一部である遮蔽配線と、
前記遮蔽配線の両端部を前記第1回路基板のグランド層の異なる箇所に接続することにより形成された、基板積層方向の環状シールドと、
を有する回路基板積層モジュール。 - 前記遮蔽配線の一方端側から前記グランド層に至る電気的接続経路を、前記半導体チップの回路接地線を前記グランド層に接続させる回路接地経路と共用している
請求項1に記載の回路基板積層モジュール。 - 前記回路接地線が前記第1および第2回路基板の基板貫通ビアを介して前記グランド層に電気的に接続された前記回路接地経路を有し、
前記回路接地線は、前記遮蔽配線の一方端が接続される箇所と異なる箇所で前記第2回路基板の基板貫通ビアとの電気的接続がとられている
請求項2に記載の回路基板積層モジュール。 - 前記回路接地線は、前記半導体チップの集積回路ブロック群の全体を囲むようにチップ上面内の周縁部分に配置されて前記遮蔽配線が接続された幹線を有し、
前記遮蔽配線と前記幹線との接続箇所と異なる幹線箇所で、当該幹線と前記第2回路基板の基板貫通ビアとの電気的接続がとられている
請求項3に記載の回路基板積層モジュール。 - 前記遮蔽配線の他方端が、前記第2回路基板の周縁部側で前記第1および第2回路基板の基板貫通ビア同士を接続した基板間接続構造によって前記グランド層と接続されている
請求項4に記載の回路基板積層モジュール。 - 前記回路素子として、前記第2回路基板が有する複数階層の配線層を利用して形成された積層インダクタを有する
請求項5に記載の回路基板積層モジュール。 - 複数の前記積層インダクタの各々は、前記半導体チップ内の集積回路の信号処理経路の入力側インダクタと出力側インダクタに対応して設けられ、
前記遮蔽配線で区分けされる一方側の少なくとも1つの積層インダクタと、他方側の少なくとも1つの積層インダクタは、同時に信号処理経路への接続と遮断が制御される
請求項6に記載の回路基板積層モジュール。 - 前記半導体チップは、前記幹線から分岐した少なくとも1つの分岐線に集積回路内部で接続された回路内チップ貫通ビアを有し、当該回路内チップ貫通ビアの半導体チップの裏面側端面、または、当該端面に接続された裏面配線が、前記第2回路基板のチップ実装面に設けられ基板貫通ビアの端面、または、当該端面に接続された配線に、バンプを介して接続されている
請求項5〜7の何れかに記載の回路基板積層モジュール。 - 前記回路素子として、前記第2回路基板が有する複数階層の配線層を利用して形成された積層インダクタを有する
請求項1に記載の回路基板積層モジュール。 - マザーボードとしての第1回路基板を機器筐体の内部に有し、
前記第1回基板は、
当該第1回路基板に搭載されている第2回路基板と、
前記第2回路基板に実装されている半導体チップと、
前記半導体チップの外付け素子として、前記第2回路基板の配線層を利用して形成されている複数の回路素子と、
前記複数の回路素子の配置領域において回路素子間を通る遮蔽配線と、
前記遮蔽配線の両端を前記第1回路基板のグランド層の異なる箇所に接続することにより形成された、基板積層方向の環状シールドと、
を有する電子機器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009296070A JP5381696B2 (ja) | 2009-12-25 | 2009-12-25 | 回路基板積層モジュールおよび電子機器 |
US12/926,288 US8482107B2 (en) | 2009-12-25 | 2010-11-08 | Circular shield of a circuit-substrate laminated module and electronic apparatus |
CN201010595655.XA CN102164258B (zh) | 2009-12-25 | 2010-12-20 | 电路基板层叠模块及电子设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009296070A JP5381696B2 (ja) | 2009-12-25 | 2009-12-25 | 回路基板積層モジュールおよび電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011138816A JP2011138816A (ja) | 2011-07-14 |
JP5381696B2 true JP5381696B2 (ja) | 2014-01-08 |
Family
ID=44186431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009296070A Expired - Fee Related JP5381696B2 (ja) | 2009-12-25 | 2009-12-25 | 回路基板積層モジュールおよび電子機器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8482107B2 (ja) |
JP (1) | JP5381696B2 (ja) |
CN (1) | CN102164258B (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101935502B1 (ko) * | 2012-08-30 | 2019-04-03 | 에스케이하이닉스 주식회사 | 반도체 칩 및 이를 갖는 반도체 패키지 |
US9035194B2 (en) * | 2012-10-30 | 2015-05-19 | Intel Corporation | Circuit board with integrated passive devices |
US20140167900A1 (en) | 2012-12-14 | 2014-06-19 | Gregorio R. Murtagian | Surface-mount inductor structures for forming one or more inductors with substrate traces |
JP5783186B2 (ja) * | 2013-01-21 | 2015-09-24 | 株式会社村田製作所 | 積層基板モジュール |
CN103151341B (zh) * | 2013-03-13 | 2015-05-13 | 华进半导体封装先导技术研发中心有限公司 | 系统级封装结构 |
US9142475B2 (en) | 2013-08-13 | 2015-09-22 | Intel Corporation | Magnetic contacts |
CN105659375B (zh) | 2014-09-26 | 2021-08-24 | 英特尔公司 | 柔性封装架构 |
US9425143B2 (en) | 2014-11-17 | 2016-08-23 | Qualcomm Incorporated | Integrated device package comprising an electromagnetic (EM) passive device in an encapsulation layer, and an EM shield |
US9810520B2 (en) | 2015-10-05 | 2017-11-07 | General Electric Company | Measuring relative concentricity deviations in a confined space between two circumferential elements |
US10030961B2 (en) | 2015-11-27 | 2018-07-24 | General Electric Company | Gap measuring device |
US11013105B2 (en) * | 2018-09-12 | 2021-05-18 | Canon Kabushiki Kaisha | Image pickup unit and image pickup apparatus |
CN110176439A (zh) * | 2019-05-29 | 2019-08-27 | 中国电子科技集团公司第四十三研究所 | 一种模块SiP结构及其制造方法 |
CN111029338A (zh) * | 2019-11-22 | 2020-04-17 | 中国电子科技集团公司第十三研究所 | 电路基板及堆叠电路结构 |
US11310907B2 (en) * | 2019-11-27 | 2022-04-19 | Intel Corporation | Microelectronic package with substrate-integrated components |
US11503704B2 (en) * | 2019-12-30 | 2022-11-15 | General Electric Company | Systems and methods for hybrid glass and organic packaging for radio frequency electronics |
US11201602B1 (en) | 2020-09-17 | 2021-12-14 | Analog Devices, Inc. | Apparatus and methods for tunable filtering |
US11201600B1 (en) | 2020-10-05 | 2021-12-14 | Analog Devices, Inc. | Apparatus and methods for control and calibration of tunable filters |
JP2022090557A (ja) * | 2020-12-07 | 2022-06-17 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
US11616019B2 (en) * | 2020-12-21 | 2023-03-28 | Nvidia Corp. | Semiconductor assembly |
US20230317598A1 (en) * | 2022-03-31 | 2023-10-05 | Mediatek Inc. | Semiconductor device using one or more slots added to isolation region surrounding inductor for isolation improvement |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58158990A (ja) * | 1982-03-16 | 1983-09-21 | マスプロ電工株式会社 | 高周波回路基板 |
JP3521868B2 (ja) | 2000-10-31 | 2004-04-26 | 株式会社村田製作所 | フィルタ、アンテナ共用器及び通信機装置 |
JP4541800B2 (ja) | 2004-08-20 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | インダクタを備えた半導体装置 |
DE102005048416B3 (de) * | 2005-10-10 | 2007-01-18 | Siemens Ag | Elektrische Vorrichtung |
CN1960580B (zh) * | 2005-11-03 | 2011-06-29 | 歌尔声学股份有限公司 | 适于量产的硅麦克风封装 |
JP4304677B2 (ja) | 2006-11-27 | 2009-07-29 | 日立金属株式会社 | 複合積層モジュール及びこれを用いた通信機 |
CN101595771B (zh) * | 2007-01-29 | 2011-09-14 | 日本电气株式会社 | 电子装置的屏蔽结构以及包括屏蔽结构的电子装置 |
JP5223270B2 (ja) | 2007-09-03 | 2013-06-26 | セイコーエプソン株式会社 | 整合回路及びバラン回路 |
US20090072357A1 (en) * | 2007-09-13 | 2009-03-19 | Jinbang Tang | Integrated shielding process for precision high density module packaging |
JP2009302803A (ja) * | 2008-06-12 | 2009-12-24 | Sony Corp | インダクタモジュール、シリコンチューナモジュールおよび半導体装置 |
-
2009
- 2009-12-25 JP JP2009296070A patent/JP5381696B2/ja not_active Expired - Fee Related
-
2010
- 2010-11-08 US US12/926,288 patent/US8482107B2/en active Active
- 2010-12-20 CN CN201010595655.XA patent/CN102164258B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN102164258B (zh) | 2015-11-18 |
JP2011138816A (ja) | 2011-07-14 |
US20110156224A1 (en) | 2011-06-30 |
US8482107B2 (en) | 2013-07-09 |
CN102164258A (zh) | 2011-08-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121218 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130822 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130903 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130916 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5381696 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |