JP2011082371A - 積層インダクタ内蔵の多層配線板、チューナーモジュール、および、電子機器 - Google Patents

Abstract

【課題】インダクタ特性の低下を防止または抑制可能な多層配線板とする。
【解決手段】第１インダクタ２１は、プリント配線板２０の複数層に層ごとに配置されたコイル配線１〜３を層間で接続している。第２インダクタ２２は、第１インダクタ２１と異なる複数層に層ごとに配置されたコイル配線４〜６を層間で接続し、第１インダクタ２１と平面視で一部または全部が重なっている。そして、第１および第２インダクタ２１,２２の２つの配線配置方向ＤＬ１,ＤＬ２が同一直線状からずれている。
【選択図】図１

Description

本発明は、内部の複数層に層ごとに配置されたコイル配線を層間で接続しているインダクタを複数、スタックして有する、多層インダクタ内蔵の多層配線板に関する。また、本発明は、上記多層配線板をチューナーデバイスの外部接続素子として用い、チューナーデバイスと多層インダクタとをモジュール化したチューナーモジュールに関する。さらに、本発明は、上記チューナーモジュールを筐体内に有する電子機器に関する。

電子機器には様々なインダクタが用いられている。特に、大きなインダクタンスをもつインダクタが、半導体デバイスやプリント配線基板の外付け部品や実装部品として多用されている。

大きなインダクタンスをもつインダクタの用途として、代表的なものではチューナ等の共振回路やフィルタを挙げることができる。

電子部品としてのインダクタは、巻き線や導電体積層などにより形成される（例えば、特許文献１参照）。

インダクタをより小型化、薄型化するためには、半導体基板や樹脂基板（プリント配線基板やモジュール実装基板）に直接、平面型のインダクタを半導体プロセスやプリント基板形成プロセスで形成する方法が知られている（例えば、特許文献２および３参照）。

上記特許文献２および３に記載の構造にすることで、外付けの部品をプリント配線板やインターポーザといった多層配線板に内蔵されるインダクタで置き換えることができるようになる。
但し、インダクタを多層配線板に内蔵させる場合、インダクタ周囲の比誘電率や透磁率が配線板内部構成、例えば多層配線間樹脂などによって制限されるため回路特性が低下することに考慮する必要がある。

特許文献２には、ＲＦチューナに用いられる平衡−不平衡変換回路、あるいは、トランスなど、２つのインダクタをＭ結合するように多層配線板内に配置した構成が開示されている。この場合、結合効率を上げるため同一形状のコイル配線の平面同士が対向するように２つのインダクタを配置し、その間を空気とするキャビティ構造となっている。これにより、強くＭ結合しながらも、静電結合による誘電損失等を低く抑えることができ、損失の少ないインダクタ回路を実現している。

また、ＲＦチューナでは高周波共振回路にもインダクタが使用される。この場合、大きなインダクタンスをもつものとしては、基本的に高周波共振回路ごとに単一のインダクタが必要である。
かかるインダクタを多層配線板内部に多層配線を用いて形成した場合、インダクタが周囲の電源線等の導電部材と電気的に結合し、これにより回路特性が低下することに配慮する必要がある。

特許文献３に記載の技術では、多層配線板に内蔵されるインダクタの直下又は直上のアース層、配線層又は電源層に切り欠き部を設けている。これにより、等価的にアース層、配線層又は電源層と印刷インダクタとの距離を広げ、インダクタの寄生容量を低減し、インダクタの自己共振周波数の低下を防止することができる。

特開２００２−３１９５０８号公報 特開２００８−０９１５００号公報 特許第２８９８８１４号

しかし、上記特許文献３の技術によれば、多層配線板に内蔵されるインダクタの特性を外付け部品と遜色ない特性にするために、多層配線板に内蔵されるインダクタの占有面積（いわゆるフットプリント）を外付け部品の約１.５〜２倍にする必要がある。

このインダクタの配線板内へのインプリメントが、いわゆるプリント配線板やモジュール（プリント配線板に実装される小型の基板部品）などの多層配線板のサイズを縮小できないネックとなる可能性が高い。

特に取り扱う周波数が高いプリント配線板などの回路実装板やモジュールは、大きなインダクタンスのインダクタを幾つも必要とするものがある。
そのような場合、モジュールや回路実装板などの多層配線板の内部で、複数のインダクタを互いに電気的には非接続としてスタックさせることが考えられる。

このとき、スタックされた複数のインダクタ間の干渉によって各々のインダクタ特性が低下することは避けなければならない。

本発明は、インダクタ特性の低下を防止または抑制可能な積層インダクタ内蔵の多層配線板を提供するものである。また、本発明は、上記多層配線板をチューナーデバイスの外部接続素子として用い、チューナーデバイスと多層インダクタとをモジュール化したチューナーモジュールを提供するものである。さらに、本発明は、上記チューナーモジュールを筐体内に有する電子機器を提供するものである。

本発明に関わる積層インダクタ内蔵の多層配線板は、第１および第２インダクタを内部に有する。
前記第１インダクタは、多層配線板の複数層に層ごとに配置されたコイル配線を層間で接続している。
前記第２インダクタは、前記第１インダクタと異なる複数層に層ごとに配置されたコイル配線を層間で接続し、前記第１インダクタと平面視で一部または全部が重なっている。
そして、前記第１および第２インダクタの２つの前記配線配置方向が同一直線状からずれている。ここで“配線配置方向”とは、「コイル中心軸を通る任意の断面で複数層に配置された複数のコイル配線を層間で結ぶ方向」のことである。

以上の構成によれば、第１および第２インダクタのそれぞれは、複数のコイル配線が配線積層方向で電気的、磁気的に強く結合する。そのため、配線積層方向に合成磁界を発生する。

ここで仮に、その合成磁界が向かう先に導電体があるとすると、導電体内で渦電流が生じ、これにより合成磁界が弱められて渦電流損失というインダクタ特性の低下につながる。
特に２つのインダクタが多層配線板内で１層以上離してスタックされている場合、一方のインダクタにとっては他方のインダクタの最も近いコイル配線が上記渦電流損失の原因となる導体となる可能性が高い。このことは他方のインダクタにとっても同様である。

本発明に関わる上記構成では、第１および第２インダクタにおいて、既に定義した配置配線方向が同一直線状からずれているため、一方のコイル配線が他方のインダクタにとって渦電流損失の原因となることが回避される。あるいは、渦電流損失が発生したとしても、その程度は、空芯サイズが各層で一定な同一形状の２つのインダクタを単純に重ねる場合（本発明が非適用の例）より軽微である。

本発明に関わるチューナーモジュールは、上記構成の多層配線板に実装されたチューナーデバイスをさらに有する。このチューナーデバイスは、前記第１および第２インダクタの何れか一方を切り換えて動作に用いるデバイス（例えばＩＣチップ）である。

本発明に関わる電子機器は、筐体内にチューナーモジュールを有し、このチューナーモジュールが、上記構成の多層配線板と、多層配線板に実装された上記チューナーデバイスとを有する。

本発明によれば、インダクタ特性の低下を防止または抑制可能な積層インダクタ内蔵の多層配線板を提供することができる。また、本発明によれば、上記多層配線板をチューナーデバイスの外部接続素子として用い、チューナーデバイスと多層インダクタとをモジュール化したチューナーモジュールを提供することができる。さらに、本発明によれば、上記チューナーモジュールを筐体内に有する電子機器を提供することができる。

第１の実施形態に関わるインダクタ内蔵の多層配線板の断面構造図である。 第１の実施形態に関わるインダクタ内蔵の多層配線板の配線層パターン図である。 比較例に関わるインダクタ内蔵の多層配線板の断面構造図である。 第２の実施形態に関わるインダクタ内蔵の多層配線板の断面構造図である。 第３の実施形態に関わり、本発明が適用される前のチューナーモジュールの平面図である。 第３の実施形態に関わるチューナーモジュールの平面図である。 第４の実施形態に関わるテレビジョン装置（電子機器の一例）の斜視図である。

本発明の実施形態を、図面を参照して、以下の手順で説明する。
１．第１の実施の形態：積層インダクタ内蔵の多層配線板において、とくに空芯サイズが各層で同一のコイル配線形状を有する２つのインダクタを積層した場合の実施形態である。
２．第２の実施の形態：積層インダクタ内蔵の多層配線板において、とくに空芯サイズが各層で順次変化するコイル配線形状を有する２つのインダクタを積層した場合の実施形態である。
３．変形例。
４．第３の実施の形態：チューナーモジュールの実施形態である。
５．第４の実施の形態：電子機器の実施形態である。

＜１．第１の実施の形態＞
図１は、第１の実施形態に関わるインダクタ内蔵の多層配線板の断面構造図である。
図２は、本実施形態の多層配線板の配線層パターン図であり、図１は、この図２のＡ−Ａ’線に沿った断面を表している。

［プリント配線板構造］
図１に図解するように、本実施形態の多層配線板（プリント配線板２０）は、配線層１〜６を、各層間に樹脂７を介在させて積層させたものである。
なお、プリント配線板２０は、剛性が高い樹脂基板かフレキシブル基板かを問わないが、例えば高周波ＩＣの実装を不図示の領域で行うような場合、ガラスエポキシ樹脂等の熱や圧力で硬化する樹脂が配線層間に介在することで比較的高い剛性が確保される。高い高周波特性を考慮する場合、特殊な樹脂を用いる場合もあり、樹脂７の種類は限定されない。

配線層１〜６は、銅等の導電率が高い配線材料から構成されるが、高い高周波特性を考慮するような場合、特殊な導電材料を用いる場合もあり、その材料に限定はない。例えば、低抵抗導電材料の周囲を磁性体で囲むような２種類以上の材料で各配線層１〜６を構成してもかまわない。

図解したプリント配線板２０は、２つのインダクタ（第１インダクタ２１および第２インダクタ２２）を内部でスタックさせている。このとき、各インダクタは、それぞれの配線層をコイル配線のパターンに加工したもの（以下、配線層と同じ符号を用いて、コイル配線１〜６と呼ぶ）を３層ずつ有している。
このインダクタのスタック数、また各インダクタが使用する配線層の数も図解した例に限定されない。したがって、配線層の総数も図示のように６層に限定されず任意である。

第１インダクタ２１は、そのコイル配線１〜３と、コイル配線１と２、２と３のそれぞれを層間で接続する接続部（以下、ビアと呼ぶ）とを有する。図１では第３層目のコイル配線３の一端部と、第２層目のコイル配線２の他端部とを相互接続するビア８のみ示している。同様に、コイル配線２と第１層目のコイル配線１とが、プリント配線板２０内部に形成された不図示のビアで相互接続される。
このような接続によって、第１インダクタ２１は、１本の導体ラインを流れる電流が、３層の各層で周回しては他の層にビアを介して流れることで、螺旋コイルと同様な機能を果たす。

第２インダクタ２２も第１インダクタ２１と同様にそのコイル配線４〜６と、コイル配線４と５、５と６のそれぞれを層間で接続する接続部（ビア）とを有する。図１では第６層目のコイル配線６の一端部と、第５層目のコイル配線５の他端部とを相互接続するビア９Ａのみ示している。同様に、コイル配線５と第４層目のコイル配線４とが、プリント配線板２０内部に形成された不図示のビアで相互接続される。
このような接続によって、第２インダクタ２２は、１本の導体ラインを流れる電流が、３層の各層で周回しては他の層にビアを介して流れることで、螺旋コイルと同様な機能を果たす。

プリント配線板２０の表面側のコイル配線６と、裏面側のコイル配線１は、それぞれ保護層１０により被覆されている。

［コイル配線パターンとその接続］
ここで図２は、第１および第２インダクタ２１,２２のコイル配線1〜５の何れか（ここではコイル配線５を例示）が配線された層の平面図である。
この平面図に現れているように、コイル配線５は２重の渦巻き形状を有する。コイル配線５の一端は丸いパッド形状となっており、そのパッドがビア９Ａに接続されることで、図１に示す上層のコイル配線６の他端と接続される。

一方、コイル配線５の他端にも丸いパッドが設けられ、これがビア９Ｂに接続されている。このコイル配線５の他端はビア９Ｂを介して、図１に示す下層のコイル配線４の一端と接続される。

下層のコイル配線４も図２と同様に形成されている。但し、ビア９Ｂの配置位置は、図２と反対側の位置である。つまり、図２において符号“９Ｃ”で示すビアの位置に、ビア９Ｂが配置される。
このように第２インダクタ２２では、ビア９Ａとビア９Ｂの組み合わせと、ビア９Ａとビア９Ｃの組み合わせを階層が上がるごとに交互にしており、これにより全体で螺旋と同様な導体ラインのつながりとなる。

このとき積層方向で隣り合う層のコイル配線で電流の向きが同じ方向となるようにするとよい。このとき、３層のコイル配線４〜６で磁束が互いに強め合うことで、図１に符号で“４０”で示すように大きな合成磁束線が３層の導体の周囲に形成される。

以上の第２インダクタ２２の配線パターンとその接続の仕方は、基本的に第１インダクタ２１でも同じである。
そして、図１に示すように、第１インダクタ２１において、積層方向で隣り合う層のコイル配線で電流の向きが同じ方向となるようになっている。そのため、３層のコイル配線１〜３で磁束が互いに強め合うことで、図１符号で“３０”で示すように大きな合成磁束線が３層の導体の周囲に形成される。

ここで“配線配置方向”および“空芯サイズ”を、以下のように定義する。
図１に示すように、２重の渦巻き線の、例えば外側のコイル配線において、上下に配線面が対向する３つの配線の中心を結ぶ階層方向の線（太い双頭の矢印で示す）が、本発明でいう“配置配線方向”に相当する。
図１では、第１インダクタ２１における配置配線方向ＤＬ１と、第２インダクタ２２における配置配線方向ＤＬ２とを示している。

また、“空芯サイズ”は、「各コイル配線において任意の断面でコイル中心軸から直径方向に最も近い２つの配線間距離の各断面での平均値」により定義する。
ここで図１は、図２に示すようなコイル配線の中心軸（コイル中心軸ＣＸ）を通る任意の１断面（ここではＡ−Ａ’線に沿った断面）で見たものである。この場合の断面図（図１）に示すように、第１および第２インダクタ２１,２２の各々において符号“Ｓ１”“Ｓ２”で示す距離が上記空芯サイズの定義における１つの配線間距離である。そして、図２のコイル中心軸ＣＸを通る断面の取り方は無数にあるが、それら断面における平均的な上記配線間距離を、ここでは“空芯サイズ”と定義する。

本発明が適用される第１の要件は、『第１および第２インダクタ２１,２２が平面視で、少なくともその一部が重なっていること』である。この第１の要件を満たした上で必要な第２の要件は、『配置配線方向ＤＬ１,ＤＬ２が、スタックされた２つのインダクタ（第１および第２インダクタ２１,２２）で状からずれている』ことである。
この２つの要件に加えて望ましい第３の要件は、『第１インダクタ２１と第２インダクタ２２において、最も近いコイル配線の平面形状が異なる』ことである。
また、さらに望ましい第４の要件は、『第１および第２インダクタ２１,２２は、その空芯サイズが互いに異なる』ことである。

この配置配線方向のずれは、第１の実施形態においては、同軸配置の第１および第２インダクタ２１,２２の空芯サイズが異なることに起因する。同軸配置のインダクタにおいては、図１の断面に示す配置配線方向ＤＬ１,ＤＬ２が互いに平行ではあるが平面方向にずれて、「同一直線状」となっていない。したがって、この場合、上記要件が満足される。

このように本実施形態では、第１インダクタ２１の空芯サイズと、第２インダクタの空芯サイズが異なることが配置配線方向のずれをもたらし、後述する利益に結びつく。

［比較例］
ここで本実施形態の利益（効果）をより明確とするための一構成例（比較例の一種）を、図３の断面に示す。なお、この比較例は、空芯サイズのみ意図的に変えた場合を例示するものである。したがって、そのこと以外は、今まで説明してきた本実施形態のプリント配線板２０の各構成と同一であるため、図３と図１で同一構成物は同一符号を付している。

比較例の断面構造は、２つのインダクタが同軸配置である点では、図１の第１の実施形態に関わる断面構造と共通する。
両者が異なる点は、第１および第２インダクタ２１,２２の形状、具体的には空芯形状が上下で非対称となっていることである。例えば、図３の構造例（比較例の一種）では、第１および第２インダクタ２１,２２の空芯形状は同一であり、また、空芯形状が積層方向（図３の上下）に対称配置されている。

ここで「空芯形状」とは、先に定義した「空芯サイズ」を規定する最も近接する２つのコイル配線の対向側面を各層で求め、それらの対向側面をつないでおおよその形状が規定される仮想形状をいう。インダクタは、この空芯形状の周囲にコイル配線が巻かれているものとみなしてよい。通常のコイルの芯部にあたる領域であるが、ここでは芯部がないことから、その領域を「空芯」、その形状を「空芯形状」と呼ぶ。

ところで、図１に示す第１インダクタ２１の合成磁束線３０と、第２インダクタ２２の合成磁束線４０に代表される磁束分布は、２重巻線の２本のコイル配線で磁束を強め合う結果として得られる。このため、図示のように合成磁束線３０,４０の各々が多層配線方向に長軸をもつ楕円形状となりやすい。
したがって、この長軸方向の先に導体があると、導体内で渦電流を発生するため、磁束が弱められてしまうという、いわゆる渦電流損失が発生する。

図３の比較例では、一方のインダクタで形成される合成磁束線３０（または４０）の長軸の先に丁度、他のインダクタのコイル配線が存在するため、このことが渦電流損失の発生原因となる。また、一方のインダクタと他方のインダクタでコイル配線間の距離ｄ０が、図１におけるコイル配線間の距離ｄ１より小さい。このため、比較例のインダクタ配置構造は、本実施形態のインダクタ配置構造に比べて寄生容量が大きい。

［効果］
これに対し、第１の実施形態では、図１に示すように、第１インダクタ２１の合成磁束線３０の長軸と、第２インダクタ２２の合成磁束線４０の長軸とが同一直線状から横方向（平面方向）にずれている。このため、本実施形態では、比較例より渦電流損失が発生しにくく、また寄生容量も小さいという利益が得られる。

なお、ライン配線の２重巻線を例とするが、最低では１重の場合もあるので、本発明の前述した適用要件では「合成磁束線の長軸」を用いないで、その代わりに「配置配線方向」を用いた表現となっている。

以上の渦電流損失および寄生容量の低減によって、インダクタを多層配線板内でスタックさせてインプリメントした場合に、そのことによる回路特性の低下を可能な限り抑制できる。例えばチューナ回路において、当該スタック型の第１および第２インダクタ２１,２２をフィルタ素子として用いる場合に、Ｌ値やＱ値の低下をチューナ特性のフィルタ機能として問題がないレベルまで抑制することができる。

＜２．第２実施形態＞
図４は、第２の実施形態に関わるインダクタ内蔵の多層配線板の断面構造図である。

本実施形態では、図１の第１の実施形態に関わる断面構造と比較すると、その第１および第２インダクタ２１,２２のコイル配線形状が異なっている。
より詳細には、第１インダクタ２１において、第４層目のコイル配線４、第５層目のコイル配線５、第６層目のコイル配線６は、上層になるほどその空芯サイズが漸増している。言い換えると、第１インダクタ２１は、そのコイル配線の空芯サイズが下層になるほど漸減している。
このことは、第２インダクタ２２でも同様である。つまり、第２インダクタ２２において、第１層目のコイル配線１、第２層目のコイル配線２、第３層目のコイル配線３は、上層になるほどその空芯サイズが漸増している。言い換えると、第２インダクタ２２は、そのコイル配線の空芯サイズが下層になるほど漸減している。

そして、第１および第２インダクタ２１,２２は、その一方の空芯形状の拡径端と他方の空芯形状の縮径端とが、プリント配線板２０内の積層方向で相対するように配置されている。具体的には、第１インダクタ２１の最小の空芯サイズをもつコイル配線４と、第２インダクタ２２の最大の空芯サイズをもつコイル配線３とが、異なるインダクタの最も近い２つのコイル配線として相対している。
このため、図４の左端の巻線部分であるコイル配線で例示するように、第１インダクタ２１の配置配線方向ＤＬ１と、第２インダクタ２２の配置配線方向ＤＬ２とが同一直線状からずれている。このことは他の巻線部分でも同様である。

これにより、第１インダクタ２１の合成磁束線３０の長軸と、第２インダクタ２２の合成磁束線４０の長軸とが同一直線状から横方向（平面方向）にずれている。このため、本実施形態では、第１の実施形態と同様に、比較例より渦電流損失が発生しにくく、また寄生容量も小さいという利益が得られる。
以上の渦電流損失および寄生容量の低減によって、インダクタを多層配線板内でスタックさせてインプリメントした場合に、そのことによる回路特性の低下を可能な限り抑制できる。例えばチューナ回路において、当該スタック型の第１および第２インダクタ２１,２２をフィルタ素子として用いる場合に、Ｌ値やＱ値の低下をチューナ特性のフィルタ機能として問題がないレベルまで抑制することができる。

＜３．変形例＞
以上の第１および第２の実施形態は、上述の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成がとり得る。
第１および第２の実施形態では、例えば図２に示すように、コイル配線の平面形状を円形とする以外に、例えば四角形などの多角形、楕円やその他の角を持たない曲線で構成された形成、あるいは、直線と曲線を任意に組み合わせた形状とすることも可能である。その場合、空芯サイズは、任意の断面における最も内側の巻線となるコイル配線の相対する側面間の距離の平均値であるため、空芯サイズは有効に定義される。

第２の実施形態では、インダクタを構成するコイル配線の空芯サイズが、インダクタ全体として漸増または漸減下が、一部の複数のコイル配線のみ、その空芯サイズを漸増または漸減することができる。その場合、コイル配線全体でみると配線配置方向が折れ曲がり、直線で定義できない。そのようなときは、第１インダクタ２１と第２インダクタ２２のそれぞれにおいて、他のインダクタと最も近接するコイル配線と、その上層または下層に隣り合う他のコイル配線を少なくとも含む直線で配線配置方向を定義するとよい。

＜４．第３の実施形態＞
第３の実施形態は、本発明のチューナーモジュールに関する。最初に本発明が適用可能なチューナについて説明する。

ＳｉやＳｉＧｅなどからなる半導体基板にアナログＲＦ回路を集積することで、テレビジョン放送を受信する機能を実現したシリコンチューナの開発が近年、盛んに行われている。
シリコンチューナは、従来のボックス型モジュール（いわゆる“ＣＡＮチューナ”）と比べ、容積を大幅に小さくできるのが特徴である。ＣＡＮチューナの容積が大きいのは、シールドのための金属部品（ＣＡＮ）の中に様々な単体で供給される部品を収容しているためである。これらの部品としては、ミキサやＰＬＬ（Phase Locked Loop）などのＩＣのほか、フィルタなどのアナログ部を構成する直径数[ｍｍ]の空芯コイル、バラクタ、ダイオードといった数多くのアナログ部品がある。

シリコンチューナは、これらのアナログ部品をＩＣに集積することで小型化を実現する。ただし、ＩＣにフィルタ機能を集積する場合、ＩＣに集積できるコイルの直径が数十[μｍ]と小さいことなどから、ＣＡＮチューナと比べてフィルタの性能を高めるのが難しい。このため、不要信号をフィルタで十分に除去するのが難しいといった理由から、受信感度を高めにくいという欠点がある。

そこで、フィルタ部のコイルとして、巻き線インダクタ等の外付け部品を用いるようにすることで受信感度を高めることが可能となる。しかし、外付け部品をプリント配線板上やインターポーザ基板上に実装すると、その部品代や実装費というコストがプラスされるという不利益を蒙る。

この不利益を解消すべく、プリント配線板やインターポーザの配線によりコイルを形成することで、外付け部品代や実装費というコストをカットすることが可能となる。しかし、プリント配線板やインターポーザにおける他の配線との寄生容量は増加してしまい、インダクタの自己共振周波数が低下するという新たな不利益が発生する。

本実施形態のチューナーモジュールは、従来はＣＡＮチューナの外付け部品として用いていた多数のインダクタの全部または一部を、上述した第１または第２の実施形態のようにプリント配線板内にインプリメントしたものである。これにより、外付け部品を削減するとともにモジュール面積を縮小することでコストを低減する。また、上述した第１または第２の実施形態と同様に、インプリメントしたインダクタ同士の配線配置方向を同一直線状からずらす構成をとることで、インダクタ特性の低下をチューナ回路の特性低下に影響がない程度にまで抑制する。
以下、具体例を用いて主に面積削減効果を明らかとする。

図５は、本発明が適用前のチューナーモジュールの平面図を示す。
図５に図解するチューナーモジュール３０は、プリント配線板２０の上面にチューナ−デバイスとしてチューナ回路を内蔵するＩＣ３１が実装されている。図５において、ＩＣ３１は、その裏面（素子形成面という意味では表面）の端子接続構造を透視して示している。

ＩＣ３１の信号や電源等が供給される内部端子は、素子形成面に形成された不図示のボール形端子を、プリント配線板２０表面のランドアレイに圧着することで接合されている。ボール形端子がそれぞれ接続された不図示のランド部は、プリント配線板２０の多層配線構造を利用して、プリント配線板２０の周縁４方に形成された接続端子と電気的に接続されている。なお、上層の配線を経由して周縁の接続端子と接続される内部端子も多数存在する。

ＩＣ３１の周囲（ここでは上方と左方の側）のプリント配線板部には、７つのインダクタが配置され、その配置面積がモジュール全体でかなりの割合を占める。ここで７つのインダクタは、周波数帯域が異なる３つの入力フィルタ向けのインダクタ、すなわち（入力Ｖ＿Ｌ帯）インダクタＬｉｎ１、（入力Ｖ＿Ｈ帯）インダクタＬｉｎ２および（入力Ｕ帯）インダクタＬｉｎ３を含む。その他の４つのインダクタは、４つの出力フィルタ向けのインダクタ、すなわち（出力Ｖ＿Ｌ帯）インダクタＬｏｕｔ１１とＬｏｕｔ２、（出力Ｖ＿Ｈ帯）インダクタＬｏｕｔ３、（出力Ｕ帯）インダクタＬｏｕｔ４である。このうちインダクタＬｏｕｔ１１とＬｏｕｔ２は同じ周波数帯域を扱うが、他のインダクタはそれより高い帯域を扱う。

図６に、本発明が適用された後のチューナーモジュールの平面図を示す。
図５における入力フィルタ側では、巻線が比較的少ないインダクタＬｉｎ２とＬｉｎ３が、第１または第２の実施形態における第１インダクタ２１と第２インダクタ２２と同様にしてプリント配線板２０内でスタックされている。また、出力フィルタ側では、巻線が比較的少ないインダクタＬｏｕｔ３とＬｏｕｔ４が、同様に本発明が適用されることによってプリント配線板２０内でスタックされている。

これにより、例えば図６のｘ方向の寸法Ａ、ｙ方向の寸法Ｂだけ、チューナーモジュール３０の配線板面積がシュリンク可能となる。ＩＣ３１は半導体技術の進歩により容易に小型化できるので、その小型化に適合してインダクタのスタックを行うとよい。

なお、ここでスタックされた２つのインダクタは、周波数帯域が異なるため同時使用されることはなく、またプリント配線板２０内部では互いに電気的に非接続となっている。同時使用されるものをスタックする場合も本発明が適用可能であるが、他方が動作していることの影響を排除した設計（例えばスタック時の離す距離）が必要になる。ところが、本実施形態のように同時動作しないインダクタをスタックさせると設計が容易であり、また、所望のインダクタ特性が得られやすいという利点がある。

このモジュール面積の縮小という利点は、より直接的には、第１および第２の実施形態で示したインダクタスタック構造でＬ値やＱ値が低下しない、あるいは、チューナ特性に影響しない程度にしか低下しないという利点に因る。

＜５．第４の実施の形態＞
以上説明した第１〜第３の実施形態および変形例に関わる構成は、例えば図７に示すテレビジョン表示装置（以下、テレビと略称する）、その他の電子機器、特にチューナを有する電子機器に適用することができる。
以下に、本実施形態が適用される電子機器の代用的な例について説明する。

図７は、本発明が適用されるテレビを示す斜視図である。
本適用例に係るテレビは、フロントパネル１２０やフィルターガラス１３０等から構成される映像表示画面部１１０を含む。筐体内の不図示のプリント配線板またはそれに実装されるモジュール板に本発明を適用することができる。

１〜６…コイル配線、７…樹脂、８,９,９Ａ〜９Ｃ…ビア、１０…保護層、２０…プリント配線板、２１…第１インダクタ、２２…第２インダクタ、３０…チューナーモジュール、３１…ＩＣ、Ｌｉｎ１〜Ｌｏｕｔ４…インダクタ、ＤＬ１,ＤＬ２…配置配線方向、Ｓ１,Ｓ２…空芯サイズ、ＣＸ…コイル中心軸。

Claims (7)

1. 多層配線板の複数層に層ごとに配置されたコイル配線を層間で接続している第１インダクタと、
   前記第１インダクタと異なる複数層に層ごとに配置されたコイル配線を層間で接続し、前記第１インダクタと平面視で一部または全部が重なる第２インダクタと、
   を有し、
   コイル中心軸を通る任意の断面で複数層に配置された複数のコイル配線を層間で結ぶ配線配置方向を各インダクタで定義したときに、前記第１および第２インダクタの２つの前記配線配置方向が同一直線状からずれている、
   積層インダクタ内蔵の多層配線板。
2. 前記第１および第２インダクタは、多層配線板内で電気的に非接続であり、かつ、互いに最も近いコイル配線の平面視形状が異なる
   請求項１に記載の積層インダクタ内蔵の多層配線板。
3. 各コイル配線において前記任意の断面で前記コイル中心軸から直径方向に最も近い２つの配線間距離の各断面での平均値を空芯サイズと定義したときに、前記第１インダクタと前記第２インダクタは、それぞれがもつ複数のコイル配線の前記空芯サイズで規定される空芯形状が非対称である
   請求項２に記載の積層インダクタ内蔵の多層配線板。
4. 前記第１インダクタと前記第２インダクタの各々が、前記コイル配線の積層方向の一方から他方に前記空芯サイズが漸増または漸減する空芯形状を有し、
   前記第１インダクタおよび前記第２インダクタは、その一方の空芯形状の拡径端と他方の空芯形状の縮径端とが前記積層方向で相対するように配置されている
   請求項３に記載の積層インダクタ内蔵の多層配線板。
5. 前記第１および第２インダクタは、互いに最も近いコイル配線が、多層配線板内で電気的に非接続であり、各コイル配線において前記任意の断面で前記コイル中心軸から直径方向に最も近い２つの配線間距離の各断面での平均値を空芯サイズと定義したときに、空芯サイズが互いに異なる
   請求項３に記載の積層インダクタ内蔵の多層配線板。
6. 多層配線板と、
   前記多層配線板の内部で複数層に層ごとに配置されたコイル配線を層間で接続している第１インダクタと、
   前記多層配線板の内部で前記第１インダクタと異なる複数層に層ごとに配置されたコイル配線を層間で接続し、前記第１インダクタと平面視で一部または全部が重なる第２インダクタと、
   前記多層配線板に実装され、前記第１および第２インダクタの何れか一方を切り換えて動作に用いるチューナーデバイスと、
   を有し、
   コイル中心軸を通る任意の断面で複数層に配置された複数のコイル配線を層間で結ぶ配線配置方向を各インダクタで定義したときに、前記第１および第２インダクタの２つの前記配線配置方向が同一直線状からずれている、
   チューナーモジュール。
7. 筐体内にチューナーモジュールを有し、
   前記チューナーモジュールが、
   多層配線板と、
   前記多層配線板の内部で複数層に層ごとに配置されたコイル配線を層間で接続している第１インダクタと、
   前記多層配線板の内部で前記第１インダクタと異なる複数層に層ごとに配置されたコイル配線を層間で接続し、前記第１インダクタと平面視で一部または全部が重なる第２インダクタと、
   前記多層配線板に実装され、前記第１および第２インダクタの何れか一方を切り換えて動作に用いるチューナーデバイスと、
   を有し、
   コイル中心軸を通る任意の断面で複数層に配置された複数のコイル配線を層間で結ぶ配線配置方向を各インダクタで定義したときに、前記第１および第２インダクタの２つの前記配線配置方向が同一直線状からずれている、
   電子機器。

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