JP6210926B2 - 複合電子部品及びその実装基板 - Google Patents

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Description

本発明は、複数の受動素子を備えた複合電子部品及びその実装基板に関する。
近年、電子機器に対する軽薄短小化及び高性能化の要求により、電子機器のサイズを最小化するとともに、多様な機能を備えることが要求されている。
このような電子機器は、多様なサービス要求事項を満たすために、制限された電池リソースの効率的な制御及び管理機能を担当する電力半導体に基づくＰＭＩＣを備えている。
ところで、電子機器に多様な機能が備えられることにより、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＰＭＩＣ）に備えられるＤＣ／ＤＣコンバーターの個数も増加しており、さらに、ＰＭＩＣの電源入力端、電源出力端に備えられるべき受動素子の個数も増加している。
この場合、電子機器の部品配置面積が増加するため、電子機器の小型化が制限され得る。
また、ＰＭＩＣ及びその周辺回路の配線パターンにより、多くのノイズが発生する恐れがある。
上記のような問題を解決するために、インダクター及びキャパシターを上下に結合した複合電子部品に関する研究が行われ、電子機器の部品配置面積が減少し、ノイズの発生が抑制される効果が得られた。
しかし、上記のようにインダクター及びキャパシターを上下に配置する場合、インダクターで発生する磁束（Ｍａｇｎｅｔｉｃ Ｆｌｕｘ）がキャパシターの内部電極に影響を与えて、寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）を発生させることで、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）が低周波の方に移動する問題が発生し得る。
一方、上記複合電子部品の小型化に伴い、上記インダクターの磁場を防ぐ内部の磁性体層も薄膜化しており、これによってＱ特性が低下するという問題が発生した。
韓国公開特許ＫＲ２００３‐００１４５８６
本発明は、駆動電源供給システムにおいて、部品実装面積を減少させることができる複合電子部品及びその実装基板を提供することをその目的とする。
また、本発明は、駆動電源供給システムにおいて、ノイズの発生を抑制することができる複合電子部品及びその実装基板を提供することをその目的とする。
本発明の一実施形態によると、複数の誘電体層、及び上記誘電体層を挟んで互いに対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシターと、コイル部を有する磁性体本体からなるインダクターと、が結合された複合体と、上記複合体の第１端面に形成され、上記インダクターのコイル部と連結される入力端子と、上記複合体の第２端面に形成され、上記インダクターのコイル部と連結される第１出力端子、及び上記複合体の第２端面に形成され、上記キャパシターの第１内部電極と連結される第２出力端子を含む出力端子と、上記複合体のうち上記キャパシターの上下面及び第１端面の何れか一つ以上の面に形成され、上記キャパシターの第２内部電極と連結されるグランド端子と、を含み、上記キャパシターは上記インダクターの側面に結合され、上記インダクターと上記キャパシターとの間に磁性体シート層が挿入される複合電子部品が提供される。
上記磁性体本体は、導電パターンが形成された多数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成することができる。
上記インダクターは、上記磁性体本体が、絶縁基板と、上記絶縁基板の少なくとも一面に形成されたコイルと、を含む薄膜形態であることができる。
上記磁性体本体は、コアと、上記コアに巻回された巻線コイルと、を含む形態であることができる。
上記磁性体シート層は、平均粒径が１５μｍ以下のフェライト及び金属磁性粉末からなる群から選択される何れか一つ以上の磁性粉末を含むことができる。
上記磁性体シート層の両側には接着層がさらに形成されることができる。
本発明の他の実施形態によると、複数の誘電体層、及び上記誘電体層を挟んで互いに対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなる第１キャパシターと、複数の誘電体層、及び上記誘電体層を挟んで互いに対向するように配置される第３及び第４内部電極が積層されたセラミック本体からなる第２キャパシターと、コイル部を有する磁性体本体からなるインダクターと、が結合された複合体と、上記複合体の第１端面に形成され、上記インダクターのコイル部と連結される第１入力端子、及び上記複合体の第１端面に形成され、上記第１キャパシターの第１内部電極と連結される第２入力端子を含む入力端子と、上記複合体の第２端面に形成され、上記インダクターのコイル部と連結される第１出力端子、及び上記複合体の第１端面に形成され、上記第２キャパシターの第３内部電極と連結される第２出力端子を含む出力端子と、上記複合体の第２端面に形成され、上記第１キャパシターの第２内部電極と連結される第１グランド端子、及び上記複合体の第２端面に形成され、上記第２キャパシターの第４内部電極と連結される第２グランド端子を含むグランド端子と、を含み、上記第１及び第２キャパシターは上記インダクターの両側面にそれぞれ結合され、上記インダクターと上記第１及び第２キャパシターとの間に磁性体シート層が挿入される複合電子部品が提供される。
本発明の他の実施形態によると、複数の誘電体層、及び上記誘電体層を挟んで互いに対向するように配置される第１〜第３内部電極が積層されたセラミック本体からなるキャパシターと、コイル部を有する磁性体本体からなるインダクターと、が結合された複合体と、上記複合体の第１端面に形成され、上記インダクターのコイル部と連結される第１入力端子、及び上記複合体の第１端面に形成され、上記キャパシターの第１内部電極と連結される第２入力端子を含む入力端子と、上記複合体の第２端面に形成され、上記インダクターのコイル部と連結される第１出力端子、及び上記複合体の第２端面に形成され、上記キャパシターの第３内部電極と連結される第２出力端子を含む出力端子と、上記複合体のうち上記キャパシターの上下面及び第１側面の何れか一つ以上の面に形成され、上記キャパシターの第２内部電極と連結されるグランド端子と、を含み、上記キャパシターは上記インダクターの側面に結合され、上記インダクターと上記キャパシターとの間に磁性体シート層が挿入される複合電子部品が提供される。
上記第１内部電極は上記複合体の第１端面に露出されたリードを有し、上記第２内部電極は上記複合体の第１側面に露出されたリードを有し、上記第３内部電極は上記複合体の第２端面に露出されたリードを有することができる。
本発明の他の実施形態によると、複数の誘電体層、及び上記誘電体層を挟んで互いに対向するように配置される第１〜第３内部電極が積層されたセラミック本体からなる第１キャパシターと、複数の誘電体層、及び上記誘電体層を挟んで互いに対向するように配置される第４〜第６内部電極が積層されたセラミック本体からなる第２キャパシターと、コイル部を有する磁性体本体からなる第１インダクター及び第２インダクターと、が結合された複合体と、上記複合体の第１端面に形成され、上記第１インダクターのコイル部と連結される第１入力端子、上記複合体の第１端面に形成され、上記第２インダクターのコイル部と連結される第２入力端子、上記複合体の第１端面に形成され、上記第１キャパシターの第１内部電極と連結される第３入力端子、及び上記複合体の第１端面に形成され、上記第２キャパシターの第４内部電極と連結される第４入力端子を含む入力端子と、上記複合体の第２端面に形成され、上記第１インダクターのコイル部と連結される第１出力端子、上記複合体の第２端面に形成され、上記第２インダクターのコイル部と連結される第２出力端子、上記複合体の第２端面に形成され、上記第１キャパシターの第３内部電極と連結される第３出力端子、及び上記複合体の第２端面に形成され、上記第２キャパシターの第６内部電極と連結される第４出力端子を含む出力端子と、上記複合体のうち上記第１キャパシターの上下面及び第１側面の何れか一つ以上の面に形成され、上記第１キャパシターの第２内部電極と連結される第１グランド端子、及び上記複合体のうち上記第２キャパシターの上下面及び第１側面の何れか一つ以上の面に形成され、上記第２キャパシターの第５内部電極と連結される第２グランド端子を含むグランド端子と、を含み、上記第１インダクターと第２インダクターとが隣接しており、上記第１キャパシターは上記第１インダクターの側面に結合され、上記第２キャパシターは上記第２インダクターの側面に結合され、上記第１及び第２インダクターと上記第１及び第２キャパシターとの間に磁性体シート層が挿入される複合電子部品が提供される。
本発明のさらに他の実施形態によると、電力管理部により変換された電源の供給を受ける入力端子と、上記電源を安定化させ、複数の誘電体層、上記誘電体層を挟んで互いに対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシターと、コイル部を有する磁性体本体からなるインダクターと、が結合され、上記キャパシターが上記インダクターの側面に結合され、上記インダクターと上記キャパシターとの間に磁性体シート層が挿入された複合体を備えた電源安定化部と、安定化された上記電源を供給する出力端子と、接地のためのグランド端子と、を含む複合電子部品が提供される。
上記入力端子は、上記複合体の第１端面に形成され、上記出力端子は、上記複合体の第２端面に形成され、上記インダクターのコイル部と連結される第１出力端子と、上記複合体の第２端面に形成され、上記キャパシターの第１内部電極と連結される第２出力端子と、を含み、上記グランド端子は、上記複合体のうち上記キャパシターの上下面及び第１端面の何れか一つ以上の面に形成され、上記キャパシターの第２内部電極と連結されることができる。
上記磁性体本体は、導電パターンが形成された多数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成することができる。
上記インダクターは、上記磁性体本体が、絶縁基板と、上記絶縁基板の少なくとも一面に形成されたコイルと、を含む薄膜形態であることができる。
上記磁性体本体は、コアと、上記コアに巻回された巻線コイルと、を含む形態であることができる。
上記磁性体シート層は、平均粒径が１５μｍ以下のフェライト及び金属磁性粉末からなる群から選択される何れか一つ以上の磁性粉末を含むことができる。
上記磁性体シート層の両側には接着層がさらに形成されることができる。
本発明のさらに他の実施形態によると、上部に３個以上の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた上記複合電子部品と、上記電極パッドと上記複合電子部品とを連結する半田と、を含む複合電子部品実装基板が提供される。
本発明によると、駆動電源供給システムにおいて、部品実装面積を減少させることができる複合電子部品が提供される。
また、本発明によると、駆動電源供給システムにおいて、ノイズの発生を抑制することができる複合電子部品が提供される。
また、本発明の一実施形態による複合電子部品は、キャパシターがインダクターの側面に配置されるため、インダクターがキャパシターの内部電極に与える影響を最小化することで、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）の変化を防止することができる。
また、本発明の一実施形態による複合電子部品は、キャパシターがインダクターの側面に配置されるため、部品のＱ特性が低下することを防止することができる。
本発明によると、上記インダクターと上記キャパシターとの間に磁性体シート層が挿入されるため、外部端子の干渉をシールド効果（Ｓｈｉｅｌｄ Ｅｆｆｅｃｔ）により遮断して、複合電子部品の電気的特性が劣化することを防止することができる。
本発明の一実施形態による複合電子部品を概略的に図示した斜視図である。 図１の複合電子部品のうち、第１実施形態による複合電子部品の内部を概略的に図示した斜視図である。 図１の複合電子部品のうち、第２実施形態による複合電子部品の内部を概略的に図示した斜視図である。 図１の複合電子部品のうち、第３実施形態による複合電子部品の内部を概略的に図示した斜視図である。 図１に図示された複合電子部品のうち、積層セラミックキャパシターに採用可能な内部電極を示した平面図である。 図１に図示された複合電子部品の等価回路図である。 本発明の他の実施形態による複合電子部品を概略的に図示した斜視図である。 図７に図示された複合電子部品のうち、積層セラミックキャパシターに採用可能な内部電極を示した平面図である。 図７に図示された複合電子部品の等価回路図である。 本発明の他の実施形態による複合電子部品を概略的に図示した斜視図である。 図１０に図示された複合電子部品のうち、積層セラミックキャパシターに採用可能な内部電極を示した平面図である。 図９に図示された複合電子部品の等価回路図である。 本発明の他の実施形態による複合電子部品を概略的に図示した斜視図である。 図１３に図示された複合電子部品のうち、積層セラミックキャパシターに採用可能な内部電極を示した平面図である。 図１３に図示された複合電子部品の等価回路図である。 駆動電源が必要な所定の端子に、電池及び電力管理部により駆動電源を供給する駆動電源供給システムを示した図面である。 駆動電源供給システムの配置パターンを示した図面である。 本発明の一実施例による複合電子部品の回路図を示した図面である。 本発明の一実施例による複合電子部品を適用した駆動電源供給システムの配置パターンを示した図面である。 図１の複合電子部品が印刷回路基板に実装された状態を図示した斜視図である。 本発明の実施例及び比較例による自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）の変化を示したグラフである。 本発明の実施例及び比較例によるＱ特性の変化を示したグラフである。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
［複合電子部品］
以下、添付図面を参照して本発明の好ましい実施形態を説明する。
図１は、本発明の一実施形態による複合電子部品を概略的に図示した斜視図である。
図２は、図１の複合電子部品のうち、第１実施形態による複合電子部品の内部を概略的に図示した斜視図である。
図３は、図１の複合電子部品のうち、第２実施形態による複合電子部品の内部を概略的に図示した斜視図である。
図４は、図１の複合電子部品のうち、第３実施形態による複合電子部品の内部を概略的に図示した斜視図である。
図５は、図１に図示された複合電子部品のうち、積層セラミックキャパシターに採用可能な内部電極を示した平面図である。
図１を参照すると、本発明の一実施形態による複合電子部品において、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」はキャパシターの誘電体層を積み上げる方向、すなわち、「積層方向」と同一の概念で用いることができる。
一方、上記複合電子部品の長さ、幅、及び厚さ方向は、後述するように、キャパシター及びインダクターの長さ、幅、及び厚さ方向と同一の方向と定義する。
また、本発明の一実施形態において、複合電子部品は、互いに対向する上面及び下面、上記上面と下面とを連結する第１側面、第２側面、第１端面、及び第２端面を有することができる。上記複合電子部品の形状は、特に制限されないが、図示されたように六面体形状であることができる。
また、上記複合電子部品の第１及び第２側面、第１及び第２端面は、後述するように、キャパシター及びインダクターの第１及び第２側面、第１及び第２端面と同一の方向の面と定義する。
一方、上記複合電子部品は、キャパシターとインダクターとが結合された形態であり、インダクターの側面にキャパシターが結合されている場合、上記複合電子部品の上面は上記インダクター及びキャパシターの上面と定義し、上記複合電子部品の下面は上記インダクター及びキャパシターの下面と定義する。
また、上記第１及び第２側面は上記複合電子部品において幅方向に対向する面に該当し、上記第１、第２端面は上記複合電子部品において長さ方向に対向する面に該当し、上記上面及び下面は上記複合電子部品において厚さ方向に対向する面に該当する。
図１から図３を参照すると、本発明の一実施形態による複合電子部品１００は、複数の誘電体層１１、及び上記誘電体層１１を挟んで互いに対向するように配置される第１及び第２内部電極３１、３２が積層されたセラミック本体からなるキャパシター１１０と、コイル部１４０を有する磁性体本体からなるインダクター１２０と、が結合された複合体を含むことができる。
本実施形態において、上記複合体１３０は、互いに対向する上面及び下面、上記上面と下面とを連結する第１側面、第２側面、第１端面、及び第２端面を有することができる。
上記複合体１３０の形状は特に制限されないが、図示されたように六面体形状であることができる。
本発明の一実施形態によると、上記キャパシター１１０は上記インダクター１２０の側面に結合されることができるが、これに限定されるものではなく、多様な形態に配置されることができる。
また、本発明の一実施形態によると、上記インダクター１２０と上記キャパシター１１０との間に、磁性体シート層１２１が挿入されることができる。
上記磁性体シート層１２１は、平均粒径が１５μｍ以下のフェライト及び金属磁性粉末からなる群から選択される何れか一つ以上の磁性粉末を含むことができる。
上記磁性体シート層１２１の両側には接着層１２１´がさらに形成されることができる。
上記複合体１３０は、上記キャパシター１１０とインダクター１２０とが結合されて形成されることができ、上記複合体１３０の形成方法は特に制限されない。
例えば、上記複合体１３０は、別に製作された上記キャパシター１１０とインダクター１２０との間に上記磁性体シート層１２１を挿入し、上記磁性体シート層１２１の両側に接着層１２１´を形成した後、上記キャパシターとインダクターとを結合させることで形成されることができる。
特に、上記キャパシター１１０とインダクター１２０とを結合させる際に用いられる接着層１２１´は、高分子接着剤、例えば、エポキシ（Ｅｐｏｘｙ）樹脂を含むことができるが、これに制限されるものではない。
上記磁性粉末は、フェライト及び金属磁性粉末からなる群から選択される何れか一つ以上であることができるが、必ずしもこれに制限されるものではなく、磁性を有する物質であれば使用可能である。
上記磁性粉末は、特に制限されるものではないが、例えば、平均粒径が１５μｍ以下であることができる。
本発明の一実施形態によると、上記キャパシター１１０が上記インダクター１２０の側面に結合され、上記インダクター１２０と上記キャパシター１１０との間に磁性体シート層１２１が挿入されることで、外部端子の干渉をシールド効果（Ｓｈｉｅｌｄ Ｅｆｆｅｃｔ）により遮断して、複合電子部品の電気的特性が劣化することを防止することができる。
具体的には、上記キャパシター１１０が上記インダクター１２０の側面に結合されることで、インダクターがキャパシターの内部電極に与える影響を最小化するため、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）の変化を防止するとともに、部品のＱ特性が低下することを防止することができる。
さらに、上記インダクター１２０と上記キャパシター１１０との間に磁性体シート層が挿入されることで、外部端子の干渉をシールド効果（Ｓｈｉｅｌｄ Ｅｆｆｅｃｔ）により遮断して、複合電子部品の電気的特性が劣化することを防止することができる。
上記磁性粉末の平均粒径が１５μｍを超過する場合には、上記磁性粉末の粒径が大きすぎるため、磁性粉末の密度が低下して、上記シールド効果（Ｓｈｉｅｌｄ Ｅｆｆｅｃｔ）が微少となる。
上記接着層１２１´を用いて上記キャパシター１１０とインダクター１２０とを結合させる方法は、特に制限されないが、上記磁性体シート層１２１の両側に上記接着層１２１´を形成した後、加熱硬化することで結合させることができる。
上記キャパシター１１０が上記インダクター１２０の側面に結合され、上記インダクター１２０と上記キャパシター１１０との間に磁性体シート層１２１が挿入されることによる効果についてのより詳細な説明は後述する。
以下、上記複合体１３０を構成するキャパシター１１０及びインダクター１２０について具体的に説明する。
本発明の一実施形態によると、上記インダクター１２０を構成する磁性体本体はコイル部１４０を有することができる。
上記インダクター１２０は、特に制限されないが、例えば、積層型インダクター、薄膜型インダクター、または巻線型インダクターであり、その他にも、レーザーヘリックシング（Ｌａｓｅｒ Ｈｅｌｉｘｉｎｇ）型などが用いられることができる。
上記積層型インダクターとは、薄いフェライトまたはガラスセラミックシート上に電極を厚膜印刷した後、ビアホールを介して多層のコイルパターンが印刷されたシートを積層、内部導線を連結する方式で製造されるインダクターを意味する。
上記薄膜型インダクターとは、セラミック基板上にコイル導線を薄膜スパッタリングやめっきにより形成し、フェライト材料で充填することで製造されるインダクターを意味する。
上記巻線型インダクターとは、コアに線材（コイル導線）を巻回することで製造されるインダクターを意味する。
上記レーザーヘリックシング（Ｌａｓｅｒ Ｈｅｌｉｘｉｎｇ）型インダクターとは、セラミックボビンに電極層をスパッタリングまたはめっきにより形成した後、レーザーヘリックシング（Ｌａｓｅｒ Ｈｅｌｉｘｉｎｇ）によりコイル形状を形成し、外部保護膜樹脂を覆って外部端子を形成したインダクターを意味する。
図２を参照すると、本発明の第１実施形態による複合電子部品において、上記インダクター１２０は積層型インダクターであることができる。
具体的には、上記磁性体本体は、導電パターンが形成された多数の磁性体層２１が積層された形態であり、上記導電パターンが上記コイル部１４０を構成することができる。
図３を参照すると、本発明の第２実施形態による複合電子部品において、上記インダクター１２０は薄膜型インダクターであることができる。
具体的には、上記インダクター１２０は、上記磁性体本体が、絶縁基板１２３と、上記絶縁基板１２３の少なくとも一面に形成されたコイルと、を含む薄膜形態であることができる。
上記磁性体本体は、少なくとも一面に上記コイルが形成された絶縁基板１２３の上下部に磁性体１２２を充填することで形成されることができる。
図４を参照すると、本発明の第３実施形態による複合電子部品において、上記インダクター１２０は巻線型インダクターであることができる。
具体的には、上記インダクター１２０において、上記磁性体本体は、コア１２４と、上記コア１２４に巻回された巻線コイルと、を含む形態であることができる。
図２から図４を参照すると、上記キャパシター１１０の第１及び第２内部電極３１、３２は、実装面に垂直な方向に積層された形態であるが、これに制限されるものではない。すなわち、前記第１及び第２内部電極３１、３２は、実装面に水平な方向に積層された形態であってもよい。
上記磁性体層２１及び磁性体１２２としては、Ｎｉ‐Ｃｕ‐Ｚｎ系、Ｎｉ‐Ｃｕ‐Ｚｎ‐Ｍｇ系、Ｍｎ‐Ｚｎ系フェライト材料が用いられることができるが、これに制限されるものではない。
本発明の一実施形態によると、上記インダクター１２０は、大容量電流に適用可能なパワーインダクターであることができる。
上記パワーインダクターとは、直流電流を印加した際に、一般のインダクターに比べ容量（Ｉｎｄｕｃｔａｎｃｅ）の変化が少ない、高効率性のインダクターを意味する。すなわち、パワーインダクターは、一般のインダクターの機能に加えて、ＤＣバイアス特性（直流電流の印加によるインダクタンスの変化）も含むものである。
すなわち、本発明の一実施形態による複合電子部品は、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ；ＰＭＩＣ）で用いられるものであって、一般のインダクターでなく、直流電流を印加した際にインダクタンス（Ｉｎｄｕｃｔａｎｃｅ）の変化が少ない、高効率性のインダクターであるパワーインダクターを含むことができる。
一方、上記キャパシター１１０を構成する上記セラミック本体は複数の誘電体層１１が積層されることで形成され、上記セラミック本体の内部には、複数の内部電極３１、３２（順に第１及び第２内部電極）が誘電体層を挟んで互いに分離して配置されることができる。
上記誘電体層１１は、セラミック粉末、有機溶剤、及び有機バインダーを含有するセラミックグリーンシートを焼成することで形成されることができる。上記セラミック粉末は、高い誘電率を有する物質であり、これに制限されるものではないが、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などが用いられることができる。
一方、本発明の一実施形態によると、上記第１内部電極３１は上記複合体１３０の第２端面に露出され、上記第２内部電極３２は上記複合体１３０の第１端面に露出されることができるが、必ずしもこれに制限されるものではない。
本発明の一実施形態によると、上記第１及び第２内部電極３１、３２は、導電性金属を含む導電性ペーストで形成されることができる。
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができる。
誘電体層１１を形成するセラミックグリーンシート上に、スクリーン印刷法またはグラビア印刷法などの印刷法により、導電性ペーストで第１及び第２内部電極３１、３２を印刷することができる。
内部電極が印刷されたセラミックグリーンシートを交互に積層した後、焼成することで、セラミック本体が形成されることができる。
図５に上記第１及び第２内部電極３１、３２のパターン形状を図示しているが、これに制限されるものではなく、多様な変形が可能である。
上記キャパシターは、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ；ＰＭＩＣ）から供給される電圧を調節する役割をすることができる。
本発明の一実施形態による複合電子部品１００は、上記複合体１３０の第１端面に形成され、上記インダクター１２０のコイル部１４０と連結される入力端子１５１と、上記複合体１３０の第２端面に形成され、上記インダクター１２０のコイル部１４０と連結される第１出力端子１５２ａ、及び上記複合体１３０の第２端面に形成され、上記キャパシター１１０の第１内部電極３１と連結される第２出力端子１５２ｂを含む出力端子１５２と、上記複合体１３０のうち上記キャパシター１１０の上下面及び第１端面の何れか一つ以上の面に形成され、上記キャパシター１１０の第２内部電極３２と連結されるグランド端子１５３と、を含むことができる。
上記入力端子１５１及び上記第１出力端子１５２ａが上記インダクター１２０のコイル部１４０と連結されて、上記複合電子部品内でインダクターの役割をすることができる。
また、上記第２出力端子１５２ｂが上記キャパシター１１０の第１内部電極３１と連結され、上記キャパシター１１０の第２内部電極３２が上記グランド端子１５３と連結されて、上記複合電子部品内でキャパシターの役割をすることができる。
上記入力端子１５１、出力端子１５２、及びグランド端子１５３は、導電性金属を含む導電性ペーストで形成されることができる。
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、またはこれらの合金であることができる。
上記導電性ペーストは絶縁性物質をさらに含むことができる。これに制限されるものではないが、例えば、上記絶縁性物質はガラスであることができる。
上記入力端子１５１、出力端子１５２、及びグランド端子１５３を形成する方法は、特に制限されないが、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成してもよく、印刷及びめっきなどの他の方法により形成してもよい。
図６は図１に図示された複合電子部品の等価回路図である。
図６を参照すると、本発明の一実施形態による複合電子部品は、従来とは異なり、上記インダクター１２０とキャパシター１１０とが結合されているため、インダクター１２０とキャパシター１１０との間の距離を最短距離で設計することができ、これにより、ノイズが低減される効果がある。
また、上記インダクター１２０とキャパシター１１０とが結合されているため、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ；ＰＭＩＣ）での実装面積を最小化することができ、実装空間の確保に有利であるという効果がある。
また、実装時のコストを低減することができる効果もある。
一方、電子機器に多様な機能が備えられることにより、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＰＭＩＣ）に備えられるＤＣ／ＤＣコンバーターの個数も増加しており、さらに、ＰＭＩＣの電源入力端、電源出力端に備えられるべき受動素子の個数も増加している。
この場合、電子機器の部品配置面積が増加するため、電子機器の小型化が制限され得る。
また、ＰＭＩＣ及びその周辺回路の配線パターンにより、多くのノイズが発生する恐れがある。
上記のような問題を解決するために、インダクター及びキャパシターを上下に結合した複合電子部品に関する研究が行われ、電子機器の部品配置面積が減少し、ノイズの発生が抑制される効果が得られた。
しかし、上記のようにインダクター及びキャパシターを上下に配置する場合、インダクターで発生する磁束（Ｍａｇｎｅｔｉｃ Ｆｌｕｘ）がキャパシターの内部電極に影響を与えて、寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）を発生させることで、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）が低周波の方に移動する問題が発生し得る。
上記のように自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）が低周波の方に移動する場合、本発明の一実施形態で使用可能なインダクターの周波数領域が狭くなるという問題が発生し得る。
すなわち、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）以上の高周波領域ではインダクターの機能が発現しないため、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）が低周波の方に移動する場合、使用可能な周波数領域が制限されてしまう問題が発生する。
しかし、本発明の一実施形態によると、上記キャパシター１１０が上記インダクター１２０の側面に結合されるため、インダクターで発生する磁束（Ｍａｇｎｅｔｉｃ Ｆｌｕｘ）がキャパシターの内部電極に与える影響を最小化することで、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）の変化を防止することができる。
すなわち、本発明の一実施形態によると、インダクター１２０とキャパシター１１０との間の距離を最短距離で設計することができ、これにより、ノイズが低減するだけでなく、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）の変化を防止することができるため、低周波数で使用可能なインダクターの範囲が制限されないという効果がある。
一方、上記複合電子部品の小型化に伴い、上記インダクターの磁場を防ぐ内部の磁性体層も薄膜化しており、これによってＱ特性が低下するという問題が発生した。
上記Ｑ特性とは、素子の損失（Ｌｏｓｓ）または効率の低下を意味し、Ｑ値が大きいほど、損失が少なく、効率が高いことを意味する。
すなわち、本発明の一実施形態によると、上記キャパシター１１０が上記インダクター１２０の側面に結合されることで、各部品が互いに与える影響を最小化することにより、部品のＱ特性が低下することを防止することができる。
また、本発明の一実施形態によると、上記インダクター１２０と上記キャパシター１１０との間に磁性体シート層１２１が挿入されることができる。
上記複合体１３０は、別に製作された上記キャパシター１１０とインダクター１２０との間に磁性体シート層１２１を挿入した後、上記磁性体シート層１２１の両側に形成された接着層１２１´を介して上記キャパシター１１０とインダクター１２０とを結合させることで形成されることができるが、特に制限されるものではない。
本発明の一実施形態によると、上記キャパシター１１０が上記インダクター１２０の側面に結合され、上記インダクター１２０と上記キャパシター１１０との間に磁性体シート層１２１が挿入されることで、外部端子の干渉をシールド効果（Ｓｈｉｅｌｄ Ｅｆｆｅｃｔ）により遮断して、複合電子部品の電気的特性が劣化することを防止することができる。
具体的には、上記インダクター１２０と上記キャパシター１１０との間に磁性体シート層１２１が挿入されることで、インダクターで発生する磁束（Ｍａｇｎｅｔｉｃ Ｆｌｕｘ）がキャパシターの外部端子及び内部電極に与える影響を遮断するシールド効果（Ｓｈｉｅｌｄ Ｅｆｆｅｃｔ）により、複合電子部品の電気的特性が劣化することを防止することができる。
すなわち、インダクターで発生する磁束（Ｍａｇｎｅｔｉｃ Ｆｌｕｘ）がキャパシターの内部電極に与える影響を最小化して、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）の変化を防止する効果がより高くなる。
また、インダクターの外部端子がキャパシターの外部端子及び内部電極と隣接して配置されることにより発生し得る電気的特性の劣化を防止して、各部品が互いに与える影響を最小化することにより、部品のＱ特性が低下することをさらに効果的に防止することができる。
図７は、本発明の他の実施形態による複合電子部品を概略的に図示した斜視図である。
図８は、図７に図示された複合電子部品のうち、積層セラミックキャパシターに採用可能な内部電極を示した平面図である。
図９は図７に図示された複合電子部品の等価回路図である。
図７から図９を参照すると、本発明の他の実施形態による複合電子部品は、複数の誘電体層２１１、及び上記誘電体層２１１を挟んで互いに対向するように配置される第１及び第２内部電極２３１、２３２が積層されたセラミック本体からなる第１キャパシターと、複数の誘電体層２１１、及び上記誘電体層２１１を挟んで互いに対向するように配置される第３及び第４内部電極２３３、２３４が積層されたセラミック本体からなる第２キャパシターと、コイル部を有する磁性体本体からなるインダクターと、が結合された複合体と、上記複合体の第１端面に形成され、上記インダクターのコイル部と連結される第１入力端子２５１ａ、及び上記複合体の第１端面に形成され、上記第１キャパシターの第１内部電極２３１と連結される第２入力端子２５１ｂを含む入力端子２５１と、上記複合体の第２端面に形成され、上記インダクターのコイル部と連結される第１出力端子２５２ａ、及び上記複合体の第１端面に形成され、上記第２キャパシターの第３内部電極２３３と連結される第２出力端子２５２ｂを含む出力端子２５２と、上記複合体の第２端面に形成され、上記第１キャパシターの第２内部電極２３２と連結される第１グランド端子２５３ａ、及び上記複合体の第２端面に形成され、上記第２キャパシターの第４内部電極２３４と連結される第２グランド端子２５３ｂを含むグランド端子２５３と、を含み、上記第１及び第２キャパシター、は上記インダクターの両側面にそれぞれ結合され、上記インダクターと上記第１及び第２キャパシター、との間に磁性体シート層２２１が挿入されることができる。
上記磁性体本体は、導電パターンが形成された多数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成することができる。
上記インダクターは、上記磁性体本体が、絶縁基板と、上記絶縁基板の少なくとも一面に形成されたコイルと、を含む薄膜形態であることができる。
上記磁性体本体は、コアと、上記コアに巻回された巻線コイルと、を含む形態であることができる。
上記磁性体シート層は、平均粒径が１５μｍ以下のフェライト及び金属磁性粉末からなる群から選択される何れか一つ以上の磁性粉末を含むことができる。
上記磁性体シート層２２１の両側には接着層２２１´がさらに形成されることができる。
図９を参照すると、本発明の他の実施形態によると、上記第１キャパシターは、後述するように、電池及び電力管理部（ＰＭＩＣ）の連結端子と接地との間に形成されたキャパシターであることができる。
すなわち、上記第１キャパシターは、第１電源に含まれているノイズを減少させることができる。
また、上記第１キャパシターは電荷を充電することができる。また、上記電力管理部（ＰＭＩＣ）が瞬間的に大きい電流を消費する場合、上記第１キャパシターは、充電された電荷を放電させることで、上記電力管理部（ＰＭＩＣ）の電圧変動を抑制することができる。
一方、上記第２キャパシターは、上述の本発明の一実施形態による複合電子部品におけるキャパシター１１０と同様に、電力管理部（ＰＭＩＣ）及び出力端Ｖｄｄの連結端子と接地との間に形成されたキャパシターであることができる。
上記第２キャパシターは、上記電力管理部（ＰＭＩＣ）から出力された第２電源に含まれているノイズを減少させることができる。
上記第１キャパシターの第２内部電極と連結される第１グランド端子２５３ａ、及び上記複合体の第２端面に形成され、上記第２キャパシターの第４内部電極と連結される第２グランド端子２５３ｂは、後述するように、基板に実装する際に電極パッドを連結することで、一方向に接地させることができる。
その他の特徴は、本発明の一実施形態による複合電子部品の説明と同様であるため、重複を避けるためにここでは省略する。
図１０は、本発明の他の実施形態による複合電子部品を概略的に図示した斜視図である。
図１１は、図１０に図示された複合電子部品のうち、積層セラミックキャパシターに採用可能な内部電極を示した平面図である。
図１２は図９に図示された複合電子部品の等価回路図である。
図１０から図１２を参照すると、本発明の他の実施形態による複合電子部品は、複数の誘電体層３１１、及び上記誘電体層３１１を挟んで互いに対向するように配置される第１〜第３内部電極３３１、３３２、３３３が積層されたセラミック本体からなるキャパシターと、コイル部を有する磁性体本体からなるインダクターと、が結合された複合体と、上記複合体の第１端面に形成され、上記インダクターのコイル部と連結される第１入力端子３５１ａ、及び上記複合体の第１端面に形成され、上記キャパシターの第１内部電極３３１と連結される第２入力端子３５１ｂを含む入力端子３５１と、上記複合体の第２端面に形成され、上記インダクターのコイル部と連結される第１出力端子３５２ａ、及び上記複合体の第２端面に形成され、上記キャパシターの第３内部電極３３３と連結される第２出力端子３５２ｂを含む出力端子３５２と、上記複合体のうち上記キャパシターの上下面及び第１側面の何れか一つ以上の面に形成され、上記キャパシターの第２内部電極３３２と連結されるグランド端子３５３と、を含み、上記キャパシターは上記インダクターの側面に結合され、上記インダクターと上記キャパシターとの間に磁性体シート層３２１が挿入されることができる。
上記磁性体本体は、導電パターンが形成された多数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成することができる。
上記インダクターは、上記磁性体本体が、絶縁基板と、上記絶縁基板の少なくとも一面に形成されたコイルと、を含む薄膜形態であることができる。
上記磁性体本体は、コアと、上記コアに巻回された巻線コイルと、を含む形態であることができる。
上記磁性体シート層は、平均粒径が１５μｍ以下のフェライト及び金属磁性粉末からなる群から選択される何れか一つ以上の磁性粉末を含むことができる。
上記磁性体シート層３２１の両側には接着層３２１´がさらに形成されることができる。
図１１を参照すると、上記第１内部電極３３１は上記複合体の第１端面に露出されたリード３３１ａを有し、上記第２内部電極３３２は上記複合体の第１側面に露出されたリード３３２ａを有し、上記第３内部電極３３３は上記複合体の第２端面に露出されたリード３３３ａを有することができる。
図１２を参照すると、本発明の他の実施形態によると、上記キャパシターにおいて第１内部電極３３１及び第２内部電極３３２が第１キャパシター部を構成することができ、後述するように、電池及び電力管理部（ＰＭＩＣ）の連結端子と接地との間に形成されたキャパシターであることができる。
すなわち、上記第１キャパシター部は、第１電源に含まれているノイズを減少させることができる。
また、上記第１キャパシター部は電荷を充電することができる。また、上記電力管理部（ＰＭＩＣ）が瞬間的に大きい電流を消費する場合、上記第１キャパシター部は、充電された電荷を放電させることで、上記電力管理部（ＰＭＩＣ）の電圧変動を抑制することができる。
一方、上記キャパシターにおいて第２内部電極３３２及び第３内部電極３３３が第２キャパシター部を構成することができ、上述の本発明の一実施形態による複合電子部品におけるキャパシター１１０と同様に、電力管理部（ＰＭＩＣ）及び出力端Ｖｄｄの連結端子と接地との間に形成されたキャパシターであることができる。
上記第２キャパシター部は、上記電力管理部（ＰＭＩＣ）から出力された第２電源に含まれているノイズを減少させることができる。
上記第２内部電極３３２は、第１キャパシター部と第２キャパシター部をそれぞれ構成するものであり、上記複合体の第１側面に形成されたグランド端子３５３と連結されて一方向に接地させることができる。
その他の特徴は、本発明の一実施形態による複合電子部品の説明と同様であるため、重複を避けるためにここでは省略する。
図１３は、本発明の他の実施形態による複合電子部品を概略的に図示した斜視図である。
図１４は、図１３に図示された複合電子部品のうち、積層セラミックキャパシターに採用可能な内部電極を示した平面図である。
図１５は図１３に図示された複合電子部品の等価回路図である。
図１３から図１５を参照すると、本発明の他の実施形態による複合電子部品は、複数の誘電体層４１１、及び上記誘電体層４１１を挟んで互いに対向するように配置される第１〜第３内部電極４３１、４３２、４３３が積層されたセラミック本体からなる第１キャパシターと、複数の誘電体層４１１、及び上記誘電体層４１１を挟んで互いに対向するように配置される第４〜第６内部電極４３４、４３５、４３６が積層されたセラミック本体からなる第２キャパシターと、コイル部を有する磁性体本体からなる第１インダクター及び第２インダクターと、が結合された複合体と、上記複合体の第１端面に形成され、上記第１インダクターのコイル部と連結される第１入力端子４５１ａ、上記複合体の第１端面に形成され、上記第２インダクターのコイル部と連結される第２入力端子４５１'ａ、上記複合体の第１端面に形成され、上記第１キャパシターの第１内部電極４３１と連結される第３入力端子４５１ｂ、及び上記複合体の第１端面に形成され、上記第２キャパシターの第４内部電極４３４と連結される第４入力端子４５１'ｂを含む入力端子４５１、４５１'と、上記複合体の第２端面に形成され、上記第１インダクターのコイル部と連結される第１出力端子４５２ａ、上記複合体の第２端面に形成され、上記第２インダクターのコイル部と連結される第２出力端子４５２'ａ、上記複合体の第２端面に形成され、上記第１キャパシターの第３内部電極４３３と連結される第３出力端子４５２ｂ、及び上記複合体の第２端面に形成され、上記第２キャパシターの第６内部電極４３６と連結される第４出力端子４５２'ｂを含む出力端子４５２、４５２'と、上記複合体のうち上記第１キャパシターの上下面及び第１側面の何れか一つ以上の面に形成され、上記第１キャパシターの第２内部電極４３２と連結される第１グランド端子４５３、及び上記複合体のうち上記第２キャパシターの上下面及び第１側面の何れか一つ以上の面に形成され、上記第２キャパシターの第５内部電極４３５と連結される第２グランド端子４５３'を含むグランド端子と、を含み、上記第１インダクターと第２インダクターとが隣接しており、上記第１キャパシターは上記第１インダクターの側面に結合され、上記第２キャパシターは上記第２インダクターの側面に結合され、上記第１及び第２インダクターと上記第１及び第２キャパシターとの間に磁性体シート層４２１が挿入されることができる。
上記磁性体本体は、導電パターンが形成された多数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成することができる。
上記インダクターは、上記磁性体本体が、絶縁基板と、上記絶縁基板の少なくとも一面に形成されたコイルと、を含む薄膜形態であることができる。
上記磁性体本体は、コアと、上記コアに巻回された巻線コイルと、を含む形態であることができる。
上記磁性体シート層は、平均粒径が１５μｍ以下のフェライト及び金属磁性粉末からなる群から選択される何れか一つ以上の磁性粉末を含むことができる。
上記磁性体シート層４２１の両側には接着層４２１´がさらに形成されることができる。
図１４を参照すると、上記第１内部電極４３１は上記複合体の第１端面に露出されたリード４３１ａを有し、上記第２内部電極４３２は上記複合体の第２側面に露出されたリード４３２ａを有し、上記第３内部電極４３３は上記複合体の第２端面に露出されたリード４３３ａを有することができる。
同様に、上記第４内部電極４３４は上記複合体の第１端面に露出されたリード４３４ａを有し、上記第５内部電極４３５は上記複合体の第１側面に露出されたリード４３５ａを有し、上記第６内部電極４３６は上記複合体の第２端面に露出されたリード４３６ａを有することができる。
図１５を参照すると、本発明の他の実施形態によると、上記第１キャパシターにおいて第１内部電極４３１及び第２内部電極４３２が第１キャパシター部を構成することができ、後述するように、電池及び電力管理部（ＰＭＩＣ）の連結端子と接地との間に形成されたキャパシターであることができる。
すなわち、上記第１キャパシター部は第１電源に含まれているノイズを減少させることができる。
また、上記第１キャパシター部は電荷を充電することができる。また、上記電力管理部（ＰＭＩＣ）が瞬間的に大きい電流を消費する場合、上記第１キャパシター部は、充電された電荷を放電させることで、上記電力管理部（ＰＭＩＣ）の電圧変動を抑制することができる。
一方、上記第１キャパシターにおいて第２内部電極４３２及び第３内部電極４３３が第２キャパシター部を構成することができ、上述の本発明の一実施形態による複合電子部品におけるキャパシター１１０と同様に、電力管理部（ＰＭＩＣ）及び出力端Ｖｄｄの連結端子と接地との間に形成されたキャパシターであることができる。
上記第２キャパシター部は、上記電力管理部（ＰＭＩＣ）から出力された第２電源に含まれているノイズを減少させることができる。
上記第１キャパシターにおいて、上記第２内部電極４３２は、第１キャパシター部及び第２キャパシター部をそれぞれ構成するものであり、上記複合体の第２側面に形成された第１グランド端子４５３と連結されて一方向に接地させることができる。
上記第２キャパシターの第４〜第６内部電極４３４、４３５、４３６は、上記第１キャパシターの第１〜第３内部電極４３１、４３２、４３３と同一の役割をするものであるため、ここでは省略する。
その他の特徴は、本発明の一実施形態による複合電子部品の説明と同様であるため、重複を避けるためにここでは省略する。
図１６は、駆動電源が必要な所定の端子に、電池及び電力管理部により駆動電源を供給する駆動電源供給システムを示した図面である。
図１６を参照すると、上記駆動電源供給システムは、電池３００と、第１電源安定化部４００と、電力管理部５００と、第２電源安定化部６００と、を含むことができる。
上記電池３００は、上記電力管理部５００に電源を供給することができる。ここで、上記電池３００が上記電力管理部５００に供給する電源を第１電源と定義する。
上記第１電源安定化部４００は、上記第１電源Ｖ１を安定化させ、安定化された第１電源を電力管理部に供給することができる。具体的には、上記第１電源安定化部４００は、電池３００及び電力管理部５００の連結端子と接地との間に形成されたキャパシターＣ１を含むことができる。上記キャパシターＣ１は、第１電源に含まれているノイズを減少させることができる。
また、上記キャパシターＣ１は電荷を充電することができる。また、上記電力管理部５００が瞬間的に大きい電流を消費する場合、上記キャパシターＣ１は、充電された電荷を放電させることで、上記電力管理部５００の電圧変動を抑制することができる。
上記キャパシターＣ１は、誘電体層の積層数が３００層以上である高容量のキャパシターであることが好ましい。
上記電力管理部５００は、電子機器に入る電力をその電子機器に応じて変換させ、電力を分配、充電、制御する役割をする。したがって、上記電力管理部５００は、通常、ＤＣ／ＤＣコンバーターを備えることができる。
また、上記電力管理部５００は、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＰＭＩＣ）で具現されることができる。
上記電力管理部５００は、上記第１電源Ｖ１を第２電源Ｖ２に変換することができる。上記第２電源Ｖ２は、電力管理部５００の出力端と連結されて駆動電源の供給を受けるＩＣなどのアクティブ素子が要求する電源であることができる。
上記第２電源安定化部６００は、上記第２電源Ｖ２を安定化させ、安定化された第２電源を出力端Ｖｄｄに伝達することができる。上記出力端Ｖｄｄには、上記電力管理部５００から駆動電源の供給を受けるＩＣなどのアクティブ素子が連結されることができる。
具体的には、上記第２電源安定化部６００は、電力管理部５００と出力端Ｖｄｄとの間に直列連結されたインダクターＬ１を含むことができる。また、上記第２電源安定化部６００は、電力管理部５００及び出力端Ｖｄｄの連結端子と接地との間に形成されたキャパシターＣ２を含むことができる。
上記第２電源安定化部６００は、上記第２電源Ｖ２に含まれているノイズを減少させることができる。
また、上記第２電源安定化部６００は、出力端Ｖｄｄに電源を安定して供給することができる。
上記インダクターＬ１は、大容量電流に適用可能なパワーインダクターであることが好ましい。
上記パワーインダクターとは、直流電流を印加した際に、一般のインダクターに比べ容量（Ｉｎｄｕｃｔａｎｃｅ）の変化が少ない、高効率性のインダクターを意味する。すなわち、パワーインダクターは、一般のインダクターの機能に加えて、ＤＣバイアス特性（直流電流の印加によるインダクタンスの変化）も含むものである。
また、上記キャパシターＣ２は高容量のキャパシターであることが好ましい。
図１７は駆動電源供給システムの配置パターンを示した図面である。
図１７を参照すると、電力管理部５００、パワーインダクターＬ１、第２キャパシターＣ２の配置パターンを確認することができる。
通常、電力管理部（ＰＭＩＣ）５００は、数個〜数十個のＤＣ／ＤＣコンバーターを備えることができる。また、上記ＤＣ／ＤＣコンバーターの機能を具現するために、一つのＤＣ／ＤＣコンバーター毎にパワーインダクター及び高容量のキャパシターが必要である。
図１７を参照すると、電力管理部５００は所定の端子Ｎ１、Ｎ２を備えることができる。上記電力管理部５００は、電池から電源の供給を受け、ＤＣ／ＤＣコンバーターを用いて上記電源を変換することができる。また、上記電力管理部５００は、変換された電源を第１端子Ｎ１を介して供給することができる。上記第２端子Ｎ２は接地端子であることができる。
ここで、第１パワーインダクターＬ１及び第２キャパシターＣ２は、第１端子Ｎ１から電源の供給を受け、これを安定化させた後、第３端子Ｎ３を介して駆動電源を供給することで、第２電源安定化部の機能を行うことができる。
図１７に図示された第４〜６端子Ｎ４〜Ｎ６は、第１〜３端子Ｎ１〜Ｎ３と同一の機能をするため、具体的な説明を省略する。
駆動電源供給システムのパターンを設計する際に考慮されるべき重要な点は、電力管理部、パワーインダクター、高容量のキャパシターをできるだけ近くに配置しなければならないということである。また、電源線の配線を、短く、且つ厚く設計する必要がある。
これは、上記のような要件が満たされなければ、部品配置面積を減少させることができず、ノイズの発生を抑制させることができないためである。
電力管理部５００の出力端の個数が少ない場合は、パワーインダクターと高容量のキャパシターとを近くに配置することに大きな問題はない。しかし、電力管理部５００の多数の出力を用いなければならない場合には、部品の密集度により、パワーインダクター及び高容量のキャパシターの配置が正常に行われない。また、電源の優先順位によってパワーインダクタと高容量キャパシタを最適な状態で配置することができなくなる可能性がある。
例えば、パワーインダクター及び高容量のキャパシターの素子サイズが大きいため、実際に素子を配置する時に、電源線及び信号線が不可避に長くなる状況が発生し得る。
パワーインダクター及び高容量のキャパシターが最適な状態で配置されない場合、各素子間の間隔及び電源線が長くなり、これによってノイズが発生する恐れがある。上記ノイズは、電源供給システムに悪い影響を与える。
図１８は本発明の一実施例による複合電子部品の回路図を示した図面である。
図１８を参照すると、上記複合電子部品７００は、入力端子部Ａ（入力端子）と、電源安定化部と、出力端子部Ｂ（出力端子）と、接地端子部Ｃ（グランド端子）と、を含むことができる。
上記電源安定化部は、パワーインダクターＬ１と、第２キャパシターＣ２と、を含むことができる。
上記複合電子部品７００は、上述の第２電源安定化部の機能を行うことができる素子である。
上記入力端子部Ａは、上記電力管理部５００により変換された電源の供給を受けることができる。
上記電源安定化部は、上記入力端子部Ａから供給された電源を安定化させることができる。
上記出力端子部Ｂは、安定化された上記電源を出力端Ｖｄｄに供給することができる。
上記接地端子部Ｃは、上記電源安定化部をグランドと連結することができる。
一方、上記電源安定化部は、上記入力端子部Ａと上記出力端子部Ｂとの間に連結されたパワーインダクターＬ１と、上記接地端子部Ｃと上記出力端子部との間に連結された第２キャパシターＣ２と、を含むことができる。
図１８を参照すると、上記パワーインダクターＬ１及び上記第２キャパシターＣ２が出力端子部Ｂを共有することで、パワーインダクターＬ１と第２キャパシターＣ２との間の間隔が減少されることができる。
上記のように、上記複合電子部品７００は、電力管理部５００の出力電源端に備えられるパワーインダクター及び大容量のキャパシターを一つの部品に具現したものである。したがって、上記複合電子部品７００は、素子の集積度が向上される。
図１９は、本発明の一実施例による複合電子部品を適用した駆動電源供給システムの配置パターンを示した図面である。
図１９を参照すると、図１７に図示された第２キャパシターＣ２及びパワーインダクターＬ１が、本発明の一実施例による複合電子部品に置き換えられたことを確認することができる。
上述のように、上記複合電子部品は第２電源安定部の機能を行うことができる。
また、第２キャパシターＣ２及びパワーインダクターＬ１を本発明の一実施例による複合電子部品に置き換えることで、配線の長さを最小化することができる。また、配置される素子の個数が減少されるため、最適化された素子配置が可能である。
すなわち、本発明の一実施例によると、電力管理部、パワーインダクター、高容量のキャパシターをできるだけ近くに配置することができ、電源線の配線を、短く、且つ厚く設計することができるため、ノイズを低減することができる。
一方、電子機器の製造社では、消費者の要求を満たすために、電子機器に備えられるＰＣＢのサイズを減少させるための取り組みを行っている。そのために、ＰＣＢに実装されるＩＣの集積度を高めることが要求されている。本発明の一実施例による複合電子部品のように、複数個の素子を一つの複合部品に構成することで、このような要求を満たすことができる。
また、本発明の一実施例によると、二つの部品（第２キャパシター、パワーインダクター）を一つの複合電子部品に具現することで、ＰＣＢの実装面積を減少させることができる。本実施例によると、従来の配置パターンに比べ、約１０〜３０％の実装面積の減少効果が得られる。
また、本発明の一実施例によると、上記電力管理部５００は、駆動電源の供給を受けるＩＣに、最短配線を介して電源を供給することができる。
また、本発明の一実施形態による複合電子部品は、キャパシターがインダクターの側面に配置されることで、インダクターで発生する磁束（Ｍａｇｎｅｔｉｃ Ｆｌｕｘ）がキャパシターの内部電極に与える影響を最小化するため、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）の変化を防止することができる。
また、本発明の一実施形態による複合電子部品は、キャパシターがインダクターの側面に配置されることで、部品のＱ特性が低下することを防止することができる。
さらに、上記インダクターと上記キャパシターとの間に磁性体シート層が挿入されるため、外部端子の干渉をシールド効果（Ｓｈｉｅｌｄ Ｅｆｆｅｃｔ）により遮断して、複合電子部品の電気的特性が劣化することを防止することができる。
［積層セラミックキャパシター実装基板］
図２０は図１の複合電子部品が印刷回路基板に実装された状態を図示した斜視図である。
図２０を参照すると、本実施形態による複合電子部品実装基板８００は、複合電子部品１００が実装される印刷回路基板８１０と、印刷回路基板８１０の上面に形成された３個以上の電極パッド８２１、８２２、８２３と、を含む。
上記電極パッドは、上記複合電子部品の入力端子１５１、出力端子１５２、及びグランド端子１５３とそれぞれ連結される第１〜第３電極パッド８２１、８２２、８２３からなることができる。
この際、複合電子部品１００の上記入力端子１５１、出力端子１５２、及びグランド端子１５３は、それぞれ第１〜第３電極パッド８２１、８２２、８２３上に接触するように配置された状態で、半田８３０により印刷回路基板８１０と電気的に連結されることができる。
また、上記印刷回路基板に実装される複合電子部品は、本発明の他の実施形態による複合電子部品であることもでき、重複説明を避けるためにここでは省略する。
下記表１は、本発明の実施例及び比較例による周波数別インダクタンス（Ｌｓ）、Ｑ特性、及び自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）の変化を示した表である。
下記表１において、実施例は、インダクターの側面にキャパシターを結合した本発明の一実施形態による複合電子部品であり、比較例１は、パワーインダクターを単独で用いた場合であり、比較例２は、インダクター及びキャパシターを上下に結合した場合である。
Figure 0006210926
上記表１を参照すると、インダクターの側面にキャパシターを結合した本発明の一実施形態による複合電子部品である実施例は、パワーインダクターを単独で用いた比較例１に比べ、周波数別インダクタンス（Ｌｓ）、Ｑ特性、及び自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）の変化の差が大きくないことが分かる。
その反面、インダクター及びキャパシターを上下に結合した比較例２の場合は、インダクターの側面にキャパシターを結合した複合電子部品である実施例及びパワーインダクターを単独で用いた比較例１に比べ、Ｑ特性が低下し、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）が低周波領域に移動して、インダクターの使用範囲が制限されることが分かる。
図２１は、本発明の実施例及び比較例による自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）の変化を示したグラフである。
図２１において、実施例１は、インダクターの側面にキャパシターを結合し、キャパシターとインダクターとの間にフェライトシート層を挿入した本発明の一実施形態による複合電子部品であり、実施例２は、キャパシターとインダクターとの間に金属シート層を挿入した複合電子部品であり、比較例１は、パワーインダクターを単独で用いた場合であり、比較例２は、インダクター及びキャパシターを上下に結合した場合である。
上記グラフを参照すると、キャパシターとインダクターとの間にフェライトシート層または金属シート層を挿入した実施例１及び２の場合、パワーインダクターを単独で用いた比較例１と自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ；ＳＲＦ）がほぼ同一であることが分かる。
さらに、実施例１及び２の場合、比較例１に比べインダクタンスが上昇したことが分かる。
図２２は、本発明の実施例及び比較例によるＱ特性の変化を示したグラフである。
図２２において、実施例１は、インダクターの側面にキャパシターを結合し、キャパシターとインダクターとの間にフェライトシート層を挿入した本発明の一実施形態による複合電子部品であり、実施例２は、キャパシターとインダクターとの間に金属シート層を挿入した複合電子部品であり、比較例１は、パワーインダクターを単独で用いた場合であり、比較例２は、インダクター及びキャパシターを上下に結合した場合である。
上記グラフを参照すると、キャパシターとインダクターとの間にフェライトシート層または金属シート層を挿入した実施例１及び２の場合、パワーインダクターを単独で用いた比較例１及びインダクター及びキャパシターを上下に結合した比較例２に比べ、優れたＱ特性を示すことが分かる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００、７００ 複合電子部品
１１０ キャパシター
１２０ インダクター
１２１、２２１、３２１、４２１ 磁性体シート層
１２１´、２２１´、３２１´、４２１´ 接着層
１３０ 複合体
１１、２１１、３１１、４１１ 誘電体層
２１ 磁性体層
３１、３２、２３１、２３２、２３３、２３４、３３１、３３２、３３３、４３１、４３２、４３３、４３４、４３５、４３６ 内部電極
３３１ａ、３３２ａ、３３３ａ、４３１ａ、４３２ａ、４３３ａ、４３４ａ、４３５ａ、４３６ａ リード
１２２ 磁性体
１２３ 基板
１２４ コア
１４０ コイル部
１５１、２５１、３５１、４５１、４５１´ 入力端子
１５２、２５２、３５２、４５２、４５２´ 出力端子
１５３、２５３、３５３、４５３、４５３´ グランド端子
８００ 実装基板
８１０ 印刷回路基板
８２１、８２２、８２３ 第１〜第３電極パッド
８３０ 半田
３００ 電池
４００ 第１電源安定化部
５００ 電力管理部
６００ 第２電源安定化部

Claims (18)

  1. 複数の誘電体層、及び前記複数の誘電体層の各々を挟んで互いに対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシターと、コイル部を有する磁性体本体からなるインダクターと、が結合された複合体と、
    前記複合体の第１端面に形成され、前記インダクターのコイル部と連結される入力端子と、
    前記複合体の第２端面に形成され、前記インダクターのコイル部と連結される第１出力端子、及び前記複合体の第２端面に形成され、前記キャパシターの第１内部電極と連結される第２出力端子を含む出力端子と、
    前記複合体のうち前記キャパシターの上下面及び第１端面の何れか一つ以上の面に形成され、前記キャパシターの第２内部電極と連結されるグランド端子と、を含み、
    前記キャパシターは前記インダクターの側面に結合され、前記インダクターと前記キャパシターとの間に磁性体シート層が挿入され、
    前記コイル部は実装面に平行に配置され、前記コイル部の磁束方向は前記第１及び第２内部電極の積層面と平行である、複合電子部品。
  2. 前記磁性体本体は、導電パターンが形成された複数の磁性体層が積層された形態であり、前記導電パターンが前記コイル部を構成する、請求項１に記載の複合電子部品。
  3. 前記インダクターは、前記磁性体本体が、絶縁基板と、前記絶縁基板の少なくとも一面に形成されたコイルと、を含む薄膜形態である、請求項１または２に記載の複合電子部品。
  4. 前記磁性体本体は、コアと、前記コアに巻回された巻線コイルと、を含む形態である、請求項１から３の何れか１項に記載の複合電子部品。
  5. 前記磁性体シート層は、平均粒径が１５μｍ以下のフェライト及び金属磁性粉末からなる群から選択される何れか一つ以上の磁性粉末を含む、請求項１から４の何れか１項に記載の複合電子部品。
  6. 前記磁性体シート層の両側には接着層がさらに形成される、請求項１から５の何れか１項に記載の複合電子部品。
  7. 複数の誘電体層、及び前記複数の誘電体層の各々を挟んで互いに対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなる第１キャパシターと、複数の誘電体層、及び前記複数の誘電体層の各々を挟んで互いに対向するように配置される第３及び第４内部電極が積層されたセラミック本体からなる第２キャパシターと、コイル部を有する磁性体本体からなるインダクターと、が結合された複合体と、
    前記複合体の第１端面に形成され、前記インダクターのコイル部と連結される第１入力端子、及び前記複合体の第１端面に形成され、前記第１キャパシターの第１内部電極と連結される第２入力端子を含む入力端子と、
    前記複合体の第２端面に形成され、前記インダクターのコイル部と連結される第１出力端子、及び前記複合体の第１端面に形成され、前記第２キャパシターの第３内部電極と連結される第２出力端子を含む出力端子と、
    前記複合体の第２端面に形成され、前記第１キャパシターの第２内部電極と連結される第１グランド端子、及び前記複合体の第２端面に形成され、前記第２キャパシターの第４内部電極と連結される第２グランド端子を含むグランド端子と、を含み、
    前記第１及び第２キャパシターは前記インダクターの両側面にそれぞれ結合され、前記インダクターと前記第１及び第２キャパシターとの間に磁性体シート層が挿入され、
    前記コイル部は実装面に平行に配置され、前記コイル部の磁束方向は前記第１から第４内部電極の積層面と平行である、複合電子部品。
  8. 複数の誘電体層、及び前記複数の誘電体層の各々を挟んで互いに対向するように配置される第１〜第３内部電極が積層されたセラミック本体からなるキャパシターと、コイル部を有する磁性体本体からなるインダクターと、が結合された複合体と、
    前記複合体の第１端面に形成され、前記インダクターのコイル部と連結される第１入力端子、及び前記複合体の第１端面に形成され、前記キャパシターの第１内部電極と連結される第２入力端子を含む入力端子と、
    前記複合体の第２端面に形成され、前記インダクターのコイル部と連結される第１出力端子、及び前記複合体の第２端面に形成され、前記キャパシターの第３内部電極と連結される第２出力端子を含む出力端子と、
    前記複合体のうち前記キャパシターの上下面及び第１側面の何れか一つ以上の面に形成され、前記キャパシターの第２内部電極と連結されるグランド端子と、を含み、
    前記キャパシターは前記インダクターの側面に結合され、前記インダクターと前記キャパシターとの間に磁性体シート層が挿入され、
    前記コイル部は実装面に平行に配置され、前記コイル部の磁束方向は前記第１から第３内部電極の積層面と平行である、複合電子部品。
  9. 前記第１内部電極は前記複合体の第１端面に露出されたリードを有し、前記第２内部電極は前記複合体の第１側面に露出されたリードを有し、前記第３内部電極は前記複合体の第２端面に露出されたリードを有する、請求項８に記載の複合電子部品。
  10. 複数の誘電体層、及び前記複数の誘電体層の各々を挟んで互いに対向するように配置される第１〜第３内部電極が積層されたセラミック本体からなる第１キャパシターと、複数の誘電体層、及び前記複数の誘電体層の各々を挟んで互いに対向するように配置される第４〜第６内部電極が積層されたセラミック本体からなる第２キャパシターと、コイル部を有する磁性体本体からなる第１インダクター及び第２インダクターと、が結合された複合体と、
    前記複合体の第１端面に形成され、前記第１インダクターのコイル部と連結される第１入力端子、前記複合体の第１端面に形成され、前記第２インダクターのコイル部と連結される第２入力端子、前記複合体の第１端面に形成され、前記第１キャパシターの第１内部電極と連結される第３入力端子、及び前記複合体の第１端面に形成され、前記第２キャパシターの第４内部電極と連結される第４入力端子を含む入力端子と、
    前記複合体の第２端面に形成され、前記第１インダクターのコイル部と連結される第１出力端子、前記複合体の第２端面に形成され、前記第２インダクターのコイル部と連結される第２出力端子、前記複合体の第２端面に形成され、前記第１キャパシターの第３内部電極と連結される第３出力端子、及び前記複合体の第２端面に形成され、前記第２キャパシターの第６内部電極と連結される第４出力端子を含む出力端子と、
    前記複合体のうち前記第１キャパシターの上下面及び第１側面の何れか一つ以上の面に形成され、前記第１キャパシターの第２内部電極と連結される第１グランド端子、及び前記複合体のうち前記第２キャパシターの上下面及び第１側面の何れか一つ以上の面に形成され、前記第２キャパシターの第５内部電極と連結される第２グランド端子を含むグランド端子と、を含み、
    前記第１インダクターと第２インダクターとが隣接しており、前記第１キャパシターは前記第１インダクターの側面に結合され、前記第２キャパシターは前記第２インダクターの側面に結合され、前記第１及び第２インダクターと前記第１及び第２キャパシターとの間に磁性体シート層が挿入され、
    前記コイル部は実装面に平行に配置され、前記コイル部の磁束方向は前記第１から第６内部電極の積層面と平行である、複合電子部品。
  11. 電力管理部により変換された電源の供給を受ける入力端子と、
    前記電源を安定化させ、複数の誘電体層、前記複数の誘電体層の各々を挟んで互いに対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシターと、コイル部を有する磁性体本体からなるインダクターと、が結合され、前記キャパシターが前記インダクターの側面に結合され、前記インダクターと前記キャパシターとの間に磁性体シート層が挿入され、前記コイル部は実装面に平行に配置され、前記コイル部の磁束方向は前記第１及び第２内部電極の積層面と平行である複合体を備えた電源安定化部と、
    安定化された前記電源を供給する出力端子と、
    接地のためのグランド端子と、を含む、複合電子部品。
  12. 前記入力端子は、前記複合体の第１端面に形成され、
    前記出力端子は、前記複合体の第２端面に形成され、前記インダクターのコイル部と連結される第１出力端子と、前記複合体の第２端面に形成され、前記キャパシターの第１内部電極と連結される第２出力端子と、を含み、
    前記グランド端子は、前記複合体のうち前記キャパシターの上下面及び第１端面の何れか一つ以上の面に形成され、前記キャパシターの第２内部電極と連結される、請求項１１に記載の複合電子部品。
  13. 前記磁性体本体は、導電パターンが形成された複数の磁性体層が積層された形態であり、前記導電パターンが前記コイル部を構成する、請求項１１または１２に記載の複合電子部品。
  14. 前記インダクターは、前記磁性体本体が、絶縁基板と、前記絶縁基板の少なくとも一面に形成されたコイルと、を含む薄膜形態である、請求項１１から１３の何れか１項に記載の複合電子部品。
  15. 前記磁性体本体は、コアと、前記コアに巻回された巻線コイルと、を含む形態である、請求項１１から１４の何れか１項に記載の複合電子部品。
  16. 前記磁性体シート層は、平均粒径が１５μｍ以下のフェライト及び金属磁性粉末からなる群から選択される何れか一つ以上の磁性粉末を含む、請求項１１から１５の何れか１項に記載の複合電子部品。
  17. 前記磁性体シート層の両側には接着層がさらに形成される、請求項１１から１６の何れか１項に記載の複合電子部品。
  18. 上部に３個以上の電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設けられた請求項１から１７の何れか１項の何れか一項に記載の複合電子部品と、
    前記電極パッドと前記複合電子部品とを連結する半田と、を含む複合電子部品実装基板。
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