JP5888621B2 - 複合電子部品及びその実装基板 - Google Patents
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Description
本発明は、複数の受動素子を備えた複合電子部品及びその実装基板に関する。
最近の電子機器は、軽薄短小化、高性能化に対するニーズにより、電子機器のサイズを最小限にするとともに、多様な機能を備えるよう求められている。
このような電子機器は、多様なサービス要求事項を満たすために、制限されたバッテリーリソースの効率的な制御及び管理機能を担う電力半導体をベースにしたＰＭＩＣを備える。
しかし、電子機器に多様な機能が備えられるに伴い、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＰＭＩＣ）に備えられるＤＣ／ＤＣコンバータの個数が増加しており、ＰＭＩＣの電源入力端及び電源出力端に備えられなければならない受動素子の個数も増加している。
この場合、電子機器において部品が配置される面積が増加せざるを得ないため、電子機器の小型化に制限をもたらす。
また、ＰＭＩＣ及びその周辺回路の配線パターンによってノイズが大きく発生する可能性がある。
上記のような問題を解決するために、インダクタ及びキャパシタを上下に結合した複合電子部品に関する研究が行われ、電子機器において部品が配置される面積が減少し、ノイズの発生が抑制される効果が得られた。
しかし、上記のようにインダクタ及びキャパシタを上下に配置する場合、インダクタがキャパシタの内部電極に影響を与え、寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）を発生させることにより、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波の方に移動するという問題が発生し得る。
一方、上記複合電子部品の小型化に伴い、上記インダクタの磁場を防ぐ内部の磁性体層も薄膜化されることにより、Ｑ特性が低下するという問題が発生した。
本発明は、駆動電源供給システムにおいて、部品実装面積を減少させることができる複合電子部品及びその実装基板を提供することをその目的とする。
また、本発明は、駆動電源供給システムにおいて、ノイズの発生を抑制することができる複合電子部品及びその実装基板を提供することをその目的とする。
本発明の一実施形態によると、複数の誘電体層、及び上記誘電体層を介して対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタとコイル部を有する磁性体本体からなるインダクタとが結合された複合体と、上記複合体の第１端面に形成され、上記インダクタのコイル部と連結される入力端子と、上記複合体の第２端面に形成され、上記インダクタのコイル部と連結される第１出力端子、及び上記複合体のうち上記キャパシタの下面に形成され、上記キャパシタの第１内部電極のリードと連結される第２出力端子を含む出力端子と、上記複合体のうち上記キャパシタの下面に形成され、上記キャパシタの第２内部電極のリードと連結されるグランド端子と、を含み、上記キャパシタは上記インダクタの側面に結合される複合電子部品が提供される。
上記磁性体本体は、導電パターンが形成された複数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成することができる。
上記インダクタは、上記磁性体本体が絶縁基板、及び上記絶縁基板の少なくとも一面に形成されたコイルを含む薄膜形態であることができる。
上記磁性体本体は、コア、及び上記コアに巻回された巻線コイルを含む形態であることができる。
上記インダクタはパワーインダクタであることができる。
上記キャパシタとインダクタは、導電性接着剤によって連結されることができる。
本発明の他の実施形態によると、複数の誘電体層、及び上記誘電体層を介して対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタとコイル部を有する磁性体本体からなるインダクタとが結合された複合体と、上記複合体の第１端面に形成され、上記インダクタのコイル部と連結される入力端子と、上記複合体の第２端面に形成され、上記インダクタのコイル部と連結される第１出力端子、及び上記複合体のうち上記キャパシタの上面及び下面に形成され、上記キャパシタの第１内部電極のリードと連結される第２出力端子を含む出力端子と、上記複合体のうち上記キャパシタの上面及び下面に形成され、上記キャパシタの第２内部電極のリードと連結されるグランド端子と、を含み、上記キャパシタは上記インダクタの側面に結合される複合電子部品が提供される。
上記第１内部電極は、上記キャパシタの上面及び下面に露出するリードを有し、上記第２内部電極は、上記キャパシタの上面及び下面に露出するリードを有することができる。
上記磁性体本体は、導電パターンが形成された複数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成することができる。
上記インダクタは、上記磁性体本体が絶縁基板、及び上記絶縁基板の少なくとも一面に形成されたコイルを含む薄膜形態であることができる。
上記磁性体本体は、コア、及び上記コアに巻回された巻線コイルを含む形態であることができる。
上記インダクタはパワーインダクタであることができる。
上記キャパシタとインダクタは、導電性接着剤によって連結されることができる。
本発明のさらに他の実施形態によると、電力管理部によって変換された電源の供給を受ける入力端子と、上記電源を安定化させ、複数の誘電体層、及び上記誘電体層を介して対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタとコイル部を有する磁性体本体からなるインダクタとが結合され、上記キャパシタが上記インダクタの側面に結合される複合体を備えた電源安定化部と、安定化された上記電源を供給する出力端子と、接地のためのグランド端子と、を含む複合電子部品が提供される。
上記入力端子は、上記複合体の第１端面に形成され、上記出力端子は、上記複合体の第２端面に形成され、上記インダクタのコイル部と連結される第１出力端子、及び上記複合体のうち上記キャパシタの下面に形成され、上記キャパシタの第１内部電極と連結される第２出力端子を含み、上記グランド端子は、上記複合体のうち上記キャパシタの下面に形成され、上記キャパシタの第２内部電極と連結されることができる。
上記入力端子は、上記複合体の第１端面に形成され、上記出力端子は、上記複合体の第２端面に形成され、上記インダクタのコイル部と連結される第１出力端子、及び上記複合体のうち上記キャパシタの上面及び下面に形成され、上記キャパシタの第１内部電極と連結される第２出力端子を含み、上記グランド端子は、上記複合体のうち上記キャパシタの上面及び下面に形成され、上記キャパシタの第２内部電極と連結されることができる。
本発明のさらに他の実施形態によると、上部に３個以上の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた上記複合電子部品と、上記電極パッドと上記複合電子部品とを連結するはんだと、を含む複合電子部品の実装基板が提供される。
本発明によると、駆動電源供給システムにおいて、部品実装面積を減少させることができる複合電子部品を提供することができる。
また、本発明によると、駆動電源供給システムにおいて、ノイズの発生を抑制することができる複合電子部品を提供することができる。
なお、本発明の一実施形態による複合電子部品は、キャパシタがインダクタの側面に配置されるため、インダクタがキャパシタの内部電極に与える影響を最小限に抑えることにより、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の変化を防止することができる。
また、本発明の一実施形態による複合電子部品は、キャパシタがインダクタの側面に配置されるため、部品のＱ特性が低下することを防止することができる。
特に、本発明によると、上記キャパシタの外部電極を上記キャパシタの下面に配置することで、上記インダクタとキャパシタとの間で発生し得る寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）を最小限に抑えることにより、上記複合電子部品の電気的特性の劣化を最小限にすることができる。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
複合電子部品
以下では、添付の図面を参照して本発明の好ましい実施形態を説明する。
図１は本発明の一実施形態による複合電子部品を概略的に示した斜視図であり、図２は図１の複合電子部品の第１実施形態による複合電子部品の内部を概略的に示した斜視図であり、図３は図１の複合電子部品の第２実施形態による複合電子部品の内部を概略的に示した斜視図であり、図４は図１の複合電子部品の第３実施形態による複合電子部品の内部を概略的に示した斜視図であり、図５は図１に示された複合電子部品のうち積層セラミックキャパシタに採用可能な内部電極を示した平面図である。
図１を参照すると、本発明の一実施形態による複合電子部品において、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」はキャパシタの誘電体層を積み上げる方向、即ち、「積層方向」と同一の概念で用いることができる。
一方、上記複合電子部品の長さ方向、幅方向及び厚さ方向は、後述する通り、キャパシタ及びインダクタの長さ方向、幅方向及び厚さ方向と同一の方向と定義する。
また、本発明の一実施形態において、複合電子部品は、対向する上面及び下面、上記上面と下面とを連結する第１側面、第２側面、第１端面、及び第２端面を有することができる。上記複合電子部品の形状は、特に制限されないが、図示されたように六面体状であることができる。
また、上記複合電子部品の第１及び第２側面、第１及び第２端面は、後述する通り、キャパシタ及びインダクタの第１及び第２側面、第１及び第２端面と同一の方向の面と定義する。
一方、上記複合電子部品は、キャパシタとインダクタとが結合された形態であって、インダクタの側面にキャパシタが結合されている場合、上記複合電子部品の上面は上記インダクタ及びキャパシタの上面と定義し、上記複合電子部品の下面は上記インダクタ及びキャパシタの下面と定義する。キャパシタの下面はキャパシタの一の面の一例であってよく、キャパシタの上面はキャパシタの他の面の一例であってよい。
また、上記第１及び第２側面は上記複合電子部品において幅方向に対向する面に該当し、上記第１、第２端面は上記複合電子部品において長さ方向に対向する面に該当し、上記上面及び下面は上記複合電子部品において厚さ方向に対向する面に該当する。
図１から図３を参照すると、本発明の一実施形態による複合電子部品１００は、複数の誘電体層１１、及び上記誘電体層１１を介して対向するように配置される第１及び第２内部電極３１、３２が積層されたセラミック本体からなるキャパシタ１１０と、コイル部１４０を有する磁性体本体からなるインダクタ１２０と、が結合された複合体を含むことができる。
本実施形態において、上記複合体１３０は、対向する上面及び下面、上記上面と下面とを連結する第１側面、第２側面、第１端面、及び第２端面を有することができる。
上記複合体１３０の形状は特に制限されないが、図示されたように、六面体状であることができる。
上記複合体１３０は、上記キャパシタ１１０とインダクタ１２０とが結合されて形成されることができ、上記複合体１３０の形成方法は特に制限されない。
例えば、上記複合体１３０は、別に製作された上記キャパシタ１１０とインダクタ１２０とを導電性接着剤や樹脂などによって結合することで形成されることができるが、本発明は特に制限されない。
特に、上記キャパシタ１１０とインダクタ１２０とを結合する際に用いられる接着剤または樹脂は、例えば、エポキシ（Ｅｐｏｘｙ）樹脂であることができるが、これに制限されるものではない。
上記導電性接着剤や樹脂などを用いて上記キャパシタ１１０とインダクタ１２０とを結合する方法は、特に制限されないが、上記キャパシタ１１０またはインダクタ１２０の結合面に導電性接着剤や樹脂などを塗布した後、加熱硬化することで結合することができる。
一方、本発明の一実施形態によると、上記キャパシタ１１０は上記インダクタ１２０の側面に結合されることができる。但し、これに限定されるものではなく、多様な形態で配置されることができる。
以下では、上記複合体１３０を構成するキャパシタ１１０及びインダクタ１２０について具体的に説明する。
本発明の一実施形態によると、上記インダクタ１２０を構成する磁性体本体はコイル部１４０を有することができる。
上記インダクタ１２０は、特に制限されないが、例えば、積層型インダクタ、薄膜型インダクタ、または巻線型インダクタであり、その他にも、レーザーヘリックシング（Ｌａｓｅｒ Ｈｅｌｉｘｉｎｇ）型インダクタなどが用いられることができる。
上記積層型インダクタとは、薄いフェライトまたはガラスセラミックシートに電極を厚膜印刷して複数層の電極が印刷されたシートを積層し、ビアホールを介して内部導線を連結する方式で製造されるインダクタのことである。
上記薄膜型インダクタとは、セラミック基板上にコイル導線を薄膜スパッタリングやめっきで形成し、フェライト材料で充填することで製造されるインダクタを意味する。
上記巻線型インダクタとは、コアに線材（コイル導線）を巻回することで製造されるインダクタを意味する。
上記レーザーヘリキシング（Ｌａｓｅｒ Ｈｅｌｉｘｉｎｇ）型インダクタとは、セラミックボビンに電極層をスパッタリングしたり、めっきして形成した後、レーザーでコイルを螺旋状に形成させた後、その上部に外部保護膜樹脂を塗布して外部電極を形成したインダクタのことである。
図２を参照すると、本発明の第１実施形態による複合電子部品において、上記インダクタ１２０は積層型インダクタであることができる。
具体的には、上記磁性体本体は、導電パターン４１が形成された複数の磁性体層２１が積層された形態で、上記導電パターン４１が上記コイル部１４０を構成することができる。
図３を参照すると、本発明の第２実施形態による複合電子部品において、上記インダクタ１２０は薄膜型インダクタであることができる。
具体的には、上記インダクタ１２０は、上記磁性体本体が絶縁基板１２３、及び上記絶縁基板１２３の少なくとも一面に形成されたコイルを含む薄膜形態であることができる。
上記磁性体本体は、少なくとも一面に上記コイルが形成された絶縁基板１２３の上下部に磁性体１２２を充填することで形成されることができる。
図４を参照すると、本発明の第３実施形態による複合電子部品において、上記インダクタ１２０は巻線型インダクタであることができる。
具体的には、上記インダクタ１２０において、上記磁性体本体は、コア１２４、及び上記コア１２４に巻回された巻線コイルを含む形態であることができる。
図２から図４を参照すると、上記キャパシタ１１０の第１及び第２内部電極３１、３２は、実装面に垂直な方向に積層された形態であるが、これに制限されるものではない。
上記磁性体層２１及び磁性体１２２としては、Ｎｉ−Ｃｕ−Ｚｎ系、Ｎｉ−Ｃｕ−Ｚｎ−Ｍｇ系、Ｍｎ−Ｚｎ系のフェライト材料が用いられることができるが、これに制限されるものではない。
本発明の一実施形態によると、上記インダクタ１２０は、大容量電流に適用可能なパワーインダクタであることができる。
上記パワーインダクタとは、直流電流が印加されると、一般のインダクタに比べてインダクタンス（Ｉｎｄｕｃｔａｎｃｅ）の変化が少ない、高い効率性を有するインダクタを意味する。即ち、パワーインダクタは、一般のインダクタの機能に加え、ＤＣバイアス特性（直流電流の印加によるインダクタンスの変化）も含むものとみなすことができる。
即ち、本発明の一実施形態による複合電子部品は、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ、ＰＭＩＣ）で用いられるものであって、一般のインダクタではなく、直流電流の印加時にインダクタンス（Ｉｎｄｕｃｔａｎｃｅ）の変化が少ない、高い効率性を有するインダクタであるパワーインダクタを含むことができる。
一方、上記キャパシタ１１０を構成する上記セラミック本体は、複数の誘電体層１１が積層されることで形成され、上記セラミック本体の内部には複数の内部電極３１、３２（順に第１及び第２内部電極）が誘電体層を介して分離して配置されることができる。
上記誘電体層１１は、セラミック粉末、有機溶剤及び有機バインダーを含むセラミックグリーンシートを焼成することで形成されることができる。上記セラミック粉末は、高誘電率を有する物質であり、これに制限されるものではないが、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などが用いられることができる。
一方、本発明の一実施形態によると、上記第１内部電極３１及び第２内部電極３２は、上記複合体１３０のうち上記キャパシタ１１０の下面に露出することができるが、必ずこれに制限されるものではない。
上記第１内部電極３１は、上記キャパシタ１１０の下面に露出するリード３１ａを有し、上記第２内部電極３２は、上記キャパシタ１１０の下面に露出するリード３２ａを有することができる。
本発明の一実施形態によると、上記第１及び第２内部電極３１、３２は、導電性金属を含む導電性ペーストで形成されることができる。
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができる。
誘電体層１１を形成するセラミックグリーンシート上に、スクリーン印刷法またはグラビア印刷法などの印刷法により、導電性ペーストで第１及び第２内部電極３１、３２を印刷することができる。
また、内部電極が印刷されたセラミックグリーンシートを交互に積層してから焼成することで、セラミック本体を形成することができる。
図５には上記第１及び第２内部電極３１、３２のパターン状が示されているが、本発明はこれに制限されず、多様な変形が可能である。
上記キャパシタは、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ、ＰＭＩＣ）から供給される電圧を調節する役割をすることができる。
本発明の一実施形態による複合電子部品１００は、上記複合体１３０の第１端面に形成され、上記インダクタ１２０のコイル部１４０と連結される入力端子１５１と、上記複合体１３０の第２端面に形成され、上記インダクタ１２０のコイル部１４０と連結される第１出力端子１５２ａ、及び上記複合体１３０のうち上記キャパシタ１１０の下面に形成され、上記キャパシタ１１０の第１内部電極３１のリード３１ａと連結される第２出力端子１５２ｂを含む出力端子１５２と、上記複合体１３０のうち上記キャパシタ１１０の下面に形成され、上記キャパシタ１１０の第２内部電極３２のリード３２ａと連結されるグランド端子１５３と、を含むことができる。
上記入力端子１５１及び上記第１出力端子１５２ａが上記インダクタ１２０のコイル部１４０と連結されることにより、上記複合電子部品内においてインダクタの役割をすることができる。
また、上記第２出力端子１５２ｂが上記キャパシタ１１０の第１内部電極３１と連結され、上記キャパシタ１１０の第２内部電極３２が上記グランド端子１５３と連結されることにより、上記複合電子部品内においてキャパシタの役割をすることができる。
上記入力端子１５１、出力端子１５２、及びグランド端子１５３は、導電性金属を含む導電性ペーストで形成されることができる。
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、またはこれらの合金であることができる。
上記導電性ペーストは絶縁性物質をさらに含むことができる。例えば、上記絶縁性物質はガラスであることができるが、本発明はこれに制限されない。
上記入力端子１５１、出力端子１５２、及びグランド端子１５３を形成する方法は、特に制限されないが、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成してもよく、印刷及びめっきなどの他の方法によって形成してもよい。
上記第２出力端子１５２ｂは、上記キャパシタ１１０の下面から延びて側面にまで形成されることができ、上記グランド端子１５３も、上記キャパシタ１１０の下面から延びて側面にまで形成されることができる。
図６は図１に示された複合電子部品の等価回路図である。
図６を参照すると、本発明の一実施形態による複合電子部品は、従来と異なって、上記インダクタ１２０とキャパシタ１１０とが結合されているため、インダクタ１２０とキャパシタ１１０との間の距離を最短距離で設計することができることにより、ノイズが低減される効果がある。
また、上記インダクタ１２０とキャパシタ１１０とが結合されているため、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ、ＰＭＩＣ）での実装面積を最小限にすることで、実装空間の確保に有利な効果がある。
また、実装時のコストを低減することができる効果もある。
一方、電子機器に多様な機能が備えられることにより、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＰＭＩＣ）に備えられるＤＣ／ＤＣコンバータの個数も増加しており、ＰＭＩＣの電源入力端及び電源出力端に備えられなければならない受動素子の個数も増加している。
この場合、電子機器において部品が配置される面積が増加せざるを得ないため、電子機器の小型化に制限をもたらす。
また、ＰＭＩＣ及びその周辺回路の配線パターンによってノイズが大きく発生する可能性がある。
上記のような問題を解決するために、インダクタ及びキャパシタを上下に結合した複合電子部品に関する研究が行われ、電子機器において部品が配置される面積が減少し、ノイズの発生が抑制される効果が得られた。
しかし、上記のようにインダクタ及びキャパシタを上下に配置する場合、インダクタがキャパシタの内部電極に影響を与え、寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）を発生させることにより、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波の方に移動するという問題が発生し得る。
上記のように自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波の方に移動する場合、本発明の一実施形態で用いられるインダクタの周波数領域が狭くなるという問題が発生し得る。
即ち、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）以上の高周波領域ではインダクタの機能が発現しないため、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波の方に移動する場合、使用可能な周波数領域が制限されてしまうという問題が発生する。
しかし、本発明の一実施形態によると、上記キャパシタ１１０が上記インダクタ１２０の側面に結合されるため、インダクタがキャパシタの内部電極に与える影響を最小限に抑えることにより、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の変化を防止することができる。
即ち、本発明の一実施形態によると、インダクタ１２０とキャパシタ１１０との間の距離を最短距離で設計することができることにより、ノイズを低減させるのみならず、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の変化を防止することができるため、低周波数で使用可能なインダクタの範囲が制限されないという効果がある。
一方、上記複合電子部品の小型化に伴い、上記インダクタの磁場を防ぐ内部の磁性体層も薄膜化されることにより、Ｑ特性が低下するという問題が発生した。
上記Ｑ特性とは、素子の損失（Ｌｏｓｓ）または効率の低下を意味し、Ｑ値が大きいほど、損失が少なく、効率が高いことを意味する。
即ち、本発明の一実施形態によると、上記キャパシタ１１０が上記インダクタ１２０の側面に結合されることで、各部品が与える影響を最小限に抑えることにより、部品のＱ特性が低下することを防止することができる。
一方、本発明の一実施形態によると、上記キャパシタ１１０の外部電極、即ち、第２出力端子１５２ｂ及びグランド端子１５３を上記キャパシタ１１０の下面に配置することで、上記インダクタ１２０とキャパシタ１１０との間で発生し得る寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）を最小限に抑えることにより、上記複合電子部品の電気的特性の劣化を最小限にすることができる。
上記複合電子部品の電気的特性のうち自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）は、上記インダクタ１２０とキャパシタ１１０との間で発生する寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）によって低周波の方に移動する可能性があり、上述の通り、これを防止するための方法が必要である。
このため、上記インダクタ１２０の側面に上記キャパシタ１１０を結合することで上記複合電子部品の電気的特性の劣化を防止することができるが、上記寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）の発生をさらに最小限にするためには、インダクタとキャパシタの外部電極との間の距離をできるだけ長く配置する必要がある。
したがって、本発明の一実施形態のように、上記キャパシタ１１０の外部電極、即ち、第２出力端子１５２ｂ及びグランド端子１５３を上記キャパシタ１１０の下面に配置する場合、上記インダクタ１２０と上記キャパシタ１１０の外部電極との間の距離が最大となるため、寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）の発生をさらに最小限にすることができる。
これにより、上記複合電子部品の電気的特性の劣化を最小限にすることができる。
一方、本発明の一実施形態による複合電子部品は、上述の通り、上記キャパシタ１１０の外部電極、即ち、第２出力端子１５２ｂ及びグランド端子１５３が上記キャパシタ１１０の下面に配置されるため、実装方向の設定のために、上記キャパシタ１１０のカバー部に、電気的特性に影響を与えない異なる色相のマーカー（ｍａｒｋｅｒ）を印刷することができる。
上記マーカー（ｍａｒｋｅｒ）により、上記複合電子部品の実装方向を選別することができる。
図７は本発明の他の実施形態による複合電子部品を概略的に示した斜視図である。
図８は図７に示された複合電子部品のうち積層セラミックキャパシタに採用可能な内部電極を示した平面図である。
図７及び図８を参照すると、本発明の他の実施形態による複合電子部品２００は、複数の誘電体層２１１、及び上記誘電体層２１１を介して対向するように配置される第１及び第２内部電極２３１、２３２が積層されたセラミック本体からなるキャパシタ２１０とコイル部を有する磁性体本体からなるインダクタ２２０とが結合された複合体２３０と、上記複合体２３０の第１端面に形成され、上記インダクタ２２０のコイル部と連結される入力端子２５１と、上記複合体２３０の第２端面に形成され、上記インダクタ２２０のコイル部と連結される第１出力端子２５２ａ、及び上記複合体２３０のうち上記キャパシタ２１０の上面及び下面に形成され、上記キャパシタ２１０の第１内部電極２３１のリード２３１ａ、２３１ｂと連結される第２出力端子２５２ｂを含む出力端子２５２と、上記複合体２３０のうち上記キャパシタ２１０の上面及び下面に形成され、上記キャパシタ２１０の第２内部電極２３２のリード２３２ａ、２３２ｂと連結されるグランド端子２５３と、を含み、上記キャパシタ２１０は上記インダクタ２２０の側面に結合されることができる。
上記第１内部電極２３１は、上記キャパシタ２１０の上面及び下面に露出するリード２３１ａ、２３１ｂを有し、上記第２内部電極２３２は、上記キャパシタ２１０の上面及び下面に露出するリード２３２ａ、２３２ｂを有することができる。
上記磁性体本体は、導電パターンが形成された複数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成することができる。
上記インダクタにおいて、上記磁性体本体は、絶縁基板、及び上記絶縁基板の少なくとも一面に形成されたコイルを含む薄膜形態であることができる。
上記磁性体本体は、コア、及び上記コアに巻回された巻線コイルを含む形態であることができる。
上記インダクタはパワーインダクタであることができる。
上記キャパシタとインダクタは、導電性接着剤によって連結されることができる。
本発明の他の実施形態による複合電子部品は、上記キャパシタ２１０の外部電極、即ち、第２出力端子２５２ｂ及びグランド端子２５３が上記キャパシタ２１０の上面及び下面に配置されるため、実装方向の設定のためのマーカー（ｍａｒｋｅｒ）が不要である。
その他の特徴は、本発明の一実施形態による複合電子部品の説明と同一であるため、重複を避けるためここでは省略する。
図９は、駆動電源が必要な所定の端子に、電池及び電力管理部によって駆動電源を供給する駆動電源供給システムを示した図面である。
図９を参照すると、上記駆動電源供給システムは、電池３００と、第１電源安定化部４００と、電力管理部５００と、第２電源安定化部６００と、を含むことができる。
上記電池３００は、上記電力管理部５００に電源を供給することができる。ここで、上記電池３００が上記電力管理部５００に供給する電源を第１電源と定義する。
上記第１電源安定化部４００は、上記第１電源Ｖ１を安定化させ、安定化された第１電源を電力管理部に供給することができる。具体的には、上記第１電源安定化部４００は、電池３００及び電力管理部５００の連結端子と接地との間に形成されたキャパシタＣ１を含むことができる。上記キャパシタＣ１は、第１電源に含まれたノイズを減少させることができる。
また、上記キャパシタＣ１は、電荷を充電することができる。また、上記電力管理部５００が瞬間的に大きな電流を消費する場合、上記キャパシタＣ１は、充電された電荷を放電させることにより、上記電力管理部５００の電圧変動を抑制することができる。
上記キャパシタＣ１は、誘電体層の積層数が３００層以上である高容量のキャパシタであることが好ましい。
上記電力管理部５００は、電子機器に入る電力をその電子機器に応じて変換させ、電力を分配、充電、制御する役割をする。したがって、上記電力管理部５００は、一般的にＤＣ／ＤＣコンバータを備えることができる。
また、上記電力管理部５００は、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＰＭＩＣ）で具現されることができる。
上記電力管理部５００は、上記第１電源Ｖ１を第２電源Ｖ２に変換することができる。上記第２電源Ｖ２は、電力管理部５００の出力端と連結されて駆動電源の供給を受けるＩＣなどのアクティブ素子が求める電源であることができる。
上記第２電源安定化部６００は、上記第２電源Ｖ２を安定化させ、安定化された第２電源を出力端Ｖｄｄに伝達することができる。上記出力端Ｖｄｄには、上記電力管理部５００から駆動電源の供給を受けるＩＣなどのアクティブ素子が連結されることができる。
具体的には、上記第２電源安定化部６００は、電力管理部５００と出力端Ｖｄｄとの間に直列連結されたインダクタＬ１を含むことができる。また、上記第２電源安定化部６００は、電力管理部５００及び出力端Ｖｄｄの連結端子と接地との間に形成されたキャパシタＣ２を含むことができる。
上記第２電源安定化部６００は、上記第２電源Ｖ２に含まれたノイズを減少させることができる。
また、上記第２電源安定化部６００は、出力端Ｖｄｄに電源を安定して供給することができる。
上記インダクタＬ１は、大容量電流に適用可能なパワーインダクタであることが好ましい。
上記パワーインダクタとは、直流電流が印加されると、一般のインダクタに比べてインダクタンス（Ｉｎｄｕｃｔａｎｃｅ）の変化が少ない、高い効率性を有するインダクタを意味する。即ち、パワーインダクタは、一般のインダクタの機能に加え、ＤＣバイアス特性（直流電流の印加によるインダクタンスの変化）も含むものとみなすことができる。
また、上記キャパシタＣ２は、高容量のキャパシタであることが好ましい。
図１０は駆動電源供給システムの配置パターンを示した図面である。
図１０を参照すると、電力管理部５００、パワーインダクタＬ１、及び第２キャパシタＣ２の配置パターンを確認することができる。
一般に、電力管理部（ＰＭＩＣ）５００は、数個から数十個のＤＣ／ＤＣコンバーターを備えることができる。また、上記ＤＣ／ＤＣコンバーターの機能を具現するために、一つのＤＣ／ＤＣコンバーターごとにパワーインダクタ及び高容量キャパシタを必要とする。
図１０を参照すると、電力管理部５００は、所定の端子Ｎ１、Ｎ２を備えることができる。上記電力管理部５００は、電池から電源の供給を受け、ＤＣ／ＤＣコンバータを用いて上記電源を変換することができる。また、上記電力管理部５００は、変換された電源を第１端子Ｎ１によって供給することができる。上記第２端子Ｎ２は接地端子であることができる。
ここで、第１パワーインダクタＬ１及び第２キャパシタＣ２は、第１端子Ｎ１から電源の供給を受け、これを安定化させた後、第３端子Ｎ３によって駆動電源を供給することで、第２電源安定化部の機能を行うことができる。
図１０に示された第４から６端子Ｎ４からＮ６は、第１から３端子Ｎ１からＮ３と同一の機能をするため、具体的な説明を省略する。
駆動電源供給システムのパターンを設計するにあたり、十分に考慮しなければならない点は、電力管理部、パワーインダクタ、高容量のキャパシタをできるだけ近くに配置しなければならないということである。また、電源線の配線を短くかつ厚く設計する必要がある。
これは、上記のような要件を満たさなければ、部品の配置面積を減少させることができず、ノイズ発生も抑制させることができないためである。
電力管理部５００の出力端の個数が少ない場合は、パワーインダクタ及び高容量のキャパシタを近くに配置するのに大きな問題がない。しかし、電力管理部５００の複数の出力端子を用いなければならない場合は、部品の密集度のためパワーインダクタ及び高容量のキャパシタの配置が正常的に行われることができない。また、電源の優先順位によってパワーインダクタ及び高容量のキャパシタを最適ではない状態に配置しなければならなくなる状況が発生しかねない。
例えば、実際に素子を配置するとき、パワーインダクタ素子及び高容量キャパシタ素子のサイズが大きいことが原因で、電源線及び信号線が不可避に長くなるという状況が発生する可能性がある。
パワーインダクタ及び高容量キャパシタが最適ではない状態に配置される場合、各素子の間隔及び電源線が長くなるため、ノイズが発生しかねない。上記ノイズは、電源供給システムに悪影響を及ぼすおそれがある。
図１１は本発明の一実施形態による複合電子部品の回路図を示した図面である。
図１１を参照すると、上記複合電子部品７００は、入力端子部Ａ（入力端子）と、電源安定化部と、出力端子部Ｂ（出力端子）と、接地端子部Ｃ（グランド端子）と、を含むことができる。
上記電源安定化部は、パワーインダクタＬ１と、第２キャパシタＣ２と、を含むことができる。
上記複合電子部品７００は、上述の第２電源安定化部の機能を行うことができる素子である。
上記入力端子部Ａは、上記電力管理部５００によって変換された電源の供給を受けることができる。
上記電源安定化部は、上記入力端子部Ａから供給された電源を安定化させることができる。
上記出力端子部Ｂは、安定化された上記電源を出力端Ｖｄｄに供給することができる。
上記接地端子部Ｃは、上記電源安定化部をグランドと連結することができる。
一方、上記電源安定化部は、上記入力端子部Ａと上記出力端子部Ｂとの間に連結されたパワーインダクタＬ１と、上記接地端子部Ｃと上記出力端子部との間に連結された第２キャパシタＣ２と、を含むことができる。
図１１を参照すると、上記パワーインダクタＬ１及び上記第２キャパシタＣ２が出力端子部Ｂを共有することにより、パワーインダクタＬ１と第２キャパシタＣ２との間の間隔が減少することができる。
上述の通り、上記複合電子部品７００は、電力管理部５００の出力電源端に備えられるパワーインダクタ及び大容の量キャパシタを一つの部品に具現したものである。したがって、上記複合電子部品７００は、素子の集積度が向上する。
図１２は本発明の一実施形態による複合電子部品を適用した駆動電源供給システムの配置パターンを示した図面である。
図１２を参照すると、図１０に示された第２キャパシタＣ２及びパワーインダクタＬ１が本発明の一実施形態による複合電子部品に代替されていることが分かる。
上述の通り、上記複合電子部品は第２電源安定部の機能を行うことができる。
また、第２キャパシタＣ２及びパワーインダクタＬ１を本発明の一実施形態による複合電子部品に代替することで、配線の長さを最小限にすることができる。また、配置される素子の個数が減少するため、最適化された素子の配置が可能となる。
即ち、本発明の一実施形態によると、電力管理部、パワーインダクタ、高容量のキャパシタをできるだけ近くに配置することができ、電源線の配線を短くかつ厚く設計することができるため、ノイズを低減することができる。
一方、電子機器製造メーカーでは、消費者のニーズを満たすために、電子機器に備えられるＰＣＢサイズを減らすよう取り組んでいる。つまり、ＰＣＢに実装されるＩＣの集積度を高めることが求められている。本発明の一実施形態による複合電子部品のように複数個の素子を一つの複合電子部品として構成することで、そのようなニーズを満たすことができる。
また、本発明の一実施形態によると、二つの部品（第２キャパシタ、パワーインダクタ）を一つの複合電子部品として具現することにより、ＰＣＢの実装面積を減少させることができる。本実施形態によると、従来の配置パターンに比べて約１０〜３０％の実装面積の減少効果が得られる。
また、本発明の一実施形態によると、上記電力管理部５００は、最短配線により、駆動電源の供給を受けるＩＣに電源を供給することができる。
また、本発明の一実施形態による複合電子部品は、キャパシタがインダクタの側面に配置されることで、インダクタがキャパシタの内部電極に与える影響を最小限に抑えることにより、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の変化を防止することができる。
なお、本発明の一実施形態による複合電子部品は、キャパシタがインダクタの側面に配置されることで、部品のＱ特性が低下することを防止することができる。
また、上記キャパシタ１１０の外部電極、即ち、第２出力端子１５２ｂ及びグランド端子１５３を上記キャパシタ１１０の下面に配置することで、上記インダクタ１２０とキャパシタ１１０との間で発生し得る寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）を最小限に抑えることにより、上記複合電子部品の電気的特性の劣化を最小限にすることができる。
複合電子部品の実装基板
図１３は図１の複合電子部品が印刷回路基板に実装された形状を示した斜視図である。
図１３を参照すると、本実施形態による複合電子部品１００の実装基板８００は、複合電子部品１００が実装される印刷回路基板８１０と、印刷回路基板８１０の上面に形成された３個以上の電極パッド８２１、８２２、８２３と、を含む。
上記電極パッドは、上記複合電子部品の入力端子１５１、出力端子１５２、及びグランド端子１５３とそれぞれ連結される第１から第３電極パッド８２１、８２２、８２３からなることができる。
このとき、複合電子部品１００の上記入力端子１５１、出力端子１５２、及びグランド端子１５３はそれぞれ、第１から第３電極パッド８２１、８２２、８２３上に接触するように配置された状態で、はんだ８３０によって印刷回路基板８１０と電気的に連結されることができる。
また、上記印刷回路基板に実装される複合電子部品は、本発明の他の実施形態による複合電子部品であることもでき、重複説明を避けるために、ここでは省略する。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
１００、７００ 複合電子部品
１１０、２１０ キャパシタ
１２０、２２０ インダクタ
１３０、２３０ 複合体
１１、２１１ 誘電体層
２１ 磁性体層
３１、３２、２３１、２３２ 内部電極
３１ａ、３２ａ、２３１ａ、２３２ａ、２３１ｂ、２３２ｂ リード
４１ 導電パターン
１２２ 磁性体
１２３ 絶縁基板
１２４ コア
１４０ コイル部
１５１、２５１ 入力端子
１５２、２５２ 出力端子
１５２ａ、２５２ａ 第１出力端子
１５２ｂ、２５２ｂ 第２出力端子
１５３、２５３ グランド端子
８００ 実装基板
８１０ 印刷回路基板
８２１、８２２、８２３ 第１から第３電極パッド
８３０ はんだ
３００ 電池
４００ 第１電源安定化部
５００ 電力管理部
６００ 第２電源安定化部
１１０、２１０ キャパシタ
１２０、２２０ インダクタ
１３０、２３０ 複合体
１１、２１１ 誘電体層
２１ 磁性体層
３１、３２、２３１、２３２ 内部電極
３１ａ、３２ａ、２３１ａ、２３２ａ、２３１ｂ、２３２ｂ リード
４１ 導電パターン
１２２ 磁性体
１２３ 絶縁基板
１２４ コア
１４０ コイル部
１５１、２５１ 入力端子
１５２、２５２ 出力端子
１５２ａ、２５２ａ 第１出力端子
１５２ｂ、２５２ｂ 第２出力端子
１５３、２５３ グランド端子
８００ 実装基板
８１０ 印刷回路基板
８２１、８２２、８２３ 第１から第３電極パッド
８３０ はんだ
３００ 電池
４００ 第１電源安定化部
５００ 電力管理部
６００ 第２電源安定化部
Claims (17)
- 複数の誘電体層、及び前記複数の誘電体層の各々を介して対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタとコイル部を有する磁性体本体からなるインダクタとが結合された複合体と、
前記複合体の長さ方向の第１端面に形成され、前記インダクタのコイル部と連結される入力端子と、
前記複合体の長さ方向の第２端面に形成され、前記インダクタのコイル部と連結される第１出力端子、及び前記複合体のうち前記キャパシタの一の面に形成され、前記キャパシタの第１内部電極のリードと連結される第２出力端子を含む出力端子と、
前記複合体のうち前記キャパシタの前記一の面に形成され、前記キャパシタの第２内部電極のリードと連結されるグランド端子と、を含み、
前記キャパシタは前記インダクタの側面に結合され、且つ、前記第１及び第２内部電極は前記キャパシタの実装面に垂直な方向に配置される、複合電子部品。 - 前記磁性体本体は、導電パターンが形成された複数の磁性体層が積層された形態であり、前記導電パターンが前記コイル部を構成する、請求項１に記載の複合電子部品。
- 前記インダクタは、前記磁性体本体が絶縁基板、及び前記絶縁基板の少なくとも一面に形成されたコイルを含む薄膜形態である、請求項１に記載の複合電子部品。
- 前記磁性体本体は、コア、及び前記コアに巻回された巻線コイルを含む形態である、請求項１に記載の複合電子部品。
- 前記インダクタはパワーインダクタである、請求項１から４のいずれか一項に記載の複合電子部品。
- 前記キャパシタとインダクタは、導電性接着剤によって連結される、請求項１から５のいずれか一項に記載の複合電子部品。
- 複数の誘電体層、及び前記複数の誘電体層の各々を介して対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタとコイル部を有する磁性体本体からなるインダクタとが結合された複合体と、
前記複合体の長さ方向の第１端面に形成され、前記インダクタのコイル部と連結される入力端子と、
前記複合体の長さ方向の第２端面に形成され、前記インダクタのコイル部と連結される第１出力端子、及び前記複合体のうち前記キャパシタの一の面及び当該一の面と対向する他の面に形成され、前記キャパシタの第１内部電極のリードと連結される第２出力端子を含む出力端子と、
前記複合体のうち前記キャパシタの前記一の面及び前記他の面に形成され、前記キャパシタの第２内部電極のリードと連結されるグランド端子と、を含み、
前記キャパシタは前記インダクタの側面に結合され、且つ、前記第１及び第２内部電極は前記キャパシタの実装面に垂直な方向に配置される、複合電子部品。 - 前記第１内部電極は、前記キャパシタの前記一の面及び前記他の面に露出するリードを有し、前記第２内部電極は、前記キャパシタの前記一の面及び前記他の面に露出するリードを有する、請求項７に記載の複合電子部品。
- 前記磁性体本体は、導電パターンが形成された複数の磁性体層が積層された形態であり、前記導電パターンが前記コイル部を構成する、請求項７または８に記載の複合電子部品。
- 前記インダクタは、前記磁性体本体が絶縁基板、及び前記絶縁基板の少なくとも一面に形成されたコイルを含む薄膜形態である、請求項７に記載の複合電子部品。
- 前記磁性体本体は、コア、及び前記コアに巻回された巻線コイルを含む形態である、請求項７に記載の複合電子部品。
- 前記インダクタはパワーインダクタである、請求項７から１１のいずれか一項に記載の複合電子部品。
- 前記キャパシタとインダクタは、導電性接着剤によって連結される、請求項７から１２のいずれか一項に記載の複合電子部品。
- 電力管理部によって変換された電源の供給を受ける入力端子と、
前記電源を安定化させ、複数の誘電体層、及び前記複数の誘電体層の各々を介して対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタとコイル部を有する磁性体本体からなるインダクタとが結合され、前記キャパシタが前記インダクタの側面に結合され、且つ、前記第１及び第２内部電極は前記キャパシタの実装面に垂直な方向に配置される複合体を備えた電源安定化部と、
安定化された前記電源を供給する出力端子と、
接地のためのグランド端子と、を含む、複合電子部品。 - 前記入力端子は、前記複合体の第１端面に形成され、
前記出力端子は、前記複合体の第２端面に形成され、前記インダクタのコイル部と連結される第１出力端子、及び前記複合体のうち前記キャパシタの一の面に形成され、前記キャパシタの第１内部電極と連結される第２出力端子を含み、
前記グランド端子は、前記複合体のうち前記キャパシタの前記一の面に形成され、前記キャパシタの第２内部電極と連結される、請求項１４に記載の複合電子部品。 - 前記入力端子は、前記複合体の第１端面に形成され、
前記出力端子は、前記複合体の第２端面に形成され、前記インダクタのコイル部と連結される第１出力端子、及び前記複合体のうち前記キャパシタの一の面及び当該一の面と対向する他の面に形成され、前記キャパシタの第１内部電極と連結される第２出力端子を含み、
前記グランド端子は、前記複合体のうち前記キャパシタの前記一の面及び前記他の面に形成され、前記キャパシタの第２内部電極と連結される、請求項１４に記載の複合電子部品。 - ３個以上の電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設けられた請求項１から１６のいずれか一項に記載の複合電子部品と、
前記電極パッドと前記複合電子部品とを連結するはんだと、を含む、複合電子部品の実装基板。
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